CN111640722B - 一种芯片封装方法和芯片封装器件 - Google Patents

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Abstract

本申请公开了一种芯片封装方法和芯片封装器件,本申请公开的芯片封装方法先在芯片功能面上的每个焊盘位置处分别形成金属凸块,然后在金属凸块的外围形成绝缘层,再利用带有焊料粒子的导电胶将金属凸块远离焊盘的一侧表面与衬底表面的导电部电连接,且绝缘层远离功能面的表面与衬底接触。其中,绝缘层远离芯片功能面的表面高于金属凸块远离功能面的表面,导电胶位于绝缘层围设的区域内。当利用带有焊料粒子的导电胶将金属凸块与导电部电连接之后,绝缘层覆盖金属凸块以及导电部的侧壁,能够避免金属凸块的侧壁与其他金属凸块或者显示装置之外的其他器件横向导通的问题,降低显示装置出现短路的几率,提高显示装置内部电连接的可靠性。

Description

一种芯片封装方法和芯片封装器件
技术领域
本申请涉及封装技术领域,特别是涉及一种芯片封装方法和芯片封装器件。
背景技术
在芯片封装工艺流程中,金属凸块结构的制作是其中一个关键制程,金属凸块用于实现芯片封装器件中的芯片与衬底之间的电性连接。具体封装工艺过程包括:在芯片的焊盘位置处利用电镀工艺形成金属凸块;然后通过芯片倒装的方式将芯片与衬底表面的导电部电连接。
上述封装工艺过程中,金属凸块的侧壁可能与其他金属凸块或者芯片封装器件之外的其他器件横向导通,甚至出现短路,从而降低芯片封装器件内部电连接的可靠性。
发明内容
本申请主要解决的技术问题是提供一种芯片封装方法和芯片封装器件,能够降低芯片上的金属凸块与其他金属凸块或者芯片封装器件之外的其他器件横向导通的几率。
为解决上述技术问题,本申请采用的一个技术方案是:
提供一种芯片封装方法,包括:在芯片功能面上的每个焊盘位置处分别形成金属凸块;在所述金属凸块的外围形成绝缘层,所述绝缘层远离所述功能面的表面高于所述金属凸块远离所述功能面的表面;利用带有焊料粒子的导电胶将所述金属凸块远离所述焊盘的一侧表面与衬底表面的导电部电连接,其中,所述绝缘层远离所述功能面的表面与所述衬底接触,所述导电胶位于所述绝缘层围设的区域内。
其中,所述金属凸块远离所述焊盘的一侧表面平整。
其中,所述芯片的功能面上设置有第一钝化层,所述第一钝化层对应所述焊盘的位置设置有第一通孔;所述在芯片功能面上的每个焊盘位置处分别形成金属凸块的步骤包括:利用电镀的方式在所述第一钝化层的每个所述第一通孔位置处分别形成第一金属层;利用沉积的方式在所述第一金属层的侧壁以及远离所述焊盘的一侧表面形成第二金属层,所述第二金属层远离所述焊盘一侧表面平整,其中,所述第一金属层和所述第二金属层形成所述金属凸块。
其中,所述在芯片功能面上的每个焊盘位置处分别形成金属凸块的步骤之前,还包括:利用溅射的方式在所述第一钝化层表面以及所述第一通孔内形成溅射金属层;所述在芯片功能面上的每个焊盘位置处分别形成金属凸块之后,还包括:蚀刻去除未被所述金属凸块覆盖的所述溅射金属层。
其中,所述利用带有焊料粒子的导电胶将所述金属凸块远离所述焊盘的一侧表面与衬底表面的导电部电连接的步骤包括:将所述带有焊料粒子的导电胶设置于所述绝缘层围设的区域内,其中,所述导电胶包括聚合物材料、焊料粒子和还原剂,所述焊料粒子和所述还原剂分散于所述聚合物材料中;将所述金属凸块远离所述焊盘的一侧表面与所述导电部对准贴合,通过回流焊工艺使所述还原剂与所述导电部接触以去除所述导电部表面的氧化层,以及使所述焊料粒子熔化并与所述金属凸块和所述导电部电连接。
其中,所述焊料粒子的熔点在150℃-180℃之间。
其中,所述绝缘层为有机绝缘层,所述通过回流焊工艺使所述还原剂与所述导电部接触以去除所述导电部表面的氧化层,以及使所述焊料粒子熔化并与所述金属凸块和所述导电部电连接的步骤之前,所述绝缘层的高度小于所述芯片的功能面和所述衬底之间的间距;所述通过回流焊工艺使所述还原剂与所述导电部接触以去除所述导电部表面的氧化层,以及使所述焊料粒子熔化并与所述金属凸块和所述导电部电连接的步骤之后,所述绝缘层的高度等于所述芯片的功能面和所述衬底之间的间距。
为解决上述技术问题,本申请采用的另一个技术方案是:
提供一种芯片封装器件,包括:衬底,所述衬底表面设置有导电部;芯片,所述芯片的功能面上设置有焊盘,所述焊盘与所述导电部一一对应;金属凸块,设置于所述焊盘位置处;绝缘层,设置于所述金属凸块外围,且所述绝缘层填充所述芯片与所述衬底之间的空间;导电胶,设置于所述绝缘层围设的区域内,将所述金属凸块与所述导电部电连接。
其中,所述芯片封装器件,还包括:第一钝化层,位于所述芯片的所述功能面上,且对应所述焊盘的位置处设置有第一通孔;溅射金属层,位于所述金属凸块和所述焊盘之间。
其中,所述金属凸块的材质包括铜、镍和金中至少一种。
本申请的有益效果是:区别于现有技术的情况,本申请提供的芯片封装方法先在芯片功能面上的每个焊盘位置处分别形成金属凸块,然后在金属凸块的外围形成绝缘层,再利用带有焊料粒子的导电胶将金属凸块远离焊盘的一侧表面与衬底表面的导电部电连接,且绝缘层远离功能面的表面与衬底接触。其中,绝缘层远离芯片功能面的表面高于金属凸块远离功能面的表面,导电胶位于绝缘层围设的区域内。当利用带有焊料粒子的导电胶将金属凸块与导电部电连接之后,绝缘层覆盖金属凸块以及导电部的侧壁,能够避免金属凸块的侧壁与其他金属凸块或者显示装置之外的其他器件横向导通的问题,降低显示装置出现短路的几率,提高显示装置内部电连接的可靠性。
附图说明
为了更清楚地说明本申请实施方式中的技术方案,下面将对实施方式描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本申请的一些实施方式,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。其中:
图1为本申请芯片封装方法一实施方式的流程示意图;
图2a为图1中步骤S11对应的一实施方式的结构示意图;
图2b为图1中步骤S12对应的一实施方式的结构示意图;
图2c为图1中步骤S13对应的一实施方式的结构示意图;
图3为图1中步骤S12之前包括的步骤一实施方式的流程示意图;
图4a为图3中步骤S21对应的一实施方式的结构示意图;
图4b为图3中步骤S22对应的一实施方式的结构示意图;
图4c为图3中步骤S23对应的一实施方式的结构示意图;
图5为本申请芯片封装方法另一实施方式的流程示意图;
图6a为图5中步骤S31对应的一实施方式的结构示意图;
图6b为图5中步骤S32对应的一实施方式的结构示意图;
图6c为图5中步骤S33对应的一实施方式的结构示意图;
图7为图5中步骤S34对应的一实施方式的结构示意图。
具体实施方式
下面将结合本申请实施方式中的附图,对本申请实施方式中的技术方案进行清楚、完整地描述,显然,所描述的实施方式仅仅是本申请一部分实施方式,而不是全部实施方式。基于本申请中的实施方式,本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施方式,都属于本申请保护的范围。
请参阅图1,图1为本申请芯片封装方法一实施方式的流程示意图,该方法包括如下步骤:
S11,在芯片功能面上的每个焊盘位置处分别形成金属凸块。
具体地,请参阅图2a,图2a为图1中步骤S11对应的一实施方式的结构示意图。本实施方式中,芯片11的功能面上设置有第一钝化层14,第一钝化层14的材质为氧化硅层、氮化硅等绝缘材质,第一钝化层14对应焊盘111的位置设置有第一通孔(未标示),第一通孔的尺寸小于或等于焊盘111的尺寸。本实施方式首先在芯片11的功能面上的每个焊盘111位置处分别形成金属凸块12,金属凸块12位于第一钝化层14的第一通孔位置处。具体可以先在芯片11功能面上形成图形化的光阻涂层,在光阻涂层上对应于焊盘111位置处设置通孔,暴露出焊盘111的表面,然后在光阻涂层的通孔位置处形成金属凸块12(优选为金凸块),再去除光阻涂层。在此之前,可以先在第一通孔位置处形成溅射金属层16。图2a示意性画出芯片11的功能面上的一个焊盘111的情况。
如果采用一次电镀的工艺形成金属凸块,则由于电镀工艺的特征,金属凸块远离焊盘111的一侧表面呈凹陷状,当后续金属凸块与衬底上的导电部电连接时,该凹陷区使得金属凸块与导电部之间的接触面积较小,可能导致断路的电性问题,也可能导致电连接的界面处出现气泡、分层甚至断裂的机械问题。本实施方式优选对表面凹陷的金属凸点进一步处理,得到远离焊盘111的一侧表面A平整的金属凸块12。例如通过研磨工艺使金属凸块12远离焊盘111的一侧表面A平整。又例如,可以采用多层金属层堆叠的方式使金属凸块12远离焊盘111的一侧表面A平整,具体过程在后续进行描述。
S12,在金属凸块的外围形成绝缘层,绝缘层远离功能面的表面高于金属凸块远离功能面的表面。
具体地,请结合图2a参阅图2b,图2b为图1中步骤S12对应的一实施方式的结构示意图。形成表面平整的金属凸块12之后,在金属凸块12的外围形成绝缘层15,绝缘层15远离芯片11的功能面的表面高于金属凸块12远离功能面的表面。也就是说,绝缘层15完全包裹金属凸块12的侧壁,绝缘层15和第一钝化层14的厚度之和h1大于金属凸块12与溅射金属层16的厚度之和h2。优选地,绝缘层15为有机绝缘层,材质可以为聚酰亚胺、聚四氟乙烯或者聚碳酸酯等。
S13,利用带有焊料粒子的导电胶将金属凸块远离焊盘的一侧表面与衬底表面的导电部电连接,其中,绝缘层远离功能面的表面与衬底接触,导电胶位于绝缘层围设的区域内。
具体地,请结合图2b参阅图2c,图2c为图1中步骤S13对应的一实施方式的结构示意图。形成绝缘层15之后,利用带有焊料粒子的导电胶13将金属凸块12远离焊盘111的一侧表面与衬底200表面的导电部100电连接,其中,绝缘层15远离芯片11功能面的表面与衬底200接触,导电胶13位于绝缘层15围设的区域内。即由于绝缘层15和第一钝化层14的厚度之和h1大于金属凸块12与溅射金属层16的厚度之和h2,绝缘层15在金属凸块12的上表面上围设出一个区域,本实施方式中,将金属凸块12与导电部100电连接的导电胶13分布于此区域内。其中,导电胶13包含金(Au)、铜(Cu)、镍(Ni)等材质的焊料粒子。在形成稳定的电连接之后,焊料粒子形成焊料层132’,位于金属凸块12与导电部100之间,形成电连接,导电胶13中的聚合物材料131则在绝缘层15与金属凸块12的侧壁之间固化成型,与绝缘层15一起包裹金属凸块12和导电部100的侧壁。
本实施方式中,导电胶13将金属凸块12与导电部100电连接之后,由于绝缘层15的上表面高于金属凸块12的上表面,绝缘层15能够完全覆盖金属凸块12的侧壁,从而能够避免金属凸块12的侧壁与其他金属凸块或者显示装置之外的其他器件横向导通的问题,降低显示装置出现短路的几率,提高显示装置内部电连接的可靠性。
在上述实施方式中,请参阅图3,图3为图1中步骤S12之前包括的步骤一实施方式的流程示意图,在在金属凸块的外围形成绝缘层之前还可以包括如下步骤:
S21,利用溅射的方式在第一钝化层表面以及第一通孔内形成溅射金属层。
具体地,请参阅图4a,图4a为图3中步骤S21对应的一实施方式的结构示意图。在芯片11的功能面上形成金属凸块12之前,还可以利用溅射的方式在第一钝化层14表面以及第一通孔内形成溅射金属层16(优选为金层),作为电镀工艺的种子层,然后电镀形成第一金属层,以进一步提高第一金属层的品质。在利用溅射的方式形成溅射金属层16之前,还可以在第一钝化层14表面以及第一通孔内溅射形成凸块下金属层(图未示),例如以钛钨合金层作为凸块下金属层,提高第一金属层与焊盘111之间的粘附力。
S22,利用电镀的方式在第一钝化层的每个第一通孔位置处分别形成第一金属层。
具体地,请结合图4a参阅图4b,图4b为图3中步骤S22对应的一实施方式的结构示意图。形成溅射金属层16之后,利用电镀的方式在第一钝化层14的每个第一通孔处置处分别形成第一金属层121。其中,第一金属层121的厚度大于第一钝化层14的厚度,便于后续与衬底上的导电部电连接。
S23,利用沉积的方式在第一金属层的侧壁以及远离焊盘的一侧表面形成第二金属层,第二金属层远离焊盘一侧表面平整,其中,第一金属层和第二金属层形成金属凸块。
具体地,请结合图4b参阅图4c,图4c为图3中步骤S23对应的一实施方式的结构示意图。电镀形成第一金属层121之后,由于电镀工艺的特征,第一金属层121远离焊盘111的一侧表面存在凹陷区。为了形成表面平整的金属凸块,利用沉积的方式在第一金属层121的侧壁以及远离焊盘111的一侧表面形成第二金属层122,第一金属层121和第二金属层122形成金属凸块12。例如,可采用化学气相沉积、原子层沉积等工艺形成第二金属层122,再利用光刻工艺加上刻蚀工艺去除第一钝化层14表面的第二金属层122,保留第一金属层121的侧壁以及远离焊盘111的一侧表面的第二金属层122。因为沉积工艺形成的第二金属层122表面平整,于是金属凸块12远离焊盘111的一侧表面A也平整。
在其他实施方式中,也可以依次形成更多的金属层来形成金属凸块,例如先形成铜层,再形成镍层,再形成金层,铜、镍、金三层组合形成金属凸块,形成工艺与上述步骤S22-S23类似,此处不再赘述。
S24,蚀刻去除未被金属凸块覆盖的溅射金属层。
具体地,请继续参阅图2a,形成表面平整的金属凸块12之后,蚀刻去除未被金属凸块12覆盖的溅射金属层16,仅保留金属凸块12与芯片11之间的溅射金属层16。具体可以金属凸块12为掩模,采用干法或者湿法蚀刻工艺去除未被金属凸块12覆盖的溅射金属层16。
本实施方式中,带有焊料粒子的导电胶13将金属凸块12与导电部100电连接之后,由于金属凸块12远离焊盘111的一侧表面平整,不存在凹陷区,金属凸块12与导电部100之间的接触面积相比存在凹陷区时明显增大,从而能够提高金属凸块12与导电部100的电连接处的连接可靠性,同时还能够提高金属凸块12与导电部100之间的机械连接强度,降低连接处出现气泡、分层或者断裂的几率。而且,由于绝缘层15的上表面高于金属凸块12的上表面,绝缘层15能够完全覆盖金属凸块12的侧壁,从而能够避免金属凸块12的侧壁与其他金属凸块或者显示装置之外的其他器件横向导通的问题,降低显示装置出现短路的几率,进一步提高显示装置内部电连接的可靠性。
在另一实施方式中,请参阅图5,图5为本申请芯片封装方法另一实施方式的流程示意图,该方法包括如下步骤:
S31,在芯片功能面上的每个焊盘位置处分别形成金属凸块。
具体地,请参阅图6a,图6a为图5中步骤S31对应的一实施方式的结构示意图。本实施方式中,芯片31的功能面上设置有第一钝化层34,第一钝化层34的材质为氧化硅层、氮化硅等绝缘材质,第一钝化层34对应焊盘311的位置设置有第一通孔(未标示),第一通孔的尺寸小于或等于焊盘311的尺寸。本实施方式首先在芯片31的功能面上的每个焊盘311位置处分别形成金属凸块32,金属凸块32位于第一钝化层34上的第一通孔位置处,如上述实施方式所述,可以利用电镀工艺配合研磨工艺或者沉积工艺在焊盘311位置处形成金属凸块32,使其远离焊盘311的一侧表面D平整。在此之前,可在第一通孔位置处形成溅射金属层36,具体形成方式可参阅上述实施方式。图6a示意性画出芯片31的功能面上的两个焊盘311的情况。
S32,在金属凸块的外围形成绝缘层,绝缘层的远离功能面的表面高于金属凸块的远离功能面的表面。
具体地,请结合图6a参阅图6b,图6b为图5中步骤S32对应的一实施方式的结构示意图。形成表面平整的金属凸块32之后,在金属凸块32的外围形成绝缘层35,绝缘层35的远离芯片31的功能面的表面高于金属凸块32的远离功能面的表面。即绝缘层35和第一钝化层34的厚度之和h3大于金属凸块32和溅射金属层36的厚度之和h4。优选地,绝缘层35为有机绝缘层,材质可以为聚酰亚胺、聚四氟乙烯或者聚碳酸酯等。
S33,将带有焊料粒子的导电胶设置于绝缘层围设的区域内,其中,导电胶包括聚合物材料、焊料粒子和还原剂,焊料粒子和还原剂分散于聚合物材料中。
具体地,请结合图6b参阅图6c,图6c为图5中步骤S33对应的一实施方式的结构示意图。在金属凸块32的外围形成绝缘层35之后,将导电胶33设置于绝缘层35围设的区域内,其中,导电胶33包括聚合物材料331、焊料粒子332和还原剂333,焊料粒子332和还原剂333分散于聚合物材料331中。其中,焊料粒子332的熔点在150℃-180℃之间,在回流焊工艺过程中,焊料粒子332受热熔化。
本实施方式中,聚合物材料331包括聚乙烯(PE)、聚氯乙烯(PVC)、聚苯乙烯(PS)和聚丙烯(PP)中至少一种,焊料粒子332含有金(Au)、铜(Cu)和镍(Ni)等材质中至少一种,还原剂333包括碳(C)、硫酸亚铁(FeSO4)、硼氢化钠(NaBH4)等材质中至少一种。其中,聚合物材料331受热之后软化,具备流动性。
S34,将金属凸块远离焊盘的一侧表面与导电部对准贴合,通过回流焊工艺使还原剂与导电部接触以去除导电部表面的氧化层,以及使焊料粒子熔化并与金属凸块和导电部电连接。
具体地,请结合图6c参阅图7,图7为图5中步骤S34对应的一实施方式的结构示意图。将导电胶33设置于绝缘层35围设的区域内之后,将金属凸块32远离焊盘311的一侧表面与导电部100对准贴合,通过回流焊工艺使还原剂333与导电部100接触以去除导电部100表面的氧化层(例如氧化铜等),以及使焊料粒子332熔化并与金属凸块32和导电部100电连接。在回流焊工艺过程中,导电胶33被加热,其中的还原剂333与导电部100表面的氧化层反应,去除该氧化层。其中的焊料粒子332受热熔化,与周围的金属凸块32和导电部100发生黏连,并相互连接成焊料层332’,在金属凸块32和导电部100之间形成电的通路,实现电连接。其中的聚合物材料331受热软化,具备流动性,在金属凸块32与导电部100贴合过程中流动至金属凸块32的侧壁与绝缘层35之间,与绝缘层35一起包裹金属凸块32和导电部100的侧壁。
本实施方式中,导电胶33包括的还原剂333能够去除导电部100表面的氧化层,从而提高导电部100的电导率,进而提高金属凸块32与导电部100之间的电连接的可靠性。焊料粒子332受热熔化形成焊料层332’,实现金属凸块32和导电部100之间的电连接。聚合物材料331受热流动后与绝缘层35一起包裹金属凸块32和导电部100的侧壁,能够避免金属凸块32的侧壁与其他金属凸块或者显示装置之外的其他器件横向导通的问题,降低显示装置出现短路的几率,提高显示装置内部电连接的可靠性。
本实施方式中,绝缘层35为有机绝缘层,请继续参阅图6b和图7,在形成绝缘层35之时,将绝缘层35与第一钝化层34的厚度之和h3设计为小于金属凸块32与导电部100对准贴合之后芯片31的功能面和衬底200之间的间距L,同时仍然满足绝缘层35与第一钝化层34的厚度之和h3大于金属凸块32和溅射金属层36的厚度之和h4。也就是说,在将金属凸块32远离焊盘311的一侧表面与导电部100对准贴合的步骤之后,在通过回流焊工艺使还原剂333与导电部100接触以去除导电部100表面的氧化层,以及使焊料粒子332熔化并与金属凸块32和导电部100电连接的步骤之前,绝缘层35与第一钝化层34的高度之和h3小于芯片31的功能面和衬底200之间的间距L。而在通过回流焊工艺使还原剂333与导电部100接触以去除导电部100表面的氧化层,以及使焊料粒子332熔化并与金属凸块32和导电部100电连接的步骤之后,有机材质的绝缘层35受热软化,具备流动性,流动至衬底200的表面,使得绝缘层35与第一钝化层34的高度之和h3’等于芯片31的功能面和衬底200之间的间距L。如此设置可以使金属凸块32与导电部100电连接之后,绝缘层35能够完全包裹金属凸块32与导电部100的侧壁,避免金属凸块32和导电部100的侧壁与其他金属凸块或者显示装置之外的其他器件横向导通的问题,降低显示装置出现短路的几率,提高显示装置内部电连接的可靠性。
本申请还提供由上述芯片封装方法形成的芯片封装器件,请继续参阅图7,图7也为本申请芯片封装器件一实施方式的结构示意图,该芯片封装器件包括:衬底200、芯片31、金属凸块32、绝缘层35和导电胶33。其中,衬底200表面设置有导电部100;芯片31的功能面上设置有焊盘311,焊盘311与导电部100一一对应;金属凸块32设置于焊盘311位置处;绝缘层35设置于金属凸块32外围,且绝缘层35填充芯片31与衬底200之间的空间;导电胶33设置于绝缘层35围设的区域内,将金属凸块32与导电部100电连接。其中,金属凸块32远离焊盘311的一侧表面平整。绝缘层35与第一钝化层34的高度之和h3’等于芯片31的功能面和衬底200之间的间距L。金属凸块32的材质包括铜、镍和金中至少一种。
进一步地,本实施方式中芯片封装器件还包括第一钝化层34和溅射金属层36。其中,第一钝化层34位于芯片31的功能面上,且对应焊盘311的位置处设置有第一通孔(未标示);溅射金属层36位于金属凸块32和焊盘311之间。
进一步地,本实施方式中金属凸块32包括第一金属层321和第二金属层322,第一金属层321采用电镀工艺形成,与焊盘311一一对应,其远离焊盘311的一侧表面存在凹陷区,第二金属层322采用沉积工艺形成,其远离焊盘311的一侧表面平整,使得金属凸块32远离焊盘311的一侧表面也平整。
进一步地,本实施方式中导电胶33包括聚合物材料331和焊料层332’。焊料层332’由导电胶33未经过回流焊工艺时包括的焊料粒子受热熔化形成,位于金属凸块32与导电部100之间由绝缘层35围设的区域内,将金属凸块32与导电部100电连接,聚合物材料331位于绝缘层35与金属凸块32的侧壁之间,和绝缘层35一起包裹金属凸块32和导电部100的侧壁。
本实施方式中,金属凸块32远离焊盘311的一侧表面平整,不存在凹陷区,当金属凸块32与衬底200上的导电部100电连接时,金属凸块32与导电部100之间的接触面积相比存在凹陷区时明显增大,从而提高金属凸块32与导电部100的电连接处的连接可靠性,降低金属凸块32与导电部100的电连接处出现短路或者断路的几率,同时还能够提高金属凸块32与导电部100之间的机械连接强度,降低连接处出现气泡、分层或者断裂的几率。而且,由于绝缘层35的上表面高于金属凸块32的上表面,绝缘层35与第一钝化层34的高度之和h3’等于芯片31的功能面和衬底200之间的间距L,绝缘层35能够完全覆盖金属凸块32和导电部100的侧壁,从而能够避免金属凸块32的侧壁与其他金属凸块或者芯片封装器件之外的其他器件横向导通的问题,降低芯片封装器件出现短路的几率,进一步提高芯片封装器件内部电连接的可靠性。
以上所述仅为本申请的实施方式,并非因此限制本申请的专利范围,凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换,或直接或间接运用在其他相关的技术领域,均同理包括在本申请的专利保护范围内。

Claims (8)

1.一种芯片封装方法,其特征在于,所述芯片的功能面上设置有焊盘和第一钝化层,所述第一钝化层对应所述焊盘的位置设置有第一通孔;所述芯片封装方法包括:
利用电镀的方式在所述第一钝化层的每个所述第一通孔位置处分别形成第一金属层;
利用沉积的方式在所述第一金属层的侧壁以及远离所述焊盘的一侧表面形成第二金属层,所述第二金属层远离所述焊盘一侧表面平整,其中,所述第一金属层和所述第二金属层形成金属凸块;
在所述金属凸块的外围形成绝缘层,所述绝缘层的远离所述功能面的表面高于所述金属凸块远离所述功能面的表面;
利用带有焊料粒子的导电胶将所述金属凸块远离所述焊盘的一侧表面与衬底表面的导电部电连接,其中,所述绝缘层远离所述功能面的表面与所述衬底接触,所述导电胶位于所述绝缘层围设的区域内。
2.根据权利要求1所述的芯片封装方法,其特征在于,
所述在芯片功能面上的每个焊盘位置处分别形成金属凸块的步骤之前,还包括:利用溅射的方式在所述第一钝化层表面以及所述第一通孔内形成溅射金属层;
所述在芯片功能面上的每个焊盘位置处分别形成金属凸块之后,还包括:蚀刻去除未被所述金属凸块覆盖的所述溅射金属层。
3.根据权利要求1所述的芯片封装方法,其特征在于,所述利用带有焊料粒子的导电胶将所述金属凸块远离所述焊盘的一侧表面与衬底表面的导电部电连接的步骤包括:
将所述带有焊料粒子的导电胶设置于所述绝缘层围设的区域内,其中,所述导电胶包括聚合物材料、焊料粒子和还原剂,所述焊料粒子和所述还原剂分散于所述聚合物材料中;
将所述金属凸块远离所述焊盘的一侧表面与所述导电部对准贴合,通过回流焊工艺使所述还原剂与所述导电部接触以去除所述导电部表面的氧化层,以及使所述焊料粒子熔化并与所述金属凸块和所述导电部电连接。
4.根据权利要求3所述的芯片封装方法,其特征在于,
所述焊料粒子的熔点在150℃-180℃之间。
5.根据权利要求3所述的芯片封装方法,其特征在于,
所述绝缘层为有机绝缘层,所述通过回流焊工艺使所述还原剂与所述导电部接触以去除所述导电部表面的氧化层,以及使所述焊料粒子熔化并与所述金属凸块和所述导电部电连接的步骤之前,所述绝缘层的高度小于所述芯片的功能面和所述衬底之间的间距;
所述通过回流焊工艺使所述还原剂与所述导电部接触以去除所述导电部表面的氧化层,以及使所述焊料粒子熔化并与所述金属凸块和所述导电部电连接的步骤之后,所述绝缘层的高度等于所述芯片的功能面和所述衬底之间的间距。
6.一种芯片封装器件,其特征在于,包括:
衬底,所述衬底表面设置有导电部;
芯片,所述芯片的功能面上设置有焊盘,所述焊盘与所述导电部一一对应;
第一钝化层,位于所述芯片的所述功能面上,且对应所述焊盘的位置处设置有第一通孔;
金属凸块,设置于所述焊盘位置处,所述金属凸块包括第一金属层和第二金属层;其中,所述第一金属层为利用电镀的方式在所述第一钝化层的每个所述第一通孔位置处形成的,所述第二金属层为利用沉积的方式在所述第一金属层的侧壁以及远离所述焊盘的一侧表面形成的,且所述第二金属层远离所述焊盘一侧表面平整;
绝缘层,设置于所述金属凸块外围,且所述绝缘层填充所述芯片与所述衬底之间的空间;
导电胶,设置于所述绝缘层围设的区域内,将所述金属凸块与所述导电部电连接。
7.根据权利要求6所述的芯片封装器件,其特征在于,还包括:
溅射金属层,位于所述金属凸块和所述焊盘之间。
8.根据权利要求6所述的芯片封装器件,其特征在于,所述金属凸块的材质包括铜、镍和金中至少一种。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112968109A (zh) * 2020-11-27 2021-06-15 重庆康佳光电技术研究院有限公司 一种驱动背板及其制作方法
CN216213407U (zh) * 2021-07-02 2022-04-05 颀中科技(苏州)有限公司 一种金属凸块结构
CN114192914A (zh) * 2021-12-27 2022-03-18 襄阳赛普尔电子有限公司 一种焊接式电力半导体模块焊接方法
WO2023159419A1 (zh) * 2022-02-24 2023-08-31 京东方科技集团股份有限公司 阵列基板及显示装置

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003282615A (ja) * 2002-03-20 2003-10-03 Seiko Epson Corp バンプの構造、バンプの形成方法、半導体装置およびその製造方法並びに電子機器
JP2004214374A (ja) * 2002-12-27 2004-07-29 Toshiba Matsushita Display Technology Co Ltd 半導体素子及び液晶表示パネル
CN1921095A (zh) * 2005-08-24 2007-02-28 三星电子株式会社 半导体芯片、显示屏板及其制造方法
CN101635290A (zh) * 2008-07-22 2010-01-27 瀚宇彩晶股份有限公司 金属凸块结构及其应用于封装结构
CN102197478A (zh) * 2008-08-21 2011-09-21 泰瑟拉互连材料公司 具有用键合层接合到其上的金属柱的微电子衬底
JP2012182174A (ja) * 2011-02-28 2012-09-20 Tokyo Institute Of Technology 電子回路、及び、電子回路の製造方法
CN102891130A (zh) * 2011-07-21 2013-01-23 矽品精密工业股份有限公司 半导体封装件及其制法
CN103391692A (zh) * 2012-05-10 2013-11-13 友达光电(厦门)有限公司 电路连接材料、电路连接结构与电路元件连接方法
CN103890939A (zh) * 2011-10-28 2014-06-25 英特尔公司 包括与穿硅过孔组合的细间距单镶嵌后侧金属再分布线的3d互连结构
CN104143543A (zh) * 2013-05-06 2014-11-12 奇景光电股份有限公司 金属凸块结构
CN105448861A (zh) * 2014-06-30 2016-03-30 中芯国际集成电路制造(上海)有限公司 芯片、其制作方法及层叠芯片的制作方法
CN106068059A (zh) * 2015-04-23 2016-11-02 松下知识产权经营株式会社 电路部件的连接结构、连接方法以及连接材料

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030124831A1 (en) * 2001-12-27 2003-07-03 Chung-Liang Hsiao Method of forming a bump
US20040222520A1 (en) * 2002-09-19 2004-11-11 Yonggang Jin Integrated circuit package with flat metal bump and manufacturing method therefor
US8241995B2 (en) * 2006-09-18 2012-08-14 International Business Machines Corporation Bonding of substrates including metal-dielectric patterns with metal raised above dielectric
TW201019440A (en) * 2008-11-03 2010-05-16 Int Semiconductor Tech Ltd Bumped chip and semiconductor flip-chip device applied from the same

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003282615A (ja) * 2002-03-20 2003-10-03 Seiko Epson Corp バンプの構造、バンプの形成方法、半導体装置およびその製造方法並びに電子機器
JP2004214374A (ja) * 2002-12-27 2004-07-29 Toshiba Matsushita Display Technology Co Ltd 半導体素子及び液晶表示パネル
CN1921095A (zh) * 2005-08-24 2007-02-28 三星电子株式会社 半导体芯片、显示屏板及其制造方法
CN101635290A (zh) * 2008-07-22 2010-01-27 瀚宇彩晶股份有限公司 金属凸块结构及其应用于封装结构
CN102197478A (zh) * 2008-08-21 2011-09-21 泰瑟拉互连材料公司 具有用键合层接合到其上的金属柱的微电子衬底
JP2012182174A (ja) * 2011-02-28 2012-09-20 Tokyo Institute Of Technology 電子回路、及び、電子回路の製造方法
CN102891130A (zh) * 2011-07-21 2013-01-23 矽品精密工业股份有限公司 半导体封装件及其制法
CN103890939A (zh) * 2011-10-28 2014-06-25 英特尔公司 包括与穿硅过孔组合的细间距单镶嵌后侧金属再分布线的3d互连结构
CN103391692A (zh) * 2012-05-10 2013-11-13 友达光电(厦门)有限公司 电路连接材料、电路连接结构与电路元件连接方法
CN104143543A (zh) * 2013-05-06 2014-11-12 奇景光电股份有限公司 金属凸块结构
CN105448861A (zh) * 2014-06-30 2016-03-30 中芯国际集成电路制造(上海)有限公司 芯片、其制作方法及层叠芯片的制作方法
CN106068059A (zh) * 2015-04-23 2016-11-02 松下知识产权经营株式会社 电路部件的连接结构、连接方法以及连接材料

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
"铜柱互连技术专利衍进分析";陶玉娟,刘培生,林仲珉;《电子元件与材料》;20141130;第33卷(第11期);第10-13页 *

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