JP5762376B2 - 配線基板及びその製造方法 - Google Patents

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Description

本発明は、半導体チップをフリップチップ実装するための複数の接続端子部を備えた配線基板及びその製造方法に関するものである。
コンピュータのマイクロプロセッサ等として使用される半導体集積回路素子（半導体チップ）は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間のピッチも狭くなる傾向にある。一般的に半導体チップの底面には多数の接続端子が配置されており、半導体チップの各接続端子は配線基板に形成された複数の接続端子部にフリップチップの形態で接続される。
より詳しくは、配線基板の接続端子部は、銅を主体に構成された導体層からなり、半導体チップ側の接続端子がはんだバンプ等を介して接続される。この配線基板において、隣接する接続端子部間の間隔が狭くなると、半導体チップの接続時において、はんだが隣の端子部や配線に流れ出し、端子間ショートなどの問題が発生することが懸念される。このような問題を回避する目的で、配線と端子部とを分断するようなレジストパターンを有する配線基板が提案されている（例えば、特許文献１参照）。特許文献１の配線基板では、はんだバンプの一部が埋め込まれる第１の開口部を有する第１のソルダーレジスト層と、そのソルダーレジスト層上に設けられ、はんだバンプが突き抜ける第２の開口部を有する第２のソルダーレジスト層と備えている。配線基板において、第２のソルダーレジスト層は、千鳥状に配置された接続端子部上のはんだバンプのそれぞれを囲むように格子状に形成されている。第２のソルダーレジスト層を設けることで、半導体チップの接続時におけるはんだの流出が防止される。つまり、第２のソルダーレジスト層がはんだ流出防止用のダムの役割を果たしている。
特開２００８−１４７４５８号公報
ところが、特許文献１に開示されている配線基板において、接続端子部間のピッチを狭くして高密度化を図る場合には、第２のソルダーレジスト層のパターンの微細化を図る必要がある。また、第１のソルダーレジスト層と第２のソルダーレジスト層とは別々に形成されており、レジストパターンの微細化に伴い第２のソルダーレジスト層の接続面積が少なくなる。このため、第１のソルダーレジスト層と第２のソルダーレジスト層との界面強度が不十分となり、第２のソルダーレジスト層のパターンが剥がれてしまうといった問題が懸念される。
本発明は上記の課題に鑑みてなされたものであり、その目的は、半導体チップとの接続信頼性の優れた配線基板を提供することにある。また、別の目的は、半導体チップとの接続信頼性の優れた配線基板を製造することができる配線基板の製造方法を提供することにある。
そして上記課題を解決するための手段（手段１）としては、複数の絶縁層及び複数の導体層が積層された積層体を有し、前記積層体の最表層の前記導体層は、半導体チップをフリップチップ実装するために前記半導体チップの搭載領域に設けられた接続端子部を含み、前記積層体の最表層の前記絶縁層として、前記半導体チップの搭載領域及び当該半導体チップの搭載領域外の領域において前記積層体の内層側の前記絶縁層及び最表層の前記導体層を覆うソルダーレジスト層が設けられ、そのソルダーレジスト層に形成された開口部を介して前記接続端子部の表面が露出している配線基板において、前記接続端子部は、前記半導体チップの接続端子がはんだを介して接続されるべき接続領域と、前記接続領域から平面方向に延設された配線領域とを有し、前記接続端子部の前記接続領域と前記配線領域とが露出する前記開口部内において、前記ソルダーレジスト層は、前記開口部の内壁面と交差する表面を有するとともに前記接続端子部の側面を被覆する側面被覆部と、その側面被覆部上において前記側面被覆部と一体的に形成され、前記接続端子部における前記配線領域と交差するよう突設された凸状壁部とを有するとともに、前記凸状壁部は、前記ソルダーレジスト層に形成された前記開口部の内壁面と一体的に形成されていることを特徴とする配線基板がある。
手段１に記載の発明によると、ソルダーレジスト層において、接続端子部の側面を被覆する側面被覆部と一体的に凸状壁部が形成されており、その凸状壁部は接続端子部における接続領域と交差するよう突設されている。ここで、配線基板の高密度化を図る場合、その高密度化に伴いソルダーレジスト層における凸状壁部の幅を狭くすることが必要となる。この場合でも、凸状壁部は側面被覆部と一体的に形成されるため、十分な強度を確保することができる。従って、凸状壁部が剥がれるといった問題を回避することができる。また、半導体チップの実装時には、凸状壁部がはんだダムとして機能することにより、接続領域のはんだが配線領域に流れ出すことが防止され、接続領域のはんだが確実に保持される。よって、配線基板における半導体チップとの接続信頼性を高めることができる。
なお、配線基板の接続端子部において、接続領域の平面方向の両側に配線領域が延設されていてもよいし、接続領域の平面方向の片側のみに配線領域が延設されていてもよい。
また、半導体チップの搭載領域には、その外周に沿って複数の接続端子部が配列され、ソルダーレジスト層の開口部を介して複数の接続端子部が露出しており、凸状壁部は、複数の配線領域と交差するよう延設されていてもよい。このように凸状壁部を形成しても十分な強度を確保することができるため、凸状壁部をはんだダムとして機能させることができる。よって、凸状壁部を設けることにより、各接続領域のはんだを確実に保持することができ、配線基板における半導体チップとの接続信頼性を高めることができる。
凸状壁部は、開口部を形成するソルダーレジスト層の内壁面と一体的に形成されていてもよい。このようにすると、凸状壁部の強度が増すため、凸状壁部が剥がれるといった問題を確実に回避することができる。
凸状壁部の幅は、５μｍ以上５０μｍ以下であってもよい。このようにソルダーレジスト層における凸状壁部の微細化を図る場合でも、凸状壁部は側面被覆部と一体的に形成されるため、十分な強度を確保することができる。
配線基板の高密度化を図る場合、その配線基板に形成される複数の接続端子部の端子ピッチは、８０μｍ以下であってもよく、さらなる高密度化を図る場合には４０μｍ以下であってもよい。このように端子ピッチを狭くして配線基板の高密度化を図る場合には、接続領域の面積が小さくなりはんだの使用量が少なくなる。この場合、本発明のように凸状壁部を形成することで、接続領域にはんだを確実に保持できるため、半導体チップとの接続信頼性を十分に確保することができる。
さらに、配線基板において、配線領域の延設方向が互いに平行となるよう複数の接続端子部が配列されていてもよい。この場合、配列方向に隣り合う接続端子部において、接続領域の位置が配列方向に重ならないようにその配列方向と直交する方向（配線領域の延設方向）にずらした位置に接続領域を設けてもよい。このようにすると、複数の接続端子部の端子ピッチを狭くすることが可能となり、配線基板の高密度化を図ることができる。
手段１の配線基板としては、絶縁層としてセラミック絶縁層を用いたセラミック配線基板や、絶縁層として樹脂絶縁層を用いたオーガニック配線基板を挙げることができる。特に、配線基板をオーガニック配線基板とすると、配線の高密度化を図ることができるため、本発明の構成を採用する上で好ましい形態となる。
樹脂絶縁層は、熱硬化性樹脂を主体とするビルドアップ材を用いて形成されていてもよい。樹脂絶縁層の形成材料の具体例としては、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの熱硬化性樹脂が挙げられる。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料、あるいは、連続多孔質ＰＴＦＥ等の三次元網目状フッ素系樹脂基材にエポキシ樹脂などの熱硬化性樹脂を含浸させた樹脂−樹脂複合材料等を使用してもよい。
オーガニック配線基板における導体層は、銅を主体として構成される。この場合、サブトラクティブ法、セミアディティブ法、フルアディティブ法などといった公知の手法によって形成される。具体的に言うと、例えば、銅箔のエッチング、無電解銅めっきあるいは電解銅めっきなどの手法が適用される。なお、スパッタやＣＶＤ等の手法により薄膜を形成した後にエッチングを行うことで導体層を形成したり、導電性ペースト等の印刷により導体層を形成したりすることも可能である。
半導体チップとしては、コンピュータのマイクロプロセッサとして使用されるＩＣチップ、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory ）などのＩＣチップを挙げることができる。
また、上記課題を解決するための別の手段（手段２）としては、複数の絶縁層及び複数の導体層が積層された積層体を有し、前記積層体の最表層の前記導体層は、半導体チップをフリップチップ実装するために前記半導体チップの搭載領域に設けられた接続端子部を含み、前記積層体の最表層の前記絶縁層として、前記半導体チップの搭載領域及び当該半導体チップの搭載領域外の領域において前記積層体の内層側の前記絶縁層及び最表層の前記導体層を覆うソルダーレジスト層が設けられ、そのソルダーレジスト層に形成された開口部を介して前記接続端子部の表面が露出している配線基板の製造方法において、前記積層体における最表層の導体層を形成する工程であって、前記半導体チップの接続端子がはんだを介して接続されるべき接続領域と、前記接続領域から平面方向に延設された配線領域とを有する前記接続端子部を形成する導体層形成工程と、前記ソルダーレジスト層となる感光性を有する樹脂絶縁材料を前記接続端子部の側面及び上面を覆うように配置し、前記樹脂絶縁材料における部分的な露光及び現像を段階的に複数回繰り返すことにより、前記接続端子部の前記接続領域と前記配線領域とが露出する前記開口部を形成するとともに、その開口部内において前記開口部の内壁面と交差する表面を有するとともに前記接続端子部の側面を被覆する側面被覆部と、その側面被覆部上において前記側面被覆部と一体的に形成され、前記接続端子部における前記配線領域と交差するよう突設された凸状壁部とを有する前記ソルダーレジスト層を形成するソルダーレジスト層形成工程とを含み、前記凸状壁部は、前記ソルダーレジスト層に形成された前記開口部の内壁面と一体的に形成されていることを特徴とする配線基板の製造方法がある。
手段２に記載の発明によると、ソルダーレジスト層において、開口部内には接続端子部の側面を被覆する側面被覆部が形成されるとともに、接続端子部における接続領域と交差するよう突設された凸状壁部が側面被覆部と一体的に形成される。このようにソルダーレジスト層を形成すると、凸状壁部の強度を十分に確保することができるため、凸状壁部のレジストパターンが剥がれるといった問題を回避することができる。また、半導体チップの接続端子を接続領域にはんだ接続するときには、凸状壁部がはんだダムとして機能することにより、接続領域のはんだが配線領域に流出するといった問題を回避することができる。よって、配線基板における半導体チップとの接続信頼性を高めることができる。
ソルダーレジスト層となる樹脂絶縁材料は絶縁フィルムであり、ソルダーレジスト層形成工程では、絶縁フィルムを接続端子部の上に配置し、表面の平坦性を確保すべくフィルムの厚さ方向にプレスした後に露光及び現像を行ってもよい。このようにすると、凸状壁部や側面被覆部の表面の平坦性を確保することができ、配線基板の接続信頼性を向上させることができる。
一実施の形態のオーガニック配線基板を示す平面図。 一実施の形態のオーガニック配線基板の要部を示す拡大断面図。 開口部内における各接続端子部、側面被覆部及び凸状壁部を示す拡大平面図。 各接続端子部及び凸状壁部を示す拡大断面図。 側面被覆部及び凸状壁部を示す拡大断面図。 一実施の形態のオーガニック配線基板の製造方法を示す説明図。 一実施の形態のオーガニック配線基板の製造方法を示す説明図。 一実施の形態のオーガニック配線基板の製造方法を示す説明図。 一実施の形態のオーガニック配線基板の製造方法を示す説明図。 一実施の形態のオーガニック配線基板の製造方法を示す説明図。 一実施の形態のオーガニック配線基板の製造方法を示す説明図。 一実施の形態のオーガニック配線基板の製造方法を示す説明図。 一実施の形態のオーガニック配線基板の製造方法を示す説明図。 別の実施の形態における凸状壁部を示す拡大断面図。 別の実施の形態における凸状壁部を示す拡大断面図。 別の実施の形態における凸状壁部を示す拡大断面図。
以下、本発明を配線基板としてのオーガニック配線基板に具体化した一実施の形態を図面に基づき詳細に説明する。図１は、本実施の形態のオーガニック配線基板の平面図であり、図２は、オーガニック配線基板の要部を示す拡大断面図である。
図１及び図２に示されるように、本実施の形態のオーガニック配線基板１０は、半導体チップ搭載面となる基板主面１１とその反対側の基板裏面１２とを有している。詳述すると、オーガニック配線基板１０は、矩形板状のコア基板１３と、コア基板１３のコア主面１４（図２では上面）上に形成される第１ビルドアップ層３１と、コア基板１３のコア裏面１５（図２では下面）上に形成される第２ビルドアップ層３２とからなる。
本実施の形態のコア基板１３は、例えば補強材としてのガラスクロスにエポキシ樹脂を含浸させてなる樹脂絶縁材（ガラスエポキシ材）にて構成されている。コア基板１３には、複数のスルーホール導体１６がコア主面１４及びコア裏面１５を貫通するように形成されている。なお、スルーホール導体１６の内部は、例えばエポキシ樹脂などの閉塞体１７で埋められている。また、コア基板１３のコア主面１４及びコア裏面１５には、銅からなる導体層１９がパターン形成されており、各導体層１９は、スルーホール導体１６に電気的に接続されている。
コア基板１３のコア主面１４上に形成された第１ビルドアップ層３１は、熱硬化性樹脂（エポキシ樹脂）からなる複数の樹脂絶縁層２１，２２（絶縁層）と、銅からなる複数の導体層２４とを積層した構造を有する積層体である。第１ビルドアップ層３１において、最表層の導体層２４は、半導体チップ（図示略）をフリップチップ実装するために半導体チップの搭載領域Ｒ１の外周に沿って配置された複数の接続端子部４１を含んでいる。また、第１ビルドアップ層３１における最表層の絶縁層としてソルダーレジスト層２５が設けられている。ソルダーレジスト層２５には、半導体チップの搭載領域Ｒ１の四辺に対応する位置にスリット状の開口部４３が複数形成されている。そして、ソルダーレジスト層２５の開口部４３内に複数の接続端子部４１が形成されている。
本実施の形態において、複数の接続端子部４１は樹脂絶縁層２２の上面に設けられている。また、樹脂絶縁層２１，２２には、それぞれビア穴３３及びフィルドビア導体３４が形成されている。各ビア導体３４は、各導体層１９，２４、接続端子部４１に電気的に接続される。
本実施の形態の配線基板１０に実装される半導体チップは、例えばＣｕピラー構造の接続端子を有するものが用いられる。なお、Ｃｕピラー構造以外に、Ａｕめっきバンプ構造やＡｕスタッド構造の接続端子を有する半導体チップをフリップチップ実装してもよい。
コア基板１３のコア裏面１５上に形成された第２ビルドアップ層３２は、上述した第１ビルドアップ層３１とほぼ同じ構造を有している。即ち、第２ビルドアップ層３２は、樹脂絶縁層２６，２７と、導体層２４とを積層した構造を有している。第２ビルドアップ層３２において、最表層の導体層２４として、マザーボード（図示略）に接続するための複数の外部接続端子４５が形成されている。また、樹脂絶縁層２６，２７にもビア穴３３及びビア導体３４が形成されている。各ビア導体３４は、導体層１９，２４、外部接続端子４５に電気的に接続されている。さらに、第２ビルドアップ層３２における最表層にはソルダーレジスト層２８が設けられている。ソルダーレジスト層２８の所定箇所には、外部接続端子４５を露出させるための開口部４７が設けられている。また、外部接続端子４５において、開口部４７内にて露出する下面がめっき層４８（例えば、スズめっき層）で覆われている。その外部接続端子４５の下面には、図示しないマザーボードに対して電気的に接続可能な複数のはんだバンプ４９が配設されている。そして、各はんだバンプ４９により、オーガニック配線基板１０は図示しないマザーボード上に実装される。
次に、基板主面１１側の第１ビルドアップ層３１に形成される接続端子部４１の具体的な構成について詳述する。
図２及び図３に示されるように、各接続端子部４１は、半導体チップの接続端子がはんだを介して接続されるべき接続領域５１（図３では、点線の円で示される領域）と、接続領域５１の両側（図３では上側及び下側）から平面方向に延設された配線領域５２とを有する。各接続端子部４１（接続領域５１及び配線領域５２）は、銅を主体として構成されており、それら表面上には、めっき層５３（例えば、スズめっき層）が形成されている。なお、この接続端子部４１のめっき層５３及び上述した外部接続端子４５のめっき層４８は、スズめっき層以外にニッケルめっき層、パラジウムめっき層、金めっき層のうち少なくともいずれか１層を含むめっき層であってもよい。また、めっき層５３，４８に代えて、接続端子部４１や外部接続端子４５の表面に防錆用のＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ）処理を行ってもよいし、はんだコート処理を行ってもよい。
ソルダーレジスト層２５の開口部４３内にて配列される複数の接続端子部４１において、各配線領域５２は、延設方向が互いに平行となるよう設けられており、各接続領域５１は、千鳥状にずらした位置に配置されている。つまり、配列方向に隣り合う接続端子部４１において、接続領域５１の位置が配列方向に重ならないように配列方向に直交する方向（配線領域５２の延設方向）にずらした位置に各接続領域５１が配置されている。このように接続端子部４１を形成すると、各接続端子部４１の端子ピッチを狭くすることが可能となる。なお、本実施の形態の端子ピッチは、例えば４０μｍである。
ソルダーレジスト層２５は、開口部４３内において、接続端子部４１の側面を被覆する側面被覆部５５と、接続端子部４１における配線領域５２と交差するよう突設された凸状壁部５６とを有する。凸状壁部５６は、開口部４３の短手方向の中央部分を分断するようその開口部４３の長手方向に沿って直線状に設けられている。本実施の形態では、ソルダーレジスト層２５において、凸状壁部５６は側面被覆部５５と一体的に形成されている（図４及び図５参照）。さらに、凸状壁部５６は、開口部４３を形成するソルダーレジスト層２５の内壁面５８（図３参照）と一体的に形成されている。なお、図４は、図３に示す凸状壁部５６をその長手方向に沿って切断した断面図であり、図５は、凸状壁部５６をその長手方向と直交する方向（短手方向）に切断した断面図である。図３及び図４に示されるように、凸状壁部５６は、１５μｍ程度の幅を有し、複数の配線領域５２に対して直角に交差するよう延設されている。この凸状壁部５６は、各接続端子部４１において接続領域５１から配線領域５２へのはんだの流出を防止するはんだダムの役割を果たす。本実施の実施では、ソルダーレジスト層２５において、凸状壁部５６は、接続端子部４１を露出させる開口部４３の周囲部分の高さと同じ高さとなるよう形成されている（図５参照）。
次に、本実施の形態のオーガニック配線基板１０の製造方法について述べる。
まず、ガラスエポキシからなる基材の両面に銅箔が貼付された銅張積層板を準備する。そして、ドリル機を用いて孔あけ加工を行い、銅張積層板６１の表裏面を貫通する貫通孔６２（図６参照）を所定位置にあらかじめ形成しておく。そして、銅張積層板６１の貫通孔６２の内面に対する無電解銅めっき及び電解銅めっきを行うことで、貫通孔６２内にスルーホール導体１６を形成する。
その後、スルーホール導体１６の空洞部を絶縁樹脂材料（エポキシ樹脂）で穴埋めし、閉塞体１７を形成する。さらに、銅張積層板６１の銅箔とその銅箔上に形成された銅めっき層とを、例えばサブトラクティブ法によってパターニングする。この結果、図７に示されるように、導体層１９及びスルーホール導体１６が形成されたコア基板１３を得る。
そして、ビルドアップ工程を行うことで、コア基板１３のコア主面１４の上に第１ビルドアップ層３１を形成するとともに、コア基板１３のコア裏面１５の上にも第２ビルドアップ層３２を形成する。
詳しくは、コア基板１３のコア主面１４及びコア裏面１５の上に、エポキシ樹脂からなるシート状の樹脂絶縁層２１，２６を配置し、樹脂絶縁層２１，２６を貼り付ける。そして、例えばエキシマレーザーやＵＶレーザーやＣＯ２レーザーなどを用いてレーザー加工を施すことによって樹脂絶縁層２１，２６の所定の位置にビア穴３３を形成する（図８参照）。次いで、過マンガン酸カリウム溶液などのエッチング液を用いて各ビア穴３３内のスミアを除去するデスミア工程を行う。なお、デスミア工程としては、エッチング液を用いた処理以外に、例えばＯ２プラズマによるプラズマアッシングの処理を行ってもよい。
デスミア工程の後、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことで、各ビア穴３３内にビア導体３４を形成する。さらに、従来公知の手法（例えばセミアディティブ法）によってエッチングを行うことで、樹脂絶縁層２１，２６上に導体層２４をパターン形成する（図９参照）。
他の樹脂絶縁層２２，２７及び導体層２４についても、上述した樹脂絶縁層２１，２６及び導体層２４と同様の手法によって形成し、樹脂絶縁層２１，２６上に積層していく。なおここで、樹脂絶縁層２２上の導体層２４として、接続領域５１と配線領域５２とを有する複数の接続端子部４１が形成される（導体層形成工程）。また、樹脂絶縁層２７上の導体層２４として、複数の外部接続端子４５が形成される（図１０参照）。
次に、ソルダーレジスト層形成工程を行い、第１ビルドアップ層３１のソルダーレジスト層２５を形成する。より詳しくは、先ず、樹脂絶縁層２２上において、ソルダーレジスト層２５となる感光性を有する絶縁フィルム７１（例えば、感光性エポキシ樹脂などの樹脂絶縁材料からなるフィルム）を接続端子部４１の側面及び上面を覆うように貼り付ける（図１１参照）。そして、表面の平坦性を確保すべく絶縁フィルム７１をその厚さ方向にプレスする。その後、図１２に示されるように、絶縁フィルム７１上にマスク７２を配置し、そのマスク７２を介して開口部４３の周囲となる領域と凸状壁部５６となる領域を露光した後、現像を行う。この現像によって、各接続端子部４１間に側面被覆部５５の部分を残しつつ、開口部４３を形成して接続端子部４１の表面を露出させるとともに、側面被覆部５５と一体的に繋がる凸状壁部５６を形成する。さらに、各接続端子部４１間に残されている側面被覆部５５の部分を露光する。このように、露光及び現像を繰り返した後、熱や紫外線による硬化処理を実施することにより、開口部４３内にて側面被覆部５５と凸状壁部５６とを有するソルダーレジスト層２５を形成する（図１３参照）。なお、側面被覆部５５の部分は露光を行わずに硬化処理だけを行っても良い。
また、第２ビルドアップ層３２のソルダーレジスト層２８についても、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト層２８に開口部４７をパターニングした後、硬化処理を実施する（図１３参照）。そして、開口部４３から露出している接続端子部４１の表面（上面）に対し、無電解スズめっきを施すことにより、めっき層５３を形成する。また、この無電解スズめっきによって、開口部４７から露出している外部接続端子４５の表面（下面）にめっき層４８が形成される。以上の工程を経ることで図１及び図２に示すオーガニック配線基板１０を製造する。
その後、図示しないはんだボール搭載装置を用いて各外部接続端子４５上にはんだボールを配置した状態でリフロー工程を行い、はんだボールを加熱することにより、各外部接続端子４５上にはんだバンプ４９を形成することもできる。
従って、本実施の形態によれば以下の効果を得ることができる。
（１）本実施の形態のオーガニック配線基板１０では、ソルダーレジスト層２５の開口部４３内において、接続端子部４１の側面を被覆する側面被覆部５５と一体的に凸状壁部５６が形成されている。このように形成すると、凸状壁部５６の強度を十分に確保することができ、凸状壁部５６が剥がれるといった問題を回避することができる。また、凸状壁部５６は接続端子部４１における接続領域５１と交差するよう突設されているので、半導体チップの実装時において、凸状壁部５６がはんだダムとして機能する。この結果、接続領域５１のはんだが配線領域５２に流出するといった問題が防止され、接続領域５１のはんだが確実に保持される。よって、オーガニック配線基板１０における半導体チップとの接続信頼性を高めることができる。
（２）本実施の形態のオーガニック配線基板１０では、凸状壁部５６は、開口部４３を形成するソルダーレジスト層２５の内壁面５８と一体的に形成されている。このようにすると、凸状壁部５６の強度が増すため、凸状壁部５６が剥がれるといった問題を確実に回避することができる
（３）本実施の形態において、ソルダーレジスト層形成工程では、絶縁フィルム７１を接続端子部４１の上に配置し、表面の平坦性を確保すべく絶縁フィルム７１をその厚さ方向にプレスした後に露光及び現像を行っている。このようにすると、側面被覆部５５の表面や凸状壁部５６の表面の平坦性を十分に確保することができ、オーガニック配線基板１０の接続信頼性を向上させることができる。
（４）本実施の形態のオーガニック配線基板１０では、配線領域５２の延設方向が互いに平行となるよう複数の接続端子部４１が配列されている。また、配列方向に隣り合う接続端子部４１において、接続領域５１の位置が各接続端子部４１の配列方向に重ならないようにその配列方向と直交する方向（配線領域５２の延設方向）にずらした位置に接続領域５１が設けられている。このようにすると、複数の接続端子部４１の端子ピッチを狭くすることができ、オーガニック配線基板１０の高密度化を図ることができる。
（５）本実施の形態のオーガニック配線基板１０において、接続端子部４１の側面は、ソルダーレジスト層２５の側面被覆部５５によって被覆されている。このようにすると、幅が狭い接続端子部４１を側面被覆部５５により確実に保持することができるため、オーガニック配線基板１０の高密度化を図りつつ、その接続信頼性を高めることができる。
なお、本発明の実施の形態は以下のように変更してもよい。
・上記実施の形態のオーガニック配線基板１０では、ソルダーレジスト層２５において凸状壁部５６が開口部４３の周囲部分の高さと同じ高さとなるよう形成されていたが、これに限定されるものではなく、例えばチップ接続時のはんだの種類や使用量に応じて適宜変更してもよい。具体的には、図１４に示されるように、ソルダーレジスト層２５において開口部４３の周囲部分の高さよりも高い凸状壁部５６Ａを形成してもよいし、図１５に示されるように、開口部４３の周囲部分の高さよりも低い凸状壁部５６Ｂを形成してもよい。これら凸状壁部５６Ａ、５６Ｂも上記実施の形態と同様に、絶縁フィルム７１における部分的な露光及び現像を段階的に複数回繰り返すことにより、側面被覆部５５と一体的に形成される。
具体的には、ソルダーレジスト層２５において図１４の凸状壁部５６Ａを形成する場合、絶縁フィルム７１において開口部４３の周囲となる領域を露光した後、現像を行い、開口部４３に対応する部位を若干薄くする。その後、凸状壁部５６Ａとなる領域を露光した後、現像を行い、ソルダーレジスト層２５において開口部４３を形成するとともに、側面被覆部５５及び凸状壁部５６Ａを形成する。また、ソルダーレジスト層２５において図１５の凸状壁部５６Ｂを形成する場合、絶縁フィルム７１において凸状壁部５６Ｂとなる領域を露光した後、現像を行い、凸状壁部５６Ｂ以外の領域を若干薄くする。その後、開口部４３の周囲となる領域を露光した後、現像を行い、ソルダーレジスト層２５において開口部４３を形成するとともに、側面被覆部５５及び凸状壁部５６Ｂを形成する。
・上記実施の形態のオーガニック配線基板１０では、凸状壁部５６，５６Ａ,５６Ｂは、厚さ方向に均一な幅で形成されていたが、これに限定されるものではない。図１６に示される凸状壁部５６Ｃのように、基端７３側に段差を設けてその基端７３側が先端７４側よりも幅が広くなるように形成してもよい。この凸状壁部５６Ｃも、絶縁フィルム７１において部分的な露光及び現像を段階的に複数回繰り返すことにより、側面被覆部５５と一体的に形成される。この凸状壁部５６Ｃのように、基端７３側の幅を広くすることで側面被覆部５５との接続面積が増し、凸状壁部５６Ｃの強度をより高めることができる。
・上記実施の形態のオーガニック配線基板１０では、開口部４３に１本の凸状壁部５６を形成していたが、複数本の凸状壁部５６を形成してもよい。例えば、３本の凸状壁部５６を形成し、各凸状壁部５６にて接続領域５１を挟み込むようにしてもよい。この場合、各接続端子部４１において接続領域５１と配線領域５２とが凸状壁部５６によって区画されるため、接続領域５１からのはんだの流出をより確実に防止することができる。
・上記実施の形態のオーガニック配線基板１０では、開口部４３内において複数の配線領域５２と直角に交差するよう凸状壁部５６が直線状に形成されていたが、これに限定されるものではない。例えば、各接続端子部４１と直交する凸状壁部５６に加え、各接続端子部４１間にて平行に凸状壁部を形成してもよい。また例えば、各接続領域５１を取り囲むように枠状の凸状壁部を形成してもよい。さらに、凸状壁部５６は、接続端子部４１の複数の配線領域５２に対して傾斜した角度で交差してもよい。具体的には、例えば千鳥状に配設された各接続領域５１に応じてジグザグ状に屈曲し、各配線領域５２に対して傾斜した角度で交差するように凸状壁部を設けてもよい。これら凸状壁部のレジストパターンを形成する場合でも、接続領域５１におけるはんだの流出を防止することができる。また、凸状壁部を側面被覆部５５と一体的に形成することでその強度を確保することができ、凸状壁部のパターンが剥がれるといった問題を回避することができる。
・上記実施の形態のオーガニック配線基板１０では、各接続端子部４１において、接続領域５１の両側から配線領域５２が延設されていたが、接続領域５１の片側から配線領域５２が延設されていてもよい。さらに、接続領域５１の両側から配線領域５２が延設された接続端子部４１と接続領域５１の片側から配線領域５２が延設された接続端子部とか混在して設けられた配線基板に本発明を具体化してもよい。
・上記実施の形態のオーガニック配線基板１０は、コア基板１３を有する配線基板であったが、これに限定されるものではなく、コアを有さないコアレス配線基板に本発明を適用させてもよい。
・上記実施の形態におけるオーガニック配線基板１０の形態は、ＢＧＡ（ボールグリッドアレイ）であるが、ＢＧＡのみに限定されず、例えばＰＧＡ（ピングリッドアレイ）やＬＧＡ（ランドグリッドアレイ）等の配線基板に本発明を適用させてもよい。
次に、特許請求の範囲に記載された技術的思想のほかに、前述した実施の形態によって把握される技術的思想を以下に列挙する。
（１）手段１に記載の前記配線基板は、前記絶縁層として樹脂絶縁層を用いたオーガニック配線基板であることを特徴とする配線基板。
（２）手段１において、前記配線領域は、前記接続領域の両側または片側に延設されることを特徴とする配線基板。
（３）手段１において、前記複数の接続端子部の端子ピッチは、８０μｍ以下であることを特徴とする配線基板。
（４）手段１において、前記配線領域の延設方向が互いに平行となるよう複数の前記接続端子部が配列され、配列方向に隣り合う接続端子部において、前記接続領域の位置が前記配列方向に重ならないようにその配列方向と直交する方向にずらした位置に前記接続領域が設けられていることを特徴とする配線基板。
（５）手段２において、前記樹脂絶縁材料は絶縁フィルムであり、前記ソルダーレジスト層形成工程では、前記絶縁フィルムを前記接続端子部の上に配置し、表面の平坦性を確保すべくフィルムの厚さ方向にプレスした後に前記露光及び現像を行うことを特徴とする配線基板の製造方法。
１０…配線基板としてのオーガニック配線基板
２１，２２…絶縁層としての樹脂絶縁層
２４…導体層
２５…ソルダーレジスト層
３１…積層体としての第１ビルドアップ層
４１…接続端子部
４３…開口部
５１…接続領域
５２…配線領域
５５…側面被覆部
５６,５６Ａ〜５６Ｃ…凸状壁部
７１…樹脂絶縁材料としての絶縁フィルム
Ｒ１…半導体チップの搭載領域

Claims (4)

  1. 複数の絶縁層及び複数の導体層が積層された積層体を有し、前記積層体の最表層の前記導体層は、半導体チップをフリップチップ実装するために前記半導体チップの搭載領域に設けられた接続端子部を含み、前記積層体の最表層の前記絶縁層として、前記半導体チップの搭載領域及び当該半導体チップの搭載領域外の領域において前記積層体の内層側の前記絶縁層及び最表層の前記導体層を覆うソルダーレジスト層が設けられ、そのソルダーレジスト層に形成された開口部を介して前記接続端子部の表面が露出している配線基板において、
    前記接続端子部は、前記半導体チップの接続端子がはんだを介して接続されるべき接続領域と、前記接続領域から平面方向に延設された配線領域とを有し、
    前記接続端子部の前記接続領域と前記配線領域とが露出する前記開口部内において、前記ソルダーレジスト層は、前記開口部の内壁面と交差する表面を有するとともに前記接続端子部の側面を被覆する側面被覆部と、その側面被覆部上において前記側面被覆部と一体的に形成され、前記接続端子部における前記配線領域と交差するよう突設された凸状壁部とを有するとともに、前記凸状壁部は、前記ソルダーレジスト層に形成された前記開口部の内壁面と一体的に形成されている
    ことを特徴とする配線基板。
  2. 前記半導体チップの搭載領域には、その外周に沿って複数の前記接続端子部が配列され、前記開口部を介して前記複数の接続端子部が露出しており、
    前記凸状壁部は、複数の前記配線領域と交差するよう延設されていることを特徴とする請求項１に記載の配線基板。
  3. 前記凸状壁部の幅は、５μｍ以上５０μｍ以下であることを特徴とする請求項１または２に記載の配線基板。
  4. 複数の絶縁層及び複数の導体層が積層された積層体を有し、前記積層体の最表層の前記導体層は、半導体チップをフリップチップ実装するために前記半導体チップの搭載領域に設けられた接続端子部を含み、前記積層体の最表層の前記絶縁層として、前記半導体チップの搭載領域及び当該半導体チップの搭載領域外の領域において前記積層体の内層側の前記絶縁層及び最表層の前記導体層を覆うソルダーレジスト層が設けられ、そのソルダーレジスト層に形成された開口部を介して前記接続端子部の表面が露出している配線基板の製造方法において、
    前記積層体における最表層の導体層を形成する工程であって、前記半導体チップの接続端子がはんだを介して接続されるべき接続領域と、前記接続領域から平面方向に延設された配線領域とを有する前記接続端子部を形成する導体層形成工程と、
    前記ソルダーレジスト層となる感光性を有する樹脂絶縁材料を前記接続端子部の側面及び上面を覆うように配置し、前記樹脂絶縁材料における部分的な露光及び現像を段階的に複数回繰り返すことにより、前記接続端子部の前記接続領域と前記配線領域とが露出する前記開口部を形成するとともに、その開口部内において前記開口部の内壁面と交差する表面を有するとともに前記接続端子部の側面を被覆する側面被覆部と、その側面被覆部上において前記側面被覆部と一体的に形成され、前記接続端子部における前記配線領域と交差するよう突設された凸状壁部とを有する前記ソルダーレジスト層を形成するソルダーレジスト層形成工程と
    を含み、前記凸状壁部は、前記ソルダーレジスト層に形成された前記開口部の内壁面と一体的に形成されている
    ことを特徴とする配線基板の製造方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104022085B (zh) * 2013-03-01 2019-04-09 超威半导体(上海)有限公司 一种基板
JP2015213124A (ja) * 2014-05-02 2015-11-26 イビデン株式会社 パッケージ基板
JP2015222741A (ja) * 2014-05-22 2015-12-10 京セラサーキットソリューションズ株式会社 多数個取り配線基板およびその製造方法
JP6806520B2 (ja) * 2016-10-17 2021-01-06 ラピスセミコンダクタ株式会社 半導体装置および配線基板の設計方法
US10527935B2 (en) * 2016-12-31 2020-01-07 Rohm And Haas Electronic Materials Llc Radiation-sensitive compositions and patterning and metallization processes
US10622292B2 (en) * 2018-07-06 2020-04-14 Qualcomm Incorporated High density interconnects in an embedded trace substrate (ETS) comprising a core layer

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS48112955U (ja) * 1972-03-29 1973-12-24
JPS4969057A (ja) * 1972-11-08 1974-07-04
JPS5239373A (en) * 1975-09-25 1977-03-26 Hitachi Ltd Dam for prevention of flowing of solder material
JPS534468A (en) * 1976-07-02 1978-01-17 Hitachi Ltd Formation of bonding pads
JPS62152443U (ja) * 1986-03-19 1987-09-28
JPH07321151A (ja) * 1994-05-27 1995-12-08 Hitachi Ltd 配線基板およびそれを用いた半導体集積回路装置
JPH11340277A (ja) * 1998-05-22 1999-12-10 Nec Corp 半導体チップ搭載基板、半導体装置及び前記半導体チップ搭載基板への半導体チップ搭載方法
JP2001156203A (ja) * 1999-11-24 2001-06-08 Matsushita Electric Works Ltd 半導体チップ実装用プリント配線板
JP2001320168A (ja) * 2000-03-02 2001-11-16 Murata Mfg Co Ltd 配線基板およびその製造方法、ならびにそれを用いた電子装置
SG121707A1 (en) * 2002-03-04 2006-05-26 Micron Technology Inc Method and apparatus for flip-chip packaging providing testing capability
KR100541394B1 (ko) * 2003-08-23 2006-01-10 삼성전자주식회사 비한정형 볼 그리드 어레이 패키지용 배선기판 및 그의제조 방법
JP2005183464A (ja) * 2003-12-16 2005-07-07 Nitto Denko Corp 配線回路基板
TWI243462B (en) 2004-05-14 2005-11-11 Advanced Semiconductor Eng Semiconductor package including passive component
US7427717B2 (en) * 2004-05-19 2008-09-23 Matsushita Electric Industrial Co., Ltd. Flexible printed wiring board and manufacturing method thereof
TWI288590B (en) * 2005-10-31 2007-10-11 Unimicron Technology Corp Method of forming solder mask and circuit board with solder mask
JP2008147458A (ja) 2006-12-11 2008-06-26 Nec Electronics Corp プリント配線板およびその製造方法
JP2008210993A (ja) * 2007-02-26 2008-09-11 Nec Corp プリント配線板及びその製造方法
TWI340615B (en) * 2008-01-30 2011-04-11 Advanced Semiconductor Eng Surface treatment process for circuit board
JP5020123B2 (ja) 2008-03-03 2012-09-05 新光電気工業株式会社 配線基板の製造方法
CN100574569C (zh) * 2008-07-08 2009-12-23 深圳崇达多层线路板有限公司 一种具有长短金手指电路板的生产方法
JP5350830B2 (ja) * 2009-02-16 2013-11-27 日本特殊陶業株式会社 多層配線基板及びその製造方法
WO2013062593A1 (en) * 2011-10-28 2013-05-02 Intel Corporation 3d interconnect structure comprising fine pitch single damascene backside metal redistribution lines combined with through-silicon vias
CN102364995A (zh) * 2011-11-09 2012-02-29 深圳市宇顺电子股份有限公司 Fpc的金手指

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