JP5848404B2 - 配線基板及びその製造方法 - Google Patents

配線基板及びその製造方法 Download PDF

Info

Publication number
JP5848404B2
JP5848404B2 JP2014124834A JP2014124834A JP5848404B2 JP 5848404 B2 JP5848404 B2 JP 5848404B2 JP 2014124834 A JP2014124834 A JP 2014124834A JP 2014124834 A JP2014124834 A JP 2014124834A JP 5848404 B2 JP5848404 B2 JP 5848404B2
Authority
JP
Japan
Prior art keywords
connection terminal
layer
dam
wiring board
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014124834A
Other languages
English (en)
Other versions
JP2014179659A (ja
Inventor
貴広 林
貴広 林
永井 誠
誠 永井
伊藤 達也
達也 伊藤
聖二 森
聖二 森
若園 誠
誠 若園
智弘 西田
智弘 西田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NGK Spark Plug Co Ltd
Original Assignee
NGK Spark Plug Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Spark Plug Co Ltd filed Critical NGK Spark Plug Co Ltd
Priority to JP2014124834A priority Critical patent/JP5848404B2/ja
Publication of JP2014179659A publication Critical patent/JP2014179659A/ja
Application granted granted Critical
Publication of JP5848404B2 publication Critical patent/JP5848404B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Landscapes

  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)

Description

本発明は、半導体チップをフリップチップ実装するための複数の接続端子部を備えた配線基板及びその製造方法に関するものである。
コンピュータのマイクロプロセッサ等として使用される半導体集積回路素子(半導体チップ)は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間のピッチも狭くなる傾向にある。一般的に半導体チップの底面には多数の接続端子が配置されており、半導体チップの各接続端子は半導体搭載用の配線基板に形成された複数の接続端子部にフリップチップの形態で接続される。
例えば、チップ底面の外周に沿って多数の接続端子を配置したペリフェラル型の半導体チップをフリップチップ接続するための配線基板が従来提案されている(例えば、特許文献1参照)。この配線基板では、半導体チップの外形に相当する矩形状のチップ搭載領域が基板主面にて設定され、そのチップ搭載領域の外周に沿うようにして複数の接続端子部が配列されている。複数の接続端子部は帯状の配線導体の一部に設けられている。配線導体自体は、最表層の樹脂絶縁層として基板主面上に設けられたソルダーレジスト層により被覆され、その殆どの部分が非露出の状態とされている。一方、各接続端子部の表面は、ソルダーレジスト層に設けられた開口部を介して外部に露出している。そして、露出した各接続端子部と半導体チップ側の接続端子とは対向配置され、互いにはんだバンプ等を介して電気的に接続されるようになっている。
ところで、この種の配線基板101では、多端子化や狭ピッチ化の一環として、例えばソルダーレジスト層102の開口部103にて、接続端子部104を有する複数の配線導体105間を通過するように、別の配線導体106を配設することが試みられている(図15参照)。ただし、接続端子部104を有する配線導体105間に配線導体106を配設する場合には、接続端子部104と配線導体106との距離が接近しすぎて、相互の絶縁距離が確保されなくなる。このため、はんだ接続時にショート不良が発生するおそれがある。その対策としては、開口部103に位置する当該配線導体106についてもソルダーレジスト層102の一部(便宜上「ダム部107」とする。)で被覆して、隣接する接続端子部104との絶縁を図る必要がある。
ここで、図15に示す配線基板101を製造する手順について説明する。まず、樹脂絶縁層108上に銅めっき層を形成し、これをエッチングすることにより、配線導体105,106を形成する。次に、樹脂絶縁層108上に後にソルダーレジスト層102となる感光性樹脂絶縁材料を塗布し、配線導体105,106を被覆する樹脂絶縁材料層109を形成する(図16参照)。次に、樹脂絶縁材料層109上にフォトマスク110を配置し、この状態でフォトマスク110を介して紫外線112を照射する。すると、基本的にフォトマスク110の光通過部111の直下となる領域に紫外線112が当たり、樹脂絶縁材料層109における当該領域が選択的に感光する。図16では、露光部113を破線で示している。この後、露光された樹脂絶縁材料層109を現像し(図17参照)、さらに熱や紫外線にてキュアし、表面に露出する配線導体105にめっき等の最表面処理をする。その結果、微細なダム部107を有する配線基板101が完成する(図18参照)。
特開2011−14644号公報
しかしながら、上記従来の製造方法において、幅の狭い微細なダム部107を形成するべく露光部113の幅を狭く設定して、従来の通常の条件にて露光を行った場合、紫外線112が樹脂絶縁材料層109の深部まで十分に届かないことがある。そしてこの場合には、図16に示すような露光部113の底部に露光不良部位115(未露光あるいは露光が不十分な部位)が発生しやすくなる。よって、従来の通常の条件にて現像を行うと、底部の露光不良部位115が露出し、そこがアンダーカット114となってしまう(図17等を参照)。このようなアンダーカット114があると、ダム部107の強度が低下して剥離等が起こる原因となる。そればかりでなく、アンダーカット114にて配線導体106が露出していると、最表面処理を行うことで配線導体105,106間にショート不良が発生するおそれがある。また、図19に示すように、半導体チップ120側の接続端子121上に形成されたはんだバンプ122がアンダーカット114に入り込み、これが原因となってショート不良が発生するおそれもある。ちなみに、上記のようなソルダーレジスト露光時の硬化深度不足といった問題は、ソルダーレジスト層102が厚くなるほど顕著になる。
ソルダーレジスト露光時の硬化深度不足という事態を回避するためには、例えば、従来の通常の条件よりも高い露光量で露光を行うという対策が考えられる。そしてこの対策によれば、露光不良部位115が発生しなくなるため、パターン底部にアンダーカット114ができなくなる(図20〜図23参照)。ただし、この場合にはフォトマスク110の光通過部111から紫外線112が漏れる「ハレーション」が発生し、光通過部111の直下ばかりでなくその周囲の領域まで感光しやすくなる(図20にて113Aで示す領域を参照)。よって、本来狙っている幅よりも広い幅のダム部107Aが形成され、これに伴って接続端子部104を挟んでその両側に位置するダム部107A間の間隔が狭くなってしまう(図21,図22参照)。そのため、半導体チップ120を配線基板101上に搭載する際に両者が少しでも位置ずれしていると、半導体チップ120側の接続端子121やはんだバンプ122がダム部107Aに当たってしまう(図23参照)。ゆえに、この場合には接続不良が起こりやすくなる。
また別の対策として、従来の通常の条件よりも現像時間を短くして現像を行うことも考えられる。そしてこの対策によれば、露光不良部位115が残っていたとしてもその部位が現像されないことから、パターン底部にアンダーカット114ができなくなる(図24〜図26参照)。ただし、この場合には本来現像されるべき部分(例えば接続端子部104の上面など)にて樹脂絶縁材料層109が部分的に付着したまま硬化してしまう。その結果、ソルダーレジスト残り123が生じ、めっき等の最表面処理を行った場合に無めっき部ができやすくなるという不具合が発生する(図26参照)。ゆえに、この場合においても接続不良が起こりやすくなる。
従って、アンダーカット114を防止するためのこれら2つの対策を講じたとしても、配線導体106上に微細かつ強固なダム部107を安定的に形成することは困難であった。
本発明は上記の課題に鑑みてなされたものであり、その目的は、積層体の最表層に形成した微細かつ強固なダム部により配線導体が確実に保護され、半導体チップとの接続信頼性に優れた配線基板を提供することにある。また、別の目的は、半導体チップとの接続信頼性に優れた上記の配線基板を確実に製造することができる配線基板の製造方法を提供することにある。
そして上記課題を解決するための手段(手段1)としては、樹脂絶縁層及び導体層がそれぞれ1層以上積層された積層体を有し、前記積層体の最表層の前記導体層が、半導体チップをフリップチップ実装するために前記半導体チップの搭載領域にて配列されて表面に露出する複数の接続端子部と、前記複数の接続端子部間に配設された配線導体とを含む配線基板において、前記積層体の最表層の前記樹脂絶縁層は、前記配線導体を被覆するとともに前記複数の接続端子部と接触しないダム部と、前記配線導体とそれに隣接する接続端子部との間にて前記ダム部の高さよりも低く形成され、前記ダム部の底部を覆い、前記ダム部の側面に連結された補強部とを有し、前記ダム部の上縁部位の角部の曲率は、前記ダム部と前記補強部との連結部位の角部の曲率よりも大きいことを特徴とする配線基板、がある。
従って、手段1に記載の発明によると、積層体の最表層の樹脂絶縁層の一部として微細なダム部を形成したときでも、その側面に補強部が連結されているため、本来アンダーカットが発生しやすいダム部の底部が補強される。よって、微細かつ強固なダム部を得ることができ、複数の接続端子部間を通過して配設された配線導体がそのダム部により確実に保護される結果、ダム部の剥離やダム部からの配線導体の露出が回避される。また、補強部はダム部の高さよりも低く形成されているため、補強部が半導体チップ側の接続端子に当たることが回避される。以上のことから、半導体チップ側の接続端子と接続端子部とをはんだ等を介して確実に接続可能となり、半導体チップとの接続信頼性に優れた配線基板を得ることができる。
手段1の配線基板は、樹脂絶縁層及び導体層がそれぞれ1層以上積層された積層体を有する、いわゆるオーガニック配線基板である。オーガニック配線基板の利点は、例えばセラミック配線基板などに比較して配線の高密度化が達成しやすいことである。
樹脂絶縁層は、例えば熱硬化性樹脂を主体とするビルドアップ材を用いて形成されてもよい。樹脂絶縁層の形成材料の具体例としては、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの熱硬化性樹脂が挙げられる。そのほか、これらの樹脂とガラス繊維(ガラス織布やガラス不織布)やポリアミド繊維等の有機繊維との複合材料、あるいは、連続多孔質PTFE等の三次元網目状フッ素系樹脂基材にエポキシ樹脂などの熱硬化性樹脂を含浸させた樹脂−樹脂複合材料等を使用してもよい。
導体層は、銅、銀、金、白金、ニッケル、チタン、アルミニウム、クロム等といった各種の導電金属を用いて形成可能であるが、オーガニック配線基板における導体層としては、銅を主体として構成されたものであることが好ましい。導体層を形成する手法としては、サブトラクティブ法、セミアディティブ法、フルアディティブ法などといった公知の手法が採用される。具体的に言うと、例えば、銅箔のエッチング、無電解銅めっきあるいは電解銅めっきなどの手法が適用される。なお、スパッタやCVD等の手法により薄膜を形成した後にエッチングを行うことで導体層を形成したり、導電性ペースト等の印刷により導体層を形成したりすることも可能である。
半導体チップは、配線基板上にフリップチップ実装可能なものであればよく、具体的にはチップ底面の外周に沿って多数の接続端子を配置したペリフェラル型、チップ底面の全域に多数の接続端子を配置したエリア型のいずれであってもよい。また、半導体チップとしては、コンピュータのマイクロプロセッサとして使用されるICチップ、DRAM(Dynamic Random Access Memory)やSRAM(Static Random Access Memory )などのICチップを挙げることができる。
この配線基板は、積層体における最表層の導体層の一部として、複数の接続端子部を有している。複数の接続端子部は、半導体チップをフリップチップ実装するために半導体チップの搭載領域にて配列されている。複数の接続端子部は、例えば最表層の樹脂絶縁層から露出している配線導体(便宜上「露出配線導体」と呼ぶ。)の一部として形成される。接続端子部は露出配線導体の端部に位置していてもよく、その途中に位置していてもよい。また、接続端子部は露出配線導体と等幅に形成されていてもよいが、幅広に形成されていてもよい。幅広の接続端子部を採用した場合、平面視で例えば正方形状、長方形状、楕円形状、円形状となるように形成してもよい。接続端子部の平面視形状は、配線基板の設計デザインや半導体チップの端子形状等に応じて適宜変更することができる。なお、長方形状の接続端子部とした場合には、複数の接続端子部を互いに平行となるように配列してもよい。また、隣接する複数の接続端子部間のピッチは例えば100μm以下に設定され、好ましくは高密度化を達成するために80μm以下に設定される。
積層体における最表層の樹脂絶縁層は、感光性を有する樹脂絶縁材料からなり、例えばソルダーレジスト材などにより形成される。最表層の樹脂絶縁層における半導体チップの搭載領域には、1つまたは2つ以上の開口部が形成される。複数の接続端子部の表面を露出させることが可能であれば、開口部の形状は特に限定されないが、例えば矩形帯状(スリット状)とすることが好適である。
この配線基板は、積層体における最表層の導体層として、複数の接続端子部間を通過して配設された配線導体を有している。この配線導体は、上記の露出配線導体とは異なり基本的に外部に露出しないものであるため、便宜上「非露出配線導体」と呼ぶことにする。非露出配線導体は、複数の接続端子部と平行な位置関係でかつ等間隔を隔てて配置されることが、高密度化を達成するうえで好ましい。
最表層の樹脂絶縁層の一部を構成するダム部は、非露出配線導体を全体的に被覆している。最表層の樹脂絶縁層の底面のレベルを基準としたとき、ダム部の高さは、非露出配線導体の高さよりも高くかつダム部と補強部とを除いた最表層の樹脂絶縁層の高さ以下に設定されるが、強いて言えばダム部と補強部とを除いた最表層の樹脂絶縁層の高さと同等であることがよい。ダム部の幅(上部幅)は、非露出配線導体の幅(上部幅)よりもやや広い程度に設定され、具体的には例えば非露出配線導体の幅(上部幅)の1.1倍以上2.5倍以下に設定される。この値が1.1倍未満であると、ダム部の幅が狭くなりすぎて、非露出配線導体の側面が十分に被覆されなくなるおそれがある。この値が2.5倍超であると、半導体チップ側の接続端子やはんだバンプがダム部に当たりやすくなるおそれがある。
最表層の樹脂絶縁層の一部を構成する補強部は、最表層の樹脂絶縁層の直下に位置する樹脂絶縁層の表面上において非露出配線導体とそれに隣接する接続端子部との間に形成され、ダム部の側面に連結される。補強部は、非露出配線導体とそれに隣接する接続端子部との間を埋めていることが好ましい。この構成であると、非露出配線導体及びダム部の長手方向と直交する方向に沿って補強部がある程度長くなり、補強部とそれを支持する上記樹脂絶縁層との接触面積も大きくなる。よって、ダム部が確実に補強され、ダム部が安定する。
最表層の絶縁層の底面を基準としたときの補強部の高さは、ダム部の高さよりも低く形成されるべきである。より具体的に言うと、補強部の高さは複数の接続端子部の高さ以下であることがよく、複数の接続端子部の少なくとも表面は補強部から露出していることがよい。この構成によると、補強部が非露出配線導体と接続端子部との間を完全に埋めていたとしても、接続端子部の表面が補強部の上面よりも低い位置とはならず、半導体チップ側の接続端子との接続に支障を来しにくくなる。
さらには、補強部の高さは複数の接続端子部の高さよりも低いことがより好ましく、複数の接続端子部の表面全体及び側面の上側部分は補強部から露出していることがより好ましい。この構成であると、補強部が非露出配線導体と接続端子部との間を完全に埋めていたとしても、接続端子部における3つの面が露出した状態となり、はんだ等の導電金属材料との接触面積も大きくなる。よって、接続端子部と半導体チップ側の接続端子とがより確実に接続される。
ダム部及び補強部は、ともに感光性を有する樹脂絶縁材料からなるが、例えば共通のソルダーレジスト材料からなり一体形成されていることが好ましい。このように一体形成された構造であると、ダム部と補強部との連結部分の強度が上がり、ダム部をより確実に補強することができる。また、この構造によれば、ダム部と補強部とをそれぞれ異なるソルダーレジスト材料を用いて形成する構造とは異なり、製造コストの低減及び製造工程の簡略化を図りやすくなる。
積層体の表面に露出する複数の接続端子部には、めっきやスパッタリング等といった最表面処理が施されていてもよい。例えば、複数の接続端子部を構成している導電金属が銅または銅合金であるような場合、最表面処理として、銅または銅合金以外の金属からなる層(ニッケル層、パラジウム層、金層、スズ層など)が形成されてもよい。
上記課題を解決するための別の手段(手段2)としては、手段1に記載の配線基板の製造方法であって、前記半導体チップの搭載領域に前記複数の接続端子部及び前記配線導体を形成する導体層形成工程と、前記複数の接続端子部及び前記配線導体を覆うような状態で最表層の前記樹脂絶縁層となる感光性を有する樹脂絶縁材料をそれらの上に配置し、前記樹脂絶縁材料に対する部分的な露光及び現像を行うことにより、最表層の前記樹脂絶縁層を形成するとともに、前記ダム部及び前記補強部を一体的に形成する樹脂絶縁層形成工程とを含むことを特徴とする配線基板の製造方法、がある。
従って、手段2に記載の発明によると、樹脂絶縁層形成工程において、複数の接続端子部及び配線導体の上に配置された感光性を有する樹脂絶縁材料に対し、部分的な露光及び現像を行うことにより、最表層の樹脂絶縁層が形成される。このとき、併せて配線導体を被覆するダム部が形成されるとともに、そのダム部の側面に連結する補強部が一体的に形成される。ゆえに、微細なダム部を形成したときでも、その側面に補強部が連結されているため、本来アンダーカットが発生しやすいダム部の底部が補強される。よって、微細かつ強固なダム部を比較的容易にかつ確実に得ることができる。また、本発明によれば、アンダーカットを回避するための対策を講じる必要がなくなるので、高露光量に起因するハレーションの発生や、短時間現像に起因する樹脂残りの発生といった事態が回避され、結果的に接続不良が起こるリスクが低減される。よって、半導体チップとの接続信頼性に優れた上記の配線基板を比較的容易にかつ確実に製造することができる。
本発明を具体化した実施形態のオーガニック配線基板を示す部分断面図。 半導体チップがフリップチップ実装された上記配線基板を示す要部拡大断面図。 上記配線基板におけるダム部及び補強部を示す要部拡大断面図。 上記配線基板の製造方法を説明するための部分断面図。 上記配線基板の製造方法を説明するための部分断面図。 上記配線基板の製造方法を説明するための部分断面図。 上記配線基板の製造方法を説明するための部分断面図。 上記配線基板の製造方法を説明するための要部拡大断面図。 上記配線基板の製造方法を説明するための要部拡大断面図。 上記配線基板の製造方法を説明するための要部拡大断面図。 上記配線基板の製造方法を説明するための要部拡大断面図。 上記配線基板の製造方法を説明するための要部拡大断面図。 別の実施形態の配線基板を示す要部拡大断面図。 別の実施形態の配線基板を示す要部拡大断面図。 従来のオーガニック配線基板の製造方法を説明するための要部拡大断面図。 従来のオーガニック配線基板の製造方法を説明するための要部拡大断面図。 従来のオーガニック配線基板の製造方法を説明するための要部拡大断面図。 従来のオーガニック配線基板の製造方法を説明するための要部拡大断面図。 従来のオーガニック配線基板の製造方法を説明するための要部拡大断面図。 従来のオーガニック配線基板の製造方法を説明するための要部拡大断面図。 従来のオーガニック配線基板の製造方法を説明するための要部拡大断面図。 従来のオーガニック配線基板の製造方法を説明するための要部拡大断面図。 従来のオーガニック配線基板の製造方法を説明するための要部拡大断面図。 従来のオーガニック配線基板の製造方法を説明するための要部拡大断面図。 従来のオーガニック配線基板の製造方法を説明するための要部拡大断面図。 従来のオーガニック配線基板の製造方法を説明するための要部拡大断面図。
以下、本発明を配線基板としてのオーガニック配線基板に具体化した一実施形態を図1〜図12に基づき詳細に説明する。
本実施形態のオーガニック配線基板10は、ペリフェラル構造を有する配線基板であって、図1に示されるように、半導体チップ搭載面となる基板主面11と、その反対側に位置する基板裏面12とを有している。このオーガニック配線基板10は、矩形板状のコア基板13と、コア基板13のコア主面14(図1は上面)上に形成される第1ビルドアップ層31と、コア基板13のコア裏面15(図1では下面)上に形成される第2ビルドアップ層32とを備えている。
本実施形態のコア基板13は、例えば補強材としてのガラスクロスにエポキシ樹脂を含浸させてなる樹脂絶縁材(ガラスエポキシ材)により構成されている。コア基板13には、複数のスルーホール導体16がコア主面14及びコア裏面15を貫通するように形成されている。スルーホール導体16の内部は、例えばエポキシ樹脂などの閉塞体17で埋められている。また、コア基板13のコア主面14及びコア裏面15の上には、銅からなる導体層19がパターン形成されている。これらの導体層19はスルーホール導体16に電気的に接続されている。
コア基板13のコア主面14上に形成された第1ビルドアップ層31は、熱硬化性樹脂(エポキシ樹脂)からなる複数の樹脂絶縁層21,22,23と、銅からなる複数の導体層24とを積層した構造を有する積層体である。樹脂絶縁層21,22は、熱硬化性を有する樹脂絶縁材料(例えばエポキシ樹脂)からなる。第1ビルドアップ層31において、最表層の導体層24は、半導体チップ51をフリップチップ実装するためにチップ搭載領域54の外周に沿って配置された複数の接続端子部41を含んでいる。本実施形態では、第1ビルドアップ層31における最表層の樹脂絶縁層23が、感光性を有する樹脂絶縁材料からなるソルダーレジスト層23となっている。ソルダーレジスト層23において、チップ搭載領域54の四辺に対応する位置には、スリット状の開口部43が複数形成されている。そして、図1〜図3に示されるように、ソルダーレジスト層23の開口部43内には複数の接続端子部41が等間隔に形成されている。本実施形態においてこれらの接続端子部41は、平面視で長方形状をなし、ソルダーレジスト層23の開口部43から露出する配線導体61(即ち露出配線導体61)の先端部または途中に形成されている。ここでは、接続端子部41の幅は露出配線導体61の幅と等しくなっている。
本実施形態では、複数の接続端子部41は樹脂絶縁層22の上面に設けられている。また、樹脂絶縁層21,22には、それぞれビア穴33及びフィルドビア導体34が形成されている。各ビア導体34は、各導体層19,24、接続端子部41に電気的に接続される。
本実施形態の配線基板10に実装される半導体チップ51としては、例えばCuピラー構造の接続端子52を有するものが用いられる。なお、Cuピラー構造以外に、Auめっきバンプ構造やAuスタッド構造の接続端子52を有する半導体チップ51をフリップチップ実装してもよい。
コア基板13のコア裏面15上に形成された第2ビルドアップ層32は、上述した第1ビルドアップ層31とほぼ同じ構造を有している。即ち、第2ビルドアップ層32は、樹脂絶縁層26,27,28と、導体層24とを積層した構造を有している。第2ビルドアップ層32において、最表層の導体層24として、マザーボート(図示略)に接続するための複数の外部接続端子45が形成されている。また、樹脂絶縁層26,27にもビア穴33及びビア導体34が形成されている。各ビア導体34は、導体層19,24、外部接続端子45に電気的に接続されている。さらに、第2ビルドアップ層32における最表層の樹脂絶縁層28はソルダーレジスト28となっている。ソルダーレジスト28の所定箇所には、外部接続端子45を露出させるための開口部47が設けられている。また、外部接続端子45において、開口部47内にて露出する下面は、図示しないめっき層(例えばニッケル金めっき層)で覆われている。その外部接続端子45の下面には、図示しないマザーボードに対して電気的に接続可能な複数のはんだバンプ49が配設されている。そして、各はんだバンプ49により、オーガニック配線基板10は図示しないマザーボード上に実装される。
次に、基板主面11側の第1ビルドアップ層31におけるチップ搭載領域54に設けられた諸構造について図2,図3を用いて詳述する。
ソルダーレジスト層23のすぐ下に位置する樹脂絶縁層22上には、露出配線導体のほか、外部に露出していない別の複数の配線導体62(即ち非露出配線導体62)が配設されている。非露出配線導体62は、接続端子部41を有する露出配線導体61間を通過するようにそれらと平行に形成されている。露出配線導体61の上部における幅W3(即ち接続端子部41の上部における幅)は、非露出配線導体62の上部における幅W1と等しく、例えば10μm〜30μm程度(本実施形態では20μm)に設定されている。露出配線導体61と非露出配線導体62との間隔W4も、例えば10μm〜30μm程度(本実施形態では20μm)に設定されている。また、樹脂絶縁層22の表面(即ちソルダーレジスト層23の底面)のレベルを基準としたときの露出配線導体61及び非露出配線導体62の高さH2は、例えば10μm〜20μm程度(本実施形態では15μm)に設定されている。
ソルダーレジスト層23は開口部43内にダム部63及び補強部64を有している。ダム部63は、感光性を有する樹脂絶縁材料からなるものであって、非露出配線導体62を全体的に被覆している。樹脂絶縁層22の表面のレベルを基準としたときのダム部63の高さH3は、開口部43外のソルダーレジスト層23の高さと等しく、例えば20μm〜40μm程度(本実施形態では30μm)に設定されている。なお、非露出配線導体62の高さH2を比較対象とした場合、ダム部63の高さH3は当該高さH2の1.1倍〜2.5倍程度に設定され、本実施形態では約2倍に設定されている。一方、ダム部63の上部における幅W2は、非露出配線導体62の上部における幅W1の1.1倍〜2.5倍程度(本実施形態では約1.5倍である約30μm)に設定されている。
補強部64は、樹脂絶縁層22の表面上において非露出配線導体62とそれに隣接する接続端子部41との間に形成され、それらの間を完全に埋めている。補強部64は、ダム部63と同様に感光性を有する樹脂絶縁材料からなるものであって、ダム部63の両方の側面に対して一体的に連結されている。樹脂絶縁層22の表面のレベルを基準としたときの補強部64の高さH1は、露出配線導体61の高さH2(接続端子部41の高さH2)よりも低く、本実施形態では3μm〜12μm程度に設定されている。従って、複数の接続端子部41の表面全体及び側面の上側部分は、補強部64から露出した状態となっている。なお、複数の接続端子部41の側面の下側部分は、補強部64と接した状態となっている。また、図3に示すように、ダム部63の上縁部位63aの角部の曲率と、ダム部63と補強部64との連結部位63bの角部の曲率とを比較すると、前者のほうが後者よりも大きくなっている。
次に、本実施形態のオーガニック配線基板10の製造方法を図4〜図12に基づいて説明する。
まず、ガラスエポキシからなる基材の両面に銅箔が貼付された銅張積層板を準備する。そして、ドリル機を用いて孔あけ加工を行い、銅張積層板71の表裏面を貫通する貫通孔72(図4参照)を所定位置にあらかじめ形成しておく。そして、銅張積層板71の貫通孔72の内面に対する無電解銅めっき及び電解銅めっきを行うことで、貫通孔72内にスルーホール導体16を形成する。
その後、スルーホール導体16の空洞部を絶縁樹脂材料(エポキシ樹脂)で穴埋めしかつ硬化させて、閉塞体17を形成する。さらに、銅張積層板71の銅箔とその銅箔上に形成された銅めっき層とを、例えばサブトラクティブ法によってパターニングする。この結果、図5に示されるように、導体層19及びスルーホール導体16が形成されたコア基板13を得る。
そして、ビルドアップ工程を行うことで、コア基板13のコア主面14の上に第1ビルドアップ層31を形成するとともに、コア基板13のコア裏面15の上にも第2ビルドアップ層32を形成する。
詳しくは、コア基板13のコア主面14及びコア裏面15の上に、エポキシ樹脂からなるシート状の樹脂絶縁層21,26を配置し、樹脂絶縁層21,26を貼り付ける。そして、例えばエキシマレーザーやUVレーザーやCOレーザーなどを用いてレーザー加工を施すことによって樹脂絶縁層21,26の所定の位置にビア穴33を形成する(図6参照)。次いで、過マンガン酸カリウム溶液などのエッチング液を用いて各ビア穴33内のスミアを除去するデスミア工程を行う。なお、デスミア工程としては、エッチング液を用いた処理以外に、例えばOプラズマによるプラズマアッシングの処理を行ってもよい。
デスミア工程の後、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことで、各ビア穴33内にビア導体34を形成する。さらに、従来公知の手法(例えばセミアディティブ法)によってエッチングを行うことで、樹脂絶縁層21,26上に導体層24をパターン形成する(図7参照)。
他の樹脂絶縁層22,27及び導体層24についても、上述した樹脂絶縁層21,26及び導体層24と同様の手法によって形成し、樹脂絶縁層21,26上に積層していく。なおここで、樹脂絶縁層22上の導体層24として、複数の接続端子部41を有する露出配線導体61、非露出配線導体62がそれぞれ形成される(図8参照:導体層形成工程)。また、樹脂絶縁層27上の導体層24として、複数の外部接続端子45が形成される。
次に、樹脂絶縁層22上に後にソルダーレジスト層23となる感光性樹脂絶縁材料を塗布して硬化させ、露出配線導体61及び非露出配線導体62を全体的に被覆する樹脂絶縁材料層66を形成する(図9参照)。ここでは、感光性樹脂絶縁材料として、例えば感光性エポキシ樹脂を主体とするソルダーレジスト材料が選択される。この場合、ソルダーレジスト材料は塗布可能な液状物であってもよく、貼着可能なフィルム状物であってもよい。フィルム状のソルダーレジスト材を使用する場合、表面の平坦性を確保すべく、貼着後のソルダーレジスト材をその厚さ方向にプレスした後で露光及び現像を行うことが好ましい。
次に、樹脂絶縁材料層66上に、ガラス基板の所定箇所に光通過部82が形成されたフォトマスク81を配置する。この状態でフォトマスク81を介して紫外線83を従来の通常の条件にて照射することにより、樹脂絶縁材料層66に対する部分的な露光を行う(図10参照)。この露光により、フォトマスク81の光通過部82の直下となる領域に紫外線83が当たり、樹脂絶縁材料層66における当該領域が選択的に感光する。図10では、後にダム部63等となる露光部84を破線で示している。上記条件にて露光を行った場合、紫外線83が樹脂絶縁材料層66の深部まで十分に届かず、露光部84のパターン底部に露光不良部位85が発生している可能がある。
この後、未露光部分について3μm〜12μm程度の厚さ分を残すような条件を設定し、専用の現像液を用いて樹脂絶縁材料層66を現像する(図11参照)。この現像により、最表層の樹脂絶縁層であるソルダーレジスト層23を形成するとともに、そのソルダーレジスト層23の一部をなすダム部63及び補強部64を一体的に形成する(樹脂絶縁層形成工程)。そして、さらに熱や紫外線にてソルダーレジスト層23、ダム部63及び補強部64をキュアした後(図12参照)、露出配線導体61にニッケル−金めっき等の最表面処理を行う。以上のような工程を経ることで、微細なダム部63及びそれに連結される補強部64を有するオーガニック配線基板10が完成する。
従って、本実施の形態によれば以下の効果を得ることができる。
(1)本実施形態のオーガニック配線基板10は、上記のようにダム部63と補強部64とを有したものとなっている。従って、ソルダーレジスト層23の一部として微細なダム部63を形成したときでも、その側面に補強部64が連結されている。このため、本来アンダーカットが発生しやすいダム部63の底部が補強される。よって、微細かつ強固なダム部63を得ることができ、複数の接続端子部41間を通過して配設された非露出配線導体62がそのダム部63により確実に保護される。その結果、ダム部63の剥離やダム部63からの非露出配線導体62の露出といった事態が回避される。また、補強部64はダム部63の高さH3よりも低く形成されているため、補強部64が半導体チップ51側の接続端子52に当たることが回避される。以上のことから、半導体チップ51側の接続端子52と接続端子部41とをはんだバンプ53を介して確実に接続可能となり、半導体チップ51との接続信頼性に優れたオーガニック配線基板10を得ることができる。
(2)本実施形態のオーガニック配線基板10では、補強部64が非露出配線導体62とそれに隣接する接続端子部41との間を完全に埋めている。この構成によれば、非露出配線導体62及びダム部63の長手方向と直交する方向(即ち図1〜図3の左右方向)に沿って、補強部64がある程度長くなる。ゆえに、補強部64とそれを支持する樹脂絶縁層22との接触面積も大きくなる。よって、ダム部63が確実に補強され、ダム部63が安定するという利点がある。従って、ダム部63の剥離やダム部63からの非露出配線導体62の露出といった事態をより確実に回避することができ、ひいては半導体チップ51との接続信頼性をいっそう向上させることができる。
(3)本実施形態のオーガニック配線基板10では、補強部64の高さH1が複数の接続端子部41の高さH2より低くなっている。その結果、複数の接続端子部41の表面及び側面の上側部分が補強部64から露出している。この構成であると、補強部64が非露出配線導体62と接続端子部41との間を完全に埋めていたとしても、接続端子部41における3つの面が露出した状態となる。そのため、複数の接続端子部41とはんだ等の導電金属材料との接触面積が大きくなる。よって、接続端子部41と半導体チップ51側の接続端子52とがより確実に接続され、ひいては半導体チップ51との接続信頼性をいっそう向上させることができる。
(4)本実施形態のオーガニック配線基板10では、ダム部63及び補強部64が共通のソルダーレジスト材料からなり一体形成されている。そして、このように一体形成された構造であると、ダム部63と補強部64との連結部分の強度が上がり、ダム部63をより確実に補強することができる。また、この構造によれば、ダム部63と補強部64とをそれぞれ異なるソルダーレジスト材料を用いて形成する構造とは異なり、製造コストの低減及び製造工程の簡略化を図りやすくなる。
(5)本実施形態では、上記のような導体層形成工程及び樹脂絶縁層形成工程を経て、所望のオーガニック配線基板10を製造している。即ち、樹脂絶縁層形成工程において、ソルダーレジスト層23が形成されるときに、併せて非露出配線導体62を被覆するダム部63と、その側面に連結する補強部64とが一体的に形成される。ゆえに、微細なダム部63を形成したときでも、その側面に補強部64が連結されているため、本来アンダーカットが発生しやすいダム部63の底部が補強される。よって、微細かつ強固なダム部63を比較的容易にかつ確実に得ることができる。また、本実施形態の製造方法によれば、アンダーカットを回避するための対策を講じる必要がなくなる。それゆえ、高露光量に起因するハレーションの発生や、短時間現像に起因する樹脂残りの発生といった事態が回避され、結果的に接続不良が起こるリスクが低減される。よって、半導体チップ51との接続信頼性に優れたオーガニック配線基板10を比較的容易にかつ確実に製造することができる。
なお、本発明の実施の形態は以下のように変更してもよい。
・上記実施形態では、補強部64の高さが接続端子部41の高さより低く、接続端子部41の表面及び側面の上側部分が補強部64から露出していたが、例えば図13に示す別の実施形態のオーガニック配線基板10Aのような構成としてもよい。即ち、このオーガニック配線基板10Aでは、補強部64の高さが接続端子部41の高さと等しく、接続端子部41の表面のみ補強部64から露出した状態となっている。
・上記実施形態では、補強部64が、樹脂絶縁層22の表面上において非露出配線導体62と接続端子部41との間を完全に埋めるように形成したが、例えば図14に示す別の実施形態のオーガニック配線基板10Bのように完全には埋めない構成を採用してもよい。即ち、このオーガニック配線基板10Bでは、補強部64の側面が接続端子部41の側面に対して接していない。
・上記実施形態においてダム部63及び補強部64は、共通のソルダーレジスト材により形成されていたが、互いに別々の樹脂絶縁材料層66を用いて形成されていてもよい。
・上記実施形態では、樹脂絶縁層22の表面に感光性を有する樹脂絶縁材を設けた後、部分的な露光及び現像を行うことで、ソルダーレジスト層23を形成するとともに、ダム部63及び補強部64を一体形成していた。しかしながら、最表層の樹脂絶縁層23の形成方法は適宜変更することができる。例えば、樹脂絶縁層22の表面に熱硬化性の樹脂絶縁層23を塗布して熱硬化させた後、各接続端子部41の表面が露出するまで機械的に研磨するという手法を採用してもよい。この場合、機械的な研磨に代えて、サンドブラスト処理などの砥粒加工を採用してもよいほか、ドライエッチング処理を採用してもよい。
・上記実施の形態のオーガニック配線基板10は、コア基板13を有する配線基板であったが、これに限定されるものではなく、コアを有さないコアレス配線基板に本発明を適用させてもよい。
・上記実施の形態におけるオーガニック配線基板10の形態は、BGA(ボールグリッドアレイ)であるが、BGAのみに限定されず、例えばPGA(ピングリッドアレイ)やLGA(ランドグリッドアレイ)等の配線基板に本発明を適用させてもよい。
10,10A,10B…配線基板
21,22,23,26,27,28…樹脂絶縁層
23…最表層の樹脂絶縁層としてのソルダーレジスト層
24…導体層
31…積層体としての第1ビルドアップ層
32…積層体としての第2ビルドアップ層
41…接続端子部
51…半導体チップ
54…搭載領域
61…(露出)配線導体
62…(非露出)配線導体
63…ダム部
64…補強部
66…樹脂絶縁材料
H1…補強部の高さ
H2…接続端子部の高さ
H3…ダム部の高さ

Claims (5)

  1. 樹脂絶縁層及び導体層がそれぞれ1層以上積層された積層体を有し、前記積層体の最表層の前記導体層が、半導体チップをフリップチップ実装するために前記半導体チップの搭載領域にて配列されて表面に露出する複数の接続端子部と、前記複数の接続端子部間に配設された配線導体とを含む配線基板において、
    前記積層体の最表層の前記樹脂絶縁層は、前記配線導体を被覆するとともに前記複数の接続端子部と接触しないダム部と、前記配線導体とそれに隣接する接続端子部との間にて前記ダム部の高さよりも低く形成され、前記ダム部の底部を覆い、前記ダム部の側面に連結された補強部とを有し、
    前記ダム部の上縁部位の角部の曲率は、前記ダム部と前記補強部との連結部位の角部の曲率よりも大きい
    ことを特徴とする配線基板。
  2. 前記補強部は、前記配線導体とそれに隣接する接続端子部との間を埋めていることを特徴とする請求項1に記載の配線基板。
  3. 前記補強部の高さは前記複数の接続端子部の高さより低く、前記複数の接続端子部の表面及び側面の上側部分は前記補強部から露出していることを特徴とする請求項2に記載の配線基板。
  4. 前記ダム部及び前記補強部は、共通のソルダーレジスト材料からなり一体形成されていることを特徴とする請求項1乃至3のいずれか1項に記載の配線基板。
  5. 請求項1乃至4のいずれか1項に記載の配線基板の製造方法であって、
    前記半導体チップの搭載領域に前記複数の接続端子部及び前記配線導体を形成する導体層形成工程と、
    前記複数の接続端子部及び前記配線導体を覆うような状態で最表層の前記樹脂絶縁層となる感光性を有する樹脂絶縁材料をそれらの上に配置し、前記樹脂絶縁材料に対する部分的な露光及び現像を行うことにより、最表層の前記樹脂絶縁層を形成するとともに、前記ダム部及び前記補強部を一体的に形成する樹脂絶縁層形成工程と
    を含むことを特徴とする配線基板の製造方法。
JP2014124834A 2014-06-17 2014-06-17 配線基板及びその製造方法 Active JP5848404B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014124834A JP5848404B2 (ja) 2014-06-17 2014-06-17 配線基板及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014124834A JP5848404B2 (ja) 2014-06-17 2014-06-17 配線基板及びその製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2012245250A Division JP5592459B2 (ja) 2012-11-07 2012-11-07 配線基板の製造方法

Publications (2)

Publication Number Publication Date
JP2014179659A JP2014179659A (ja) 2014-09-25
JP5848404B2 true JP5848404B2 (ja) 2016-01-27

Family

ID=51699222

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014124834A Active JP5848404B2 (ja) 2014-06-17 2014-06-17 配線基板及びその製造方法

Country Status (1)

Country Link
JP (1) JP5848404B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107416758A (zh) * 2016-05-24 2017-12-01 中芯国际集成电路制造(上海)有限公司 一种mems器件及制备方法、电子装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201618153A (zh) 2014-09-03 2016-05-16 Nuflare Technology Inc 多重帶電粒子束的遮沒裝置,多重帶電粒子束描繪裝置,及多重帶電粒子束的不良射束遮蔽方法
JP6533680B2 (ja) * 2015-03-20 2019-06-19 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
JP2021093435A (ja) * 2019-12-10 2021-06-17 イビデン株式会社 プリント配線板

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4352834B2 (ja) * 2003-09-24 2009-10-28 セイコーエプソン株式会社 実装構造体、電気光学装置、電子機器、および実装構造体の製造方法
JP2009152317A (ja) * 2007-12-19 2009-07-09 Panasonic Corp 半導体装置およびその製造方法
KR101891840B1 (ko) * 2010-09-28 2018-08-24 미쓰비시 세이시 가부시키가이샤 솔더 레지스트 패턴의 형성 방법
JP2012074449A (ja) * 2010-09-28 2012-04-12 Toppan Printing Co Ltd 実装基板
KR20140027731A (ko) * 2012-08-27 2014-03-07 삼성전기주식회사 솔더 레지스트 형성 방법 및 패키지용 기판

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107416758A (zh) * 2016-05-24 2017-12-01 中芯国际集成电路制造(上海)有限公司 一种mems器件及制备方法、电子装置
CN107416758B (zh) * 2016-05-24 2020-03-10 中芯国际集成电路制造(上海)有限公司 一种mems器件及制备方法、电子装置

Also Published As

Publication number Publication date
JP2014179659A (ja) 2014-09-25

Similar Documents

Publication Publication Date Title
JP5592459B2 (ja) 配線基板の製造方法
US8835773B2 (en) Wiring board and method of manufacturing the same
JP5873152B1 (ja) 配線基板
TWI566649B (zh) Wiring board
JP5848404B2 (ja) 配線基板及びその製造方法
JP2011243714A (ja) 多層配線基板
JP5762376B2 (ja) 配線基板及びその製造方法
US9736945B2 (en) Printed wiring board
KR101167464B1 (ko) 인쇄회로기판의 제조방법
JP2004134679A (ja) コア基板とその製造方法、および多層配線基板
JP5058929B2 (ja) 配線基板およびその製造方法
JP6230971B2 (ja) 配線基板の製造方法
KR101501902B1 (ko) 금속 포스트를 구비한 인쇄회로기판 및 이의 제조 방법
JP5106351B2 (ja) 配線基板およびその製造方法
JP2010067888A (ja) 配線基板及びその製造方法
JP2004095582A (ja) コア基板およびその製造方法
JP5315447B2 (ja) 配線基板及びその製造方法
JP2013093538A (ja) 配線基板及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140716

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150303

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151104

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151126

R150 Certificate of patent or registration of utility model

Ref document number: 5848404

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250