JP2013093538A - 配線基板及びその製造方法 - Google Patents
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Abstract
【課題】半導体チップとの接続信頼性の優れた配線基板を提供すること。
【解決手段】オーガニック配線基板10の基板主面11側には、樹脂絶縁層21〜23と導体層24とを積層した第1ビルドアップ層31が形成されている。第1ビルドアップ層31における最表層の導体層24は、半導体チップをフリップチップ実装するための複数の接続端子部41を含む。複数の接続端子部41は、ソルダーレジスト25の開口部43を介して露出している。各接続端子部41は、半導体チップの接続領域51と、接続領域51から平面方向に延設されかつ接続領域51よりも幅が狭く形成された配線領域52とを有する。配線領域52の表面のはんだ濡れ性は接続領域51の表面のはんだ濡れ性よりも低くなっている。
【選択図】 図2
【解決手段】オーガニック配線基板10の基板主面11側には、樹脂絶縁層21〜23と導体層24とを積層した第1ビルドアップ層31が形成されている。第1ビルドアップ層31における最表層の導体層24は、半導体チップをフリップチップ実装するための複数の接続端子部41を含む。複数の接続端子部41は、ソルダーレジスト25の開口部43を介して露出している。各接続端子部41は、半導体チップの接続領域51と、接続領域51から平面方向に延設されかつ接続領域51よりも幅が狭く形成された配線領域52とを有する。配線領域52の表面のはんだ濡れ性は接続領域51の表面のはんだ濡れ性よりも低くなっている。
【選択図】 図2
Description
本発明は、半導体チップをフリップチップ実装するための複数の接続端子部を備えた配線基板及びその製造方法に関するものである。
コンピュータのマイクロプロセッサ等として使用される半導体集積回路素子(半導体チップ)は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的に半導体チップの底面には多数の接続端子が配置されており、半導体チップの各接続端子は配線基板に形成された複数の接続端子部にフリップチップの形態で接続される(例えば特許文献1参照)。
より詳しくは、配線基板の接続端子部は、銅を主体に構成された導体層からなり、その銅の表面をむき出しのまま、半導体チップ側の接続端子がはんだバンプ等を介して接続される。
また、特許文献1の配線基板では、接続部導体パターン(接続端子部)として、配線パターン(配線領域)と、その配線パターンよりも幅広に形成された接続パッド(接続領域)とを備えている。そして、はんだ接続時には、配線パターンと接続パッドとの表面にはんだペーストをコーティングし、そのはんだペーストを加熱溶融させる。このとき、溶融して液状となったはんだの表面張力によって、そのはんだが接続パッド側に集まるため、接続パッドを半導体チップの接続端子に確実にはんだ接続することが可能となっている。
ところが、半導体チップの基板実装後に行われる信頼性評価において、はんだの融点以上の熱履歴をかける場合、以下のような問題が発生する。すなわち、特許文献1の配線基板では、溶融したはんだの表面張力によって接続パッド側にはんだが集められているが、配線パターンの表面にも薄膜状のはんだが残されている。従って、配線パターンのはんだ濡れ性は接続パッドのはんだ濡れ性と等しくなっている。このため、はんだ接続後に熱履歴をかけると、接続パッド側に集められていたはんだが配線パターン側に流れ出してしまう。この場合、接続パッド側のはんだが少なくなり、半導体チップのオープン故障が発生してしまう。特に、端子間のピッチを狭くして配線基板の高密度化を図る場合には、端子サイズが小さくなるのに伴ってはんだの使用量が少なくなるため、熱履歴によるオープン故障の発生確率が高くなってしまう。
本発明は上記の課題に鑑みてなされたものであり、その目的は、熱履歴がかかった場合でも接続領域におけるはんだの流出を防止でき、半導体チップとの接続信頼性の優れた配線基板を提供することにある。また、別の目的は、半導体チップとの接続信頼性の優れた配線基板を製造することができる配線基板の製造方法を提供することにある。
そして上記課題を解決するための手段(手段1)としては、絶縁層及び導体層がそれぞれ1層以上積層された積層体を有し、前記積層体の最表層の前記導体層は、半導体チップをフリップチップ実装するために前記半導体チップの搭載領域の外周に沿って配列された複数の接続端子部を含み、前記積層体の最表層の前記絶縁層に形成された開口部内に前記複数の接続端子部が形成されている配線基板であって、前記接続端子部は、前記半導体チップの接続端子がはんだを介して接続されるべき接続領域と、前記接続領域から平面方向に延設されかつ前記接続領域よりも幅が狭く形成された配線領域とを有し、前記配線領域の表面のはんだ濡れ性が、前記接続領域の表面のはんだ濡れ性よりも低いことを特徴とする配線基板がある。
手段1に記載の発明によると、接続端子部において、半導体チップの接続領域が配線領域よりも幅が広く形成されるため、はんだの接続面積を十分に確保することができる。また、配線領域の表面は、接続領域の表面のはんだ濡れ性よりも低いため、半導体チップの実装後に熱履歴がかかった場合でも、接続領域のはんだが配線領域に流れ出すといった問題がなく、接続領域のはんだが確実に保持される。よって、半導体チップとの接続信頼性を十分に確保することができる。なお、「表面のはんだ濡れ性」は下記の方法により測定する。まず、配線領域の表面及び接続領域の表面の組成を金属分析・有機物分析を行って特定する。ここで、金属分析・有機物分析の手法としては、EPMA、XPS、AES、FE−AES、FTIR、SIMS、TOF−SIMS等が挙げられる。次に、これらの手法による分析で特定した組成をスケールアップして再現した評価用基板を作製し、JIS Z3197に準じる測定法により配線領域の表面及び接続領域の表面のはんだ濡れ性を評価する。
なお、配線基板の接続端子部において、接続領域の平面方向の両側に配線領域が延設されていてもよいし、接続領域の平面方向の片側のみに配線領域が延設されていてもよい。また、接続領域は、配線領域よりも幅広に形成されていれば、その形状は特に限定されるものではない。具体的には、例えば、接続領域の平面視形状は、菱形状、円形状(真円状または楕円状)、方形(正方形または長方形)の四辺の角を丸くした形状、方形の四辺の角を直線状に削った形状、または3つ以上の角を持つ多角形状(三角形状、四角形状、五角形状、六角形状等)などにすることができる。つまり、接続領域の平面視形状は、配線基板の設計デザインや半導体チップの端子形状等に応じて適宜変更することができる。ここで、接続領域において配線領域の延びる方向に沿った方向の寸法を「長さ」、配線領域の延びる方向に直交する方向の寸法を「幅」と定義する。この場合、接続領域の長さを幅よりも大きく設定してもよいほか、接続領域の幅を長さよりも大きく設定してもよい。なお、接続領域の幅が最も大きい部分の長さを「最大幅寸法」と定義すると、最大幅寸法が短いほうが、はんだバンプの高さを確保するうえで好ましい。
接続領域及び配線領域の表面上には、第1金属層が形成されている。第1金属層は配線領域の表面上において露出し、接続領域の表面上には、第1金属層を介して第2金属層が露出状態で形成され、第1金属層の表面のはんだ濡れ性は、第2金属層の表面のはんだ濡れ性よりも低いことが好ましい。このようにすると、接続領域の表面上においてはんだ濡れ性の高い第2金属層が露出し、配線領域の表面上においてはんだ濡れ性の低い第1金属層が露出する。従って、半導体チップの実装後に熱履歴がかかった場合でも、接続領域のはんだが配線領域に流れ出すといった問題がなく、半導体チップとの接続信頼性を十分に確保することができる。
第1金属層は、接続端子部を構成している金属と、第2金属層を構成している金属とを含んで形成された金属間化合物層であることが好ましい。この場合、接続端子部上に第2金属層を形成した後、熱処理等を行うことで接続端子部の表面上に第1金属層としての金属間化合物層を容易に形成することができる。
接続端子部を構成している金属は銅または銅合金であり、第2金属層を構成している金属は銅以外のものであってはんだ材料として使用可能なはんだ材構成金属であり、金属間化合物層は銅とはんだ材構成金属との合金層であることが好ましい。この場合、接続端子部が銅または銅合金からなるので、半導体チップとの接続抵抗を低く抑えることができる。また、はんだ材料として使用可能なはんだ材構成金属(低融点金属)を用いることで、比較的低い温度の熱処理によって合金層を容易に形成することができる。
具体的には、第2金属層を構成している金属はスズであり、第1金属層としての金属間化合物層は銅とスズとの合金層であることが好ましい。さらに、第2金属層は、溶融したスズが凝集して形成されたスズ集合体層であることがより好ましい。このようにすると、スズ集合体層が露出する接続領域は、はんだ濡れ性が高くなり、銅とスズとの合金層が露出する配線領域は、はんだ濡れ性が低くなる。従って、熱履歴によって接続領域のはんだが配線領域に流れ出すといった問題を確実に回避することができ、半導体チップとの接続信頼性を十分に確保することができる。また、接続端子部を構成する銅または銅合金及び第2金属層を構成するスズは、比較的安価な金属であるため、配線基板の製造コストを低く抑えることができる。
配線基板において、接続端子部の側面は、絶縁層によって被覆されていることが好ましい。このようにすると、接続領域と配線領域とにおいて上面のみが露出し、配線領域の露出面に対する接続領域の露出面の面積比を大きくすることができる。このため、面積が大きな接続領域の表面に、溶融したはんだ材構成金属(具体的には、スズ)を確実に集めることができる。
第1金属層の表面粗さは、第2金属層の表面粗さよりも大きいことが好ましい。一般に、半導体チップの実装後には、半導体チップと配線基板との隙間は、アンダーフィル材を用いて封止される。この場合、第1金属層の表面粗さを大きくすることで、配線領域の表面とアンダーフィル材との密着性が高められ、封止性を十分に確保することができる。また、配線領域の表面とアンダーフィル材と間に隙間が生じ難くなるため、熱履歴によって接続領域のはんだが配線領域に流れ出すといった問題を確実に回避することができる。
また、第2金属層の厚さは、第1金属層の厚さよりも厚く形成することが好ましい。このようにすると、接続端子部の接続領域と半導体チップの接続端子とを確実にはんだ接続することができる。
配線基板に形成される複数の接続端子部の端子ピッチは、80μm以下であることが好ましく、40μm以下であることがより好ましい。このように端子ピッチを狭くして配線基板の高密度化を図る場合には、接続領域の面積が小さくなりはんだの使用量が少なくなる。この場合、本発明のように接続領域のはんだ濡れ性を配線領域よりも高めることで、接続領域にはんだを確実に保持できるため、半導体チップとの接続信頼性を十分に確保することができる。
さらに、配線基板において、配線領域の延設方向が互いに平行となるよう複数の接続端子部が配列されることが好ましい。この場合、配列方向に隣り合う接続端子部において、接続領域の位置が配列方向に重ならないようにその配列方向と直交する方向(配線領域の延設方向)にずらした位置に接続領域を設けてもよい。このようにすると、幅が広い接続領域を含んで構成された複数の接続端子部を、より少ないスペースで設けることが可能となり、配線基板の高密度化を図ることができる。
手段1の配線基板は、絶縁層としてセラミック絶縁層を用いたセラミック配線基板でもよいが、絶縁層として樹脂絶縁層を用いたオーガニック配線基板であることがより好ましい。配線基板をオーガニック配線基板とすると、配線の高密度化を図ることができる。
樹脂絶縁層は、熱硬化性樹脂を主体とするビルドアップ材を用いて形成されることが好ましい。樹脂絶縁層の形成材料の具体例としては、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの熱硬化性樹脂が挙げられる。そのほか、これらの樹脂とガラス繊維(ガラス織布やガラス不織布)やポリアミド繊維等の有機繊維との複合材料、あるいは、連続多孔質PTFE等の三次元網目状フッ素系樹脂基材にエポキシ樹脂などの熱硬化性樹脂を含浸させた樹脂−樹脂複合材料等を使用してもよい。
オーガニック配線基板における導体層は、銅を主体として構成されることが好ましい。この場合、サブトラクティブ法、セミアディティブ法、フルアディティブ法などといった公知の手法によって形成される。具体的に言うと、例えば、銅箔のエッチング、無電解銅めっきあるいは電解銅めっきなどの手法が適用される。なお、スパッタやCVD等の手法により薄膜を形成した後にエッチングを行うことで導体層を形成したり、導電性ペースト等の印刷により導体層を形成したりすることも可能である。
また、半導体チップとしては、コンピュータのマイクロプロセッサとして使用されるICチップ、DRAM(Dynamic Random Access Memory)やSRAM(Static Random Access Memory )などのICチップを挙げることができる。
また、上記課題を解決するための別の手段(手段2)としては、前記配線基板を製造する製造方法であって、前記接続領域及び前記配線領域の表面上に、前記はんだ材構成金属とフラックスとを含む予備金属層、または、前記はんだ材構成金属上にフラックスを塗布した予備金属層を形成する予備金属層形成工程と、前記予備金属層形成工程の後、前記はんだ材構成金属の融点よりも高い温度に加熱することにより、前記接続領域及び前記配線領域の表面上に銅と前記はんだ材構成金属との合金層を形成するとともに、前記配線領域の表面上にて溶融した前記はんだ材構成金属を前記接続領域の表面上に凝集させて前記第2金属層を形成する加熱工程とを含むことを特徴とする配線基板の製法方法がある。
手段2に記載の発明によると、予備金属層形成工程において接続領域及び配線領域の表面上に予備金属層を形成した後、加熱工程においてはんだ材構成金属の融点よりも高い温度となるように加熱して予備金属層のはんだ材構成金属を溶融させる。このとき、接続領域及び配線領域の表面上に、銅とはんだ材構成金属との金属間化合物層である合金層が第1金属層として形成される。そして、溶融したはんだ材構成金属は、その表面張力によって、幅の広い接続領域に凝集されて第2金属層が形成される。また、溶融したはんだ材構成金属が配線領域から接続領域に流れることにより、配線領域の表面には合金層が露出される。このように、加熱工程を行うことで、接続領域の表面上には、はんだ濡れ性の高いはんだ材構成金属が露出し、配線領域の表面には、はんだ濡れ性の低い合金層が露出する。従って、半導体チップの基板実装後において熱履歴がかかった場合でも接続領域のはんだが配線領域に流れ出すといった問題を確実に回避することができ、半導体チップとの接続信頼性に優れた配線基板を得ることができる。
さらに、上記課題を解決するための別の手段(手段3)としては、前記配線基板を製造する製造方法であって、前記接続領域及び前記配線領域の表面上に、スズめっき層上にフラックスを塗布した予備金属層を形成する予備金属層形成工程と、前記予備金属層形成工程の後、スズの融点よりも高い温度に加熱することにより、前記接続領域及び前記配線領域の表面上に銅とスズとの合金層を形成するとともに、前記配線領域の表面上にて溶融したスズを前記接続領域の表面上に凝集させて前記第2金属層としてのスズ集合体層を形成する加熱工程とを含むことを特徴とする配線基板の製法方法がある。
手段3に記載の発明によると、予備金属層形成工程において接続領域及び配線領域の表面上にスズめっき層上にフラックスを塗布した予備金属層を形成した後、加熱工程においてスズの融点よりも高い温度となるように加熱してスズを溶融させる。このとき、接続領域及び配線領域の表面上に、銅とスズとの合金層が形成される。そして、溶融したスズは、その表面張力によって、幅の広い接続領域に凝集されてスズ集合体層が形成される。また、溶融したスズが配線領域から接続領域に流れることにより、配線領域の表面には合金層が露出される。このように、加熱工程を行うことで、接続領域の表面上には、はんだ濡れ性の高いスズ集合体層が露出し、配線領域の表面には、はんだ濡れ性の低い合金層が露出する。従って、半導体チップの基板実装後において熱履歴がかかった場合でも接続領域のはんだが配線領域に流れ出すといった問題を確実に回避することができ、半導体チップとの接続信頼性に優れた配線基板を得ることができる。
配線基板は、接続端子部が形成される基板主面と、その基板主面の反対側に設けられ、はんだバンプを配設するための複数の外部接続端子が形成された基板裏面とを有していてもよい。この場合、加熱工程は、外部接続端上にはんだバンプを設けるためのはんだリフロー工程を兼ねることが好ましい。このようにすると、従来の基板製造時に行っていたリフロー工程と、加熱工程とを別々の熱処理工程で行う必要がなく、多層配線基板の製造コストを低く抑えることができる。
以下、本発明を配線基板としてのオーガニック配線基板に具体化した一実施の形態を図面に基づき詳細に説明する。図1は、本実施の形態のオーガニック配線基板の平面図であり、図2は、オーガニック配線基板の要部を示す拡大断面図である。
図1及び図2に示されるように、本実施の形態のオーガニック配線基板10は、ペリフェラル構造を有する配線基板であり、半導体チップ搭載面となる基板主面11とその反対側の基板裏面12とを有している。詳述すると、オーガニック配線基板10は、矩形板状のコア基板13と、コア基板13のコア主面14(図2では上面)上に形成される第1ビルドアップ層31と、コア基板13のコア裏面15(図2では下面)上に形成される第2ビルドアップ層32とからなる。
本実施の形態のコア基板13は、例えば補強材としてのガラスクロスにエポキシ樹脂を含浸させてなる樹脂絶縁材(ガラスエポキシ材)にて構成されている。コア基板13には、複数のスルーホール導体16がコア主面14及びコア裏面15を貫通するように形成されている。なお、スルーホール導体16の内部は、例えばエポキシ樹脂などの閉塞体17で埋められている。また、コア基板13のコア主面14及びコア裏面15には、銅からなる導体層19がパターン形成されており、各導体層19は、スルーホール導体16に電気的に接続されている。
コア基板13のコア主面14上に形成された第1ビルドアップ層31は、熱硬化性樹脂(エポキシ樹脂)からなる複数の樹脂絶縁層21,22,23(絶縁層)と、銅からなる複数の導体層24とを積層した構造を有する積層体である。第1ビルドアップ層31において、最表層の導体層24は、半導体チップ(図示略)をフリップチップ実装するために半導体チップの搭載領域R1の外周に沿って配置された複数の接続端子部41を含んでいる。また、第1ビルドアップ層31における最表層の絶縁層としてソルダーレジスト25が設けられている。ソルダーレジスト25には、半導体チップの搭載領域R1の四辺に対応する位置にスリット状の開口部43が複数形成されている。そして、ソルダーレジスト25の開口部43内に複数の接続端子部41が形成されている。
本実施の形態において、複数の接続端子部41は樹脂絶縁層22の上面に設けられており、それら接続端子部41の側面を覆うように樹脂絶縁層23が設けられている。また、樹脂絶縁層21,22には、それぞれビア穴33及びフィルドビア導体34が形成されている。各ビア導体34は、各導体層19,24、接続端子部41に電気的に接続される。
本実施の形態の配線基板10に実装される半導体チップは、例えばCuピラー構造の接続端子を有するものが用いられる。なお、Cuピラー構造以外に、Auめっきバンプ構造やAuスタッド構造の接続端子を有する半導体チップをフリップチップ実装してもよい。
コア基板13のコア裏面15上に形成された第2ビルドアップ層32は、上述した第1ビルドアップ層31とほぼ同じ構造を有している。即ち、第2ビルドアップ層32は、樹脂絶縁層26,27と、導体層24とを積層した構造を有している。第2ビルドアップ層32において、最表層の導体層24として、マザーボート(図示略)に接続するための複数の外部接続端子45が形成されている。また、樹脂絶縁層26,27にもビア穴33及びビア導体34が形成されている。各ビア導体34は、導体層19,24、外部接続端子45に電気的に接続されている。さらに、第2ビルドアップ層32における最表層の絶縁層としてソルダーレジスト28が設けられている。ソルダーレジスト28の所定箇所には、外部接続端子45を露出させるための開口部47が設けられている。また、外部接続端子45において、開口部47内にて露出する下面がめっき層48(例えば、スズめっき層)で覆われている。その外部接続端子45の下面には、図示しないマザーボードに対して電気的に接続可能な複数のはんだバンプ49が配設されている。そして、各はんだバンプ49により、オーガニック配線基板10は図示しないマザーボード上に実装される。
次に、基板主面11側の第1ビルドアップ層31に形成される接続端子部41の具体的な構成について図15を用いて詳述する。
図15に示されるように、各接続端子部41は、半導体チップの接続端子がはんだを介して接続されるべき接続領域51と、接続領域51から平面方向に延設されかつ接続領域51よりも幅が狭く形成された配線領域52とを有する。各接続端子部41(接続領域51及び配線領域52)は、銅を主体として構成されており、それら表面上には、スズと銅とからなるSn−Cu合金層53(第1金属層としての金属間化合物層)が形成されている(図2参照)。この合金層53は、配線領域52の表面上において露出している。また、接続領域51における表面上には、Sn−Cu合金層53を介してスズ集合体層54(第2金属層)が露出した状態で形成されている。
図2に示されるように、スズ集合体層54は、溶融したスズ(はんだ材構成金属)が接続領域51にて凝集することでドーム型に形成されており、その厚さがSn−Cu合金層53の厚さよりも厚くなっている。また、Sn−Cu合金層53の表面には微細な凹凸が形成されており、Sn−Cu合金層53の表面粗さは、スズ集合体層54の表面粗さよりも大きくなっている。
ソルダーレジスト25の開口部43内にて配列される複数の接続端子部41において、各配線領域52は、延設方向が互いに平行となるよう設けられており、各接続領域51は、千鳥状にずらした位置に配置されている。つまり、配列方向に隣り合う接続端子部41において、接続領域51の位置が配列方向に重ならないように配列方向に直交する方向(配線領域52の延設方向)にずらした位置に各接続領域51が配置されている。また、接続領域51の片側から配線領域52が延設された接続端子部41と、接続領域51の両側から配線領域52が延設された接続端子部41とがその配列方向にて交互に配置している。このように接続端子部41を形成すると、各接続端子部41の端子ピッチを狭くすることが可能となる。なお、本実施の形態の端子ピッチは、例えば40μmである。
次に、本実施の形態のオーガニック配線基板10の製造方法について述べる。
まず、ガラスエポキシからなる基材の両面に銅箔が貼付された銅張積層板を準備する。そして、ドリル機を用いて孔あけ加工を行い、銅張積層板61の表裏面を貫通する貫通孔62(図3参照)を所定位置にあらかじめ形成しておく。そして、銅張積層板61の貫通孔62の内面に対する無電解銅めっき及び電解銅めっきを行うことで、貫通孔62内にスルーホール導体16を形成する。
その後、スルーホール導体16の空洞部を絶縁樹脂材料(エポキシ樹脂)で穴埋めし、閉塞体17を形成する。さらに、銅張積層板61の銅箔とその銅箔上に形成された銅めっき層とを、例えばサブトラクティブ法によってパターニングする。この結果、図4に示されるように、導体層19及びスルーホール導体16が形成されたコア基板13を得る。
そして、ビルドアップ工程を行うことで、コア基板13のコア主面14の上に第1ビルドアップ層31を形成するとともに、コア基板13のコア裏面15の上にも第2ビルドアップ層32を形成する。
詳しくは、コア基板13のコア主面14及びコア裏面15の上に、エポキシ樹脂からなるシート状の樹脂絶縁層21,26を配置し、樹脂絶縁層21,26を貼り付ける。そして、例えばエキシマレーザーやUVレーザーやCO2レーザーなどを用いてレーザー加工を施すことによって樹脂絶縁層21,26の所定の位置にビア穴33を形成する(図5参照)。次いで、過マンガン酸カリウム溶液などのエッチング液を用いて各ビア穴33内のスミアを除去するデスミア工程を行う。なお、デスミア工程としては、エッチング液を用いた処理以外に、例えばO2プラズマによるプラズマアッシングの処理を行ってもよい。
デスミア工程の後、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことで、各ビア穴33内にビア導体34を形成する。さらに、従来公知の手法(例えばセミアディティブ法)によってエッチングを行うことで、樹脂絶縁層21,26上に導体層24をパターン形成する(図6参照)。
他の樹脂絶縁層22,27及び導体層24についても、上述した樹脂絶縁層21,26及び導体層24と同様の手法によって形成し、樹脂絶縁層21,26上に積層していく。なおここで、樹脂絶縁層22上の導体層24として、複数の接続端子部41が形成され、樹脂絶縁層27上の導体層24として、複数の外部接続端子45が形成される(図7参照)。
さらに、樹脂絶縁層22上にて各接続端子部41の側面を覆う樹脂絶縁層23を形成する。具体的には、例えば、樹脂絶縁層22の表面に熱硬化性の樹脂絶縁層23を薄くコートして熱硬化させた後、各接続端子部41の上面が露出するまで研磨することで、樹脂絶縁層23を形成する。
次に、樹脂層間絶縁層23,27上に感光性エポキシ樹脂を塗布して硬化させることにより、ソルダーレジスト25,28を形成する。その後、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト25,28に開口部43,47をパターニングする(図8及び図9参照)。そして、開口部43から露出している接続端子部41の表面(上面)に対し、無電解スズめっきを施すことにより、スズめっき層65を形成する(図10及び図11参照)。また、この無電解スズめっきによって、開口部47から露出している外部接続端子45の表面(下面)にめっき層48が形成される。さらに、図12及び図13に示されるように、スズめっき層65上にフラックス66を塗布することで、接続端子部41(接続領域51及び配線領域52)の表面上にスズめっき層65とフラックス66とを含む予備金属層67を形成する(予備金属層形成工程)。
その後、加熱工程としてのはんだリフロー工程を行う。ここでは、スズの融点及びはんだバンプ49の融点よりも高い温度(例えば、240℃程度)に加熱する。この結果、接続領域51及び配線領域52の表面上に銅とスズとのSn−Cu合金層53が形成される。またこのとき、溶融したスズは、その表面張力によって幅の狭い配線領域52から幅の広い接続領域51に流れていく。そして、配線領域52の表面上のスズが接続領域51の表面に凝集することで、接続領域51の表面上にスズ集合体層54が形成される(図14及び図15参照)。なおここでは、溶融したスズは、表面張力によってドーム型に盛り上がるため、スズ集合体層54はSn−Cu合金層53よりも厚く形成される。また、Sn−Cu合金層53の表面には微細な凹凸が形成される。
またこのリフロー工程では、図示しないはんだボール搭載装置を用いて各外部接続端子45上にはんだボールを配置した状態で、はんだボールを加熱することにより、各外部接続端子45上にはんだバンプ49を形成する。以上の工程を経ることで図1及び図2に示すオーガニック配線基板10を製造する。
従って、本実施の形態によれば以下の効果を得ることができる。
(1)本実施の形態のオーガニック配線基板10では、接続端子部41において、半導体チップの接続領域51が配線領域52よりも幅が広く形成されるため、はんだの接続面積を十分に確保することができる。また、配線領域52の表面には銅とスズとの合金層53が露出し、接続領域51の表面にはスズ集合体層54が露出している。このようにすると、配線領域52のはんだ濡れ性を接続領域51のはんだ濡れ性よりも低くすることができる。このため、半導体チップの基板実装後にはんだの融点以上の熱履歴がかかった場合でも、接続領域51のはんだが配線領域52に流れ出すといった問題がなく、接続領域51のはんだが確実に保持される。よって、半導体チップとの接続信頼性を十分に確保することができる。さらに、接続端子部41を構成する銅やスズは、比較的安価な金属であるため、配線基板10の製造コストを低く抑えることができる。
(2)本実施の形態のオーガニック配線基板10では、接続端子部41における配線領域52の表面には凹凸が形成され、その表面粗さが大きくなっている。このようにすると、半導体チップの実装後に配線基板10と半導体チップとの隙間をアンダーフィル材で封止した場合、配線領域52とアンダーフィル材との密着性を高めることができる。またこの場合、配線領域52の表面とアンダーフィル材との間に隙間が生じ難くなるため、熱履歴によって接続領域51のはんだが配線領域52に流れ出すといった問題を確実に回避することができる。
(3)本実施の形態のオーガニック配線基板10では、各接続端子部41において、接続領域51及び配線領域52の表面に形成される合金層53の厚さよりも接続領域51の表面に形成されるスズ集合体層54の厚さが厚くなっている。このようにすると、接続端子部41における接続領域51に半導体チップの接続端子を確実にはんだ接続することができる。
(4)本実施の形態のオーガニック配線基板10では、配線領域52の延設方向が互いに平行となるよう複数の接続端子部41が配列されている。また、配列方向に隣り合う接続端子部41において、接続領域51の位置が各接続端子部41の配列方向に重ならないようにその配列方向と直交する方向(配線領域52の延設方向)にずらした位置に接続領域51が設けられている。このようにすると、幅が広い接続領域51を含んで構成された複数の接続端子部41を、より少ないスペースで設けることが可能となり、オーガニック配線基板10の高密度化を図ることができる。
(5)本実施の形態では、予備金属層形成工程においてスズめっき層65上にフラックス66を塗布した予備金属層67を形成した後に、加熱工程(はんだリフロー工程)が行われる。このとき、接続領域51及び配線領域52の表面上に銅とスズとのSn−Cu合金層53が形成されるとともに、溶融したスズは、その表面張力によって、幅の広い接続領域51に凝集される。この結果、配線領域52の表面には、はんだ濡れ性の低いSn−Cu合金層53を露出させることができ、接続領域51の表面には、はんだ濡れ性の高いスズ集合体層54を露出した状態で形成することができる。
(6)本実施の形態のオーガニック配線基板10において、接続端子部41の側面は、樹脂絶縁層23によって被覆されている。このようにすると、接続領域51と配線領域52とにおいて上面のみが露出し、それら露出面の面積比を大きくすることができる。このため、面積が大きな接続領域51の表面に、溶融したスズを確実に集めることができる。
(7)本実施の形態では、予備金属層形成工程において、各接続端子部41の表面上に無電解スズめっきを行うことで、スズめっき層65を均一な厚さで形成することができる。従って、加熱工程を経て各接続領域51上に形成されるスズ集合体層54の厚さバラツキを確実に抑えることができる。
(8)本実施の形態では、接続領域51にスズ集合体層54を形成するための加熱工程は、外部接続端子45上にはんだバンプ49を設けるためのはんだリフロー工程を兼ねている。この場合、従来の基板製造時に行っていたリフロー工程と、加熱工程とを別々の熱処理工程で行う必要がなく、配線基板10の製造コストを低く抑えることができる。
なお、本発明の実施の形態は以下のように変更してもよい。
・上記実施の形態では、第1金属層として銅とスズとの合金層53を形成するものであったが、これに限定されるものではない。具体的には、例えば、接続端子部41の表面に金めっき層や銀めっき層などを形成した後に予備金属層形成工程及び加熱工程を行うようにしてもよく、この場合には、金や銀を含む合金層が接続端子部41の表面上に形成される。
・上記実施の形態では、第2金属層を構成するはんだ材構成金属として、スズを用いたが、スズ以外に鉛やビスマスなどのはんだ材料として使用可能なはんだ材構成金属(低融点金属)を用いてもよい。また、予備金属層67を構成するスズめっき層65は、無電解スズめっきを行うことで形成されていたが、電解スズめっきにて形成されるものでもよい。
・上記実施の形態のオーガニック配線基板10では、予備金属層形成工程及び加熱工程を経て、接続端子部41における配線領域52のはんだ濡れ性を接続領域51のはんだ濡れ性よりも低くしていたが、これに限定されるものではない。例えば、物理的または化学的な手法で表面処理を行うことで、接続端子部41表面のはんだ濡れ性を変化させ、配線領域52のはんだ濡れ性を接続領域51のはんだ濡れ性よりも低くしてもよい。具体的には、接続端子部41の接続領域51及び配線領域52の表面上に、はんだ濡れ性のよい金属層を形成した後、配線領域52の表面にレーザーを照射する。この結果、配線領域52の表面に金属酸化物層を形成して、配線領域52のはんだ濡れ性を接続領域51のはんだ濡れ性よりも低くする。また例えば、接続領域51及び配線領域52の表面上に、はんだ濡れ性の低い金属層とはんだ濡れ性の高い金属層とを形成した後、配線領域52の表面にレーザーを照射する。この結果、配線領域52の表面に濡れ性の低い金属層を露出させ、配線領域52のはんだ濡れ性を接続領域51のはんだ濡れ性よりも低くする。このようにしても、接続領域51のはんだが配線領域52に流れ出すといった問題を回避することができ、半導体チップとの接続信頼性を十分に確保することができる。
・上記実施の形態では、樹脂絶縁層22の表面に熱硬化性の樹脂絶縁層23を薄くコートして熱硬化させた後、各接続端子部41が露出するまで研磨することで、接続端子部41の側面を覆う樹脂絶縁層23を形成していたが、この樹脂絶縁層23の形成方法は適宜変更することができる。例えば、樹脂絶縁層22の表面に熱硬化性の樹脂絶縁層を薄くコートした後に、各接続端子部41の上面を覆う樹脂絶縁層を溶剤を用いて除去した後、熱硬化させることで接続端子部41の側面を覆う樹脂絶縁層を形成してもよい。さらに、樹脂絶縁層22の表面に熱硬化性の樹脂絶縁層を厚くコートして熱硬化させた後、接続端子部41の上面にある樹脂絶縁層をドライエッチングによって除去することで、接続端子部41の側面を覆う樹脂絶縁層を形成してもよい。なおこの場合には、樹脂絶縁層とソルダーレジスト25が一体的に形成されることとなる。
・上記実施の形態のオーガニック配線基板10では、各接続端子部41の側面を樹脂絶縁層23で覆う構成であったが、各接続端子部41の側面が樹脂絶縁層23から露出する構成としてもよい。
・上記実施の形態のオーガニック配線基板10は、コア基板13を有する配線基板であったが、これに限定されるものではなく、コアを有さないコアレス配線基板に本発明を適用させてもよい。
・上記実施の形態におけるオーガニック配線基板10の形態は、BGA(ボールグリッドアレイ)であるが、BGAのみに限定されず、例えばPGA(ピングリッドアレイ)やLGA(ランドグリッドアレイ)等の配線基板に本発明を適用させてもよい。
・上記実施の形態では、接続領域51にスズ集合体層54を形成するための加熱工程を、外部接続端子45上にはんだバンプ49を設けるためのはんだリフロー工程と兼ねて行っていたが、これに限定されるものではなく、加熱工程とリフロー工程とを別々の熱処理工程で行ってもよい。
・上記の実施の形態では、平面視形状で長方形状の接続領域51を有する接続端子部41を備えるものを例示したが、これに限定されない。例えば、図16に示す別の実施形態の接続端子部41Aは、平面視形状で菱形状の接続領域51Aを有している。なお、これらの接続端子部41Aは、最大幅寸法が短いため、はんだバンプの高さを確保しやすいというメリットがある。図17に示す別の実施形態の接続端子部41Bは、平面視形状で楕円状の接続領域51Bを有している。これらの接続領域51Bの長さは幅より大きくなっている。図18に示す別の実施形態の接続端子部41Cは、長方形の四辺の角を丸くした(即ちR部を設けた)平面視形状の接続領域51Cを有している。これらの接続領域51Cの長さも幅より大きくなっている。図19に示す別の実施形態の接続端子部41Dは、長方形の四辺の角を直線状に削った(即ちC部を設けた)平面視形状の接続領域51Dを有している。これらの接続領域51Dの長さも幅より大きくなっている。図20に示す別の実施形態の接続端子部41Eは、平面視形状で正六角形状の接続領域51Eを有している。
・上記の実施の形態では、平面視形状で長方形状の接続領域51を有する接続端子部41を備えるものを例示したが、これに限定されない。例えば、図16に示す別の実施形態の接続端子部41Aは、平面視形状で菱形状の接続領域51Aを有している。なお、これらの接続端子部41Aは、最大幅寸法が短いため、はんだバンプの高さを確保しやすいというメリットがある。図17に示す別の実施形態の接続端子部41Bは、平面視形状で楕円状の接続領域51Bを有している。これらの接続領域51Bの長さは幅より大きくなっている。図18に示す別の実施形態の接続端子部41Cは、長方形の四辺の角を丸くした(即ちR部を設けた)平面視形状の接続領域51Cを有している。これらの接続領域51Cの長さも幅より大きくなっている。図19に示す別の実施形態の接続端子部41Dは、長方形の四辺の角を直線状に削った(即ちC部を設けた)平面視形状の接続領域51Dを有している。これらの接続領域51Dの長さも幅より大きくなっている。図20に示す別の実施形態の接続端子部41Eは、平面視形状で正六角形状の接続領域51Eを有している。
次に、特許請求の範囲に記載された技術的思想のほかに、前述した実施の形態によって把握される技術的思想を以下に列挙する。
(1)手段1に記載の前記配線基板は、前記絶縁層として樹脂絶縁層を用いたオーガニック配線基板であることを特徴とする配線基板。
(2)手段1において、前記接続領域及び前記配線領域の表面上には、第1金属層が形成されるとともに、前記第1金属層は前記配線領域の表面上において露出し、前記接続領域の表面上には、前記第1金属層を介して第2金属層が露出状態で形成され、前記第1金属層の表面のはんだ濡れ性は、前記第2金属層の表面のはんだ濡れ性よりも低く、前記第2金属層の厚さは、前記第1金属層の厚さよりも厚いことを特徴とする配線基板。
(3)手段1において、前記配線領域は、前記接続領域の両側または片側に延設されることを特徴とする配線基板。
(4)手段1において、前記複数の接続端子部の端子ピッチは、80μm以下であることを特徴とする配線基板。
(5)手段1において、前記配線領域の延設方向が互いに平行となるよう複数の前記接続端子部が配列され、配列方向に隣り合う接続端子部において、前記接続領域の位置が前記配列方向に重ならないようにその配列方向と直交する方向にずらした位置に前記接続領域が設けられていることを特徴とする配線基板。
(6)手段1に記載の配線基板を製造する製造方法であって、前記配線領域のはんだ濡れ性が前記接続領域のはんだ濡れ性よりも低くなるように表面処理を行う表面処理工程を含むことを特徴とする配線基板の製法方法。
(7)手段2または3において、前記配線基板は、前記接続端子部が形成される基板主面と、その基板主面の反対側に設けられ、はんだバンプを配設するための複数の外部接続端子が形成された基板裏面とを有し、前記加熱工程は、前記外部接続端上に前記はんだバンプを設けるためのはんだリフロー工程を兼ねることを特徴とする配線基板の製法方法。
10…配線基板としてのオーガニック配線基板
21〜23,26,27…絶縁層としての樹脂絶縁層
24…導体層
25,28…絶縁層としてのソルダーレジスト
31…積層体としての第1ビルドアップ層
41,41A,41B,41C,41D,41E…接続端子部
43…開口部
51,51A,51B,51C,51D,51E…接続領域
52…配線領域
53…第1金属層及び金属間化合物層としての合金層
54…第2金属層としてのスズ集合体層
65…スズめっき層
66…フラックス
67…予備金属層
R1…半導体チップの搭載領域
21〜23,26,27…絶縁層としての樹脂絶縁層
24…導体層
25,28…絶縁層としてのソルダーレジスト
31…積層体としての第1ビルドアップ層
41,41A,41B,41C,41D,41E…接続端子部
43…開口部
51,51A,51B,51C,51D,51E…接続領域
52…配線領域
53…第1金属層及び金属間化合物層としての合金層
54…第2金属層としてのスズ集合体層
65…スズめっき層
66…フラックス
67…予備金属層
R1…半導体チップの搭載領域
また、上記課題を解決するための別の手段(手段2)としては、前記配線基板を製造する製造方法であって、前記接続領域及び前記配線領域の表面上に、前記はんだ材構成金属とフラックスとを含む予備金属層、または、前記はんだ材構成金属上にフラックスを塗布した予備金属層を形成する予備金属層形成工程と、前記予備金属層形成工程の後、前記はんだ材構成金属の融点よりも高い温度に加熱することにより、前記接続領域及び前記配線領域の表面上に銅と前記はんだ材構成金属との合金層を形成するとともに、前記配線領域の表面上にて溶融した前記はんだ材構成金属を前記接続領域の表面上に凝集させて前記第2金属層を形成する加熱工程とを含むことを特徴とする配線基板の製造方法がある。
さらに、上記課題を解決するための別の手段(手段3)としては、前記配線基板を製造する製造方法であって、前記接続領域及び前記配線領域の表面上に、スズめっき層上にフラックスを塗布した予備金属層を形成する予備金属層形成工程と、前記予備金属層形成工程の後、スズの融点よりも高い温度に加熱することにより、前記接続領域及び前記配線領域の表面上に銅とスズとの合金層を形成するとともに、前記配線領域の表面上にて溶融したスズを前記接続領域の表面上に凝集させて前記第2金属層としてのスズ集合体層を形成する加熱工程とを含むことを特徴とする配線基板の製造方法がある。
(6)手段1に記載の配線基板を製造する製造方法であって、前記配線領域のはんだ濡れ性が前記接続領域のはんだ濡れ性よりも低くなるように表面処理を行う表面処理工程を含むことを特徴とする配線基板の製造方法。
(7)手段2または3において、前記配線基板は、前記接続端子部が形成される基板主面と、その基板主面の反対側に設けられ、はんだバンプを配設するための複数の外部接続端子が形成された基板裏面とを有し、前記加熱工程は、前記外部接続端上に前記はんだバンプを設けるためのはんだリフロー工程を兼ねることを特徴とする配線基板の製造方法。
Claims (10)
- 絶縁層及び導体層がそれぞれ1層以上積層された積層体を有し、前記積層体の最表層の前記導体層は、半導体チップをフリップチップ実装するために前記半導体チップの搭載領域の外周に沿って配列された複数の接続端子部を含み、前記積層体の最表層の前記絶縁層に形成された開口部内に前記複数の接続端子部が形成されている配線基板であって、
前記接続端子部は、前記半導体チップの接続端子がはんだを介して接続されるべき接続領域と、前記接続領域から平面方向に延設されかつ前記接続領域よりも幅が狭く形成された配線領域とを有し、
前記配線領域の表面のはんだ濡れ性が、前記接続領域の表面のはんだ濡れ性よりも低い
ことを特徴とする配線基板。 - 前記接続領域及び前記配線領域の表面上には、第1金属層が形成されるとともに、前記第1金属層は前記配線領域の表面上において露出し、
前記接続領域の表面上には、前記第1金属層を介して第2金属層が露出状態で形成され、
前記第1金属層の表面のはんだ濡れ性は、前記第2金属層の表面のはんだ濡れ性よりも低い
ことを特徴とする請求項1に記載の配線基板。 - 前記第1金属層は、前記接続端子部を構成している金属と、前記第2金属層を構成している金属とを含んで形成された金属間化合物層であることを特徴とする請求項2に記載の配線基板。
- 前記接続端子部を構成している金属は銅または銅合金であり、前記第2金属層を構成している金属は銅以外のものであってはんだ材料として使用可能なはんだ材構成金属であり、前記金属間化合物層は銅とはんだ材構成金属との合金層であることを特徴とする請求項3に記載の配線基板。
- 前記接続端子部を構成している金属は銅または銅合金であり、前記第2金属層を構成している金属はスズであり、前記金属間化合物層は銅とスズとの合金層であることを特徴とする請求項3に記載の配線基板。
- 前記接続端子部の側面は、前記絶縁層によって被覆されていることを特徴とする請求項1乃至5のいずれか1項に記載の配線基板。
- 前記第1金属層の表面粗さは、前記第2金属層の表面粗さよりも大きいことを特徴とする請求項2乃至6のいずれか1項に記載の配線基板。
- 前記接続領域の平面視形状は、菱形状、円形状、方形の四辺の角を丸くした形状、方形の四辺の角を直線状に削った形状、または3つ以上の角を持つ多角形状であることを特徴とする請求項1乃至7のいずれか1項に記載の配線基板。
- 請求項4乃至8のいずれか1項に記載の配線基板を製造する製造方法であって、
前記接続領域及び前記配線領域の表面上に、前記はんだ材構成金属とフラックスとを含む予備金属層、または、前記はんだ材構成金属上にフラックスを塗布した予備金属層を形成する予備金属層形成工程と、
前記予備金属層形成工程の後、前記はんだ材構成金属の融点よりも高い温度に加熱することにより、前記接続領域及び前記配線領域の表面上に銅と前記はんだ材構成金属との合金層を形成するとともに、前記配線領域の表面上にて溶融した前記はんだ材構成金属を前記接続領域の表面上に凝集させて前記第2金属層を形成する加熱工程と
を含むことを特徴とする配線基板の製法方法。 - 請求項5乃至8のいずれか1項に記載の配線基板を製造する製造方法であって、
前記接続領域及び前記配線領域の表面上に、スズめっき層上にフラックスを塗布した予備金属層を形成する予備金属層形成工程と、
前記予備金属層形成工程の後、スズの融点よりも高い温度に加熱することにより、前記接続領域及び前記配線領域の表面上に銅とスズとの合金層を形成するとともに、前記配線領域の表面上にて溶融したスズを前記接続領域の表面上に凝集させて前記第2金属層としてのスズ集合体層を形成する加熱工程と
を含むことを特徴とする配線基板の製法方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012055808A JP2013093538A (ja) | 2011-10-04 | 2012-03-13 | 配線基板及びその製造方法 |
US13/633,421 US20130081862A1 (en) | 2011-10-04 | 2012-10-02 | Wiring substrate and method of manufacturing the same |
TW101136442A TWI495405B (zh) | 2011-10-04 | 2012-10-03 | 配線基板及其製造方法 |
KR1020120110145A KR20130036731A (ko) | 2011-10-04 | 2012-10-04 | 배선기판 및 그 제조방법 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011220208 | 2011-10-04 | ||
JP2011220208 | 2011-10-04 | ||
JP2012055808A JP2013093538A (ja) | 2011-10-04 | 2012-03-13 | 配線基板及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013093538A true JP2013093538A (ja) | 2013-05-16 |
Family
ID=47991553
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012055808A Pending JP2013093538A (ja) | 2011-10-04 | 2012-03-13 | 配線基板及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20130081862A1 (ja) |
JP (1) | JP2013093538A (ja) |
KR (1) | KR20130036731A (ja) |
TW (1) | TWI495405B (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20180130841A1 (en) * | 2015-03-27 | 2018-05-10 | Kyocera Corporation | Imaging component and imaging module provided with same |
TWI803174B (zh) * | 2022-01-27 | 2023-05-21 | 福懋科技股份有限公司 | 應用於球柵陣列封裝基板的球墊及形成方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06164123A (ja) * | 1992-11-27 | 1994-06-10 | Matsushita Electric Ind Co Ltd | プリント基板 |
JPH09312465A (ja) * | 1996-05-21 | 1997-12-02 | Omron Corp | 回路基板及びその製造方法 |
JP3420076B2 (ja) * | 1998-08-31 | 2003-06-23 | 新光電気工業株式会社 | フリップチップ実装基板の製造方法及びフリップチップ実装基板及びフリップチップ実装構造 |
JP2008300691A (ja) * | 2007-05-31 | 2008-12-11 | Kyocer Slc Technologies Corp | 配線基板およびその製造方法 |
JP2009105139A (ja) * | 2007-10-22 | 2009-05-14 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法と半導体装置 |
JP2011014644A (ja) * | 2009-06-30 | 2011-01-20 | Kyocer Slc Technologies Corp | 配線基板およびその製造方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4100227B2 (ja) * | 2002-09-06 | 2008-06-11 | 日立電線株式会社 | 半導体装置及び配線板 |
JP4541763B2 (ja) * | 2004-01-19 | 2010-09-08 | 新光電気工業株式会社 | 回路基板の製造方法 |
JP2006120677A (ja) * | 2004-10-19 | 2006-05-11 | Alps Electric Co Ltd | 配線基板の接続端子構造 |
US7233074B2 (en) * | 2005-08-11 | 2007-06-19 | Texas Instruments Incorporated | Semiconductor device with improved contacts |
JP4971769B2 (ja) * | 2005-12-22 | 2012-07-11 | 新光電気工業株式会社 | フリップチップ実装構造及びフリップチップ実装構造の製造方法 |
JP4956173B2 (ja) * | 2006-12-19 | 2012-06-20 | 新光電気工業株式会社 | フリップチップ実装用基板 |
TWI463582B (zh) * | 2007-09-25 | 2014-12-01 | Ngk Spark Plug Co | 具有焊接凸塊之配線基板的製造方法 |
JP5238598B2 (ja) * | 2009-04-30 | 2013-07-17 | 昭和電工株式会社 | 回路基板の製造方法 |
JP5185885B2 (ja) * | 2009-05-21 | 2013-04-17 | 新光電気工業株式会社 | 配線基板および半導体装置 |
-
2012
- 2012-03-13 JP JP2012055808A patent/JP2013093538A/ja active Pending
- 2012-10-02 US US13/633,421 patent/US20130081862A1/en not_active Abandoned
- 2012-10-03 TW TW101136442A patent/TWI495405B/zh not_active IP Right Cessation
- 2012-10-04 KR KR1020120110145A patent/KR20130036731A/ko not_active Application Discontinuation
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06164123A (ja) * | 1992-11-27 | 1994-06-10 | Matsushita Electric Ind Co Ltd | プリント基板 |
JPH09312465A (ja) * | 1996-05-21 | 1997-12-02 | Omron Corp | 回路基板及びその製造方法 |
JP3420076B2 (ja) * | 1998-08-31 | 2003-06-23 | 新光電気工業株式会社 | フリップチップ実装基板の製造方法及びフリップチップ実装基板及びフリップチップ実装構造 |
JP2008300691A (ja) * | 2007-05-31 | 2008-12-11 | Kyocer Slc Technologies Corp | 配線基板およびその製造方法 |
JP2009105139A (ja) * | 2007-10-22 | 2009-05-14 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法と半導体装置 |
JP2011014644A (ja) * | 2009-06-30 | 2011-01-20 | Kyocer Slc Technologies Corp | 配線基板およびその製造方法 |
Non-Patent Citations (1)
Title |
---|
高尾尚史、山本修之、長谷川英雄: "CuおよびCu−Sn系化合物のSn−Pbはんだ濡れ性解析", 豊田中央研究所R&Dレビュー, vol. 31, no. 4, JPN6015026998, December 1996 (1996-12-01), JP, pages 61 - 69, ISSN: 0003108724 * |
Also Published As
Publication number | Publication date |
---|---|
TW201322837A (zh) | 2013-06-01 |
KR20130036731A (ko) | 2013-04-12 |
TWI495405B (zh) | 2015-08-01 |
US20130081862A1 (en) | 2013-04-04 |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
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