JP6158676B2 - 配線基板、半導体装置及び配線基板の製造方法 - Google Patents

配線基板、半導体装置及び配線基板の製造方法 Download PDF

Info

Publication number
JP6158676B2
JP6158676B2 JP2013214859A JP2013214859A JP6158676B2 JP 6158676 B2 JP6158676 B2 JP 6158676B2 JP 2013214859 A JP2013214859 A JP 2013214859A JP 2013214859 A JP2013214859 A JP 2013214859A JP 6158676 B2 JP6158676 B2 JP 6158676B2
Authority
JP
Japan
Prior art keywords
insulating layer
layer
wiring
insulating
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013214859A
Other languages
English (en)
Other versions
JP2015079795A (ja
Inventor
渉 金田
渉 金田
清水　規良
規良 清水
六川　昭雄
昭雄 六川
香織 横田
香織 横田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2013214859A priority Critical patent/JP6158676B2/ja
Priority to US14/512,754 priority patent/US9119319B2/en
Publication of JP2015079795A publication Critical patent/JP2015079795A/ja
Application granted granted Critical
Publication of JP6158676B2 publication Critical patent/JP6158676B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
    • H05K3/0052—Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1605—Shape
    • H01L2224/16052—Shape in top view
    • H01L2224/16054—Shape in top view being rectangular or square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0203—Fillers and particles
    • H05K2201/0206—Materials
    • H05K2201/0209—Inorganic, non-metallic particles
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/0909—Preformed cutting or breaking line
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09145—Edge details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09145—Edge details
    • H05K2201/09154—Bevelled, chamferred or tapered edge
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/0959—Plated through-holes or plated blind vias filled with insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2072—Anchoring, i.e. one structure gripping into another
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/025—Abrading, e.g. grinding or sand blasting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0756—Uses of liquids, e.g. rinsing, coating, dissolving
    • H05K2203/0773—Dissolving the filler without dissolving the matrix material; Dissolving the matrix material without dissolving the filler
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/04—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching
    • H05K3/043—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching by using a moving tool for milling or cutting the conductive material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4673—Application methods or materials of intermediate insulating layers not specially adapted to any one of the previous methods of adding a circuit layer

Description

本発明は、配線基板、半導体装置及び配線基板の製造方法に関するものである。
従来、半導体チップ等の電子部品が搭載される配線基板として、配線パターンを高密度化するため、ビルドアップ法によりコア基板の上下両面に複数の配線層及び絶縁層を積層したビルドアップ配線基板が知られている（例えば、特許文献１参照）。このような配線基板の製造方法の一例を以下に説明する。
図２４に示すように、まず、配線基板に対応する構造体が形成される領域Ａ１０を多数有する大判のコア基板１１０を準備し、そのコア基板１１０の各領域Ａ１０に配線基板に対応する構造体を製造する。例えば、コア基板１１０上に、配線層１１１と、絶縁層１１２と、配線層１１３と、絶縁層１１４と、配線層１１５とを順に積層した構造体を製造する。このとき、絶縁層１１２には、切断位置Ａ１１におけるコア基板１１０の上面１１０Ａを露出する開口部１１２Ｘが形成されている。また、絶縁層１１４には、切断位置Ａ１１におけるコア基板１１０の上面１１０Ａを露出する開口部１１４Ｘが形成されている。続いて、上記構造体を、切断位置Ａ１１に沿ってダイシングブレード等で切断して個片化することにより、多数個の配線基板を一括して製造する。
ここで、開口部１１２Ｘ，１１４Ｘを形成せずに、切断位置Ａ１１におけるコア基板１１０上に絶縁層１１２，１１４を積層した状態でダイシングを行った場合には、以下の問題が生じる。すなわち、ダイシング工程中にかかるストレスに起因して、コア基板１１０と絶縁層１１２との間、及び絶縁層１１２と絶縁層１１４との間で剥離が生じやすくなる。これに対し、図２４に示した構造、つまり切断位置Ａ１１におけるコア基板１１０上に絶縁層１１２，１１４を積層していない構造とすることにより、ダイシング工程中にコア基板１１０と絶縁層１１２との間、及び絶縁層１１２と絶縁層１１４との間で剥離が生じることを抑制することができる。
特開平１０−１３５１５７号公報
ところが、上記構造では、フィラーを含有した熱硬化性樹脂からなるコア基板１１０上に、感光性樹脂からなる絶縁層１１２，１１４を形成した場合に、以下の問題が発生することが、本発明者らの鋭意研究により分かってきた。
詳述すると、図２５（ａ）に示すように、コア基板１１０上に、配線層１１１を被覆するように絶縁層１１２を形成し、フォトリソグラフィ法により絶縁層１１２を露光・現像して開口部１１２Ｘを形成する。すると、図２５（ａ）に示すように、開口部１１２Ｘが、その開口部１１２Ｘの底部である下側（コア基板１１０側）から上側に向かうに連れて径が小さくなる逆テーパ状に形成されてしまう。このように開口部１１２Ｘが逆テーパ状に形成されるのは、例えば、コア基板１１０の上面１１０Ａに露出するフィラーの表面で露光時の光が乱反射を起こすためと考えられる。開口部１１２Ｘが逆テーパ状に形成されると、図２５（ａ）に示した構造体の表面全面にシード層をスパッタ法により形成した場合には、図２５（ｂ）に示すように、開口部１１２Ｘの内側面全面にシード層１１３Ａを形成することができないという問題が生じる。すなわち、シード層１１３Ａは、絶縁層１１２の上面と、逆テーパ状に形成された開口部１１２Ｘの内側面と、開口部１１２Ｘの底部に露出したコア基板１１０の上面１１０Ａとを連続的に被覆することができない。このようなシード層１１３Ａをめっき給電層とする電解めっき法により配線層１１３を形成すると、給電不良が生じ、めっき層が形成されないといっためっき不良が生じる。
本発明の一観点によれば、熱硬化性樹脂を主成分とする第１絶縁層と、前記第１絶縁層の上面に積層された第１配線層と、前記第１絶縁層の上面に積層された、感光性樹脂を主成分とする第２絶縁層と、前記第２絶縁層の上面に積層され、前記第１配線層と電気的に接続される第２配線層と、前記第２絶縁層の上面に積層された、感光性樹脂を主成分とする第３絶縁層と、を有し、前記第２絶縁層の外側面は、前記第１絶縁層の外側面と面一になるように形成され、前記第３絶縁層の外側面が前記第２絶縁層の外側面から内側に後退して形成されており、前記第２絶縁層の外側面と接する前記第２絶縁層の上面が外部に露出されている。
本発明の一観点によれば、めっき不良の発生を抑制することができるという効果を奏する。
（ａ）は、第１実施形態の配線基板を示す概略断面図、（ｂ）は、（ａ）に示した配線基板の一部を拡大した拡大断面図。 感光性樹脂を主成分とする絶縁層を示す概略平面図。本図では、配線層の図示を省略している。 第１実施形態の半導体装置を示す概略断面図。 （ａ）〜（ｄ）は、第１実施形態の配線基板の製造方法を示す概略断面図。 （ａ）〜（ｃ）は、第１実施形態の配線基板の製造方法を示す概略断面図。 （ａ）は、第１実施形態の配線基板の製造方法を示す概略断面図、（ｂ）は、（ａ）の領域Ｒ１を拡大した拡大断面図。 （ａ）は、第１実施形態の配線基板の製造方法を示す概略断面図、（ｂ）は、（ａ）の領域Ｒ２を拡大した拡大断面図。 （ａ）、（ｂ）は、第１実施形態の配線基板の製造方法を示す概略断面図。 （ａ）は、第１実施形態の配線基板の製造方法を示す概略断面図、（ｂ）は、（ａ）の領域Ｒ３を拡大した拡大断面図。 （ａ）は、第１実施形態の配線基板の製造方法を示す概略断面図、（ｂ）は、（ａ）の領域Ｒ４を拡大した拡大断面図。 （ａ）は、第１実施形態の配線基板の製造方法を示す概略断面図、（ｂ）は、（ａ）の領域Ｒ５を拡大した拡大断面図。 第１実施形態の配線基板の製造方法を示す概略断面図。 （ａ）〜（ｃ）は、第１実施形態の配線基板の製造方法を示す概略断面図。なお、（ａ）〜（ｃ）は、図１１（ａ）の領域Ｒ５に対応する部分を拡大した拡大断面図。 （ａ）は、第１実施形態の配線基板の製造方法を示す概略断面図、（ｂ）は、（ａ）の領域Ｒ６を拡大した拡大断面図。 （ａ）は、第１実施形態の配線基板の製造方法を示す概略断面図、（ｂ）は、（ａ）の領域Ｒ７を拡大した拡大断面図。 （ａ）は、第１実施形態の配線基板の製造方法を示す概略断面図、（ｂ）は、（ａ）の領域Ｒ８を拡大した拡大断面図。 （ａ）は、第１実施形態の配線基板の製造方法を示す概略断面図、（ｂ）は、（ａ）の領域Ｒ９を拡大した拡大断面図。 第１実施形態の半導体装置の製造方法を示す概略断面図。 変形例の配線基板を示す概略断面図。 第２実施形態の配線基板を示す概略断面図。 （ａ）は、変形例の配線基板を示す概略断面図、（ｂ）は、（ａ）の一部を拡大した拡大断面図。 変形例の配線基板を示す概略断面図。 変形例の配線基板を示す概略断面図。 従来の配線基板を示す概略断面図。 （ａ）、（ｂ）は、従来の配線基板の問題点を示す説明図。
以下、添付図面を参照して各実施形態を説明する。なお、添付図面は、特徴を分かりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、断面図では、各部材の断面構造を分かりやすくするために、一部の部材のハッチングを省略している。
（第１実施形態）
以下、図１〜図１８に従って第１実施形態を説明する。
図１（ａ）に示すように、配線基板１０は、配線構造１１と、配線構造１１の一方の側（ここでは、上側）に積層された配線構造１２と、配線構造１１の他方の側（ここでは、下側）に積層されたソルダレジスト層１３とを有している。配線基板１０の平面形状は、任意の形状及び任意の大きさとすることができる。例えば、配線基板１０の平面形状は、４０ｍｍ×４０ｍｍ程度の正方形状とすることができる。
まず、配線構造１１の構造について説明する。
配線構造１１は、配線構造１２よりも配線密度の低い配線層が形成された低密度配線層である。この配線構造１１の厚さ方向の略中心部には、コア基板２０が設けられている。コア基板２０としては、例えば、補強材であるガラスクロス（ガラス織布）にエポキシ系樹脂を主成分とする熱硬化性の絶縁性樹脂を含浸させ硬化させた、いわゆるガラスエポキシ基板を用いることができる。補強材としてはガラスクロスに限らず、例えば、ガラス不織布、アラミド織布、アラミド不織布、液晶ポリマ（Liquid Crystal Polymer：ＬＣＰ）織布やＬＣＰ不織布を用いることができる。また、熱硬化性の絶縁性樹脂としてはエポキシ系樹脂に限らず、例えば、ポリイミド系樹脂やシアネート系樹脂などの樹脂材を用いることができる。コア基板２０の厚さは、例えば２００〜１０００μｍ程度とすることができる。
コア基板２０には、所要の箇所（図１（ａ）では３箇所）に貫通孔２０Ｘが設けられている。貫通孔２０Ｘは、コア基板２０の上面２０Ａから下面２０Ｂまでを貫通するように形成されている。貫通孔２０Ｘは、図示は省略するが、例えば平面視略円形状に形成されている。その貫通孔２０Ｘの直径は、例えば１００〜５００μｍ程度とすることができる。貫通孔２０Ｘのピッチは、例えば２００〜１０００μｍ程度とすることができる。
貫通孔２０Ｘの内側面には、コア基板２０を厚さ方向に貫通する貫通電極２１が形成されている。貫通孔２０Ｘの中心部（つまり、貫通電極２１よりも内側の貫通孔２０Ｘ）には、樹脂２２が充填されている。貫通電極２１の材料としては、例えば銅（Ｃｕ）や銅合金を用いることができる。樹脂２２の材料としては、例えば、エポキシ系樹脂等の絶縁性樹脂を用いることができる。
コア基板２０の上面２０Ａには配線層２３が形成され、コア基板２０の下面２０Ｂには配線層２４が形成されている。これら配線層２３，２４は上記貫通電極２１を介して相互に電気的に接続されている。なお、配線層２３，２４の材料としては、例えば銅や銅合金を用いることができる。配線層２３，２４の厚さは、例えば１５〜３５μｍ程度とすることができる。配線層２３，２４のライン／スペース（Ｌ／Ｓ）は、例えば２０μｍ／２０μｍ程度とすることができる。
コア基板２０の上面２０Ａには、絶縁層３１と、配線層３２と、絶縁層３３と、配線層３４と、絶縁層３５と、ビア配線３６が順に積層されている。絶縁層３１，３３，３５の材料としては、例えば、エポキシ系樹脂やポリイミド系樹脂などの絶縁性樹脂を主成分とする熱硬化性の絶縁性樹脂を用いることができる。これら絶縁層３１，３３，３５は、例えば、シリカ（ＳｉＯ２）やアルミナ（Ａｌ２Ｏ３）等のフィラーを含有していてもよい。配線層３２，３４及びビア配線３６の材料としては、例えば銅や銅合金を用いることができる。また、絶縁層３１，３３，３５の厚さは、例えば２０〜４５μｍ程度とすることができる。配線層３２，３４の厚さは、例えば１５〜３５μｍ程度とすることができる。配線層３２，３４のライン／スペースは、例えば２０μｍ／２０μｍ程度とすることができる。
絶縁層３１は、コア基板２０の上面２０Ａに、配線層２３を被覆するように形成されている。絶縁層３１には、所要の箇所に、当該絶縁層３１を厚さ方向に貫通して配線層２３の上面を露出する貫通孔３１Ｘが形成されている。貫通孔３１Ｘは、図１（ａ）において下側（コア基板２０側）から上側（配線構造１２側）に向かうに連れて径が大きくなるテーパ状に形成されている。すなわち、貫通孔３１Ｘは、当該貫通孔３１Ｘの底部である下側から上側に向かうに連れて径が大きくなるテーパ状に形成されている。例えば、貫通孔３１Ｘは、上側の開口端の開口径が下側の開口端の開口径よりも大径となる逆円錐台形状に形成されている。貫通孔３１Ｘの上側の開口端の開口径は、例えば６０〜７０μｍ程度とすることができる。
配線層３２は、絶縁層３１の上面に積層されている。配線層３２は、配線層２３と電気的に接続されている。この配線層３２は、貫通孔３１Ｘ内に充填されたビア配線と、絶縁層３１の上面に形成された配線パターンとを有している。
絶縁層３３は、絶縁層３１の上面に、配線層３２を被覆するように形成されている。絶縁層３３には、所要の箇所に、当該絶縁層３３を厚さ方向に貫通して配線層３２の上面を露出する貫通孔３３Ｘが形成されている。貫通孔３３Ｘは、図１（ａ）において下側から上側に向かうに連れて径が大きくなるテーパ状に形成されている。例えば、貫通孔３３Ｘは、上側の開口端の開口径が下側の開口端の開口径よりも大径となる逆円錐台形状に形成されている。貫通孔３３Ｘの上側の開口端の開口径は、例えば６０〜７０μｍ程度とすることができる。
配線層３４は、絶縁層３３の上面に積層されている。配線層３４は、配線層３２と電気的に接続されている。この配線層３４は、貫通孔３３Ｘ内に充填されたビア配線と、絶縁層３３の上面に形成された配線パターンとを有している。
絶縁層３５は、絶縁層３３の上面に、配線層３４を被覆するように形成されている。絶縁層３５には、当該絶縁層３５の上面３５Ａの所要の箇所に開口し、当該絶縁層３５を厚さ方向に貫通して配線層３４の上面を露出する貫通孔３５Ｘが形成されている。貫通孔３５Ｘは、図１（ａ）において下側から上側に向かうに連れて径が大きくなるテーパ状に形成されている。例えば、貫通孔３５Ｘは、上側の開口端の開口径が下側の開口端の開口径よりも大径となる逆円錐台形状に形成されている。貫通孔３５Ｘの上側の開口端の開口径は、例えば６０〜７０μｍ程度とすることができる。
図１（ｂ）に示すように、絶縁層３５の上面３５Ａは、凹凸が少ない平滑面（低粗度面）である。例えば、絶縁層３５の上面３５Ａは、貫通孔３５Ｘの内側面よりも表面粗度が低くなっている。但し、絶縁層３５の上面３５Ａには、微細な凹部３５Ｙが多数形成されている。凹部３５Ｙの平面形状及び断面形状は任意の形状とすることができる。例えば、凹部３５Ｙの平面形状を略円形状とし、凹部３５Ｙの断面形状を略半円状とすることができる。この場合の凹部３５Ｙの直径は例えば０．１〜２μｍ程度とすることができ、凹部３５Ｙの深さは例えば０．１〜２μｍ程度とすることができる。
ここで、絶縁層３５の上面３５Ａの粗度は、表面粗さＲａ値で例えば１５〜４０ｎｍ程度となるように設定されている。また、貫通孔３５Ｘの内側面の粗度は、表面粗さＲａ値で例えば３００〜４００ｎｍ程度となるように設定されている。ここで、表面粗さＲａ値とは、表面粗さを表わす数値の一種であり、算術平均粗さと呼ばれるものであって、具体的には測定領域内で変化する高さの絶対値を平均ラインである表面から測定して算術平均したものである。
貫通孔３５Ｘ内には、配線層３４と上記絶縁層３５の上面３５Ａ上に形成された配線層５０とを電気的に接続するビア配線３６が形成されている。このビア配線３６は、絶縁層３５を厚さ方向に貫通するように形成されている。ビア配線３６は、貫通孔３５Ｘと同様に、図１（ａ）において下側（配線層３４側）から上側（配線層５０側）に向かうに連れて径が大きくなるテーパ状に形成されている。例えば、ビア配線３６は、上端面３６Ａが下端面よりも大径となる略逆円錐台形状に形成されている。ビア配線３６の上端面３６Ａは、絶縁層３５から露出されている。例えば、ビア配線３６の上端面３６Ａは、絶縁層３５の上面３５Ａと略面一に形成されている。そして、ビア配線３６の上端面３６Ａは上記配線層５０に直接接合されている。なお、ビア配線３６の上端面３６Ａの直径は例えば６０〜７０μｍ程度とすることができる。ビア配線３６の材料としては、例えば銅や銅合金を用いることができる。
図１（ａ）に示すように、コア基板２０の下面２０Ｂには、絶縁層４１と、配線層４２と、絶縁層４３と、配線層４４と、絶縁層４５と、配線層４６とが順に積層されている。絶縁層４１，４３，４５の材料としては、例えば、エポキシ系樹脂やポリイミド系樹脂などの絶縁性樹脂を主成分とする熱硬化性の絶縁性樹脂を用いることができる。これら絶縁層４１，４３，４５は、例えば、シリカやアルミナ等のフィラーを含有していてもよい。配線層４２，４４，４６の材料としては、例えば銅や銅合金を用いることができる。また、絶縁層４１，４３，４５の厚さは、例えば２０〜４５μｍ程度とすることができる。配線層４２，４４，４６の厚さは、例えば１５〜３５μｍ程度とすることができる。配線層４２，４４，４６のライン／スペースは、例えば２０μｍ／２０μｍ程度とすることができる。
絶縁層４１は、コア基板２０の下面２０Ｂに、配線層２４を被覆するように形成されている。絶縁層４１には、所要の箇所に、当該絶縁層４１を厚さ方向に貫通して配線層２４の下面を露出する貫通孔４１Ｘが形成されている。貫通孔４１Ｘは、当該貫通孔４１Ｘの底部である上側（コア基板２０側）から下側（ソルダレジスト層１３側）に向かうに連れて径が大きくなるテーパ状に形成されている。例えば、貫通孔４１Ｘは、下側の開口端の開口径が上側の開口端の開口径よりも大径となる円錐台形状に形成されている。貫通孔４１Ｘの下側の開口端の開口径は、例えば６０〜７０μｍ程度とすることができる。
配線層４２は、絶縁層４１の下面に積層されている。配線層４２は、配線層２４と電気的に接続されている。この配線層４２は、貫通孔４１Ｘ内に充填されたビア配線と、絶縁層４１の下面に形成された配線パターンとを有している。
絶縁層４３は、絶縁層４１の下面に、配線層４２を被覆するように形成されている。絶縁層４３には、所要の箇所に、当該絶縁層４３を厚さ方向に貫通して配線層４２の下面を露出する貫通孔４３Ｘが形成されている。貫通孔４３Ｘは、図１（ａ）において上側から下側に向かうに連れて径が大きくなるテーパ状に形成されている。例えば、貫通孔４３Ｘは、下側の開口端の開口径が上側の開口端の開口径よりも大径となる円錐台形状に形成されている。貫通孔４３Ｘの下側の開口端の開口径は、例えば６０〜７０μｍ程度とすることができる。
配線層４４は、絶縁層４３の下面に積層されている。配線層４４は、配線層４２と電気的に接続されている。この配線層４４は、貫通孔４３Ｘ内に充填されたビア配線と、絶縁層４３の下面に形成された配線パターンとを有している。
絶縁層４５は、絶縁層４３の下面に、配線層４４を被覆するように形成されている。絶縁層４５には、所要の箇所に、当該絶縁層４５を厚さ方向に貫通して配線層４４の下面を露出する貫通孔４５Ｘが形成されている。貫通孔４５Ｘは、図１（ａ）において上側から下側に向かうに連れて径が大きくなるテーパ状に形成されている。例えば、貫通孔４５Ｘは、下側の開口端の開口径が上側の開口端の開口径よりも大径となる円錐台形状に形成されている。貫通孔４５Ｘの下側の開口端の開口径は、例えば６０〜７０μｍ程度とすることができる。
配線層４６は、絶縁層４５の下面に積層されている。配線層４６は、配線層４４と電気的に接続されている。この配線層４６は、貫通孔４５Ｘ内に充填されたビア配線と、絶縁層４５の下面に形成された配線パターンとを有している。
このように、配線構造１１では、コア基板２０の上下両面に同一層数の絶縁層及び配線層が積層されている。すなわち、コア基板２０を中心として絶縁層及び配線層が上下略対称に形成されている。このため、配線構造１１は、反りに強い構造である。とくに、各絶縁層を同一層厚とすることにより、上下のバランスが向上するため、反りに強い構造となる。
本実施形態では、コア基板２０の上面２０Ａ側に３層の絶縁層（絶縁層３１，３３，３５）が形成され、コア基板２０の下面２０Ｂ側に３層の絶縁層（絶縁層４１，４３，４５）が形成されている。これに限らず、コア基板２０の上面２０Ａ及び下面２０Ｂにそれぞれ形成される絶縁層の数は３層以外の層数に設定してもよい。また、コア基板２０の上面２０Ａ側に４層の配線層（配線層２３，３２，３４及びビア配線３６）が形成され、コア基板２０の下面２０Ｂ側に４層の配線層（配線層２４，４２，４４，４６）が形成されている。これに限らず、コア基板２０の上面２０Ａ及び下面２０Ｂにそれぞれ形成される配線層の数は４層以外の層数に設定してもよい。
次に、配線構造１２の構造について説明する。
配線構造１２は、配線構造１１よりも配線密度の高い配線層が形成された高密度配線層である。配線構造１２は、絶縁層３５上に積層された配線層５０と、絶縁層５１と、配線層５２と、絶縁層５３と、配線層５４と、絶縁層５５と、配線層５６とが順に積層された構造を有している。配線構造１２の厚さＴ１、具体的には配線構造１２内の全ての絶縁層の厚さ（つまり、絶縁層３５の上面３５Ａから絶縁層５５の上面までの厚さ）Ｔ１は、例えば２０〜４０μｍ程度とすることができる。
ここで、配線層５０，５２，５４，５６の材料としては、例えば銅や銅合金を用いることができる。また、絶縁層５１，５３，５５の材料としては、例えば、フェノール系樹脂やポリイミド系樹脂等を主成分とする感光性の絶縁性樹脂を用いることができる。これら絶縁層５１，５３，５５は、例えば、シリカやアルミナ等のフィラーを含有していてもよい。
また、配線層５０，５２，５４，５６は、配線構造１１の配線層よりも薄い配線層である。配線層５０，５２，５４の厚さは、例えば１〜３μｍ程度とすることができる。配線層５６の厚さは、例えば１０〜１５μｍ程度とすることができる。配線層５０，５２，５４のライン／スペースは、例えば２μｍ／２μｍ程度とすることができる。また、絶縁層５１，５３，５５は、配線構造１１の絶縁層よりも薄い絶縁層である。絶縁層５１，５３，５５の厚さは、例えば５〜１０μｍ程度とすることができる。
配線層５０は、ビア配線３６の上端面３６Ａと接続するように、絶縁層３５の上面３５Ａ上に積層されている。すなわち、配線層５０の下面の一部がビア配線３６の上端面３６Ａと接しており、配線層５０とビア配線３６とが電気的に接続されている。換言すると、配線層５０とビア配線３６とは電気的に接続されているが、一体的ではない。具体的には、配線層５０は、例えば、ビア配線３６（例えば銅（Ｃｕ）層）の上端面３６Ａ上に形成されたシード層（例えば、チタン（Ｔｉ）層とＣｕ層の積層体）と、そのシード層上に形成された金属層（例えばＣｕ層）とを有している。
絶縁層５１は、絶縁層３５の上面３５Ａに、配線層５０を被覆するように形成されている。絶縁層５１は、配線層５０から露出する絶縁層３５の上面３５Ａ全面を被覆するように形成されている。絶縁層５１には、所要の箇所に、当該絶縁層５１を厚さ方向に貫通して配線層５０の上面を露出する貫通孔５１Ｘが形成されている。貫通孔５１Ｘは、図１（ａ）において下側（配線構造１１側）から上側（配線層５６側）に向かうに連れて径が大きくなるテーパ状に形成されている。例えば、貫通孔５１Ｘは、上側の開口端の開口径が下側の開口端の開口径よりも大径となる逆円錐台形状に形成されている。貫通孔５１Ｘの上側の開口端の開口径は、例えば１０〜２０μｍ程度とすることができる。
図１（ｂ）に示すように、絶縁層５１は、絶縁層３５の凹部３５Ｙを充填するように形成されている。また、絶縁層５１の外側面は、絶縁層３５の外側面と略面一に形成されている。さらに、絶縁層５１の外側面は、配線構造１１の全ての絶縁層３１，３３，３５，４１，４３，４５の外側面と略面一に形成されている。
配線層５２は、絶縁層５１の上面５１Ａに積層されている。配線層５２は、配線層５０と電気的に接続されている。この配線層５２は、貫通孔５１Ｘ内に充填されたビア配線と、絶縁層５１の上面５１Ａに形成された配線パターンとを有している。
絶縁層５３は、絶縁層５１の上面に、配線層５２を被覆するように形成されている。絶縁層５３には、所要の箇所に、当該絶縁層５３を厚さ方向に貫通して配線層５２の上面を露出する貫通孔５３Ｘが形成されている。貫通孔５３Ｘは、図１（ｂ）において下側から上側に向かうに連れて径が大きくなるテーパ状に形成されている。例えば、貫通孔５３Ｘは、上側の開口端の開口径が下側の開口端の開口径よりも大径となる逆円錐台形状に形成されている。貫通孔５３Ｘの上側の開口端の開口径は、例えば１０〜２０μｍ程度とすることができる。
また、絶縁層５３の外側面は、絶縁層５１の外側面から当該配線基板１０の内側に後退するように形成されている。すなわち、絶縁層５１の外周縁付近における絶縁層５３には、当該絶縁層５３を厚さ方向に貫通して絶縁層５１の上面５１Ａを露出する開口部５３Ｙが形成されている。
換言すると、図２に示すように、上記絶縁層５３は、絶縁層５１と平面視で重なる位置に形成され、且つ絶縁層５１よりも外形寸法（平面形状）が小さく形成されている。このため、絶縁層５３の開口部５３Ｙは、例えば、配線基板１０の外形に沿って環状に形成されている。例えば、絶縁層５３の外形寸法は、絶縁層５１の外形寸法の８０〜９５％程度となるように設定されている。
図１（ｂ）に示すように、絶縁層５３の外側面は、例えば傾斜面に形成されている。本例の絶縁層５３の外側面は、図１（ｂ）において下側から上側に向かうに連れて絶縁層５１の外側面から離れるように（絶縁層５１の外側面からの後退量が大きくなるように）傾斜している。すなわち、本例の絶縁層５３の外側面は、当該絶縁層５３の上面における外周縁から絶縁層５１の外周縁側に向けて下方に傾斜している。
配線層５４は、絶縁層５３の上面に積層されている。配線層５４は、配線層５２と電気的に接続されている。この配線層５４は、貫通孔５３Ｘ内に充填されたビア配線と、絶縁層５３の上面に形成された配線パターンとを有している。
絶縁層５５は、絶縁層５３の上面に、配線層５４を被覆するように形成されている。絶縁層５５には、所要の箇所に、当該絶縁層５５を厚さ方向に貫通して配線層５４の上面を露出する貫通孔５５Ｘが形成されている。貫通孔５５Ｘは、図１（ｂ）において下側から上側に向かうに連れて径が大きくなるテーパ状に形成されている。例えば、貫通孔５５Ｘは、上側の開口端の開口径が下側の開口端の開口径よりも大径となる逆円錐台形状に形成されている。貫通孔５５Ｘの上側の開口端の開口径は、例えば１０〜２０μｍ程度とすることができる。
また、絶縁層５５の外側面は、絶縁層５３の外側面と同様に、絶縁層５１の外側面から当該配線基板１０の内側に後退するように形成されている。すなわち、絶縁層５１の外周縁付近における絶縁層５５には、当該絶縁層５５を厚さ方向に貫通して絶縁層５１の上面５１Ａを露出する開口部５５Ｙが形成されている。
換言すると、図２に示すように、上記絶縁層５５は、絶縁層５１と平面視で重なる位置に形成され、且つ絶縁層５１よりも外形寸法（平面形状）が小さく形成されている。このため、絶縁層５５の開口部５５Ｙは、例えば、配線基板１０の外形に沿って環状に形成されている。例えば、絶縁層５５の外形寸法は、絶縁層５１の外形寸法の８０〜９５％程度となるように設定されている。
図１（ｂ）に示すように、絶縁層５５の外側面は、例えば傾斜面に形成されている。本例の絶縁層５５の外側面は、図１（ｂ）において下側から上側に向かうに連れて絶縁層５１の外側面から後退するように傾斜している。換言すると、本例の絶縁層５５の外側面は、当該絶縁層５５の上面における外周縁から絶縁層５１の外周縁側に向けて下方に傾斜している。
このように絶縁層５３，５５の外側面が絶縁層５１の外側面から後退して形成されているため（開口部５３Ｙ，５５Ｙが形成されているため）、絶縁層５１の外周縁付近の上面５１Ａが絶縁層５３，５５から露出されている。そして、配線構造１２の外周縁には、上記開口部５３Ｙ，５５Ｙの形成によって、絶縁層５３，５５の外側面と絶縁層５１の上面５１Ａとから構成される切り欠き部１２Ｙが形成されている。
配線層５６は、絶縁層５５の上面に積層されている。配線層５６は、配線層５４と電気的に接続されている。この配線層５６は、貫通孔５５Ｘ内に充填されたビア配線と、絶縁層５５の上面から突出するパッドＰ１とを有している。パッドＰ１の平面形状は、任意の形状及び任意の大きさとすることができる。例えば、パッドＰ１の平面形状は、直径が２０〜３０μｍ程度の円形状とすることができる。パッドＰ１のピッチは、例えば４０〜５０μｍ程度とすることができる。このパッドＰ１は、半導体チップ等の電子部品と電気的に接続するための電子部品搭載用のパッドとして機能する。
なお、必要に応じて、パッドＰ１の表面（上面及び側面、又は上面のみ）に表面処理層を形成するようにしてもよい。表面処理層の例としては、金（Ａｕ）層、ニッケル（Ｎｉ）層／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ層／パラジウム（Ｐｄ）層／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）などを挙げることができる。これらＮｉ層、Ａｕ層、Ｐｄ層としては、例えば、無電解めっき法により形成された金属層（無電解めっき金属層）を用いることができる。また、上記Ｎｉ層はＮｉ又はＮｉ合金からなる金属層、上記Ａｕ層はＡｕ又はＡｕ合金からなる金属層、上記Ｐｄ層はＰｄ又はＰｄ合金からなる金属層である。また、パッドＰ１の表面（上面及び側面、又は上面のみ）に、ＯＳＰ（Organic Solderability Preservative）処理などの酸化防止処理を施して表面処理層を形成するようにしてもよい。
一方、ソルダレジスト層１３は、配線構造１１の下面に形成された最外層（ここでは、最下層）の絶縁層である。ソルダレジスト層１３は、配線構造１１の最下層に形成された絶縁層４５の下面に、配線構造１１の最下層の配線層４６を被覆するように形成されている。
ソルダレジスト層１３には、最下層の配線層４６の一部を外部接続用パッドＰ２として露出させるための開口部１３Ｘが形成されている。この外部接続用パッドＰ２には、配線基板１０をマザーボード等の実装基板に実装する際に使用されるはんだボールやリードピン等の外部接続端子が接続されるようになっている。なお、必要に応じて、上記開口部１３Ｘから露出する配線層４６上に表面処理層を形成するようにしてもよい。表面処理層の例としては、Ａｕ層、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）や、Ｎｉ層／Ｐｄ層／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）などを挙げることができる。これらＮｉ層、Ａｕ層、Ｐｄ層としては、例えば、無電解めっき法により形成された金属層（無電解めっき金属層）を用いることができる。また、外部接続用パッドＰ２の下面に、ＯＳＰ処理などの酸化防止処理を施して表面処理層を形成するようにしてもよい。なお、上記開口部１３Ｘから露出する配線層４６（あるいは、配線層４６上に表面処理層が形成されている場合には、その表面処理層）自体を、外部接続端子としてもよい。
上記開口部１３Ｘ及び外部接続用パッドＰ２の平面形状は、任意の形状及び任意の大きさとすることができる。例えば、開口部１３Ｘ及び外部接続用パッドＰ２の平面形状は、直径が２００〜３００μｍ程度の円形状とすることができる。なお、ソルダレジスト層１３の材料としては、例えば、フェノール系樹脂やポリイミド系樹脂などを主成分とする感光性の絶縁性樹脂を用いることができる。ソルダレジスト層１３は、例えば、シリカやアルミナ等のフィラーを含有していてもよい。
ソルダレジスト層１３の厚さＴ２は、つまり絶縁層４５の下面からソルダレジスト層１３の下面までの厚さＴ２は、配線構造１２の厚さＴ１と等しい、又は、厚さＴ１よりも厚く設定されている。例えば、配線構造１２の厚さＴ１が３０μｍである場合には、ソルダレジスト層１３の厚さＴ２は例えば３０〜５０μｍ程度とすることができる。具体的には、ソルダレジスト層１３の厚さＴ２に対する配線構造１２の厚さＴ１の比率（Ｔ１／Ｔ２）は、１以下とすることが好ましく、０．７５以下とすることが更に好ましい。このようにソルダレジスト層１３の厚さを設定することにより、配線基板１０の反り量を低減することができる。
配線基板１０において、コア基板２０の弾性率は約３０ＧＰａ程度とし、コア基板２０の熱膨張係数は約１０ｐｐｍ／℃程度とすることが好ましい。また、熱硬化性樹脂を主成分とする絶縁層３１，３３，３５，４１，４３，４５の弾性率は約５〜１５ＧＰａ程度とし、絶縁層３１，３３，３５，４１，４３，４５の熱膨張係数は約１０〜４０ｐｐｍ／℃程度とすることが好ましい。また、感光性樹脂を主成分とする絶縁層５１，５３，５５の弾性率は約５ＧＰａ程度とし、絶縁層５１，５３，５５の熱膨張係数は約５０〜７０ｐｐｍ／℃程度とすることが好ましい。また、感光性樹脂を主成分とするソルダレジスト層１３の弾性率は約２〜４ＧＰａ程度とし、ソルダレジスト層１３の熱膨張係数は約４０〜５０ｐｐｍ／℃程度とすることが好ましい。
なお、各絶縁層の熱膨張係数は、例えば、フィラーの含有量により所定値に調整することができる。但し、感光性樹脂を主成分とする絶縁層では、フィラーの含有量が多くなると露光が不可能となるため、含有可能なフィラーの量には制限（上限）がある。したがって、感光性樹脂を主成分とする絶縁層の熱膨張係数は、熱硬化性樹脂を主成分とする絶縁層の熱膨張係数よりも大きくなる傾向がある。フィラーとしては、前述したシリカやアルミナ以外に、例えば、カオリン（Ａｌ２Ｓｉ２Ｏ５（ＯＨ４））、タルク（Ｍｇ３Ｓｉ４Ｏ１０（ＯＨ２））などを用いてもよい。または、これらを混在させてもよい。
上述した物性値（弾性率及び熱膨張係数）とすることにより、配線基板１０は、コア基板２０を中心として外層に向かうに連れて徐々に軟らかくなる構造となる。このため、上述したソルダレジスト層１３と配線構造１２の厚さの関係との相乗効果により、配線基板１０の反りが抑制される。
次に、半導体装置６０の構造について説明する。
図３に示すように、半導体装置６０は、上記配線基板１０と、１又は複数の半導体チップ７０と、アンダーフィル樹脂７５とを有している。
半導体チップ７０は、配線基板１０にフリップチップ実装されている。すなわち、半導体チップ７０の回路形成面（ここでは、下面）に配設された接続端子７１を、接合部材７２を介して配線基板１０のパッドＰ１に接合することにより、半導体チップ７０は、接続端子７１及び接合部材７２を介してパッドＰ１（配線層５６）と電気的に接続されている。
半導体チップ７０としては、例えば、ＣＰＵ（Central Processing Unit）チップやＧＰＵ（Graphics Processing Unit）チップなどのロジックチップを用いることができる。また、半導体チップ７０としては、例えば、ＤＲＡＭ（Dynamic Random Access Memory）チップ、ＳＲＡＭ（Static Random Access Memory）チップやフラッシュメモリチップなどのメモリチップを用いることもできる。なお、配線基板１０に複数の半導体チップ７０を搭載する場合には、ロジックチップとメモリチップとを組み合わせて配線基板１０に搭載するようにしてもよい。例えば、配線基板１０にＣＰＵチップとＤＲＡＭチップとを搭載するようにしてもよいし、配線基板１０にＧＰＵチップとＤＲＡＭチップとを搭載するようにしてもよい。
半導体チップ７０の大きさは、例えば平面視で３ｍｍ×３ｍｍ〜１２ｍｍ×１２ｍｍ程度とすることができる。また、半導体チップ７０の厚さは、例えば５０〜１００μｍ程度とすることができる。
接続端子７１としては、例えば金属ポストを用いることができる。この接続端子７１は、半導体チップ７０の回路形成面から下方に延びる柱状の接続端子である。本例の接続端子７１は、例えば円柱状に形成されている。このような接続端子７１の高さは、例えば１０〜２０μｍ程度とすることができる。接続端子７１の直径は、例えば２０〜３０μｍ程度とすることができる。また、接続端子７１のピッチは、例えば４０〜５０μｍ程度とすることができる。接続端子７１の材料としては、例えば銅や銅合金を用いることができる。なお、接続端子７１としては、金属ポストの他に、例えば金バンプを用いることもできる。
接合部材７２は、パッドＰ１に接合されるとともに、接続端子７１に接合されている。接合部材７２としては、例えば、錫（Ｓｎ）層や鉛（Ｐｂ）フリーはんだのはんだめっきを用いることができる。はんだめっきの材料としては、例えば、Ｓｎ−銀（Ａｇ）系、Ｓｎ−Ｃｕ系、Ｓｎ−Ａｇ−Ｃｕ系の鉛フリーはんだを用いることができる。なお、接合部材７２の厚さは、例えば５〜１５μｍ程度とすることができる。
アンダーフィル樹脂７５は、配線基板１０と半導体チップ７０との隙間を充填するように設けられている。アンダーフィル樹脂７５の材料としては、例えば、エポキシ系樹脂などの絶縁性樹脂を用いることができる。
次に、上記配線基板１０の製造方法について説明する。なお、以下の説明では、配線基板となる複数の部分を一括して製作した後に、個片化して多数の配線基板を製造する、いわゆる多数個取りの製造方法について説明する。
まず、図４（ａ）に示す工程では、コア基板２０の上面２０Ａに平板状の金属箔８１が形成され、コア基板２０の下面２０Ｂに平板状の金属箔８２が形成された基材を準備する。このとき、基材（コア基板２０）としては、配線基板１０が多数個取れる大判の基板が使用される。詳述すると、コア基板２０は、配線基板１０に対応する構造体が形成される領域Ａ１を複数個有している。このコア基板２０は、領域Ａ１に配線基板に対応する構造体が形成された後、切断領域Ａ２がダイシングブレード等によって切断される。これにより、配線基板１０に対応する構造体が個片化され、複数の配線基板１０が製造されることになる。なお、金属箔８１，８２としては、例えば、厚さが１０〜２０μｍ程度の銅箔を用いることができる。
次に、上記基材（コア基板２０）に複数の貫通孔２０Ｘを形成する。この貫通孔２０Ｘは、例えばドリル加工法により形成することができる。
続いて、図４（ｂ）に示す工程では、例えば、銅等を用いた無電解めっき法等により、各貫通孔２０Ｘの内側面に貫通電極２１を形成する。次いで、貫通電極２１が形成された各貫通孔２０Ｘの中心部に、例えばエポキシ系樹脂等の絶縁性樹脂を充填して樹脂２２を形成する。また、貫通電極２１及び樹脂２２の上端面及び下端面に、例えば、無電解めっき法等により銅パターンを形成する。なお、図４（ｂ）では、貫通電極２１及び樹脂２２の上端面及び下端面に形成された銅パターンと、その周辺部の金属箔とは特に区別していない。このため、図４（ｂ）では、銅パターンを形成した部分も含めて平板状の金属箔８１，８２として図示している。
次いで、図４（ｃ）に示す工程では、平板状の金属箔８１，８２をパターニングして、コア基板２０の上面２０Ａに配線層２３を形成し、コア基板２０の下面２０Ｂに配線層２４を形成する。このように、配線層２３，２４は、例えばサブトラクティブ法により形成される。
次に、図４（ｄ）に示す工程では、コア基板２０の上面２０Ａ及び配線層２３を被覆する絶縁層３１を形成するとともに、コア基板２０の下面２０Ｂ及び配線層２４を被覆する絶縁層４１を形成する。絶縁層３１，４１として樹脂フィルムを用いる場合には、例えば、コア基板２０の上面２０Ａ及び下面２０Ｂに樹脂フィルムをラミネートする。そして、樹脂フィルムを押圧しながら硬化温度以上の温度（例えば１３０〜２００℃程度）で熱処理して硬化させることにより、絶縁層３１，４１を形成することができる。このとき、樹脂フィルムを真空雰囲気中でラミネートすることにより、ボイドの巻き込みを防止することができる。なお、上記樹脂フィルムとしては、例えば、エポキシ系樹脂を主成分とする熱硬化性樹脂のフィルムを用いることができる。また、絶縁層３１，４１として液状又はペースト状の絶縁性樹脂を用いる場合には、コア基板２０の上面２０Ａ及び下面２０Ｂに液状又はペースト状の絶縁性樹脂をスピンコート法などにより塗布する。そして、塗布した絶縁性樹脂を硬化温度以上の温度で熱処理して硬化させることにより、絶縁層３１，４１を形成することができる。なお、上記液状又はペースト状の絶縁性樹脂としては、例えば、エポキシ系樹脂を主成分とする熱硬化性樹脂を用いることができる。
続いて、図５（ａ）に示す工程では、配線層２３の上面の一部が露出されるように絶縁層３１の所定箇所に貫通孔３１Ｘを形成するとともに、配線層２４の下面の一部が露出されるように絶縁層４１の所定箇所に貫通孔４１Ｘを形成する。これら貫通孔３１Ｘ，４１Ｘは、例えば、ＣＯ２レーザやＵＶ−ＹＡＧレーザ等によるレーザ加工法によって形成することができる。次いで、貫通孔３１Ｘ，４１Ｘをレーザ加工法によって形成した場合には、デスミア処理を行って、貫通孔３１Ｘ，４１Ｘの底部に露出する配線層２３，２４の露出面に付着した樹脂スミアを除去する。
続いて、図５（ｂ）に示す工程では、絶縁層３１の貫通孔３１Ｘに充填されたビア配線と、そのビア配線を介して配線層２３と電気的に接続され、絶縁層３１の上面に積層された配線パターンとを有する配線層３２を形成する。また、絶縁層４１の貫通孔４１Ｘに充填されたビア配線と、そのビア配線を介して配線層２４と電気的に接続され、絶縁層４１の下面に積層された配線パターンとを有する配線層４２を形成する。これら配線層３２，４２は、例えば、セミアディティブ法やサブトラクティブ法などの各種の配線形成方法を用いて形成することができる。
次に、図４（ｄ）〜図５（ｂ）に示した工程と同様の工程を再度実行することにより、図５（ｃ）に示すように、コア基板２０の上面２０Ａ側に絶縁層３３と配線層３４を積層するとともに、コア基板２０の下面２０Ｂ側に絶縁層４３と配線層４４を積層する。
また、図５（ｃ）に示す工程では、図４（ｄ）及び図５（ａ）に示した工程と同様の工程を再度実行することにより、絶縁層３３の上面に、貫通孔３５Ｘを有する絶縁層３５を積層するとともに、絶縁層４３の下面に、貫通孔４５Ｘを有する絶縁層４５を積層する。
次いで、貫通孔３５Ｘ，４５Ｘをレーザ加工法によって形成した場合には、デスミア処理を行って、貫通孔３５Ｘ，４５Ｘの底部に露出する配線層３４，４４の露出面に付着した樹脂スミアを除去する。このデスミア処理により、貫通孔３５Ｘの内側面及び絶縁層３５の上面３５Ａが粗化されるとともに、貫通孔４５Ｘの内側面及び絶縁層４５の下面が粗化される。
次に、図６（ａ）に示す工程では、絶縁層４５の貫通孔４５Ｘに充填されたビア配線と、そのビア配線を介して配線層４４と電気的に接続され、絶縁層４５の下面に形成された配線パターンとを有する配線層４６を形成する。この配線層４６は、例えば、セミアディティブ法やサブトラクティブ法などの各種の配線形成方法を用いて形成することができる。
また、図６（ａ）に示す工程では、貫通孔３５Ｘの内面を含む絶縁層３５の表面全面を被覆するシード層（図示略）を形成し、そのシード層を給電層とする電解めっき（パネルめっき）を施す。例えば、絶縁層３５の表面全面を被覆するシード層を無電解銅めっき法により形成し、そのシード層を給電層とする電解銅めっきを施して導電層８３を形成する。これにより、貫通孔３５Ｘを充填するとともに、絶縁層３５の上面３５Ａ全面を被覆する導電層８３が形成される。このとき、図６（ｂ）に示すように、絶縁層３５に含有されているフィラーＦ１の一部が絶縁層３５の上面３５Ａから露出されている。そして、上記露出されたフィラーＦ１は、絶縁層３５の上面３５Ａに形成された導電層８３内に埋め込まれている。
続いて、図７（ａ）に示す工程では、例えば、ＣＭＰ法（Chemical Mechanical Polishing）等により、絶縁層３５の上面３５Ａから突出する導電層８３を研磨するとともに、粗化面である絶縁層３５の上面３５Ａの一部を研磨する。これにより、貫通孔３５Ｘ内に充填されたビア配線３６が形成され、そのビア配線３６の上端面３６Ａ及び絶縁層３５の上面３５Ａが露出される。また、絶縁層３５の上面３５Ａの一部を研磨することにより、絶縁層３５の上面３５Ａが平滑化される。例えば、研磨前における絶縁層３５の上面３５Ａの粗度が表面粗さＲａ値で３００〜４００ｎｍ程度であるのに対し、上記研磨により絶縁層３５の上面３５Ａの粗度を表面粗さＲａ値で１５〜４０ｎｍ程度とすることができる。さらに、図７（ｂ）に示すように、絶縁層３５の上面３５Ａの一部を研磨することにより、絶縁層３５の上面３５Ａに露出していたフィラーＦ１が除去され、絶縁層３５の上面３５Ａに凹部３５Ｙが形成される。換言すると、本工程では、絶縁層３５の上面３５Ａが平滑化され（例えば、表面粗さＲａ値で１５〜４０ｎｍ程度）、且つ絶縁層３５の上面３５Ａに凹部３５Ｙが形成されるように、絶縁層３５の上面３５Ａ及び導電層８３が研磨される。なお、貫通孔３５Ｘの内側面は粗面化された状態のままであるため、絶縁層３５の上面３５Ａは貫通孔３５Ｘの内側面よりも表面粗度が低くなる。
以上の製造工程により、配線構造１１に対応する構造体が製造される。
次に、図８（ａ）に示す工程では、コア基板２０の上面２０Ａ側の表面全面を被覆するようにシード層８４を形成する。このシード層８４は、例えばスパッタ法や無電解めっき法により形成することができる。例えば、本工程では、絶縁層３５の上面３５Ａが平滑面であるため、その上面３５Ａに対してスパッタ法によりシード層８４を均一に形成することができ、シード層８４の上面を平滑に形成することができる。このため、粗化面に対してスパッタ法によりシード層８４を形成する場合に比べて、シード層８４を薄く形成することができる。例えば、スパッタ法によりシード層８４を形成する場合には、まず、絶縁層３５の上面３５Ａ及びビア配線３６の上端面３６Ａを被覆するように、それら上面３５Ａ及び上端面３６Ａ上にチタン（Ｔｉ）をスパッタリングにより堆積させてＴｉ層を形成する。その後、Ｔｉ層上に銅をスパッタリングにより堆積させてＣｕ層を形成する。これにより、２層構造（Ｔｉ層／Ｃｕ層）のシード層８４を形成することができる。このとき、Ｔｉ層の厚さは例えば２０〜５０ｎｍ程度とすることができ、Ｃｕ層の厚さは例えば１００〜３００ｎｍ程度とすることができる。このように、シード層８４の下層にＴｉ層を形成することにより、絶縁層３５とシード層８４との密着性を向上させることができる。なお、上記Ｔｉ層を窒化チタン（ＴｉＮ）からなるＴｉＮ層に変更し、ＴｉＮ層とＣｕ層からなる２層構造のシード層８４を形成するようにしてもよい。ここで、チタンや窒化チタンは、銅よりも耐腐食性の高い金属である。また、無電解めっき法によりシード層８４を形成する場合には、例えば、無電解銅めっき法によりＣｕ層（１層構造）からなるシード層８４を形成することができる。
なお、シード層８４を形成する前に、絶縁層３５の上面３５Ａに、Ｏ２プラズマアッシング等のプラズマ処理を施すようにしてもよい。プラズマ処理を施すことにより、絶縁層３５の上面３５Ａを粗化できる。絶縁層３５の上面３５Ａを粗化することにより、シード層８４と絶縁層３５との密着性を高めることができる。但し、絶縁層３５の上面３５Ａの粗度を低減して平滑度を向上することにより上面３５Ａ上に微細配線の形成が可能となるため、上記プラズマ処理では、後工程での微細配線の形成に支障のない程度に絶縁層３５の上面３５Ａを粗化する。
また、本工程において、例えば、凹部３５Ｙを充填するようにシード層８４が形成される場合には、凹部３５Ｙの分だけ、絶縁層３５とシード層８４との接触面積が増大し、絶縁層３５とシード層８４との密着性が向上する。
次いで、シード層８４上に、所定の箇所に開口パターン８５Ｘを有するレジスト層８５を形成する。開口パターン８５Ｘは、配線層５０（図１参照）の形成領域に対応する部分のシード層８４を露出するように形成される。レジスト層８５の材料としては、例えば、次工程のめっき処理に対して耐めっき性がある材料を用いることができる。例えば、レジスト層８５の材料としては、感光性のドライフィルムレジスト又は液状のフォトレジスト（例えば、ノボラック系樹脂やアクリル系樹脂等のドライフィルムレジストや液状レジスト）等を用いることができる。例えば、感光性のドライフィルムレジストを用いる場合には、シード層８４の上面にドライフィルムを熱圧着によりラミネートし、そのドライフィルムをフォトリソグラフィ法によりパターニングして上記開口パターン８５Ｘを有するレジスト層８５を形成する。なお、液状のフォトレジストを用いる場合にも、同様の工程を経て、レジスト層８５を形成することができる。本工程において、レジスト層８５が形成されるシード層８４の上面が平滑面になっているため、レジスト層８５にパターニング欠陥が生じることを抑制することができる。すなわち、レジスト層８５に開口パターン８５Ｘを高精度に形成することができる。
次に、図８（ｂ）に示す工程では、レジスト層８５をめっきマスクとして、シード層８４の上面に、そのシード層８４をめっき給電層に利用する電解めっき法を施す。具体的には、レジスト層８５の開口パターン８５Ｘから露出されたシード層８４の上面に電解めっき法（ここでは、電解銅めっき法）を施すことにより、そのシード層８４の上面に金属層８６（電解めっき金属層）を形成する。
続いて、レジスト層８５を例えばアルカリ性の剥離液により除去する。次いで、上記金属層８６をエッチングマスクとして、不要なシード層８４をエッチングにより除去する。これにより、図９（ａ）及び図９（ｂ）に示すように、ビア配線３６の上端面３６Ａ及び絶縁層３５の上面３５Ａ上に配線層５０が形成される。この配線層５０は、図９（ｂ）に示すように、ビア配線３６の上端面３６Ａと接合されたシード層８４と、そのシード層８４上に形成された金属層８６とから構成されている。このように、配線層５０は、セミアディティブ法によって形成される。また、配線層５０とビア配線３６とは別工程で形成されるため、配線層５０とビア配線３６とは一体的に形成されていない。
次に、図１０（ａ）に示す工程では、絶縁層３５の上面３５Ａ上に、配線層５０の表面（上面及び側面）全面を被覆する絶縁層５１を形成する。図１０（ｂ）に示すように、絶縁層５１は、絶縁層３５の凹部３５Ｙを充填するように形成される。絶縁層５１として樹脂フィルムを用いる場合には、例えば、絶縁層３５の上面３５Ａに樹脂フィルムを熱圧着によりラミネートすることにより上記絶縁層５１を形成することができる。このとき、樹脂フィルムを真空雰囲気中でラミネートすることにより、ボイドの巻き込みを防止することができる。なお、上記樹脂フィルムとしては、例えば、フェノール系樹脂やポリイミド系樹脂等の感光性樹脂のフィルムを用いることができる。また、絶縁層５１として液状又はペースト状の絶縁性樹脂を用いる場合には、絶縁層３５の上面３５Ａに液状又はペースト状の絶縁性樹脂をスピンコート法などにより塗布することにより上記絶縁層５１を形成することができる。なお、上記液状又はペースト状の絶縁性樹脂としては、例えばフェノール系樹脂やポリイミド系樹脂等の感光性樹脂を用いることができる。
続いて、図１１（ａ）に示す工程では、例えばフォトリソグラフィ法により、絶縁層５１の所要箇所に、当該絶縁層５１を厚さ方向に貫通して配線層５０の上面を露出する貫通孔５１Ｘを形成する。このとき、図１１（ｂ）に示すように、絶縁層５１は、切断領域Ａ２及びその切断領域Ａ２の周辺領域における絶縁層３５の上面３５Ａを被覆した状態のままである。換言すると、絶縁層５１は、配線層５０から露出する絶縁層３５の上面３５Ａ全面を被覆した状態のままである。なお、このような感光性樹脂からなる絶縁層５１の上面５１Ａの粗度は、例えば、表面粗さＲａ値で２〜１０ｎｍ程度とすることができる。すなわち、絶縁層５１の上面５１Ａは、貫通孔３５Ｘの内側面よりも表面粗度が低く、且つ絶縁層３５の上面３５Ａよりも表面粗度が低い。
次に、図１２に示す工程では、絶縁層５１の貫通孔５１Ｘに充填されたビア配線と、そのビア配線を介して配線層５０と電気的に接続され、絶縁層５１の上面に積層された配線パターンとを有する配線層５２を形成する。この配線層５２の形成方法の一例を以下に説明する。
まず、図１３（ａ）に示す工程では、スパッタ法や無電解めっき法により、貫通孔５１Ｘの内面を含む絶縁層５１の上面５１Ａ全面を被覆するシード層８７を形成する。例えば、本工程では、上述したように絶縁層５１の上面５１Ａが平滑面であるため、その上面５１Ａに対してスパッタ法によりシード層８７を均一に形成することができる。例えば、スパッタ法によりシード層８７を形成する場合には、まず、貫通孔５１Ｘの内面を含む絶縁層５１の上面５１Ａ全面を被覆するように、絶縁層５１の上面５１Ａ上にチタンをスパッタリングにより堆積させてＴｉ層を形成する。その後、Ｔｉ層上に銅をスパッタリングにより堆積させてＣｕ層を形成する。これにより、２層構造（Ｔｉ層／Ｃｕ層）のシード層８７を形成することができる。このとき、感光性樹脂を主成分とする絶縁層５１が、熱硬化性樹脂を主成分とする絶縁層３５の上面３５Ａ全面を被覆するように形成されている。すなわち、切断領域Ａ２における絶縁層３５の上面３５Ａを含む上面３５Ａ全面を被覆するように絶縁層５１が形成されている。換言すると、上記絶縁層５１には、従来の絶縁層１１２の開口部１１２Ｘのように逆テーパ状となる開口部が形成されていない。このため、絶縁層５１の上面５１Ａと、貫通孔５１Ｘの内側面と、貫通孔５１Ｘの底部に露出した配線層５０の上面とを連続的に被覆するシード層８７（スパッタ膜）を好適に形成することができる。なお、上記Ｔｉ層の厚さは例えば２０〜５０ｎｍ程度とすることができ、Ｃｕ層の厚さは例えば１００〜３００ｎｍ程度とすることができる。なお、上記Ｔｉ層を窒化チタン（ＴｉＮ）からなるＴｉＮ層に変更し、ＴｉＮ層とＣｕ層からなる２層構造のシード層８７を形成するようにしてもよい。
また、無電解めっき法によりシード層８７を形成する場合には、例えば無電解銅めっき法により１層構造（Ｃｕ層）からなるシード層８７を形成することができる。
次に、図１３（ｂ）に示す工程では、シード層８７上に、配線層５２に対応する開口パターン８８Ｘを有するレジスト層８８を形成する。次いで、上記シード層８７をめっき給電層に利用した電解めっき法（例えば、電解銅めっき法）を施す。これにより、貫通孔５１Ｘを充填するとともに、レジスト層８８の開口パターン８８Ｘから露出されたシード層８７上に積層される電解銅めっき層８９が形成される。このとき、上述したようにシード層８７が、絶縁層５１の上面５１Ａと、貫通孔５１Ｘの内側面と、貫通孔５１Ｘの底部に露出した配線層５０の上面とを連続的に被覆するように形成されているため、給電不良の発生が好適に抑制される。これにより、めっき不良の発生を好適に抑制することができる。
その後、レジスト層８８を例えばアルカリ性の剥離液により除去した後に、電解銅めっき層８９をマスクにして不要なシード層８７をエッチング除去する。これにより、図１３（ｃ）に示すように、シード層８７と電解銅めっき層８９とからなる配線層５２が絶縁層５１上に形成される。このように、配線層５２は、例えばセミアディティブ法により形成される。
続いて、図１４（ａ）に示す工程では、図１０及び図１１に示した工程と同様に、絶縁層５１の上面５１Ａ上に、貫通孔５３Ｘ及び開口部５３Ｙを有する絶縁層５３を形成する。ここで、貫通孔５３Ｘは、配線層５２の上面の一部を露出するように形成されている。また、図１４（ｂ）に示すように、開口部５３Ｙは、切断領域Ａ２及びその切断領域Ａ２の周辺領域における絶縁層５１の上面５１Ａを露出するように形成されている。このように、感光性樹脂を主成分とする絶縁層５３の開口部５３Ｙは、感光性樹脂を主成分とする絶縁層５１の上面５１Ａ（平滑面）を露出するように形成されている。このため、開口部５３Ｙを、図１４（ｂ）において下側（絶縁層５１側）から上側に向かうに連れて径が大きくなるテーパ状に好適に形成することができる。換言すると、開口部５３Ｙは、表面上にフィラーが多数露出されている熱硬化性樹脂を主成分とする絶縁層を露出させるためのものではなく、感光性樹脂を主成分とする絶縁層を露出させている。したがって、フィラーによる乱反射がないため、開口部５３Ｙが逆テーパ状に形成されることを好適に抑制することができる。
次いで、図１５（ａ）及び図１５（ｂ）に示す工程では、図１２及び図１３に示した工程と同様に、例えばセミアディティブ法により、絶縁層５３の貫通孔５３Ｘに充填されたビア配線と、そのビア配線を介して配線層５２と電気的に接続され、絶縁層５３の上面に積層された配線パターンとを有する配線層５４を形成する。この配線層５４は、図１５（ｂ）に示すように、配線層５２と同様に、シード層９０と、そのシード層９０上に形成された電解銅めっき層９１とから構成されている。本工程では、貫通孔５３Ｘ及び開口部５３Ｙがテーパ状に形成されているため、めっき給電層として利用されるシード層９０を、絶縁層５３の上面と、貫通孔５３Ｘの内側面と、貫通孔５３Ｘに露出する配線層５２の上面と、開口部５３Ｙの内側面と、開口部５３Ｙに露出する絶縁層５１の上面５１Ａとを連続的に被覆するように形成することができる。
続いて、図１０及び図１１に示した工程と同様に、絶縁層５３の上面５３Ａ上に、貫通孔５５Ｘ及び開口部５５Ｙを有する絶縁層５５を形成する。ここで、貫通孔５５Ｘは、配線層５４の上面の一部を露出するように形成されている。また、図１５（ｂ）に示すように、開口部５５Ｙは、切断領域Ａ２及びその切断領域Ａ２の周辺領域における絶縁層５１の上面５１Ａを露出するように形成されている。このように、感光性樹脂を主成分とする絶縁層５５の開口部５５Ｙは、感光性樹脂を主成分とする絶縁層５１の上面５１Ａ（平滑面）を露出するように形成されている。このため、開口部５３Ｙと同様に、開口部５５Ｙを、図１５（ｂ）において下側から上側に向かうに連れて径が大きくなるテーパ状に好適に形成することができる。
次いで、図１６（ａ）及び図１６（ｂ）に示す工程では、図１２及び図１３に示した工程と同様に、例えばセミアディティブ法により、絶縁層５５の貫通孔５５Ｘに充填されたビア配線と、そのビア配線を介して配線層５４と電気的に接続され、絶縁層５５の上面に積層されたパッドＰ１とを有する配線層５６を形成する。この配線層５６は、図１６（ｂ）に示すように、配線層５２，５４と同様に、シード層９２と、そのシード層９２上に形成された電解銅めっき層９３とから構成されている。本工程では、貫通孔５５Ｘ及び開口部５５Ｙがテーパ状に形成されているため、めっき給電層として利用されるシード層９２を、絶縁層５１の上面側の表面全面を連続的に被覆するように形成することができる。具体的には、絶縁層５５の上面と、貫通孔５５Ｘの内側面と、貫通孔５５Ｘに露出する配線層５４の上面と、開口部５５Ｙ，５３Ｙの内側面と、開口部５５Ｙ，５３Ｙに露出する絶縁層５１の上面５１Ａとを連続的に被覆するシード層９２を好適に形成することができる。なお、必要に応じて、パッドＰ１の表面に表面処理層を形成するようにしてもよい。
以上の製造工程により、配線構造１２に対応する構造体が製造される。
次に、図１６（ａ）に示すように、最下層の配線層４６の所要の箇所に画定される外部接続用パッドＰ２を露出させるための開口部１３Ｘを有するソルダレジスト層１３を絶縁層４５の下面に積層する。このとき、ソルダレジスト層１３の厚さ（絶縁層４５の下面からソルダレジスト層１３の下面までの厚さ）は、配線構造１２の厚さ（絶縁層３５の上面３５の上面から絶縁層５５の上面までの厚さ）と等しい、又は配線構造１２の厚さよりも厚く設定されている。このソルダレジスト層１３は、例えば感光性のソルダレジストフィルムをラミネートし、又は液状のソルダレジストを塗布し、当該レジストを所要の形状にパターニングすることにより形成することができる。これにより、ソルダレジスト層１３の開口部１３Ｘから配線層４６の一部が外部接続用パッドＰ２として露出される。
なお、必要に応じて、ソルダレジスト層１３の開口部１３Ｘから露出された配線層４６（つまり、外部接続用パッドＰ２）上に表面処理層を形成するようにしてもよい。また、上記ソルダレジスト層１３は、配線層４６を形成した後であればいつ形成してもよい。例えば、図６（ａ）に示した工程の後にソルダレジスト層１３を形成するようにしてもよい。
以上の製造工程により、各領域Ａ１に配線基板１０に対応する構造体が製造される。
次に、図１７（ａ）及び図１７（ｂ）に示した工程では、図１６（ａ）に示した構造体を、ダイシングブレード等を用いて切断領域Ａ２で切断することにより、個片化された複数の配線基板１０を得る。このとき、切断領域Ａ２では、感光性樹脂を主成分とする絶縁層５１上に、感光性樹脂を主成分とする絶縁層５３，５５が積層されていない。このため、ダイシング工程中に絶縁層５１と絶縁層５３，５５との間で剥離が生じることを好適に抑制することができる。さらに、絶縁層５１は、絶縁層３５の上面３５Ａに形成された微細な凹部３５Ｙ（図１０（ｂ）参照）を充填するように形成されている。このため、絶縁層３５に凹部３５Ｙが形成されていない場合に比べて、絶縁層５１と絶縁層３５との密着性を向上させることができる。したがって、ダイシング工程中に絶縁層５１と絶縁層３５との間で剥離が生じることを好適に抑制することができる。
なお、上記個片化により、図１７（ｂ）に示すように、絶縁層５１の外側面が絶縁層３５の外側面と面一に形成され、開口部５３Ｙ，５５Ｙによって配線構造１２の外周縁に切り欠き部１２Ｙが形成される。
次に、上記半導体装置６０の製造方法について説明する。
図１８に示す工程では、まず、柱状の接続端子７１を有する半導体チップ７０を用意する。接続端子７１は、公知の製造方法により製造することが可能であるため、図示を省略して詳細な説明を割愛するが、例えば以下のような方法で製造される。
まず、半導体チップ７０の回路形成面（ここでは、下面）に、例えば電極パッドを露出させる開口部を有する保護膜を形成し、その保護膜の下面及び電極パッドの下面を被覆するようにシード層を形成する。次に、接続端子７１の形成領域に対応する部分のシード層（上記電極パッドの下面を被覆するシード層）を露出させたレジスト層を形成する。続いて、レジスト層から露出されたシード層上に、そのシード層を給電層に利用する電解めっき法（例えば、電解銅めっき法）を施すことにより、電極パッド上に柱状の接続端子７１を形成する。
続いて、接続端子７１の下面に、接合部材７２を形成する。この接合部材７２は、例えば上記レジスト層をめっきマスクに利用し、上記シード層をめっき給電層に利用する電解はんだめっき法により、接続端子７１の下面にはんだを被着することにより形成することができる。その後、不要なシード層及びレジスト層を除去する。
次いで、配線基板１０のパッドＰ１上に、半導体チップ７０の接続端子７１をフリップチップ接合する。例えば、配線基板１０と半導体チップ７０とを位置合わせした後に、リフロー処理を行って接合部材７２（はんだめっき層）を溶融させ、接続端子７１をパッドＰ１に電気的に接続する。
その後、フリップチップ接合された半導体チップ７０と配線基板１０との間に、アンダーフィル樹脂７５（図３参照）を充填し、そのアンダーフィル樹脂７５を硬化する。以上の製造工程により、図３に示した半導体装置６０を製造することができる。
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）熱硬化性樹脂を主成分とする絶縁層３５上に、配線層５０から露出する絶縁層３５の上面３５Ａ全面を被覆するように、感光性樹脂を主成分とする絶縁層５１を形成するようにした。すなわち、切断領域Ａ２及びその周辺領域における絶縁層３５の上面３５Ａを被覆するように絶縁層５１を形成するようにした。これにより、絶縁層５１上に配線層５２を形成する際に、スパッタ法により、絶縁層５１の上面５１Ａと、貫通孔５１Ｘの内側面と、貫通孔５１Ｘの底部に露出した配線層５０の上面とを連続的に被覆するシード層８７を好適に形成することができる。したがって、シード層８７をめっき給電層に利用する電解めっき法を実施した場合に、給電不良が発生することを好適に抑制することができ、ひいてはめっき不良が発生することを好適に抑制することができる。
（２）ところで、感光性樹脂を主成分とする絶縁層５１，５３の上面は、熱硬化性樹脂を主成分とする絶縁層３５の上面３５Ａに比べて表面粗度が低い。このため、感光性樹脂を主成分とする感光性樹脂層（絶縁層５１，５３，５５）同士の密着力は弱い。したがって、ダイシング工程中にストレスがかかると、絶縁層５１，５３間及び絶縁層５３，５５間で剥離が生じやすい。そこで、配線基板１０では、切断領域Ａ２及びその周辺領域に、感光性樹脂層（絶縁層５１，５３，５５）同士の積層構造を形成しないようにした。具体的には、切断領域Ａ２及びその周辺領域における絶縁層５１の上面５１Ａを露出する開口部５３Ｙ，５５Ｙを絶縁層５３，５５に形成し、切断領域Ａ２及びその周辺領域における絶縁層５１上に絶縁層５３，５５を形成しないようにした。これにより、ダイシング工程中に、絶縁層５１と絶縁層５３との界面、及び絶縁層５３と絶縁層５５との界面にストレスがかかることを抑制することができる。したがって、ダイシング工程中に絶縁層５１と絶縁層５３，５５との間で剥離が生じることを好適に抑制することができる。
（３）導電層８３及び絶縁層３５の上面３５Ａを研磨する際に、絶縁層３５の上面３５Ａに露出しているフィラーＦ１を除去して凹部３５Ｙを形成し、その凹部３５Ｙを充填するように絶縁層５１を形成するようにした。これにより、熱硬化性樹脂を主成分とする絶縁層３５と感光性樹脂を主成分とする絶縁層５１との接触面積を凹部３５Ｙの分だけ増大させることができるため、絶縁層３５と絶縁層５１との密着性を向上させることができる。換言すると、絶縁層３５と絶縁層５１との密着力は、感光性樹脂層（絶縁層５１，５３，５５）同士の密着力よりも強い。したがって、ダイシング工程中にストレスがかかっても、絶縁層３５と絶縁層５１との間で剥離が生じることを好適に抑制することができる。
（４）ソルダレジスト層１３の厚さＴ２を、配線構造１２内の全ての絶縁層の厚さＴ１と等しい、又は厚さＴ１よりも厚く形成するようにした。これにより、配線基板１０を上下方向（厚さ方向）に見たときの物性値の分布を、コア基板２０を中心にして上下対称に近づけることができる。したがって、コア基板２０を中心とした上下の物性値のバランスが良好となり、熱収縮などに伴って配線基板１０に反りや変形が発生することを好適に抑制することができる。
（５）絶縁層３５に設けられた貫通孔３５Ｘの内側面を粗化面とした。これにより、貫通孔３５Ｘの内側面が平滑面である場合に比べて、ビア配線３６と絶縁層３５との接触面積を増大させることができる。このため、ビア配線３６と絶縁層３５との密着性が向上し、ビア配線３６と絶縁層３５との線膨張係数の差に起因した引っ張り力に対して強くなる。したがって、ビア配線３６と絶縁層３５との接続信頼性を向上させることができるとともに、ビア配線３６が貫通孔３５Ｘから抜けることを抑制することができる。
（第１実施形態の変形例）
なお、上記第１実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記第１実施形態における配線構造１１における配線層３２，３４，４２，４４，４６、ビア配線３６及び絶縁層３１，３３，３５，４１，４３，４５の層数や配線の取り回しなどは様々に変形・変更することが可能である。
例えば図１９に示すように、配線構造１１を配線構造１１Ａに変更してもよい。すなわち、絶縁層と配線層とが多層に積層された積層構造を有しない配線構造１１Ａに変更してもよい。
配線基板１０Ａは、配線構造１１Ａと、配線構造１１Ａの上側に積層された配線構造１２Ａと、配線構造１１Ａの下側に積層されたソルダレジスト層１３とを有している。
配線構造１１Ａでは、コア基板２０の上面２０Ａに絶縁層３７のみが積層され、コア基板２０の下面２０Ｂに絶縁層４７及び配線層４８が積層されている。例えば、絶縁層３７と絶縁層４７とは、同一の厚さとすることができる。また、絶縁層３７と絶縁層４７としては、同一種類の熱硬化性の絶縁性樹脂を用いることができる。
コア基板２０、絶縁層３７及び絶縁層４７には、それらコア基板２０及び絶縁層３７，４７を厚さ方向に貫通する貫通孔２０Ｙが形成されている。この貫通孔２０Ｙには、貫通電極２１が形成されている。なお、配線構造１１Ａでは、貫通孔２０Ｙ内に貫通電極２１が充填されており、配線構造１１の樹脂２２に相当する部位は形成されていない。貫通電極２１の上端面は、絶縁層３７から露出されている。また、貫通電極２１の上端面は、絶縁層３７の上面と略面一になるように形成されている。貫通電極２１の下端面は、絶縁層４７の下面と略面一になるように形成されている。そして、貫通電極２１の上端面は、配線構造１２Ａ内の配線層５２と直接接合されている。貫通電極２１の下端面は、配線層４８と直接接合されている。
配線構造１２Ａは、配線層５０を有さず、配線層５２のビア配線の下端面が貫通電極２１の上端面と直接接合されている。絶縁層５１は、絶縁層３７の上面全面を被覆するように形成されている。絶縁層５３には、外周縁付近における絶縁層５１の上面を露出する開口部５３Ｙが形成されている。絶縁層５５には、外周縁付近における絶縁層５５の上面を露出する開口部５５Ｙが形成されている。そして、配線構造１２Ａの外周縁には、絶縁層５３，５５の外側面と絶縁層５１の上面とによって構成される切り欠き部１２Ｙが形成されている。
ソルダレジスト層１３は、絶縁層４７の下面に、最下層の配線層４８を被覆するように形成されている。ソルダレジスト層１３には、最下層の配線層４８の一部を外部接続用パッドＰ２として露出させるための開口部１３Ｘが形成されている。ソルダレジスト層１３の厚さ（絶縁層４７の下面からソルダレジスト層１３の下面までの厚さ）は、配線構造１２Ａの厚さ（絶縁層５１の上面から絶縁層５５の上面までの厚さ）と等しい、又は配線構造１２Ａの厚さよりも厚く設定されている。
このように配線構造１１Ａが絶縁層と配線層とが多層に積層された積層構造を有しない場合であっても、上記第１実施形態の（１）〜（５）の効果と同様の効果を奏することができる。
（第２実施形態）
以下、図２０に従って第２実施形態を説明する。この実施形態の配線基板１０Ｂは、配線構造１１が配線構造１１Ｂに置換された点が上記第１実施形態と異なっている。以下、第１実施形態との相違点を中心に説明する。なお、先の図１〜図１９に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
図２０に示すように、配線構造１１Ｂは、コア基板２０を有していない配線構造であり、配線構造１２よりも配線密度の低い配線層が形成された低密度配線層である。配線構造１１Ｂは、配線層１００と、絶縁層１０１と、配線層１０２と、絶縁層１０３と、配線層１０４と、絶縁層１０５と、ビア配線１０６とが順に積層された構造を有している。絶縁層１０１，１０３，１０５の材料としては、例えば、エポキシ系樹脂やポリイミド系樹脂などの絶縁性樹脂を主成分とする熱硬化性の絶縁性樹脂を用いることができる。これら絶縁層１０１，１０３，１０５は、例えば、シリカやアルミナ等のフィラーを含有していてもよい。配線層１０２，１０４及びビア配線１０６の材料としては、例えば銅や銅合金を用いることができる。また、絶縁層１０１，１０３，１０５の厚さは、例えば２０〜４５μｍ程度とすることができる。配線層１００，１０２，１０４の厚さは、例えば１５〜３５μｍ程度とすることができる。配線層１００，１０２，１０４のライン／スペースは、例えば２０μｍ／２０μｍ程度とすることができる。
配線層１００は、配線構造１１Ｂの最下層の配線層である。例えば、配線層１００の下面は、絶縁層１０１から露出されている。配線層１００の下面は、例えば、絶縁層１０１の下面と略面一になるように形成されている。例えば、配線層１００としては、第１導電層（例えば、Ｃｕ層）と、第２導電層（例えば、Ｎｉ層／Ａｕ層）とが積層された構造を採用することができる。この場合に、配線層１００は、Ａｕ層が絶縁層１０１から露出するように形成されている。
絶縁層１０１は、配線層１００の上面及び側面を被覆し、配線層１００の下面を露出するように形成されている。絶縁層１０１には、所要の箇所に、当該絶縁層１０１を厚さ方向に貫通して配線層１００の上面を露出する貫通孔１０１Ｘが形成されている。貫通孔１０１Ｘは、当該貫通孔１０１Ｘの底部である下側（ソルダレジスト層１３側）から上側（配線構造１２側）に向かうに連れて径が大きくなるテーパ状に形成されている。例えば、貫通孔１０１Ｘは、上側の開口端の開口径が下側の開口端の開口径よりも大径となる逆円錐台形状に形成されている。貫通孔１０１Ｘの上側の開口端の開口径は、例えば６０〜７０μｍ程度とすることができる。
配線層１０２は、絶縁層１０１の上面に積層されている。配線層１０２は、配線層１００と電気的に接続されている。この配線層１０２は、貫通孔１０１Ｘ内に充填されたビア配線と、絶縁層１０１の上面に形成された配線パターンとを有している。
絶縁層１０３は、絶縁層１０１の上面に、配線層１０２を被覆するように形成されている。絶縁層１０３には、所要の箇所に、当該絶縁層１０３を厚さ方向に貫通して配線層１０２の上面を露出する貫通孔１０３Ｘが形成されている。貫通孔１０３Ｘは、図２０において下側から上側に向かうに連れて径が大きくなるテーパ状に形成されている。例えば、貫通孔１０３Ｘは、上側の開口端の開口径が下側の開口端の開口径よりも大径となる逆円錐台形状に形成されている。貫通孔１０３Ｘの上側の開口端の開口径は、例えば６０〜７０μｍ程度とすることができる。
配線層１０４は、絶縁層１０３の上面に積層されている。配線層１０４は、配線層１０２と電気的に接続されている。この配線層１０４は、貫通孔１０３Ｘ内に充填されたビア配線と、絶縁層１０３の上面に形成された配線パターンとを有している。
絶縁層１０５は、絶縁層１０３の上面に、配線層１０４を被覆するように形成されている。絶縁層１０５には、当該絶縁層１０５の上面の所要の箇所に開口し、当該絶縁層１０５を厚さ方向に貫通して配線層１０４の上面を露出する貫通孔１０５Ｘが形成されている。貫通孔１０５Ｘは、図２０において下側から上側に向かうに連れて径が大きくなるテーパ状に形成されている。例えば、貫通孔１０５Ｘは、上側の開口端の開口径が下側の開口端の開口径よりも大径となる逆円錐台形状に形成されている。貫通孔１０５Ｘの上側の開口端の開口径は、例えば６０〜７０μｍ程度とすることができる。
貫通孔１０５Ｘ内には、配線層１０４と絶縁層１０５の上面１０５Ａ上に形成された配線層５０とを電気的に接続するビア配線１０６が形成されている。このビア配線１０６は、絶縁層１０５を厚さ方向に貫通するように形成されている。ビア配線１０６は、貫通孔１０５Ｘと同様に、図２０において下側から上側に向かうに連れて径が大きくなるテーパ状に形成されている。例えば、ビア配線１０６は、上端面が下端面よりも大径となる略逆円錐台形状に形成されている。ビア配線１０６の上端面１０６Ａは、絶縁層１０５から露出されている。そして、ビア配線１０６の上端面１０６Ａは上記配線層５０に直接接合されている。
ソルダレジスト層１３は、絶縁層１０１の下面に、最下層の配線層１００を被覆するように形成されている。ソルダレジスト層１３には、最下層の配線層１００の一部を外部接続用パッドＰ２として露出させるための開口部１３Ｘが形成されている。ソルダレジスト層１３の厚さ（絶縁層１００の下面からソルダレジスト層１３の下面までの厚さ）は、配線構造１２の厚さ（絶縁層５１の上面から絶縁層５５の上面までの厚さ）と等しい、又は配線構造１２の厚さよりも厚く設定されている。
このように配線構造１１Ｂがコア基板２０を有しない場合であっても、上記第１実施形態の（１）〜（５）の効果と同様の効果を奏することができる。
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記各実施形態及び上記各変形例では、最上層の配線層５６を、貫通孔５５Ｘ内に充填されたビア配線の直径よりもパッドＰ１の直径が大きくなるように形成したが、最上層の配線層の構造はこれに限定されない。
例えば、図２１（ａ）及び図２１（ｂ）に示すように、配線層５６に代えて、ビア配線の直径とパッド部分の直径とが同一の長さに設定された配線層５７を形成するようにしてもよい。
配線層５７は、絶縁層５５を厚さ方向に貫通し配線層５４の上面を露出する貫通孔５５Ｚ内に充填されたビア配線Ｖ１と、絶縁層５５の上面から突出するパッドＰ１とを有している。貫通孔５５Ｚは、例えば、円柱状に形成されている。貫通孔５５Ｚの開口部の径は、例えば２０〜３０μｍ程度とすることができる。
配線層５７（ビア配線Ｖ１及びパッドＰ１）の厚さは、例えば１０μｍ程度とすることができる。配線層５７（ビア配線Ｖ１及びパッドＰ１）は、例えば、直径が２０〜３０μｍ程度の円柱状とすることができる。すなわち、ビア配線Ｖ１の直径とパッドＰ１の直径は同一であり、例えば２０〜３０μｍ程度とすることができる。なお、パッドＰ１は、半導体チップ等の電子部品と電気的に接続するための電子部品搭載用のパッドとして機能する。
図２１（ｂ）に示すように、配線層５７は、金属層５７Ａと、シード層５７Ｂとを有している。金属層５７Ａは、例えば円柱状に形成されている。シード層５７Ｂは、貫通孔５５Ｚの底部に露出する配線層５４の上面に、円柱状の金属層５７Ａの下面全面及び側面全面を被覆するように形成されている。すなわち、ビア配線Ｖ１部分の金属層５７Ａの側面がシード層５７Ｂによって被覆されるとともに、パッドＰ１部分の金属層５７Ａの側面がシード層５７Ｂによって被覆されている。
金属層５７Ａとしては、例えば銅又は銅合金からなるＣｕ層を用いることができる。また、シード層５７Ｂとしては、例えば貫通孔５５Ｚの底部に露出する配線層５４の上面からＴｉ層とＣｕ層を順に積層した２層構造のシード層を用いることができる。なお、上記Ｔｉ層をＴｉＮ層に変更し、ＴｉＮ層とＣｕ層からなる２層構造のシード層５７Ｂを形成するようにしてもよい。
このように、パッドＰ１部分の金属層５７Ａの側面が銅よりも耐腐食性の高い金属であるチタンや窒化チタンを含むシード層５７Ｂで被覆されているため、配線層５７の酸化を好適に抑制することができる。
また、配線層５７は、配線層５６（図１参照）と比べて、直下の配線層５４と接続される部分の面積が大きいため、配線層５４との接続信頼性を向上させることができる。
・上記各実施形態における切り欠き部１２Ｙの形状は特に限定されない。すなわち、外周縁付近における絶縁層５１の上面５１Ａを露出し、その上面５１Ａと絶縁層５３，５５の外側面とによって構成される切り欠き部であれば、その形状は特に限定されない。
例えば、図２２に示すように、絶縁層５３の外側面を被覆するように絶縁層５５を形成するようにしてもよい。但し、この場合であっても、絶縁層５５には、絶縁層５１の外周縁付近の上面５１Ａを露出する開口部５５Ｙが形成されている。すなわち、この場合には、開口部５５Ｙから露出される絶縁層５１の上面５１Ａと絶縁層５５の外側面とによって切り欠き部１２Ｙが構成される。
・また、例えば、図２３に示すように、絶縁層５５に、絶縁層５１の外周縁付近の上面５１Ａを露出し、且つ絶縁層５３の外周縁付近の上面５３Ａを露出する開口部５５Ｙを形成するようにしてもよい。この場合には、開口部５３Ｙ，５５Ｙから露出される絶縁層５１の上面５１Ａと、絶縁層５３の外側面と、開口部５５Ｙから露出される絶縁層５３の上面５３Ａと、絶縁層５５の外側面とによって切り欠き部１２Ｙが構成される。さらに、切り欠き部１２Ｙでは、絶縁層５３の外側面と、開口部５５Ｙから露出される絶縁層５３の上面５３Ａと、絶縁層５５の外側面とによって段差部が形成されている。
・上記各実施形態及び上記各変形例では、ソルダレジスト層１３の厚さを、配線構造１２，１２Ａの厚さと等しい、又は配線構造１２，１２Ａの厚さよりも厚く設定するようにした。これに限らず、例えば、ソルダレジスト層１３の厚さを、配線構造１２，１２Ａの厚さよりも薄く設定するようにしてもよい。
・上記各実施形態及び上記各変形例における貫通孔３１Ｘ，３３Ｘ，３５Ｘ，４１Ｘ，４３Ｘ，４５Ｘ，５１Ｘ，５３Ｘ，１０１Ｘ，１０３Ｘ，１０５Ｘの断面形状は特に限定されない。例えば、貫通孔３１Ｘ，３３Ｘ，３５Ｘ，４１Ｘ，４３Ｘ，４５Ｘ，５１Ｘ，５３Ｘ，１０１Ｘ，１０３Ｘ，１０５Ｘをストレート形状（断面視略矩形状）に形成するようにしてもよい。
・上記各実施形態及び上記各変形例における配線構造１２，１２Ａにおける配線層５０，５２，５４，５６，５７及び絶縁層５１，５３，５５の層数や配線の取り回しなどは様々に変形・変更することが可能である。
１０，１０Ａ，１０Ｂ 配線基板
１１，１１Ａ，１１Ｂ 配線構造（第１配線構造）
１２，１２Ａ 配線構造（第２配線構造）
１３ ソルダレジスト層（最外絶縁層）
２０，３１，３３，４１，４３，４５ 絶縁層（第４絶縁層）
２３，２４，３２，３４，４２，４４ 配線層（第３配線層）
３５，３７、１０５ 絶縁層（第１絶縁層）
３５Ｘ 貫通孔（第２貫通孔）
３５Ｙ 凹部
３６，１０６ ビア配線（第３配線層）
３６Ａ，１０６Ａ 上端面
４６，１００ 配線層（最外配線層）
５０ 配線層（第１配線層）
５１ 絶縁層（第２絶縁層）
５１Ａ 上面
５２ 配線層（第２配線層）
５３ 絶縁層（第３絶縁層）
５３Ｘ 貫通孔（第１貫通孔）
５３Ｙ 開口部
５５ 絶縁層
５５Ｙ 開口部
６０ 半導体装置
７０ 半導体チップ
８３ 導電層
８４ シード層
８６ 金属層
Ｆ１ フィラー

Claims (10)

  1. 熱硬化性樹脂を主成分とする第１絶縁層と、
    前記第１絶縁層の上面に積層された第１配線層と、
    前記第１絶縁層の上面に積層された、感光性樹脂を主成分とする第２絶縁層と、
    前記第２絶縁層の上面に積層され、前記第１配線層と電気的に接続された第２配線層と、
    前記第２絶縁層の上面に積層された、感光性樹脂を主成分とする第３絶縁層と、を有し、
    前記第２絶縁層の外側面は、前記第１絶縁層の外側面と面一になるように形成され、
    前記第３絶縁層の外側面が前記第２絶縁層の外側面から内側に後退して形成されており、前記第２絶縁層の外側面と接する前記第２絶縁層の上面が外部に露出されていることを特徴とする配線基板。
  2. 前記第１絶縁層は、フィラーを含有した樹脂材からなり、
    前記第１絶縁層の上面には、凹部が形成され、
    前記第２絶縁層は、前記凹部を充填するように形成されていることを特徴とする請求項１に記載の配線基板。
  3. 前記第１絶縁層と、前記第２絶縁層の下面側に形成され、前記第１配線層と電気的に接続される一又は複数の第３配線層と、前記第１絶縁層の下面側に設けられる一又は複数の第４絶縁層と、前記第４絶縁層の下面側に形成され、前記第３配線層と電気的に接続される最外配線層とを含む第１配線構造と、
    前記第１配線構造の上面側に積層され、前記第１配線層と、前記第２絶縁層と、前記第２配線層と、前記第３絶縁層とを含む第２配線構造と、
    前記第１配線構造の下面側に、前記最外配線層の少なくとも一部を露出するように積層された、感光性樹脂を主成分とする最外絶縁層と、を有し、
    前記第２配線構造の配線密度は、前記第１配線構造の配線密度よりも高く、
    前記最外絶縁層の厚さは、前記第２配線構造内の全ての絶縁層の厚さと等しい、又は前記第２配線構造内の全ての絶縁層の厚さよりも厚く設定されていることを特徴とする請求項１又は２に記載の配線基板。
  4. 前記第１絶縁層の上面に開口し、前記第１絶縁層を厚さ方向に貫通する貫通孔と、
    前記貫通孔内に充填され、前記第１絶縁層から露出された上端面を有するビア配線と、を有し、
    前記ビア配線の上端面と前記第１絶縁層の上面は面一であり、
    前記第１配線層は、前記ビア配線の上端面とシード層を介して接続されていることを特徴とする請求項１〜３のいずれか一項に記載の配線基板。
  5. 前記第１絶縁層の上面は、前記貫通孔の内側面よりも表面粗度が低いことを特徴とする請求項４に記載の配線基板。
  6. 前記第３絶縁層の外側面が傾斜していることを特徴とする請求項１〜５のいずれか一項に記載の配線基板。
  7. 請求項３に記載の配線基板と、
    前記第２配線構造の最外層の配線層にフリップチップ実装された半導体チップと、
    を有することを特徴とする半導体装置。
  8. 熱硬化性樹脂を主成分とする第１絶縁層を形成する工程と、
    前記第１絶縁層の上面に、第１配線層を形成する工程と、
    前記第１配線層を被覆し、前記第１絶縁層の上面全面を被覆する、感光性樹脂を主成分とする第２絶縁層を形成する工程と、
    前記第２絶縁層の上面に、前記第１配線層と電気的に接続される第２配線層を形成する工程と、
    前記第２絶縁層の上面に、切断領域及び該切断領域の周辺領域における前記第２絶縁層の上面を露出する開口部と、前記第２配線層の上面を露出する第１貫通孔とを有する、感光性樹脂を主成分とする第３絶縁層を形成する工程と、
    前記切断領域における前記第１絶縁層及び前記第２絶縁層を切断して個片化する工程と、
    を有する配線基板の製造方法。
  9. 前記第１絶縁層を形成する工程の後であって、前記第１配線層を形成する工程の前に、
    前記第１絶縁層を厚さ方向に貫通する第２貫通孔を形成する工程と、
    前記第２貫通孔を充填するとともに、前記第１絶縁層の上面全面を被覆する導電層を形成する工程と、
    前記第１絶縁層の上面から突出した前記導電層と前記第１絶縁層の上面とを研磨することにより、前記第１絶縁層の上面を平滑化するとともに前記第１絶縁層の上面に凹部を形成し、前記第１絶縁層の上面に露出する上端面を有するビア配線を形成する工程と、を有し、
    前記第１配線層は、前記ビア配線の上端面に接合され、
    前記第２絶縁層は、前記凹部を充填するように形成されることを特徴とする請求項８に記載の配線基板の製造方法。
  10. 前記導電層と前記第１絶縁層の上面とを研磨する工程では、
    前記第１絶縁層の上面に露出するフィラーを除去して前記凹部を形成することを特徴とする請求項９に記載の配線基板の製造方法。
JP2013214859A 2013-10-15 2013-10-15 配線基板、半導体装置及び配線基板の製造方法 Active JP6158676B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2013214859A JP6158676B2 (ja) 2013-10-15 2013-10-15 配線基板、半導体装置及び配線基板の製造方法
US14/512,754 US9119319B2 (en) 2013-10-15 2014-10-13 Wiring board, semiconductor device, and method for manufacturing wiring board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013214859A JP6158676B2 (ja) 2013-10-15 2013-10-15 配線基板、半導体装置及び配線基板の製造方法

Publications (2)

Publication Number Publication Date
JP2015079795A JP2015079795A (ja) 2015-04-23
JP6158676B2 true JP6158676B2 (ja) 2017-07-05

Family

ID=52809022

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013214859A Active JP6158676B2 (ja) 2013-10-15 2013-10-15 配線基板、半導体装置及び配線基板の製造方法

Country Status (2)

Country Link
US (1) US9119319B2 (ja)
JP (1) JP6158676B2 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10541152B2 (en) 2014-07-31 2020-01-21 Skyworks Solutions, Inc. Transient liquid phase material bonding and sealing structures and methods of forming same
TWI661494B (zh) 2014-07-31 2019-06-01 美商西凱渥資訊處理科技公司 多層暫態液相接合
JP6539992B2 (ja) * 2014-11-14 2019-07-10 凸版印刷株式会社 配線回路基板、半導体装置、配線回路基板の製造方法、半導体装置の製造方法
JP6531603B2 (ja) * 2015-10-01 2019-06-19 富士通株式会社 電子部品、電子装置及び電子装置の製造方法
WO2017126606A1 (ja) * 2016-01-22 2017-07-27 凸版印刷株式会社 パッケージ用基板、およびその製造方法
CN107424973B (zh) * 2016-05-23 2020-01-21 凤凰先驱股份有限公司 封装基板及其制法
JP2018113679A (ja) * 2016-12-02 2018-07-19 スカイワークス ソリューションズ, インコーポレイテッドSkyworks Solutions, Inc. 基板間のキャビティ内に形成されてビアを含む電子デバイスを製造する方法
JP7066970B2 (ja) * 2017-01-16 2022-05-16 凸版印刷株式会社 パッケージ用基板、およびその製造方法
JP2019041041A (ja) * 2017-08-28 2019-03-14 新光電気工業株式会社 配線基板、半導体装置、配線基板の製造方法及び半導体装置の製造方法
US11309252B2 (en) * 2017-11-13 2022-04-19 Dyi-chung Hu Package substrate and package structure
KR102145204B1 (ko) 2018-08-30 2020-08-18 삼성전자주식회사 반도체 패키지
US10869385B2 (en) * 2018-10-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, circuit board structure and method of fabricating the same
JP7240909B2 (ja) * 2019-03-13 2023-03-16 新光電気工業株式会社 配線基板及びその製造方法
US10903169B2 (en) 2019-04-30 2021-01-26 Advanced Semiconductor Engineering, Inc. Conductive structure and wiring structure including the same
US11069605B2 (en) * 2019-04-30 2021-07-20 Advanced Semiconductor Engineering, Inc. Wiring structure having low and high density stacked structures
US10861780B1 (en) * 2019-05-13 2020-12-08 Advanced Semiconductor Engineering, Inc. Wiring structure and method for manufacturing the same
JP2020202205A (ja) * 2019-06-06 2020-12-17 イビデン株式会社 プリント配線板とプリント配線板の製造方法
JP2021093417A (ja) * 2019-12-09 2021-06-17 イビデン株式会社 プリント配線板、及び、プリント配線板の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10135157A (ja) 1996-10-25 1998-05-22 Murata Mfg Co Ltd 多層配線基板およびその製造方法
JPH11126978A (ja) * 1997-10-24 1999-05-11 Kyocera Corp 多層配線基板
JP3910387B2 (ja) * 2001-08-24 2007-04-25 新光電気工業株式会社 半導体パッケージ及びその製造方法並びに半導体装置
JP4387231B2 (ja) * 2004-03-31 2009-12-16 新光電気工業株式会社 キャパシタ実装配線基板及びその製造方法
JP4333492B2 (ja) * 2004-06-16 2009-09-16 ソニー株式会社 回路モジュール体の製造方法
JP4688545B2 (ja) * 2005-03-31 2011-05-25 富士通セミコンダクター株式会社 多層配線基板
JP4981712B2 (ja) * 2008-02-29 2012-07-25 新光電気工業株式会社 配線基板の製造方法及び半導体パッケージの製造方法
JP5680401B2 (ja) * 2010-12-22 2015-03-04 新光電気工業株式会社 配線基板及び半導体パッケージ
JP6081693B2 (ja) * 2011-09-12 2017-02-15 新光電気工業株式会社 配線基板及び配線基板の製造方法

Also Published As

Publication number Publication date
JP2015079795A (ja) 2015-04-23
US20150102510A1 (en) 2015-04-16
US9119319B2 (en) 2015-08-25

Similar Documents

Publication Publication Date Title
JP6158676B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP6375121B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP6324876B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP6170832B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP6298722B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
US9520352B2 (en) Wiring board and semiconductor device
JP5662551B1 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP6584939B2 (ja) 配線基板、半導体パッケージ、半導体装置、配線基板の製造方法及び半導体パッケージの製造方法
JP6661232B2 (ja) 配線基板、半導体装置、配線基板の製造方法及び半導体装置の製造方法
JP6247032B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
US10892216B2 (en) Wiring substrate and semiconductor device
JP6375159B2 (ja) 配線基板、半導体パッケージ
KR20080088403A (ko) 배선 기판의 제조 방법, 반도체 장치의 제조 방법 및 배선기판
JP5547615B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP2013214578A (ja) 配線板及びその製造方法
JP6690929B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP6550260B2 (ja) 配線基板及び配線基板の製造方法
JP6228785B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP6341714B2 (ja) 配線基板及びその製造方法
JP6368635B2 (ja) 配線基板、半導体装置及び配線基板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160704

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170414

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170523

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170608

R150 Certificate of patent or registration of utility model

Ref document number: 6158676

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150