JP6531603B2 - 電子部品、電子装置及び電子装置の製造方法 - Google Patents

Description

本発明は、電子部品、電子装置及び電子装置の製造方法に関する。

回路基板上に半田接合によって半導体素子を積層する技術、ＴＳＶ（Through Silicon Via）を設けた半導体素子群を半田接合によって積層する技術が知られている。半田接合は、例えば、半導体素子の端子に用いられる半田を、加熱により溶融させて、行われる。

特開２０１３−１６８５０３号公報 特開２０１３−１８７４２３号公報

半導体素子群の積層では、或る半導体素子（第１半導体素子）の裏面側に設けられた端子に、別の半導体素子（第２半導体素子）の端子を接合する際、その接合時の加熱により、第１半導体素子の表面側に設けられた端子が変質する場合がある。この端子の変質は、第１半導体素子の表面側に接合される回路基板又は半導体素子（第３半導体素子）との間で、接合不良を引き起こす可能性がある。

このような接合不良は、半導体素子に限らず、各種電子部品を積層する際に同様に起こり得る。
電子部品間の接合不良は、それら電子部品を含む電子装置の性能及び品質を低下させる恐れがある。

本発明の一観点によれば、第１絶縁層と、前記第１絶縁層上の第２絶縁層と、前記第２絶縁層上の第３絶縁層とを有し第１熱伝導率を有する第１部位を含む基板と、前記第１部位内の前記第２絶縁層の一部を貫通して設けられ、前記第１熱伝導率よりも低い第２熱伝導率を有する空洞の第２部位と、前記基板の第１面側に、前記第２部位に対応して設けられた第１端子と、前記基板の、前記第１面とは反対の第２面側に設けられた第２端子とを含む電子部品が提供される。

また、本発明の一観点によれば、上記のような電子部品を含む電子装置、上記のような電子部品を含む電子装置の製造方法が提供される。

開示の技術によれば、基板内の所定の熱伝導率を有する部位に対応して端子を設けることで、端子への熱伝導を調節することが可能になる。
開示の技術によれば、積層時の接合不良が抑えられる電子部品を実現することが可能になり、また、接合不良が抑えられた電子部品群を含む高性能及び高品質の電子装置を実現することが可能になる。

電子部品の積層構造の一例を示す図である。 半導体チップ積層工程の一例を示す図である。 第１の実施の形態に係る電子部品の一例を示す図である。 第１の実施の形態に係る電子部品積層工程の一例を示す図である。 第１の実施の形態に係る電子部品積層工程の別例を示す図である。 第２の実施の形態に係る半導体チップの一例を示す図である。 第２の実施の形態に係る半導体チップの別例を示す図である。 第２の実施の形態に係る半導体チップの形成方法の一例を示す図（その１）である。 第２の実施の形態に係る半導体チップの形成方法の一例を示す図（その２）である。 第２の実施の形態に係る半導体チップの形成方法の一例を示す図（その３）である。 第２の実施の形態に係る半導体チップの形成方法の一例を示す図（その４）である。 第２の実施の形態に係る半導体チップの形成方法の一例を示す図（その５）である。 第２の実施の形態に係る半導体チップの形成方法の一例を示す図（その６）である。 第２の実施の形態に係る半導体チップ積層工程の一例を示す図（その１）である。 第２の実施の形態に係る半導体チップ積層工程の一例を示す図（その２）である。 第２の実施の形態に係る電子装置の別例を示す図である。 第２の実施の形態に係るシミュレーションに用いた解析モデルを示す図である。 第３の実施の形態に係る半導体チップの一例を示す図である。 第４の実施の形態に係る半導体チップの一例を示す図である。 第５の実施の形態に係る電子装置の一例を示す図（その１）である。 第５の実施の形態に係る電子装置の一例を示す図（その２）である。 第６の実施の形態に係る半導体チップの一例を示す図である。 第７の実施の形態に係る半導体チップの一例を示す図である。 第７の実施の形態に係る半導体チップ積層工程の一例を示す図である。 半導体チップの構成例を示す図である。 半導体パッケージの構成例を示す図である。 半導体パッケージの別の構成例を示す図である。 回路基板の構成例を示す図である。

まず、電子部品の積層技術の一例について述べる。
図１は電子部品の積層構造の一例を示す図である。図１には、積層構造の一例の要部断面を模式的に図示している。

図１に示す積層構造２００は、パッケージ基板２１０（回路基板）、インターポーザ２２０（中継基板、回路基板）、及び積層された複数（ここでは一例として３つ）の半導体チップ２３０（半導体素子）を含む。

半導体チップ２３０は、表裏面間を導通する導体部２３１を含む。この導体部２３１には、例えば、ＴＳＶ技術が利用される。上側の半導体チップ２３０は、半田が用いられた端子２３２で、下側の半導体チップ２３０の導体部２３１に接合される。これにより、上下の半導体チップ２３０が電気的に接続される。

インターポーザ２２０は、表裏面の導体部２２１と、表裏面の導体部２２１を導通するビア等の導体部２２２を含む。インターポーザ２２０には、例えば、そのような導体部２２１及び導体部２２２をシリコン（Ｓｉ）基板に形成した、所謂Ｓｉインターポーザが用いられる。このほか、インターポーザ２２０には、導体部２２１及び導体部２２２を、有機基板に形成した、所謂有機インターポーザ、ガラス基板に形成した、所謂ガラスインターポーザが用いられてもよい。

このようなインターポーザ２２０の上に、上記のような半導体チップ２３０群が積層される。積層される又は積層された半導体チップ２３０群の、最下層の半導体チップ２３０は、端子２３２でインターポーザ２２０の表面の導体部２２１に接合される。これにより、積層される最下層の半導体チップ２３０又は積層された半導体チップ２３０群と、インターポーザ２２０とが、電気的に接続される。

パッケージ基板２１０は、ここでは図示を省略するが、少なくともインターポーザ２２０及び半導体チップ２３０群が積層される側の表面、並びに内部に、導体部を含む。インターポーザ２２０は、半田ボール等が用いられた端子２２３で、パッケージ基板２１０の表面の導体部に接合される。これにより、半導体チップ２３０群が積層される又は積層されたインターポーザ２２０と、パッケージ基板２１０とが、電気的に接続される。

この積層構造２００のように、半導体チップ２３０群を、比較的微細な端子２３２を用いて積層することで、パッケージ基板２１０上の実装密度の向上、配線長の短縮による伝送性能の向上、端子密度の向上による多端子化とそれによる高機能化等が図られる。

半導体チップの積層には、フリップチップ実装技術が用いられる。
図２は半導体チップ積層工程の一例を示す図である。図２（Ａ）及び図２（Ｂ）には、積層工程の一例の要部断面を模式的に図示している。

まず、図２（Ａ）に示すように、半導体チップや回路基板等の所定の基板２５０上に、最下層の半導体チップ２６０が積層される。
基板２５０は、積層される半導体チップ２６０の端子２６２に対応する位置に、端子２５２（電極）を備える。

半導体チップ２６０は、例えば、その本体部２６１の一面（表面）２６１ａ側に、ピラー電極２６２ａとその先端に設けられた半田２６２ｂとを含む端子２６２を備える。端子２６２は、本体部２６１内の回路素子に電気的に接続される。また、半導体チップ２６０は、本体部２６１の他面（裏面）２６１ｂ側に、後述のように積層される半導体チップ２７０の端子２７２に対応する位置に設けられた端子２６３（電極）を備える。端子２６３は、ＴＳＶ等が用いられ、本体部２６１内の回路素子、表面２６１ａ側の端子２６２等に電気的に接続される。

半導体チップ２６０の端子２６２側と、基板２５０の端子２５２側とが対向され、例えば、半導体チップ２６０側から、半田２６２ｂが溶融する温度での加熱、及び各端子２６２に所定の荷重がかかるように加圧が行われて、端子２６２と端子２５２とが接合される。図２（Ａ）には便宜上、この接合時の加熱（熱Ｈ）を、太矢印で模式的に図示している。

半導体チップ２６０の接合後は、図２（Ｂ）に示すように、その半導体チップ２６０の上に、更に別の半導体チップ２７０が積層される。
半導体チップ２７０は、例えば、その本体部２７１の一面（表面）２７１ａ側に、ピラー電極２７２ａとその先端に設けられた半田２７２ｂとを含む端子２７２を備える。端子２７２は、本体部２７１内の回路素子に電気的に接続される。半導体チップ２７０の端子２７２は、半導体チップ２６０の端子２６３に対応する位置に設けられる。

半導体チップ２７０の端子２７２側と、半導体チップ２６０の端子２６３側とが対向され、半導体チップ２７０側から、半田２７２ｂが溶融する温度での加熱、及び各端子２７２に所定の荷重がかかるように加圧が行われて、端子２７２と端子２６３とが接合される。図２（Ｂ）には便宜上、この接合時の加熱（熱Ｈ）を、太矢印で模式的に図示している。

尚、半導体チップ２７０上に更に別の半導体チップが積層される場合には、これと同様にして、当該別の半導体チップが積層される。
また、ここでは、まず基板２５０上に半導体チップ２６０を積層し、次いで半導体チップ２６０上に半導体チップ２７０を積層するようにしたが、半導体チップ２６０上に半導体チップ２７０等を積層した後、その積層体を基板２５０上に積層することもできる。

ところで、半導体チップ２６０上に半導体チップ２７０が積層される際には、例えば図２（Ｂ）のように、半導体チップ２７０側から加熱が行われ、半導体チップ２６０の裏面２６１ｂ側の端子２６３に、半導体チップ２７０の表面２７１ａ側の端子２７２が接合される。この接合時に半導体チップ２７０側から付与される熱Ｈは、下層の半導体チップ２６０にも伝熱され得る。

このように熱Ｈが半導体チップ２７０から半導体チップ２６０に伝熱され、その熱Ｈが、図２（Ｂ）に太矢印で模式的に図示したように、半導体チップ２６０の表面２６１ａ側に設けられた端子２６２に伝熱されると、その端子２６２が変質することがある。例えば、端子２６２の半田２６２ｂとピラー電極２６２ａとの間の成分拡散、或いは半田２６２ｂとその下の基板２５０の端子２５２との間の成分拡散により、半田２６２ｂの合金化が進行する。このような半田２６２ｂの合金化は、端子２６２と端子２５２との間の接合の脆弱化、それによるクラックや断線等の接合不良を招き、半導体チップ２６０と基板２５０との間の接続信頼性を低下させる恐れがある。

図２（Ａ）及び図２（Ｂ）には、半導体チップ２６０の端子２６２が基板２５０の端子２５２に接合されている状態で、その半導体チップ２６０上に半導体チップ２７０を積層する例を示した。このほか、基板２５０の端子２５２に接合されていない状態で、半導体チップ２６０の端子２６２に、積層される半導体チップ２７０側から熱Ｈが伝熱された時にも、半田２６２ｂとピラー電極２６２ａとの間の成分拡散により、半田２６２ｂの合金化は進行し得る。このように合金化が進行すると、半導体チップ２７０が積層された半導体チップ２６０を、基板２５０に積層しようとした時に、端子２６２（半田２６２ｂ）と端子２５２とが接合されない、接合されても強度が弱い、脆弱である等、接合不良が生じる恐れがある。

半田２６２ｂの合金化は、半導体チップ２７０の積層時に限らず、更にその上に別の半導体チップが積層される際に付与される熱の伝熱によっても進行し得る。積層数が増え、繰り返し熱が加えられるほど、半田２６２ｂの合金化、脆弱化が生じる可能性が高まり、上記のような接合不良が生じる可能性が高まる。

ここでは半導体チップ群の積層を例にしたが、上記のような接合不良は、半導体チップ群を積層する際に限らず、各種電子部品群を積層する際に同様に起こり得る。
以上のような点に鑑み、ここでは、以下に実施の形態として示すような手法を採用し、積層される電子部品間の接合不良を抑える。

まず、第１の実施の形態について説明する。
図３は第１の実施の形態に係る電子部品の一例を示す図である。図３には、第１の実施の形態に係る電子部品の一例の要部断面を模式的に図示している。

図３に示す電子部品１０は、基板１１と、基板１１の一面（表面）１１ａに設けられた端子１２と、基板１１の他面（裏面）１１ｂに設けられた端子１３とを含む。
電子部品１０は、半導体チップ、半導体チップを含む半導体パッケージ（半導体装置）、回路基板等である。電子部品１０は、個片化されたものでもよいし、個片化される前のものでもよい。基板１１は、半導体チップ、半導体パッケージ、回路基板等の電子部品１０の本体部である。

基板１１は、所定の熱伝導率を有する部位１１ｃを含む。部位１１ｃは、例えば、絶縁部と、絶縁部内に設けられた配線、ビア、電極等の導体部とを含む層、或いはそのような層の絶縁部である。図３（並びに後述の図４及び図５）には便宜上、このような部位１１ｃを点線枠で模式的に図示するが、その位置や形状は図示の例に限定されるものではない。

基板１１の部位１１ｃ内には、その熱伝導率よりも低い熱伝導率を有する部位１４が設けられる。比較的熱伝導率の低い部位１４は、例えば、比較的熱伝導率の高い中実の部位１１ｃ内に設けられる中空部とされる。また、部位１４には、比較的熱伝導率の低い樹脂やセラミックス等の材料、或いは、比較的熱伝導率が低く、内部に間隙（気泡や細孔等）を有する樹脂やセラミックス等の材料が用いられてもよい。

基板１１の表面１１ａ側の、比較的熱伝導率の低い部位１４に対応する位置に、端子１２が設けられる。ここでは一例として、表面１１ａから突出するピラー電極１２ａとその先端（上端）に設けられた半田１２ｂとを含む端子１２を図示している。基板１１の裏面１１ｂ側には、例えば、電極（パッドや、配線の一部（ランド））等の端子１３が設けられる。

部位１４は、それを部位１１ｃ内に設けなかった場合に比べて、端子１３側から端子１２側への伝熱が抑えられるような構成であればよい。
上記のような構成を有する電子部品１０では、端子１３側に別の電子部品が積層される際、端子１２（半田１２ｂ）の合金化、それに起因した接合不良が抑えられる。この点について、次の図４を参照して説明する。

図４は第１の実施の形態に係る電子部品積層工程の一例を示す図である。図４（Ａ）及び図４（Ｂ）には、第１の実施の形態に係る電子部品積層工程の一例の要部断面を模式的に図示している。

例えば、図４（Ａ）に示すように、電子部品１０は、別の電子部品３０と積層される。電子部品１０と電子部品３０とは、互いの端子１２（半田１２ｂ）と端子３２とが接合され、電気的に接続される。このように電子部品３０に積層された電子部品１０の、その端子１２側とは反対の端子１３側に、更に別の電子部品２０が積層される。電子部品３０及び電子部品２０には、例えば、半導体チップ、半導体パッケージ、又は回路基板（プリント基板、インターポーザ等）を用いることができる。電子部品３０及び電子部品２０は、個片化されたものでもよいし、個片化される前のものでもよい。

電子部品１０の端子１３側に別の電子部品２０が積層される際には、まず、電子部品１０の端子１３と、積層される電子部品２０の端子２３とが対向される。電子部品２０の端子２３は、例えば、ピラー電極２３ａとその先端に設けられた半田２３ｂとを含む。図４（Ａ）、更に図４（Ｂ）に示すように、電子部品１０の端子１３と、電子部品２０の端子２３とが対向され、図４（Ｂ）に示すように、電子部品２０側から加熱が行われて、端子１３と端子２３とが接合される。図４（Ｂ）には便宜上、この接合時の加熱（熱Ｈ）を、太矢印で模式的に図示している。

図４（Ｂ）に示すように、接合時に電子部品２０側から付与される熱Ｈは、端子２３及び端子１３の部分から、更に電子部品１０の基板１１内を端子１２側に向かって伝熱され得る。このような伝熱が生じる場合でも、電子部品１０では、端子１２に向かう伝熱経路上に、比較的熱伝導率の低い部位１４が設けられていることで、端子１２への伝熱が抑えられる。部位１４によって端子１２への伝熱が抑えられることで、端子１２の合金化、即ち、ピラー電極１２ａや端子３２との間の成分拡散による半田１２ｂの合金化、それによる脆弱化が抑えられ、端子１２と端子３２との間の接合不良が抑えられる。

電子部品２０の上に更に電子部品が積層される場合も同様に、当該電子部品側から付与される熱に対し、半田１２ｂの合金化、それに起因した端子１２と端子３２との間の接合不良が抑えられる。

図５は第１の実施の形態に係る電子部品積層工程の別例を示す図である。図５（Ａ）及び図５（Ｂ）には、第１の実施の形態に係る電子部品積層工程の別例の要部断面を模式的に図示している。

図５（Ａ）及び図５（Ｂ）には、電子部品１０が、上記図４（Ａ）及び図４（Ｂ）の例で述べたような電子部品３０に積層されていない場合の例を示している。このように電子部品３０に積層されていない状態の電子部品１０の端子１３に、図５（Ａ）、更に図５（Ｂ）に示すように、電子部品２０の端子２３が対向され、図５（Ｂ）に示すように、電子部品２０側から加熱が行われて、端子１３と端子２３とが接合される。図５（Ｂ）には便宜上、この接合時の加熱（熱Ｈ）を、太矢印で模式的に図示している。

図５（Ｂ）に示すように、接合時に電子部品２０側から付与される熱Ｈは、電子部品１０の基板１１内を端子１２側に向かって伝熱され得る。このような伝熱が生じる場合でも、電子部品１０では、比較的熱伝導率の低い部位１４が設けられていることで、端子１２への伝熱が抑えられ、端子１２の合金化、即ち、ピラー電極１２ａとの間の成分拡散による半田１２ｂの合金化が抑えられる。電子部品２０が積層された電子部品１０が、電子部品３０（図４）に積層される場合でも、半田１２ｂの合金化が抑えられているため、半田１２ｂを含む端子１２を用いた電子部品３０との接合時における、端子１２と端子３２との間の接合不良が抑えられる。

このように電子部品１０によれば、端子１３側に別の電子部品２０が積層される際の、端子１２の半田１２ｂの合金化、それに起因した接合不良を抑えることができる。これにより、接合不良が抑えられた、或いは接合不良が抑えられる、高性能及び高品質の電子装置を実現することが可能になる。

次に、第２の実施の形態について説明する。
ここでは、電子部品に半導体チップを用いた例を、第２の実施の形態として説明する。
図６は第２の実施の形態に係る半導体チップの一例を示す図である。図６には、第２の実施の形態に係る半導体チップの一例の要部断面を模式的に図示している。

図６に示す半導体チップ４０は、半導体基板４１、配線層４２、端子４３、配線層４４及び端子４５を含む。
半導体基板４１は、シリコン（Ｓｉ）等の半導体基板である。半導体基板４１の一方の面（表面（回路面））４１ａ側には、図示しないトランジスタ、抵抗、容量等の回路素子が設けられる。

配線層４２は、半導体基板４１の表面４１ａ側に設けられる。配線層４２は、絶縁部４２ａと、絶縁部４２ａ内に設けられた導体部４２ｂとを含む。絶縁部４２ａには、有機系、無機系の各種絶縁材料が用いられる。導体部４２ｂには、配線、ビア、パッド等の導体パターンが含まれてよい。導体部４２ｂには、Ｃｕ、Ａｌ等の各種導体材料が用いられる。

配線層４２の、絶縁部４２ａから露出する導体部４２ｂの一部（パッド）上に、端子４３が設けられる。図６には一例として、２つの端子４３を図示している。端子４３は、ピラー電極４３ａと、ピラー電極４３ａの先端（上端）に設けられた半田４３ｂとを含む。

配線層４４は、半導体基板４１の他方の面（裏面）４１ｂ側に設けられる。配線層４４は、絶縁部４４ａと、絶縁部４４ａ内に設けられた導体部４４ｂとを含む。絶縁部４４ａには、有機系、無機系の各種絶縁材料が用いられる。導体部４４ｂには、配線、ビア、パッド等の導体パターンが含まれてよい。導体部４４ｂには、Ｃｕ、Ａｌ等の各種導体材料が用いられる。

例えば、配線層４４の、絶縁部４４ａから露出する導体部４４ｂの一部（パッド）が、端子４５として用いられる。図６には一例として、２つの端子４５を図示している。
尚、図７は第２の実施の形態に係る半導体チップの別例を示す図である。図７（Ａ）及び図７（Ｂ）には、第２の実施の形態に係る半導体チップの別例の要部断面を模式的に図示している。

配線層４４側の端子４５としては、図６のような形態のほか、図７（Ａ）又は図７（Ｂ）のような、配線層４４の導体部４４ｂの一部上に設けたピラー電極４５ａ、又は、ピラー電極４５ａとその先端に設けた半田４５ｂとを含む、突起状の端子を用いてもよい。

半導体基板４１内には、その表面４１ａと裏面４１ｂとの間を貫通するＴＳＶ４６が設けられる。半導体基板４１の表面４１ａ側に設けられる配線層４２の導体部４２ｂには、表面４１ａ側のトランジスタ等の回路素子に電気的に接続されるもの、ＴＳＶ４６に電気的に接続されるものが含まれる。半導体基板４１の裏面４１ｂ側に設けられる配線層４４の導体部４４ｂには、ＴＳＶ４６に電気的に接続されるものが含まれる。尚、図６並びに図７（Ａ）及び図７（Ｂ）には便宜上、導体部４２ｂを模式的に図示するが、前述の通り、導体部４２ｂには、配線、ビア等の導体パターンが含まれてよい。

半導体チップ４０の、半導体基板４１の表面４１ａ側に設けられる配線層４２の絶縁部４２ａ内には、中空部４２ｃが設けられる。中空部４２ｃは、空洞とされることで、その周囲の部位よりも熱伝導率が低くなる。即ち、中空部４２ｃは、絶縁部４２ａよりも、或いは配線層４２（４２ａ，４２ｂ）よりも、或いは配線層４２（４２ａ，４２ｂ）と半導体基板４１よりも、或いはまた配線層４２（４２ａ，４２ｂ）と半導体基板４１と配線層４４よりも、熱伝導率が低くなる。このような中空部４２ｃに対応する位置、図６並びに図７（Ａ）及び図７（Ｂ）の例では中空部４２ｃの上方に、端子４３が設けられる。

続いて、上記のような構成を有する半導体チップ４０の形成方法の一例について説明する。
図８〜図１３は第２の実施の形態に係る半導体チップの形成方法の一例を示す図である。図８〜図１３には、第２の実施の形態に係る半導体チップの形成工程の要部断面を模式的に図示している。

まず、図８（Ａ）に示すように、トランジスタ等の回路素子が形成された半導体基板４１の表面４１ａに、絶縁層４２ａａ（上記絶縁部４２ａの一部）が形成される。絶縁層４２ａａ内には、例えば、上記導体部４２ｂの一部（配線、ビア等の導体パターン）が形成される。図８（Ａ）には、絶縁層４２ａａ内に、上記導体部４２ｂの一部を形成した例を図示している。

次いで、図８（Ｂ）に示すように、絶縁層４２ａａ上の所定の領域に、犠牲層４７が形成される。犠牲層４７には、絶縁層４２ａａ、及びその上に形成される後述の絶縁層４２ａｂに対して、選択的に除去可能な材料が用いられる。例えば、絶縁層４２ａａ及び絶縁層４２ａｂに、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、炭化シリコン（ＳｉＣ）等の無機系の絶縁材料が用いられ、犠牲層４７に、樹脂等の有機系の絶縁材料が用いられる。或いは、絶縁層４２ａａ及び絶縁層４２ａｂに、樹脂等の有機系の絶縁材料が用いられ、犠牲層４７に、ＳｉＯ、ＳｉＮ、ＳｉＣ等の無機系の絶縁材料が用いられる。

次いで、図８（Ｃ）に示すように、絶縁層４２ａａ上及び犠牲層４７上に、所定の絶縁材料が用いられて絶縁層４２ａｂ（上記絶縁部４２ａの一部）が形成される。絶縁層４２ａｂには、犠牲層４７に通じる開口部４２ａｃが形成される。開口部４２ａｃは、例えば、図９に示すように、平面視で、犠牲層４７の複数個所に通じる位置に、形成される。絶縁層４２ａｂ内には、例えば、上記導体部４２ｂの一部（配線、ビア等の導体パターン）が形成される。図８（Ｃ）には、絶縁層４２ａｂ内に、上記導体部４２ｂの一部を形成した例を図示している。

次いで、図１０（Ａ）に示すように、絶縁層４２ａｂの開口部４２ａｃを通じて、犠牲層４７が除去される。犠牲層４７は、例えば、ドライエッチングによって除去される。犠牲層４７は、ウェットエッチングで除去されてもよい。例えば、絶縁層４２ａａ及び絶縁層４２ａｂに用いられる無機系又は有機系の絶縁材料に対し、犠牲層４７に用いられる有機系又は無機系の絶縁材料が選択的にエッチングされる条件でエッチング（ドライ又はウェットエッチング）が行われ、犠牲層４７が除去される。或いは、犠牲層４７に、所定の溶剤で溶解可能な材料が用いられる場合、例えばメチルエチルケトンで溶解可能なポリメタクリル酸メチルが用いられるような場合等には、そのような所定の溶剤を用いたウェットエッチングが行われ、犠牲層４７が除去される。

絶縁層４２ａｂの開口部４２ａｃを通じて犠牲層４７が除去されることで、絶縁層４２ａｂ内に、開口部４２ａｃに連通する中空部４２ｃが形成される。
次いで、図１０（Ｂ）に示すように、絶縁層４２ａｂ上に、その開口部４２ａｃとそれに連通する中空部４２ｃとが覆われるように、所定の絶縁材料が用いられてキャップ膜４２ａｄ（上記絶縁部４２ａの一部）が形成される。

次いで、図１０（Ｃ）に示すように、キャップ膜４２ａｄ内及びキャップ膜４２ａｄ上に、上記導体部４２ｂの一部（配線、ビア等の導体パターン）が形成される。キャップ膜４２ａｄ上には更に、所定の絶縁材料が用いられてパッシベーション膜４２ａｅ（上記絶縁部４２ａの一部）が形成され、導体部４２ｂの一部に通じる開口部４２ａｆが形成される。キャップ膜４２ａｄ上の導体部４２ｂの一部とそれに通じる開口部４２ａｆは、中空部４２ｃの上方に形成される。開口部４２ａｆから露出する導体部４２ｂの一部は、後述のようにして端子４３が設けられるパッド（電極）として用いられる。

これにより、半導体基板４１の表面４１ａ側に、配線層４２が形成される。
次いで、図１１（Ａ）に示すように、シード層４３ａａが形成される。例えば、シード層４３ａａとして、チタン（Ｔｉ）及びＣｕが、それぞれ所定の膜厚で、形成される。更に、図１１（Ａ）に示すように、中空部４２ｃの少なくとも一部の上方に開口部４８ａを有するレジスト４８が形成される。レジスト４８の開口部４８ａの径は、形成する端子４３の径、及び中空部４２ｃの平面サイズ（端子４３の径と中空部４２ｃの平面サイズとの関係）に基づいて設定される。

次いで、図１１（Ｂ）に示すように、レジスト４８をマスクにし、シード層４３ａａを給電層に用いた電解めっきにより、開口部４８ａ内に、ピラー電極４３ａ及び半田４３ｂが、それぞれ所定の膜厚で、形成される。ピラー電極４３ａは、例えば、Ｃｕの電解めっきによって形成される。半田４３ｂは、例えば、スズ（Ｓｎ）−銀（Ａｇ）半田の電解めっきによって形成される。

次いで、図１２（Ａ）に示すように、レジスト４８が除去され、レジスト４８の除去後に露出するシード層４３ａａが除去される。
次いで、図１２（Ｂ）に示すように、ウェットバックによって半田４３ｂが加熱、溶融され、ピラー電極４３ａ上に丸みを帯びた形状の半田４３ｂを備える端子４３が形成される。

例えば、このような端子４３の形成後、端子４３の形成面側が保護膜等で保護され、半導体基板４１が裏面４１ｂ側からバックグラインドされて所定の厚さまで薄化される。そして、深掘りエッチング技術及びめっき技術等が用いられ、図１３（Ａ）に示すように、半導体基板４１を貫通し、配線層４２の導体部４２ｂの一部に接続されるＴＳＶ４６が形成される。

ＴＳＶ４６が形成された半導体基板４１の裏面４１ｂ上に、図１３（Ｂ）に示すように、絶縁部４４ａ及び導体部４４ｂを含む配線層４４が形成される。例えば、ＴＳＶ４６が形成された半導体基板４１の裏面４１ｂ上に、ＴＳＶ４６に接続される導体部４４ｂが形成され、絶縁部４４ａが形成され、更にその絶縁部４４ａに導体部４４ｂの一部に通じる開口部が形成されて、配線層４４が形成される。

例えば、このようにして形成される配線層４４の、絶縁部４４ａから露出する導体部４４ｂの一部が、端子４５として用いられる。また、配線層４４に、図７（Ａ）又は図７（Ｂ）に示すような突起状の端子４５を形成する場合には、上記図１１（Ａ）及び図１１（Ｂ）並びに図１２（Ａ）及び図１２（Ｂ）の例に従い、ピラー電極、又はピラー電極と半田とを形成すればよい。

以上のような工程により、半導体チップ４０が形成される。
尚、上記図８〜図１３に示す半導体チップ４０の形成方法は一例であって、半導体チップ４０の形成方法は、ここに例示したものには限定されない。

例えば、上記の例では、半導体基板４１の表面４１ａ側に配線層４２及び端子４３を形成した後、半導体基板４１の裏面４１ｂ側に配線層４４を形成する前に、裏面４１ｂ側からＴＳＶ４６を形成する場合を示した。このほか、次のような方法を用いることもできる。即ち、まず、配線層４２の形成前や形成途中に、深掘りエッチング技術及びめっき技術等を用いて、半導体基板４１の表面４１ａ側からその内部に達するＴＳＶ用電極を形成する。そして、表面４１ａ側の配線層４２及び端子４３の形成後に、半導体基板４１をバックグラインドして裏面４１ｂ側にＴＳＶ用電極を露出させ、これをＴＳＶ４６とする。このようにしてＴＳＶ４６が形成された半導体基板４１の裏面４１ｂ側に配線層４４及び端子４５を形成する。このような方法を用いて半導体チップ４０を形成してもよい。

続いて、上記のような半導体チップ４０の積層工程について説明する。
図１４及び図１５は第２の実施の形態に係る半導体チップ積層工程の一例を示す図である。図１４（Ａ）及び図１４（Ｂ）並びに図１５（Ａ）及び図１５（Ｂ）には、第２の実施の形態に係る半導体チップ積層工程の一例の要部断面を模式的に図示している。

例えば、図１４（Ａ）及び図１４（Ｂ）に示すように、半導体チップ４０は、電子部品６０の上に積層される。電子部品６０には、例えば、半導体チップ、半導体パッケージ、又は回路基板（プリント基板、インターポーザ等）を用いることができる。ここでは、電子部品６０の、半導体チップ４０が積層される面側に、端子６３としてピラー電極が設けられている場合を例示している。半導体チップ４０の端子４３と、電子部品６０の端子６３とは、互いに対応する位置に設けられる。

電子部品６０上への半導体チップ４０の積層では、まず、図１４（Ａ）に示すように、電子部品６０の端子６３と、半導体チップ４０の端子４３とが対向される。そして、図１４（Ｂ）に示すように、半導体チップ４０の端子４３に含まれる半田４３ｂが溶融する温度で加熱が行われ、端子６３と端子４３とが接合される。この接合時の加熱は、必ずしも半導体チップ４０側から行われることを要しない。

図１４（Ｂ）に示すような電子部品６０と半導体チップ４０との積層体上に更に、図１５（Ａ）及び図１５（Ｂ）に示すようにして、半導体チップ５０が積層される。ここでは、半導体チップ４０の、半導体チップ５０が積層される面側に、端子４５としてピラー電極が設けられている場合を例示している。半導体チップ５０には、半導体チップ４０の端子４５に対応する位置に、ピラー電極５５ａとその先端に設けられた半田５５ｂとを含む端子５５が設けられる。

半導体チップ４０上への半導体チップ５０の積層では、まず、図１５（Ａ）に示すように、半導体チップ５０の端子５５と、半導体チップ４０の端子４５とが対向される。そして、図１５（Ｂ）に示すように、半導体チップ５０の端子５５に含まれる半田５５ｂが溶融する温度で加熱が行われ、端子５５と端子４５とが接合される。この接合時の加熱は、既に形成されている電子部品６０と半導体チップ４０との接合部（半田４３ｂ）への伝熱を抑えるために、半導体チップ５０側から行われる。反対の電子部品６０側から、或いは、電子部品６０と半導体チップ４０と半導体チップ５０とに全体的に加熱を行うと、接合不良を招き得る半田４３ｂの合金化が進行する可能性があるためである。

図１５（Ｂ）には便宜上、積層する半導体チップ５０側から行う加熱（熱Ｈ）を、太矢印で模式的に図示している。図１５（Ｂ）に示すように、接合時に半導体チップ５０側から付与される熱Ｈは、半田５５ｂに伝熱され、これを溶融させる。これにより、半導体チップ５０の端子５５と、半導体チップ４０の端子４５とが接合される。

接合時に半導体チップ５０側から付与される熱Ｈは、端子５５及び端子４５の部分から、更に半導体チップ４０の内部を端子４３側に向かって伝熱され得る。このような伝熱が生じる場合でも、半導体チップ４０では、端子４３に向かう伝熱経路上に、比較的熱伝導率の低い中空部４２ｃが設けられていることで、端子４３への伝熱が抑えられる。中空部４２ｃによって端子４３への伝熱が抑えられることで、端子４３の合金化、即ち、ピラー電極４３ａや端子６３との間の成分拡散による半田４３ｂの合金化が抑えられ、端子４３と端子６３との間の接合不良が抑えられる。

これにより、電子部品６０、半導体チップ４０及び半導体チップ５０の３次元積層構造を有する電子装置１が実現される。
尚、図１６は第２の実施の形態に係る電子装置の別例を示す図である。図１６には、第２の実施の形態に係る電子装置の別例の要部断面を模式的に図示している。

接合された電子部品６０と半導体チップ４０との間、及び、接合された半導体チップ４０と半導体チップ５０との間には、例えば、図１６に示すように、アンダーフィル樹脂等の樹脂層７０が設けられてもよい。樹脂層７０が設けられることで、接合された電子部品６０と半導体チップ４０との間、及び、接合された半導体チップ４０と半導体チップ５０との間の、接合強度の向上が図られる。

また、図１５（Ｂ）又は図１６に示すような電子装置１の、半導体チップ４０上に積層された半導体チップ５０の上には、更に別の半導体チップ（図示せず）が積層されてもよい。この場合、半導体チップ５０には、例えば、半導体チップ４０と同様に中空部を設け、その中空部に対応する位置に端子５５を設けることができる。このように半導体チップ５０に中空部を設ける場合には、図１５（Ａ）及び図１５（Ｂ）に示したような接合時に、半導体チップ５０側から加熱を行う際、中空部を設けない場合よりは高温で加熱を行う。これにより、半導体チップ５０側から付与する熱Ｈを、端子５５に伝熱し、その半田５５ｂを溶融させる。

半導体チップ４０上に積層された半導体チップ５０の上に、更に別の半導体チップを積層する場合、半導体チップ５０に中空部を設けておくと、既に形成されている半導体チップ５０と半導体チップ４０との接合部（半田５５ｂ）への伝熱が抑えられる。また、既に形成されている半導体チップ４０と電子部品６０との接合部（半田４３ｂ）への伝熱は、上記のように半導体チップ４０に設けた中空部４２ｃによって抑えられる。

以降、上層に積層される半導体チップについても中空部を有する構成を採用すれば、既に形成されている下層の接合部への伝熱が抑えられるという同様の効果を得ることができる。

これにより、積層される半導体チップ間、半導体チップと電子部品間の接合不良が抑えられる、高性能及び高品質の電子装置が実現される。
尚、積層される半導体チップや電子部品（上記の半導体チップ４０，５０や電子部品６０等）はそれぞれ、個片化後のものでもよいし、個片化前のものでもよい。即ち、積層される半導体チップや電子部品は、Chip On Chip（ＣＯＣ）の形態でもよいし、Wafer On Wafer（ＷＯＷ）の形態でもよいし、Chip On Wafer（ＣＯＷ）の形態でもよい。

続いて、上記のような中空部４２ｃを設けた半導体チップ４０に関し、シミュレーションによる解析を行った結果について説明する。
第２の実施の形態に係るシミュレーションに用いた解析モデルを図１７に示す。

シミュレーションには、図１７（Ａ）に示すような、２つの半導体チップ８１及び半導体チップ８２の、互いのピラー電極８１ａ及びピラー電極８２ａが、半田８３で接合された、所謂Face to Face構造の１端子モデルを用いた。このような１端子モデルの、半田８３の接合部を含むＸ部について、図１７（Ｂ）に示すような、中空部を設けないリファレンスの解析モデル８０Ａと、図１７（Ｃ）に示すような、一方の半導体チップ８１に中空部８１ｂを設けた解析モデル８０Ｂを準備した。

ここで、図１７（Ｂ）の解析モデル８０Ａは、半導体基板上に設けられる絶縁部８１ｃ上の絶縁部８１ｄ内に導体部８１ｅが設けられ、絶縁部８１ｄから露出する導体部８１ｅの一部（パッド）上にピラー電極８１ａが設けられた半導体チップ８１を有する。更に、解析モデル８０Ａは、半導体基板上に設けられる絶縁部８２ｃ上の絶縁部８２ｄ内に導体部８２ｅが設けられ、絶縁部８２ｄから露出する導体部８２ｅの一部（パッド）上にピラー電極８２ａが設けられた半導体チップ８２を有する。解析モデル８０Ａは、このような半導体チップ８１及び半導体チップ８２の、互いのピラー電極８１ａ及びピラー電極８２ａが半田８３で接合された構造を有する。

また、図１７（Ｃ）の解析モデル８０Ｂは、半導体基板上に設けられる絶縁部８１ｃ上の絶縁部８１ｄ内に中空部８１ｂ及び導体部８１ｅが設けられ、絶縁部８１ｄから露出する導体部８１ｅの一部（パッド）上にピラー電極８１ａが設けられた半導体チップ８１を有する。ピラー電極８１ａは、中空部８１ｂに対応する位置に設けられる。更に、解析モデル８０Ｂは、半導体基板上に設けられる絶縁部８２ｃ上の絶縁部８２ｄ内に導体部８２ｅが設けられ、絶縁部８２ｄから露出する導体部８２ｅの一部（パッド）上にピラー電極８２ａが設けられた半導体チップ８２を有する。解析モデル８０Ｂは、このような半導体チップ８１及び半導体チップ８２の、互いのピラー電極８１ａ及びピラー電極８２ａが半田８３で接合された構造を有する。

このような解析モデル８０Ａ及び解析モデル８０Ｂを用いるシミュレーションの条件として、ここでは、実機のボンディングヘッド側に半導体チップ８１を設け、実機のステージ側に半導体チップ８２を設けるものとした。そして、ボンディングヘッドに近い半導体チップ８１側の温度を３４０℃、ステージに近い半導体チップ８２側の温度を１４０℃に設定した。尚、ボンディングヘッド側の半導体チップ８１に用いられる半導体基板の厚さは５５０μｍとした。

シミュレーションの結果、中空部８１ｂを設けない解析モデル８０Ａでは、半田８３の温度Ｔ_Aが２４０℃であったのに対し、中空部８１ｂを設けた解析モデル８０Ｂでは、半田８３の温度Ｔ_Bが１５８．７℃であった。中空部８１ｂを設けた解析モデル８０Ｂでは、中空部８１ｂを設けない解析モデル８０Ａに比べて、半導体チップ８１の上方側（それに用いられている半導体基板側）から付与される熱に対し、約８０℃の温度低下が確認された。

このことから、上記半導体チップ４０のように、中空部４２ｃを設けることで、積層される半導体チップ５０側から付与される熱Ｈに対し、電子部品６０との接合部の半田４３ｂの温度上昇を抑え、半田４３ｂの合金化を効果的に抑えることが可能と言える。

次に、第３の実施の形態について説明する。
図１８は第３の実施の形態に係る半導体チップの一例を示す図である。図１８（Ａ）〜図１８（Ｃ）にはそれぞれ、第３の実施の形態に係る半導体チップの一例の要部平面レイアウトを模式的に図示している。

図１８（Ａ）に示す半導体チップ４０ａ、図１８（Ｂ）に示す半導体チップ４０ｂ、及び図１８（Ｃ）に示す半導体チップ４０ｃは、いずれも上記第２の実施の形態に係る半導体チップ４０と同様の構成を有するが、互いに中空部４２ｃ（点線）の平面サイズが異なる。ここでは、中空部４２ｃの平面サイズ（辺の長さ）が、その上方に設けられる端子４３の径に対して、小さい半導体チップ４０ａ、同じか又は実質的に同じである半導体チップ４０ｂ、及び大きい半導体チップ４０ｃを例示している。

これらの半導体チップ４０ａ、半導体チップ４０ｂ及び半導体チップ４０ｃのように、中空部４２ｃは、任意の平面サイズとすることができる。例えば、上記のように端子４３とは反対の面側から付与される熱Ｈの温度に基づき、中空部４２ｃの平面サイズを調節する。一定深さの中空部４２ｃでは、その平面サイズが大きくなるほど、中空部４２ｃの体積が大きくなるため、端子４３への伝熱を抑制する効果が高められる。

ここでは中空部４２ｃの平面形状を矩形状としたが、中空部４２ｃの平面形状は、矩形状に限らず、円形状、楕円形状、三角形状等、各種形状とすることが可能である。
中空部４２ｃの平面サイズ及び形状は、例えば、上記第２の実施の形態で述べた図８（Ｂ）の工程で絶縁層４２ａａ上に形成する犠牲層４７の平面サイズ及び形状によって、調節することができる。その他の工程は、上記第２の実施の形態で述べたのと同様に行うことができる。

次に、第４の実施の形態について説明する。
図１９は第４の実施の形態に係る半導体チップの一例を示す図である。図１９（Ａ）〜図１９（Ｃ）にはそれぞれ、第４の実施の形態に係る半導体チップの一例の要部断面を模式的に図示している。

図１９（Ａ）に示す半導体チップ４０ｄ、図１９（Ｂ）に示す半導体チップ４０ｅ、及び図１９（Ｃ）に示す半導体チップ４０ｆは、いずれも上記第２の実施の形態に係る半導体チップ４０と同様の構成を有するが、互いに中空部４２ｃの深さが異なる。ここでは、中空部４２ｃの深さが、浅い半導体チップ４０ｄ、中程度の半導体チップ４０ｅ、及び深い半導体チップ４０ｆを例示している。

これらの半導体チップ４０ｄ、半導体チップ４０ｅ及び半導体チップ４０ｆのように、中空部４２ｃは、任意の深さとすることができる。例えば、上記のように端子４３とは反対の面側から付与される熱Ｈの温度に基づき、中空部４２ｃの深さを調節する。一定平面サイズ及び形状の中空部４２ｃでは、その深さが深くなるほど、中空部４２ｃの体積が大きくなるため、端子４３への伝熱を抑制する効果が高められる。

中空部４２ｃの深さは、例えば、上記第２の実施の形態で述べた図８（Ｂ）の工程で絶縁層４２ａａ上に形成する犠牲層４７の厚さ、及び図８（Ｃ）の工程でそれらの上に形成する絶縁層４２ａｂの厚さによって、調節することができる。その他の工程は、上記第２の実施の形態で述べたのと同様に行うことができる。

次に、第５の実施の形態について説明する。
図２０及び図２１はそれぞれ第５の実施の形態に係る電子装置の一例を示す図である。図２０及び図２１にはそれぞれ、第５の実施の形態に係る電子装置の一例の要部断面を模式的に図示している。

図２０に示す電子装置１ａは、電子部品６０上に、半導体チップ４０及び半導体チップ５０、更に半導体チップ９０及び半導体チップ１００が積層された、３次元積層構造を有する。

上記第２の実施の形態で述べたように、半導体チップ４０は、中空部４２ｃを含み、中空部４２ｃに対応して端子４３が設けられる。半導体チップ５０及び半導体チップ９０も同様に、配線層４２の絶縁部４２ａ内にそれぞれ、中空部５２ｃ及び中空部９２ｃを含む。中空部５２ｃ及び中空部９２ｃはいずれも、その周囲の部位よりも熱伝導率が低くなる。即ち、中空部５２ｃ及び中空部９２ｃは、絶縁部４２ａよりも、或いは配線層４２（４２ａ，４２ｂ）よりも、或いは配線層４２（４２ａ，４２ｂ）と半導体基板４１よりも、或いはまた配線層４２（４２ａ，４２ｂ）と半導体基板４１と配線層４４よりも、熱伝導率が低くなる。

半導体チップ５０では、中空部５２ｃに対応して端子５５（ピラー電極５５ａ及び半田５５ｂ）が設けられ、半導体チップ９０が積層される面側には、端子５６が設けられる。半導体チップ９０では、中空部９２ｃに対応して端子９６（ピラー電極９６ａ及び半田９６ｂ）が設けられ、半導体チップ１００が積層される面側には、端子９７が設けられる。半導体チップ５０及び半導体チップ９０のその他の構成は、ここでは便宜上、半導体チップ４０と同様としている。また、半導体チップ１００には、端子１０７（ピラー電極１０７ａ及び半田１０７ｂ）が設けられる。

電子装置１ａを形成する際は、まず、電子部品６０の端子６３に半導体チップ４０の端子４３（半田４３ｂ）が接合され、次いで、半導体チップ４０の端子４５に半導体チップ５０の端子５５（半田５５ｂ）が接合される。その後、半導体チップ５０の端子５６に半導体チップ９０の端子９６（半田９６ｂ）が接合され、次いで、半導体チップ９０の端子９７に半導体チップ１００の端子１０７（半田１０７ｂ）が接合される。

電子装置１ａでは、半導体チップ４０の中空部４２ｃ、半導体チップ５０の中空部５２ｃ、及び半導体チップ９０の中空部９２ｃの平面サイズ（或いは体積）が、下層（電子部品６０側）に行くほど大きくなっている。これにより、電子部品６０上に半導体チップ４０、半導体チップ５０、半導体チップ９０、そして半導体チップ１００と順に積層されるたびに付与される熱Ｈの、各端子接合部に伝わる熱Ｈの均一化又は平均化を図ることが可能になる。

即ち、中空部４２ｃ、中空部５２ｃ及び中空部９２ｃを設けていない場合には、下層の半導体チップの端子接合部ほど、積層されるたびに付与される熱Ｈが繰り返し伝わることになる。この例では、最上層の半導体チップ１００が積層されるまでに、最初に積層された半導体チップ４０の端子４３には３回、次に積層された半導体チップ５０の端子５５には２回、次に積層された半導体チップ９０の端子９６には１回、積層（接合）時の熱Ｈが伝わる。このように、下層の半導体チップの端子接合部ほど、積層時の熱が繰り返し伝わる。そのため、端子対応部位に中空部を設けていない場合には、下層の半導体チップの端子接合部ほど、合金化が進行し易く、接合強度の低下による接合不良を招く可能性が高まる。

これに対し、中空部４２ｃ、中空部５２ｃ及び中空部９２ｃを設けている場合には、半導体チップ４０、半導体チップ５０、半導体チップ９０、半導体チップ１００と順に積層されるたびに付与される熱Ｈが、下層の各端子接合部に伝わるのを抑えることができる。更に、中空部４２ｃ、中空部５２ｃ及び中空部９２ｃの平面サイズを下層ほど大きくする、換言すれば、熱Ｈが繰り返し伝わる回数が多い半導体チップの中空部ほどその体積を大きくすることで、各端子接合部に伝わる熱Ｈの均一化又は平均化を図ることができる。これにより、下層の半導体チップの端子接合部ほど合金化が進行し易くなるような状況が回避され、接合不良が効果的に抑えられるようになる。

また、図２１に示す電子装置１ｂは、半導体チップ４０の中空部４２ｃ、半導体チップ５０の中空部５２ｃ、及び半導体チップ９０の中空部９２ｃの深さ（或いは体積）が、下層（電子部品６０側）に行くほど深くなっている例である。

このような電子装置１ｂでも、上記電子装置１ａと同様に、半導体チップ４０、半導体チップ５０、半導体チップ９０、半導体チップ１００と順に積層されるたびに付与される熱Ｈが、下層の各端子接合部に伝わるのを抑えることができる。更に、中空部４２ｃ、中空部５２ｃ及び中空部９２ｃの深さを下層ほど大きくする、換言すれば、熱Ｈが繰り返し伝わる回数が多い半導体チップの中空部ほどその体積を大きくすることで、各端子接合部に伝わる熱Ｈの均一化又は平均化を図ることができる。これにより、下層の半導体チップの端子接合部ほど合金化が進行し易くなるような状況が回避され、接合不良が効果的に抑えられるようになる。

ここでは、中空部４２ｃ、中空部５２ｃ及び中空部９２ｃの体積を、深さ一定で平面サイズにより調節した電子装置１ａ（図２０）と、平面サイズ一定で深さにより調節した電子装置１ｂ（図２１）とを例示した。このほか、中空部４２ｃ、中空部５２ｃ及び中空部９２ｃの体積は、それらの平面サイズ及び深さの両方によって調節してもよい。

また、ここでは、電子部品６０を含めた５層の３次元積層構造を例示したが、層数はこれに限定されるものではない。
次に、第６の実施の形態について説明する。

図２２は第６の実施の形態に係る半導体チップの一例を示す図である。図２２には、第６の実施の形態に係る半導体チップの一例の要部断面を模式的に図示している。
図２２に示す半導体チップ４０ｈは、配線層４２の絶縁部４２ａ内に設けられる、比較的熱伝導率の低くなる部位として、気泡４２ｈａを含んだ気泡含有部４２ｈが設けられている点で、上記第２の実施の形態に係る半導体チップ４０と相違する。

気泡含有部４２ｈには、例えば、気泡４２ｈａを含んだ樹脂層を用いることができる。気泡含有部４２ｈは、その周囲の部位よりも熱伝導率が低くなる。即ち、気泡含有部４２ｈは、絶縁部４２ａよりも、或いは配線層４２（４２ａ，４２ｂ）よりも、或いは配線層４２（４２ａ，４２ｂ）と半導体基板４１よりも、或いはまた配線層４２（４２ａ，４２ｂ）と半導体基板４１と配線層４４よりも、熱伝導率が低くなる。このような気泡含有部４２ｈに対応する位置に、端子４３が設けられる。半導体チップ４０ｈでは、端子４５側に他の電子部品が積層される際に当該電子部品側から付与される熱の、端子４３への伝熱が、気泡含有部４２ｈで抑えられる。

上記中空部４２ｃに替えて、このような気泡含有部４２ｈを設けてもよい。
気泡含有部４２ｈを設ける場合は、上記第２の実施の形態で述べた図８（Ｂ）の工程で、犠牲層４７に替えて、気泡含有部４２ｈを形成する。例えば、気泡含有部４２ｈとして、フェノール系の発泡型樹脂層を形成する。その後、図８（Ｃ）の工程の例に従って絶縁層４２ａｂを形成し、そこに開口部４２ａｃを形成することなく、図１０（Ｂ）以降の工程を実施する。これにより、気泡含有部４２ｈを備える半導体チップ４０ｈを得ることができる。

ここでは、気泡含有部４２ｈを例にしたが、周囲に比べて熱伝導率が低い部位であって、それが存在することで、存在しなかった場合に比べ、端子４３側への伝熱が抑えられる部位であれば、必ずしも気泡４２ｈａを含有することを要しない。比較的熱伝導率の低い樹脂層であってもよい。また、樹脂層に限らず、比較的熱伝導率の低いセラミックス、細孔を含むセラミックス等を用いることもできる。

周囲に比べて低熱伝導率となる部位として、気泡４２ｈａや細孔等の間隙（中空部）を含む部位や、比較的低熱伝導率材料を用いた中実の部位を設ける場合も、そのような部位の体積を、上記第３〜第５の実施の形態と同様に、平面サイズや深さで調節することが可能である。

次に、第７の実施の形態について説明する。
図２３は第７の実施の形態に係る半導体チップの一例を示す図である。図２３には、第７の実施の形態に係る半導体チップの一例の要部断面を模式的に図示している。

図２３に示す半導体チップ４０ｉは、配線層４２の導体部４２ｂの一部（パッド）４３ｃ上に、端子４３として、半田４３ｄが設けられている点で、上記第２の実施の形態に係る半導体チップ４０と相違する。半田４３ｄは、例えば、加熱、溶融され、丸みを帯びた形状を有する。

半導体チップ４０ｉは、例えば、上記第２の実施の形態で述べた図１１（Ｂ）の工程で、シード層４３ａａを給電層に用いた電解めっきにより、レジスト４８の開口部４８ａ内に、半田４３ｄとなるＳｎ−Ａｇ半田等を形成し、加熱、溶融することで、得られる。或いは、半導体チップ４０ｉは、図１０（Ｃ）の工程後、パッシベーション膜４２ａｅの開口部４２ａｆから露出する、パッド４３ｃとなる導体部４２ｂの一部上に、半田４３ｄとなる半田ボールの搭載や半田ペーストの塗布を行い、加熱、溶融することで、得られる。

このように端子４３には、ピラー電極４３ａを含まない構成を採用してもよい。
図２４は第７の実施の形態に係る半導体チップ積層工程の一例を示す図である。図２４には、第７の実施の形態に係る半導体チップ積層工程の一例の要部断面を模式的に図示している。

図２４（Ａ）に示すように、半導体チップ４０ｉは、その端子４３である半田４３ｄが、電子部品６０の端子６３、この例ではパッド６３ｃと対向され、半田４３ｄが溶融されてパッド６３ｃに接合され、電子部品６０上に積層される。電子部品６０上に積層された半導体チップ４０ｉ上には更に、図２４（Ａ）に示すように、半導体チップ５０が、その端子５５、この例ではパッド５５ｃ上の半田５５ｄと、半導体チップ４０の端子４５、この例ではパッド４５ｃとが対向されるように配置される。そして、図２４（Ｂ）に示すように、半田５５ｄが溶融されてパッド４５ｃに接合されて、半導体チップ４０ｉ上に半導体チップ５０が積層される。電子部品６０と半導体チップ４０ｉとの間、及び、半導体チップ４０ｉと半導体チップ５０との間にはそれぞれ、アンダーフィル樹脂等の樹脂層が設けられてもよい。

半導体チップ４０ｉに中空部４２ｃが設けられていることで、半導体チップ５０の積層時に半導体チップ５０側から付与される熱Ｈの、半導体チップ４０ｉと電子部品６０とを接合する半田４３ｄへの伝熱が抑えられる。これにより、パッド４３ｃやパッド６３ｃと半田４３ｄとの間の成分拡散による半田４３ｄの合金化が抑えられ、半導体チップ４０ｉと電子部品６０との接合部における接合不良が抑えられる。

このように端子４３として、半田４３ｄが用いられる場合にも、中空部４２ｃによる伝熱の抑制効果によって、接合不良を抑えることができる。
尚、上記第１の実施の形態で述べた電子部品１０，２０，３０、並びに、第３〜第６の実施の形態で述べた電子部品６０及び半導体チップ４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅ，４０ｆ，４０ｈ，５０，９０，１００に、第７の実施の形態で述べた端子構造を採用してもよい。

以上、第１〜第７の実施の形態で述べた半導体チップには、例えば、次の図２５に示すような構成を有するものを用いることができる。
図２５は半導体チップの構成例を示す図である。図２５には、半導体チップの一例の要部断面を模式的に図示している。

図２５に示す半導体チップ３００は、トランジスタ等の電子素子が設けられた半導体基板３１０と、半導体基板３１０の表面３１０ａに設けられた配線層３２０とを有する。
半導体基板３１０には、Ｓｉ、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）等の基板のほか、ガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）等の基板が用いられる。このような半導体基板３１０に、トランジスタ、容量、抵抗等の電子素子が設けられる。図２５には一例として、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ３３０を図示している。

ＭＯＳトランジスタ３３０は、半導体基板３１０に設けられた素子分離領域３１１により画定された素子領域に設けられる。ＭＯＳトランジスタ３３０は、半導体基板３１０上にゲート絶縁膜３３１を介して形成されたゲート電極３３２と、ゲート電極３３２の両側の半導体基板３１０内に形成されたソース領域３３３及びドレイン領域３３４とを有する。ゲート電極３３２の側壁には、絶縁膜のスペーサ３３５（サイドウォール）が設けられる。

このようなＭＯＳトランジスタ３３０等が設けられた半導体基板３１０上に、配線層３２０が設けられる。配線層３２０は、半導体基板３１０に設けられたＭＯＳトランジスタ３３０等に電気的に接続された導体部３２１（配線、ビア等）と、導体部３２１を覆う絶縁部３２２とを有する。導体部３２１には、Ｃｕ等の各種導体材料が用いられる。絶縁部３２２には、ＳｉＯ等の無機絶縁材料や、樹脂等の有機絶縁材料が用いられる。

半導体チップ３００には、半導体基板３１０を貫通し、配線層３２０の導体部３２１に電気的に接続されたＴＳＶ３４０が設けられる。半導体基板３１０の裏面３１０ｂには、ＴＳＶ３４０に電気的に接続された導体部３５１（配線、パッド等）とそれを覆う絶縁部３５２とを含む配線層３５０（再配線層）が設けられる。絶縁部３５２から露出する導体部３５１の一部がパッド３５１ａとして用いられる。

半導体チップ３００の、配線層３２０の絶縁部３２２内に、上記第１〜第７の実施の形態で述べた部位１４、中空部４２ｃ、気泡含有部４２ｈのような、比較的熱伝導率の低い部位３６０が設けられる。部位３６０は、絶縁部３２２よりも、或いは配線層３２０（３２２，３２１）よりも、或いは配線層３２０（３２２，３２１）と半導体基板３１０よりも、或いはまた配線層３２０（３２２，３２１）と半導体基板３１０と配線層３５０よりも、熱伝導率が低くなる。部位３４０に対応する位置に、パッド３７０を介して端子３８０が設けられる。

半導体チップ３００は、端子３８０を利用して、別の電子部品に積層（接合）される。また、半導体チップ３００の、半導体基板３１０の裏面３１０ｂ側に、パッド３５１ａを利用して、別の電子部品が積層（接合）される。別の電子部品に又は別の電子部品が積層（接合）される際の半導体チップ３００には、半導体基板３１０の裏面３１０ｂ側から熱が付与される。

尚、配線層３２０からパッド３７０を露出させ、これを端子としてもよい。
また、以上、第１〜第７の実施の形態で述べた、比較的熱伝導率の低い部位１４、中空部４２ｃ、気泡含有部４２ｈは、半導体チップのほか、半導体パッケージや回路基板にも適用することができる。

図２６は半導体パッケージの構成例を示す図である。図２６（Ａ）及び図２６（Ｂ）にはそれぞれ、半導体パッケージの一例の要部断面を模式的に図示している。
図２６（Ａ）に示す半導体パッケージ４００Ａ、図２６（Ｂ）に示す半導体パッケージ４００Ｂは、パッケージ基板４１０と、パッケージ基板４１０上に搭載された半導体チップ４２０と、半導体チップ４２０を封止する封止層４３０とを有する。

パッケージ基板４１０には、例えば、プリント基板が用いられる。パッケージ基板４１０は、導体部４１１（配線、ビア等）と、導体部４１１を覆う絶縁部４１２とを有する。導体部４１１には、Ｃｕ等の各種導体材料が用いられる。絶縁部４１２には、フェノール樹脂、エポキシ樹脂、ポリイミド樹脂等の樹脂材料、そのような樹脂材料をガラス繊維や炭素繊維に含浸した複合樹脂材料等が用いられる。

図２６（Ａ）の半導体パッケージ４００Ａでは、パッケージ基板４１０の表面４１０ａに、半導体チップ４２０が、樹脂や導電性ペースト等のダイアタッチ材４４１で接着、固定され、ワイヤ４５０でワイヤボンディングされる。半導体チップ４２０及びワイヤ４５０は、封止層４３０で封止される。また、図２６（Ｂ）の半導体パッケージ４００Ｂでは、パッケージ基板４１０の表面４１０ａに、半導体チップ４２０が、半田バンプ４２１でフリップチップ接続される。パッケージ基板４１０と半導体チップ４２０との間には、アンダーフィル樹脂４４２が充填される。半導体チップ４２０は、封止層４３０で封止される。封止層４３０には、エポキシ樹脂等の樹脂材料、そのような樹脂材料に絶縁性フィラーを含有させた材料等が用いられる。

半導体パッケージ４００Ａ及び半導体パッケージ４００Ｂの、パッケージ基板４１０の絶縁部４１２内に、上記第１〜第７の実施の形態で述べた部位１４、中空部４２ｃ、気泡含有部４２ｈのような、比較的熱伝導率の低い部位４６０が設けられる。部位４６０は、パッケージ基板４１０の、絶縁部４１２よりも、或いは絶縁部４１２及び導体部４１１よりも、熱伝導率が低くなる。パッケージ基板４１０の裏面４１０ｂ側の、部位４６０に対応する位置に、パッド４７０を介して端子４８０が設けられる。

半導体パッケージ４００Ａ及び半導体パッケージ４００Ｂは、端子４８０を利用して、別の電子部品に積層（接合）される。また、半導体パッケージ４００Ａ及び半導体パッケージ４００Ｂには、パッケージ基板４１０の表面４１０ａ側の、封止層４３０及び絶縁部４１２から露出する導体部４１１の一部がパッド４１１ａとして利用され、別の電子部品が積層（接合）される。例えば、パッド４１１ａに封止層４３０の高さを上回る比較的大きなサイズの半田バンプを接合したり、パッド４１１ａ上に設けた所定高さのポストに半田バンプを接合したりすることで、別の電子部品が積層される。別の電子部品に又は別の電子部品が積層（接合）される際の半導体パッケージ４００Ａ及び半導体パッケージ４００Ｂには、パッケージ基板４１０の表面４１０ａ側から熱が付与される。

尚、パッケージ基板４１０の裏面４１０ｂ側にパッド４７０を露出させ、これを端子としてもよい。
また、半導体パッケージ４１０Ａ及び半導体パッケージ４１０Ｂのパッケージ基板４１０上には、同種又は異種の複数の半導体チップ４２０が搭載されてもよく、また、半導体チップ４２０のほか、チップコンデンサ等の他の電子部品が搭載されてもよい。

図２７は半導体パッケージの別の構成例を示す図である。図２７には、半導体パッケージの別例の要部断面を模式的に図示している。
図２７に示す半導体パッケージ５００は、樹脂層５１０と、樹脂層５１０に埋設された同種又は異種の複数（ここでは一例として２つ）の半導体チップ５２０と、樹脂層５１０の表面５１０ａに設けられた配線層５３０（再配線層）とを有する。半導体パッケージ５００は、擬似ＳｏＣ（System on a Chip）等とも称される。

半導体チップ５２０は、その端子５２１の配設面が露出するように樹脂層５１０に埋設される。配線層５３０は、Ｃｕ等の導体部５３１（再配線、ビア、パッド等）と、導体部５３１を覆う樹脂材料等の絶縁部５３２とを有する。

半導体パッケージ５００には、樹脂層５１０を貫通し、配線層５３０の導体部５３１に電気的に接続された貫通電極５４０が設けられる。樹脂層５１０の裏面５１０ｂには、貫通電極５４０に電気的に接続された導体部５５１（配線、パッド等）とそれを覆う絶縁部５５２とを含む配線層５５０（再配線層）が設けられる。絶縁部５５２から露出する導体部５５１の一部がパッド５５１ａとして用いられる。

半導体パッケージ５００の、配線層５３０の絶縁部５３２内に、上記第１〜第７の実施の形態で述べた部位１４、中空部４２ｃ、気泡含有部４２ｈのような、比較的熱伝導率の低い部位５６０が設けられる。部位５６０は、絶縁部５３２よりも、或いは配線層５３０（５３２，５３１）よりも、或いは配線層５３０（５３２，５３１）と樹脂層５１０及びその内部よりも、或いはまた配線層５３０（５３２，５３１）と樹脂層５１０及びその内部と配線層５５０よりも、熱伝導率が低くなる。部位５６０に対応する位置に、パッド５７０を介して端子５８０が設けられる。

半導体パッケージ５００は、端子５８０を利用して、別の電子部品に積層（接合）される。また、半導体パッケージ５００の、樹脂層５１０の裏面５１０ｂ側に、パッド５５１ａを利用して、別の電子部品が積層（接合）される。別の電子部品に又は別の電子部品が積層（接合）される際の半導体パッケージ５００には、樹脂層５１０の裏面５１０ｂ側から熱が付与される。

尚、配線層５３０からパッド５７０を露出させ、これを端子としてもよい。
また、半導体パッケージ５００の樹脂層５１０には、１つの半導体チップ５２０、或いは同種又は異種の３つ以上の半導体チップ５２０が埋設されてもよく、また、半導体チップ５２０のほか、チップコンデンサ等の他の電子部品が埋設されてもよい。

図２８は回路基板の構成例を示す図である。図２８には、回路基板の一例の要部断面を模式的に図示している。
図２８には、回路基板６００として、複数の配線層を含む多層プリント基板を例示している。回路基板６００は、Ｃｕ等の導体部６１１（配線、ビア、パッド）と、導体部６１１を覆う樹脂材料等の絶縁部６１２とを有する。絶縁部６１２から露出する導体部６１１の一部がパッド６１１ａとして用いられる。

回路基板６００の絶縁部６１２内に、上記第１〜第７の実施の形態で述べた部位１４、中空部４２ｃ、気泡含有部４２ｈのような、比較的熱伝導率の低い部位６２０が設けられる。部位６２０は、絶縁部６１２よりも、或いは絶縁部６１２及び導体部６１１よりも、熱伝導率が低くなる。部位６２０に対応する位置に、パッド６１１ａを介して端子６３０が設けられる。

回路基板６００は、端子６３０を利用して、別の電子部品に積層（接合）される。また、回路基板６００の裏面６００ｂ側に、パッド６１１ａを利用して、別の電子部品が積層（接合）される。別の電子部品に又は別の電子部品が積層（接合）される際の回路基板６００には、その裏面６００ｂ側から熱が付与される。

尚、回路基板６００の表面６００ａ側にパッド６１１ａを露出させ、これを端子としてもよい。
また、多層プリント基板のほか、コア基板の表裏面に配線パターン及び絶縁層を積層するビルドアップ基板、コア基板にＳｉ基板、有機基板、ガラス基板を用いるインターポーザでも、この回路基板６００と同様に、上記のような部位６２０を採用することが可能である。

図２５に示す半導体チップ３００、図２６及び図２７に示す半導体パッケージ４００Ａ，４００Ｂ，５００、並びに図２８に示す回路基板６００等の各種電子部品に、上記第１〜第７の実施の形態で述べたような、比較的熱伝導率の低い部位を設ける技術を採用することができる。

尚、積層される電子部品の組合せとしては、半導体チップと回路基板との組合せ、半導体パッケージと回路基板との組合せ、半導体チップと半導体パッケージとの組合せ、半導体チップ同士の組合せ、半導体パッケージ同士の組合せ、回路基板同士の組合せがある。

また、積層される電子部品は、個片化後の電子部品同士の組合せ、個片化前の電子部品と個片化後の電子部品との組合せ、或いは個片化前の電子部品同士の組合せであってもよい。

また、上記のような比較的熱伝導率の低い部位を設ける技術を採用した電子部品を含む積層体は更に、パーソナルコンピュータ、スーパーコンピュータ、サーバ、スマートフォン、携帯電話、タブレット端末、カメラ、オーディオ機器、測定装置、検査装置、製造装置等、各種電子機器に採用することができる。上記技術の採用により、接合不良が抑えられた電子部品群を含む、高性能及び高品質の各種電子装置、各種電子機器が実現される。

以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 第１熱伝導率を有する第１部位を含む基板と、
前記第１部位内に設けられ、前記第１熱伝導率よりも低い第２熱伝導率を有する第２部位と、
前記基板の第１面側に、前記第２部位に対応して設けられた第１端子と、
前記基板の、前記第１面とは反対の第２面側に設けられた第２端子と
を含むことを特徴とする電子部品。

（付記２） 前記第２部位は、中空部を含むことを特徴とする付記１に記載の電子部品。
（付記３） 前記基板は、前記第２部位と前記第１端子との間に設けられ前記第２部位を覆う絶縁層を含むことを特徴とする付記１又は２に記載の電子部品。

（付記４） 前記第１端子は、半田を含むことを特徴とする付記１乃至３のいずれかに記載の電子部品。
（付記５） 第１熱伝導率を有する第１部位を含み、前記第１部位内に前記第１熱伝導率よりも低い第２熱伝導率を有する第２部位が設けられた基板を形成する工程と、
前記基板の第１面側に、前記第２部位に対応して第１端子を形成する工程と、
前記基板の、前記第１面とは反対の第２面側に第２端子を形成する工程と
を含むことを特徴とする電子部品の製造方法。

（付記６） 前記第２部位が設けられた前記基板を形成する工程は、
内部に犠牲層が設けられ前記犠牲層の一部に通じる開口部を有する前記第１部位を含む第１基板を形成する工程と、
前記開口部から前記犠牲層を除去することによって前記第１部位内に前記第２部位を形成する工程と
を含むことを特徴とする付記５に記載の電子部品の製造方法。

（付記７） 前記第２部位及び前記開口部を覆う絶縁層を形成する工程を更に含むことを特徴とする付記６に記載の電子部品の製造方法。
（付記８） 第１熱伝導率を有する第１部位を含む第１基板と、
前記第１部位内に設けられ、前記第１熱伝導率よりも低い第２熱伝導率を有する第２部位と、
前記第１基板の第１面側に、前記第２部位に対応して設けられた第１端子と、
前記第１基板の、前記第１面とは反対の第２面側に設けられた第２端子と
を備える第１電子部品と、
前記第２端子と接合された第３端子を備える第２電子部品と
を含むことを特徴とする電子装置。

（付記９） 前記第２電子部品は、
第３熱伝導率を有する第３部位を含む第２基板と、
前記第３部位内に設けられ、前記第３熱伝導率よりも低い第４熱伝導率を有する第４部位と、
前記第２基板の第３面側に、前記第４部位に対応して設けられた前記第３端子と、
前記第２基板の、前記第３面とは反対の第４面側に設けられた第４端子と
を備え、
前記第４端子と接合された第５端子を備える第３電子部品を更に含むことを特徴とする付記８に記載の電子装置。

（付記１０） 前記第４部位は、前記第２部位とは体積が異なることを特徴とする付記９に記載の電子装置。
（付記１１） 前記第１端子と接合された第６端子を備える第４電子部品を更に含むことを特徴とする付記８乃至１０のいずれかに記載の電子装置。

（付記１２） 第１熱伝導率を有する第１部位を含む第１基板と、
前記第１部位内に設けられ、前記第１熱伝導率よりも低い第２熱伝導率を有する第２部位と、
前記第１基板の第１面側に、前記第２部位に対応して設けられた第１端子と、
前記第１基板の、前記第１面とは反対の第２面側に設けられた第２端子と
を備える第１電子部品の、前記第２端子を、第２電子部品の第３端子と対向させる工程と、
前記第２電子部品側から加熱を行い、前記第２端子と前記第３端子とを接合する工程と
を含むことを特徴とする電子装置の製造方法。

（付記１３） 前記第２電子部品は、
第３熱伝導率を有する第３部位を含む第２基板と、
前記第３部位内に設けられ、前記第３熱伝導率よりも低い第４熱伝導率を有する第４部位と、
前記第２基板の第３面側に、前記第４部位に対応して設けられた前記第３端子と、
前記第２基板の、前記第３面とは反対の第４面側に設けられた第４端子と
を備え、
前記第２端子と前記第３端子とを接合する工程後に、
前記第２電子部品の、前記第４端子を、第３電子部品の第５端子と対向させる工程と、
前記第３電子部品側から加熱を行い、前記第４端子と前記第５端子とを接合する工程と を更に含むことを特徴とする付記１２に記載の電子装置の製造方法。

（付記１４） 前記第４部位は、前記第２部位よりも体積が小さいことを特徴とする付記１３に記載の電子装置の製造方法。
（付記１５） 前記第２端子と前記第３端子とを接合する工程前に、前記第１電子部品には、前記第１端子に、第４電子部品の第６端子が接合されていることを特徴とする付記１２乃至１４のいずれかに記載の電子装置の製造方法。

（付記１６） 前記第２端子と前記第３端子とを接合する工程後に、前記第１端子を、第４電子部品の第６端子と接合する工程を含むことを特徴とする付記１２乃至１４のいずれかに記載の電子装置の製造方法。

１，１ａ，１ｂ 電子装置
１０，２０，３０，６０ 電子部品
１１，２５０ 基板
１１ａ，４１ａ，２６１ａ，２７１ａ，３１０ａ，４１０ａ，５１０ａ，６００ａ 表面
１１ｂ，４１ｂ，２６１ｂ，３１０ｂ，４１０ｂ，５１０ｂ，６００ｂ 裏面
１１ｃ，１４，３４０，３６０，４６０，５６０，６２０ 部位
１２，１３，２３，３２，４３，４５，５５，５６，６３，９６，９７，１０７，２２３，２３２，２５２，２６２，２６３，２７２，３８０，４８０，５２１，５８０，６３０ 端子
１２ａ，２３ａ，４３ａ，４５ａ，５５ａ，８１ａ，８２ａ，９６ａ，１０７ａ，２６２ａ，２７２ａ ピラー電極
１２ｂ，２３ｂ，４３ｂ，４３ｄ，４５ｂ，５５ｂ，５５ｄ，８３，９６ｂ，１０７ｂ，２６２ｂ，２７２ｂ 半田
４０，４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅ，４０ｆ，４０ｈ，４０ｉ，５０，８１，８２，９０，１００，２３０，２６０，２７０，３００，４２０，５２０ 半導体チップ
４１，３１０ 半導体基板
４２，４４，３２０，３５０，５３０，５５０ 配線層
４２ａ，４４ａ，８１ｃ，８１ｄ，８２ｃ，８２ｄ，３２２，３５２，４１２，５３２，５５２，６１２ 絶縁部
４２ａａ，４２ａｂ 絶縁層
４２ａｃ，４２ａｆ，４８ａ 開口部
４２ａｄ キャップ膜
４２ａｅ パッシベーション膜
４２ｂ，４４ｂ，８１ｅ，８２ｅ，２２１，２２２，２３１，３２１，３５１，４１１，５３１，５５１，６１１ 導体部
４２ｃ，５２ｃ，８１ｂ，９２ｃ 中空部
４２ｈ 気泡含有部
４２ｈａ 気泡
４３ａａ シード層
４３ｃ，４５ｃ，５５ｃ，６３ｃ，３５１ａ，３７０，４１１ａ，４７０，５５１ａ，５７０，６１１ａ パッド
４６，３４０ ＴＳＶ
４７ 犠牲層
４８ レジスト
７０，５１０ 樹脂層
８０Ａ，８０Ｂ 解析モデル
２００ 積層構造
２１０，４１０ パッケージ基板
２２０ インターポーザ
２６１，２７１ 本体部
３１１ 素子分離領域
３３０ ＭＯＳトランジスタ
３３１ ゲート絶縁膜
３３２ ゲート電極
３３３ ソース領域
３３４ ドレイン領域
３３５ スペーサ
４００Ａ，４００Ｂ，５００ 半導体パッケージ
４２１ 半田バンプ
４３０ 封止層
４４１ ダイアタッチ材
４４２ アンダーフィル樹脂
４５０ ワイヤ
５４０ 貫通電極
６００ 回路基板

Claims (7)

1. 第１絶縁層と、前記第１絶縁層上の第２絶縁層と、前記第２絶縁層上の第３絶縁層とを有し第１熱伝導率を有する第１部位を含む基板と、
   前記第１部位内の前記第２絶縁層の一部を貫通して設けられ、前記第１熱伝導率よりも低い第２熱伝導率を有する空洞の第２部位と、
   前記基板の第１面側に、前記第２部位に対応して設けられた第１端子と、
   前記基板の、前記第１面とは反対の第２面側に設けられた第２端子と
   を含むことを特徴とする電子部品。
2. 第１絶縁層と、前記第１絶縁層上の第２絶縁層と、前記第２絶縁層上の第３絶縁層とを有し第１熱伝導率を有する第１部位を含む第１基板と、
   前記第１部位内の前記第２絶縁層の一部を貫通して設けられ、前記第１熱伝導率よりも低い第２熱伝導率を有する空洞の第２部位と、
   前記第１基板の第１面側に、前記第２部位に対応して設けられた第１端子と、
   前記第１基板の、前記第１面とは反対の第２面側に設けられた第２端子と
   を備える第１電子部品と、
   前記第２端子と接合された第３端子を備える第２電子部品と
   を含むことを特徴とする電子装置。
3. 前記第２電子部品は、
   第３熱伝導率を有する第３部位を含む第２基板と、
   前記第３部位内に設けられ、前記第３熱伝導率よりも低い第４熱伝導率を有する第４部位と、
   前記第２基板の第３面側に、前記第４部位に対応して設けられた前記第３端子と、
   前記第２基板の、前記第３面とは反対の第４面側に設けられた第４端子と
   を備え、
   前記第４端子と接合された第５端子を備える第３電子部品を更に含むことを特徴とする請求項２に記載の電子装置。
4. 前記第４部位は、前記第２部位とは体積が異なることを特徴とする請求項３に記載の電子装置。
5. 第１絶縁層と、前記第１絶縁層上の第２絶縁層と、前記第２絶縁層上の第３絶縁層とを有し第１熱伝導率を有する第１部位を含む第１基板と、
   前記第１部位内の前記第２絶縁層の一部を貫通して設けられ、前記第１熱伝導率よりも低い第２熱伝導率を有する空洞の第２部位と、
   前記第１基板の第１面側に、前記第２部位に対応して設けられた第１端子と、
   前記第１基板の、前記第１面とは反対の第２面側に設けられた第２端子と
   を備える第１電子部品の、前記第２端子を、第２電子部品の第３端子と対向させる工程と、
   前記第２電子部品側から加熱を行い、前記第２端子と前記第３端子とを接合する工程と
   を含むことを特徴とする電子装置の製造方法。
6. 前記第２電子部品は、
   第３熱伝導率を有する第３部位を含む第２基板と、
   前記第３部位内に設けられ、前記第３熱伝導率よりも低い第４熱伝導率を有する第４部位と、
   前記第２基板の第３面側に、前記第４部位に対応して設けられた前記第３端子と、
   前記第２基板の、前記第３面とは反対の第４面側に設けられた第４端子と
   を備え、
   前記第２端子と前記第３端子とを接合する工程後に、
   前記第２電子部品の、前記第４端子を、第３電子部品の第５端子と対向させる工程と、
   前記第３電子部品側から加熱を行い、前記第４端子と前記第５端子とを接合する工程と を更に含むことを特徴とする請求項５に記載の電子装置の製造方法。
7. 前記第４部位は、前記第２部位よりも体積が小さいことを特徴とする請求項６に記載の電子装置の製造方法。

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