JP2016058655A - 半導体装置の製造方法 - Google Patents

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Hiroaki Matsubara
寛明 松原
智哉 近井
Tomoya Chikai
智哉 近井
仁則 石堂
Kiminori Ishido
仁則 石堂
卓 中村
Taku Nakamura
卓 中村
本多　広一
Hirokazu Honda
広一 本多
浩 出町
Hiroshi Demachi
浩 出町
熊谷　欣一
Kinichi Kumagai
欣一 熊谷
祥太朗 作元
Shotaro Sakumoto
祥太朗 作元
真司 渡邉
Shinji Watanabe
真司 渡邉
澄和 細山田
Sumikazu Hosoyamada
澄和 細山田
慎吾 中村
Shingo Nakamura
慎吾 中村
武 宮腰
Takeshi Miyakoshi
武 宮腰
俊寛 岩崎
Toshihiro Iwasaki
俊寛 岩崎
道昭 玉川
Michiaki Tamagawa
道昭 玉川
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Abstract

【課題】チップクラック及びバンプ接続不良が抑制され、歩留まりと信頼性が向上された半導体装置の製造方法を提供する。
【解決手段】電極が形成された半導体ウエハ１０１を準備し、半導体チップ１０５に形成された第一の半導体素子１０３と半導体ウエハの電極とをバンプ１０９を介して電気的に接続し、半導体ウエハと半導体チップとの間隙に第一の絶縁樹脂層１１１を形成し、半導体ウエハ上に、半導体チップが埋まる厚さまで第二の絶縁樹脂層１１３を形成し、半導体チップが所定の厚みになるまで第二の絶縁樹脂層と半導体チップとを研削し、その上に第一の絶縁層１１４を形成し、電極１０４を露出させる開口部を絶縁樹脂層に形成し、導電性の材料で配線１１７と端子１２１を形成し、半導体ウエハを所定の厚さに研削した後、素子領域の境界線に沿って個片化する。
【選択図】図８

Description

本発明は、半導体装置の製造方法に関する。特に、薄型の半導体積層構造を含む半導体モジュールの製造方法に関する。
従来、電子機器の小型化を実現するため、複数の半導体チップを含む半導体モジュールが作製されている。このような半導体モジュールに内蔵される半導体チップ同士の接続には、高バンド幅化及び消費電力の低減のため、従来のワイヤボンディングだけではなく、半導体チップ面上に形成された凸状電極（バンプ）を用いたバンプ接続も採用されている（例えば、特許文献１）。
近年、半導体装置の薄型化やＴＳＶ（Through Silicon Via）のビア形成のために、半導体チップの薄型化が要求されており、薄型半導体ウエハの様々な加工方法が提案されている（例えば、特許文献２、特許文献３）。しかしながら、薄型半導体チップ同士をバンプ接続した半導体モジュールを作製する場合、ＢＳＧテープの使用やダイシング、ピックアップによるチップクラック、バンプ接続時の薄型チップの反りに起因するバンプ接続不良などが発生する虞があるという問題がある。また、薄型ウエハのハンドリングの為にウエハサポートを使用すると、その分コストが増加するという問題もある。
特許第４８０９９５７号 特開２０１０−２６７６５３号公報 特開２０１２−０８４７８０号公報
本発明は、チップクラック及びバンプ接続不良が抑制され、歩留まりと信頼性が向上された半導体装置を製造できる半導体装置の製造方法を提供することを目的とする。また、ウエハサポートを使用せずにウエハレベルで半導体装置を製造することにより、製造コストを低減することができる半導体装置の製造方法を提供することを目的とする。
本発明の一実施形態に係る半導体装置の製造方法は、電極が形成された半導体ウエハを準備し、半導体チップに形成された第一の半導体素子と前記半導体ウエハの前記電極とをバンプを介して電気的に接続し、前記半導体ウエハと前記半導体チップとの接続前又は接続後に、互いに対向する前記半導体ウエハと前記半導体チップとの間隙に第一の絶縁樹脂層を形成し、前記半導体ウエハ上に、前記半導体チップが埋まる厚さまで第二の絶縁樹脂層を形成し、前記半導体チップが所定の厚みになるまで前記第二の絶縁樹脂層と前記半導体チップとを研削し、前記第二の絶縁樹脂層上及び前記半導体チップ上に第一の絶縁層を形成し、前記電極を露出させる開口部を前記第一の絶縁層及び前記第二の絶縁樹脂層に形成し、前記開口部を導電性の材料で埋め、前記第一の絶縁層上に、前記開口部を埋めた導電性の材料と接続する配線を形成し、前記配線に電気的に接続する第一の端子を形成し、前記半導体ウエハを所定の厚さに研削すること、を含む。
本発明の一実施形態によると、前記半導体ウエハは、第二の半導体素子が形成された複数の素子領域を有してもよい。
本発明の一実施形態によると、前記複数の素子領域の一つに対して、複数の前記半導体チップを接続してもよい。
本発明の一実施形態によると、前記半導体ウエハを所定の厚さに研削することは、前記半導体ウエハを仕上がり厚みに達するまで研削することであってもよい。
本発明の一実施形態によると、前記半導体ウエハには、一端部が前記第二の半導体素子に電気的に接続された埋め込み電極が形成されており、前記第一の端子を形成した後に、前記半導体ウエハを前記埋め込み電極の他端部の手前まで研削し、前記埋め込み電極の他端部を露出させ、前記露出させた前記埋め込み電極の他端部に電気的に接続する第二の端子を形成すること、をさらに含んでもよい。
本発明の一実施形態によると、前記電極と前記第一の半導体素子とをバンプ接続する前に、前記素子領域の境界線に沿って、ダイシング幅よりも広い溝を前記半導体ウエハ上に形成すること、及び、前記半導体ウエハを仕上がり厚みに達するまで研削した後に、前記半導体ウエハを個片化すること、をさらに含み、前記個片化することは、前記半導体ウエハに形成した前記溝に沿って、前記溝よりも狭いダイシング幅で前記半導体ウエハを個片化することであってもよい。
本発明の一実施形態によると前記溝の深さは、前記仕上がり厚み以上の深さであってもよい。
本発明の一実施形態に係る半導体装置の製造方法は、電極が形成された半導体ウエハを準備し、第一の半導体素子が形成され、前記第一の半導体素子と電気的に接続された埋め込み電極を有する第一の半導体チップを準備し、前記第一の半導体チップの前記第一の半導体素子と前記半導体ウエハの前記電極とを第一のバンプを介して電気的に接続し、前記半導体ウエハと前記第一の半導体チップとの接続前又は接続後に、互いに対向する前記半導体ウエハと前記第一の半導体チップとの間隙に第一の絶縁樹脂層を形成し、前記半導体ウエハ上に、前記第一の半導体チップが埋まる厚さまで第二の絶縁樹脂層を形成し、前記第一の埋め込み電極の他端部の手前まで前記第二の絶縁樹脂層と前記第一の半導体チップとを研削し、前記第一の埋め込み電極の前記他端部を露出させ、前記第一の半導体チップ上に前記第一の埋め込み電極の前記他端部を覆う第一の絶縁層を形成し、前記第一の絶縁層上に前記第一の埋め込み電極の前記他端部とコンタクトホールを介して接続する端子を形成し、前記端子と第二の半導体チップに形成された第二の半導体素子とを第二のバンプを介して電気的に接続し、前記端子と前記第二の半導体チップとの接続前又は接続後に、互いに対向する前記端子及び前記第一の絶縁層と前記第二の半導体チップとの間隙に第三の絶縁樹脂層を形成し、前記第一の絶縁層上に、前記第二の半導体チップが埋まる厚さまで第四の絶縁樹脂層を形成し、前記第二の半導体チップが所定の厚みになるまで前記第四の絶縁樹脂層と前記第二の半導体チップとを研削し、前記第四の絶縁樹脂層上及び前記第二の半導体チップ上に第二の絶縁層を形成し、前記半導体ウエハに形成されて前記第一の半導体素子と電気的に接続された電極を露出させる開口部を前記第二の絶縁層、前記第四の絶縁樹脂層、前記第一の絶縁層及び前記第二の絶縁樹脂層に形成し、前記開口部を導電性の材料で埋め、前記第二の絶縁層上に、前記開口部を埋めた導電性の材料と接続する配線を形成し、前記配線と電気的に接続する第一の端子を形成し、前記半導体ウエハを所定の厚さに研削すること、を含む。
本発明の一実施形態によると、前記半導体ウエハは、第三の半導体素子が形成された複数の素子領域を有してもよい。
本発明の一実施形態によると、前記複数の素子領域の一つに対して、複数の前記第一の半導体チップを接続してもよい。
本発明の一実施形態による半導体装置の製造方法は、前記電極と少なくとも一つの第三の半導体チップに形成された第四の半導体素子とを前記第一のバンプを介して電気的に接続すること、をさらに含んでもよい。
本発明の一実施形態によると、前記半導体ウエハを所定の厚さに研削することは、前記半導体ウエハを仕上がり厚みに達するまで研削することであってもよい。
本発明の一実施形態によると、前記半導体ウエハには、一端部が前記第三の半導体素子に電気的に接続された第二の埋め込み電極が形成されており、前記第一の端子を形成した後に、前記半導体ウエハを前記第二の埋め込み電極の他端部の手前まで研削し、前記第二の埋め込み電極の他端部を露出させ、前記露出させた前記第二の埋め込み電極の他端部に電気的に接続する第二の端子を形成すること、をさらに含んでもよい。
本発明の一実施形態によると、前記電極と前記第一の埋め込み電極の一端部とをバンプ接続する前に、前記素子領域の境界線に沿って、ダイシング幅よりも広い溝を前記半導体ウエハ上に形成すること、及び、前記半導体ウエハを前記仕上がり厚みに達するまで研削した後に、前記半導体ウエハを個片化すること、をさらに含み、前記個片化することは、前記半導体ウエハに形成した前記溝に沿って、前記溝よりも狭いダイシング幅で前記半導体ウエハを個片化してもよい。
本発明の一実施形態によると、前記溝の深さは、前記仕上がり厚み以上の深さであってもよい。
本発明によると、チップクラック及びバンプ接続不良が抑制され、歩留まりと信頼性が向上された半導体装置を製造できる半導体装置の製造方法を提供することができる。また、製造コストを低減することができる半導体装置の製造方法を提供することができる。
本発明の実施形態１に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態１に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態１に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態１に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態１に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態１に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態１に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態１に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態１に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態１に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態２に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態２に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態２に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態２に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態２に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態２に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態２に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態３に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態３に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態３に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態３に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態４に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態４に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態４に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態４に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態４に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態４に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態４に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態４の変形例に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態５に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態５に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態５に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態５に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態５に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態５に係る半導体装置の製造方法を説明するための図面である。 本発明の実施形態５に係る半導体装置の製造方法を説明するための図面である。
以下、図面を参照して本発明に係る半導体装置の製造方法について説明する。ただし、本発明の半導体装置の製造方法は多くの異なる態様で実施することが可能であり、以下に示す実施形態の記載内容に限定して解釈されるものではない。なお、本実施形態で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。尚、以下の説明において。層、膜、領域などの要素が、他の要素の「上」にあるとするとき、これは該他の要素の「直上」にある場合に限らず、その中間に更に別の要素がある場合も含む。
＜実施形態１＞
本発明の第１の実施形態に係る半導体装置の製造方法の概要について図１乃至図８を参照しながら説明する。
まず、図１Ａ及び図１Ｂに示すように、複数の素子領域が形成された半導体ウエハ１０１を準備する。ここで、素子領域とは、半導体ウエハをダイシングして個片化した後に、一つの半導体チップとして機能する領域を表す。図１Ａは半導体ウエハ１０１の上面図であり、図１Ｂは図１Ａにおける領域ＡのＢ−Ｂ線に沿った断面図である。半導体ウエハ１０１には素子領域毎に半導体素子（以下、第一の半導体素子という）１０３が形成されていてもよい。ここで、第一の半導体素子１０３は、トランジスタなどの素子を含んでもよい。また、半導体ウエハ１０１上には、第一の半導体素子１０３に電気的に接続され、Alなどの金属材料で形成された電極１０４が絶縁膜を介して素子領域毎に形成されている。また、半導体ウエハ１０１上には、第一の半導体素子１０３と電極１０４とを接続する配線層が形成されてもよい。図１は、半導体ウエハの部分断面図である。図１では、半導体ウエハ１０１に形成された二つの素子領域を示している。尚、半導体ウエハ１０１は、半導体素子１０３が形成されておらず、配線層が形成されたインターポーザ基板であってもよい。
次に、半導体素子（以下、第二の半導体素子という）１０６が半導体基板に形成された半導体チップ１０５を準備する。ここで、第二の半導体素子１０６は、トランジスタなどの素子を含むものとする。半導体装置の組み立てはウエハレベルで行うため、半導体ウエハ１０１に形成された素子領域に対応する個数の半導体チップ１０５を準備する。半導体チップ１０５上には、第二の半導体素子１０６に配線を介して電気的に接続された電極１０７が絶縁膜を介して形成されている。
図２Ａ及び図２Ｂに示すように、半導体ウエハ１０１の素子領域毎に形成された第一の半導体素子１０３と、半導体チップ１０５に形成された第二の半導体素子１０６とを互いに対向させてバンプ１０９を介して接合して、第一の半導体素子１０３と第二の半導体素子１０６とを電気的に接続する。図２Ａは半導体ウエハ１０１上に半導体チップ１０５をバンプ接合した状態を示す上面図であり、図２Ｂは図２Ａにおける領域ＡのＢ−Ｂ線に沿った断面図である。具体的には、第一の半導体素子１０３に電気的に接続され、半導体チップ１０５に対向している電極１０４上及び／又は第二の半導体素子１０６に電気的に接続された電極１０７上にバンプ１０９を形成し、互いに対向させて熱処理によって接合させる。バンプ１０９は、例えば、金、はんだ、又は銅ピラーを用いてセミアディティブプロセス等により形成されてもよい。図２においては、第一の半導体素子１０３と第二の半導体素子１０６との接続に用いる電極１０４上及び／又は電極１０７上にのみバンプ１０９を形成している態様を示したが、本発明はこれに限定されず、半導体チップ１０５に対向していない電極１０４上にバンプ１０９を形成してもよい。尚、半導体ウエハ１０１がインターポーザ基板である場合、インターポーザ基板上に形成され、インターポーザ基板に形成された配線と電気的に接続された電極と、第二の半導体素子１０６に電気的に接続された電極１０７とをバンプ接続してもよい。
図２Ｂに示すように、半導体ウエハ１０１と半導体チップ１０５とをバンプ１０９を介して接合した後、半導体ウエハ１０１と半導体チップ１０５との間隙にアンダーフィル（以下、第一の絶縁樹脂層という）１１１を充填する。第一の絶縁樹脂層１１１は、アンダーフィル用の絶縁性樹脂であれば特に限定されず、例えば、エポキシ系樹脂にシリカ、アルミナのフィラー、アミン系硬化剤などを加えたものが使用されてもよい。尚、第一の絶縁樹脂層１１１は、半導体ウエハ１０１と半導体チップ１０５とをバンプ接合する前に形成してもよい。
半導体ウエハ１０１と半導体チップ１０５とをバンプ１０９を介して接合した後に、半導体ウエハ１０１と半導体チップ１０５との間隙にアンダーフィルを充填してアンダーフィル封止（CUF:capillary underfill）する方法の一例を以下に述べる。
半導体ウエハ１０１と半導体チップ１０５とのバンプ接合後、必要に応じてアンダーフィルの流動性を上げる為に、半導体ウエハ１０１及び半導体チップ１０５に対してプラズマ処理を行ってから、液状のアンダーフィル材をディスペンサ等を用いて、半導体ウエハ１０１上に、例えば、各半導体チップ１０５の端の一辺から数百μm程度離れた位置にライン形状に塗布してもよい。ディスペンスの際は、液剤の粘度を下げる為にチップ及びアンダーフィル材を加熱し、塗布は指定の時間間隔を開けて複数回行ってもよい。塗布されたアンダーフィル材は毛細管現象により半導体ウエハ１０１と半導体チップ１０５との間隙に入り込む。
また、半導体ウエハ１０１と半導体チップ１０５とをバンプ１０９を介して接合する前に液状のアンダーフィル材(NCP:non-conductive paste)にて封止する方法の一例を以下に述べる。
半導体ウエハ１０１と半導体チップ１０５とのバンプ接合前に、例えば、バンプ接続用の装置(フリップチップボンダー)にディスペンサ等を搭載しておき、半導体１０５が搭載される領域の一部または全部に対応する半導体ウエハ１０１上に、ボイドができにくい塗布軌跡にてアンダーフィル材を塗布し、半導体チップ１０５の半導体ウエハ１０１への搭載、即ち、半導体ウエハ１０１と半導体チップ１０５とをバンプ接続すると同時に、半導体ウエハ１０１と半導体チップ１０５との間隙全面にアンダーフィル材を押し広げてもよい。
また、例えば、半導体ウエハ１０１、又は半導体チップ１０５のダイシング前のウエハ、或いはその両方に、アンダーフィル液剤のスピンコートや、フィルム形状のアンダーフィル材のラミネート等によりウエハ単位でアンダーフィルを付けておき、アンダーフィル材が付いた状態の半導体ウエハ１０１及び個片化後の半導体チップ１０５をバンプ接続すると同時にアンダーフィル材で半導体ウエハ１０１と半導体チップ１０５との間隙を封止してもよい。
以上に述べた方法などによって、半導体ウエハ１０１と半導体チップ１０５との間隙にアンダーフィルを充填した後、オーブン等にて加熱しアンダーフィルを硬化させることにより、第一の絶縁樹脂層１１１を形成する。
次に、図２Ｂに示すように、半導体ウエハ１０１上に半導体チップ１０５が埋まる厚さの絶縁樹脂層（以下、第二の絶縁樹脂層という）１１３を形成する。第二の絶縁樹脂層１１３として用いる樹脂としては、特に限定されないが、再配線工程による耐薬品性、及びはんだ耐熱性が必要であり、ウエハの反りを抑制するために、低熱膨張率を有する樹脂が好ましい。例えば、Ｆａｎ−ｏｕｔパッケージチップ埋め込み用途の圧縮成形用エポキシ・ハイブリッド材や、真空ラミネーション用のシリコン・ハイブリッド材からなるフィルムモールド材などを用いてもよい。尚、図２Ａでは第二の絶縁樹脂層１１３の記載を省略している。
次に、図３に示すように、第二の絶縁樹脂層１１３をキュアさせた後、バックグラインドによって第二の半導体素子１０６が形成されていない各半導体チップ１０５の裏面を第二の絶縁樹脂層１１３ごと所望の厚み（仕上がり厚み、即ち、薄化工程終了後の最終的な半導体チップの厚み）に達するまで研削する。各半導体チップ１０５及び第二の絶縁樹脂層１１３を研削する際は、第一の半導体素子１０３が形成されていない半導体ウエハ１０１の裏面にBSG（Back Side Grinding）テープ（表面保護テープ）を貼り付けて、バックグラインド工程により半導体チップ１０５を薄化する。各半導体チップ１０５の薄化が終了した後、半導体ウエハ１０１の裏面からBSGテープを剥離する。
次に、半導体チップ１０５の裏面に配線形成する前に第一の絶縁層１１４を形成する。第一の絶縁層１１４は、半導体チップ１０５及び第二の絶縁樹脂層１１３の研削面に、例えばエポキシ系のビルドアップ配線板用樹脂コート材を塗布するか、又は取扱い性の観点から、フィルムタイプの層間絶縁材料や、後述する配線形成工程を補助するための樹脂付銅箔などを用いてもよい。さらに、図４に示すように、第二の絶縁樹脂層１１３及び第一の絶縁層１１４にCO2レーザやUV-YAGレーザなどを用いて、半導体ウエハ１０１上に形成され、半導体チップ１０５に対向していない電極１０４を露出させる開口部１１５を形成する。開口部１１５は、コストの観点からレーザで形成することが好ましいが、フォトエッチングによって形成してもよい。開口部１１５の形成に使用するレーザの強度は、半導体ウエハ１０１上の電極１０４が加工されない条件に設定する。電極１０４の損傷が起こってしまう場合、前述したように、半導体チップ１０５に対向していない電極１０４の上に、バンプとして、銅ピラー等のバンプ１０９を形成し、バンプ１０９をレーザから電極１０４を保護するために使用することにより、電極１０４の損傷を防ぐことが可能となる。CO2レーザを用いる場合は、樹脂スミアが発生するため、開口部１１５を形成した後に続けてデスミア処理を行う。デスミア処理としては、銅ピラーなどで電極１０４を保護している場合は、アルカリ過マンガン酸塩のデスミア液を用いた処理であってもよく、電極１０４が露出している場合は、プラズマデスミア等による処理であってもよい。
次に、図５に示すように、半導体ウエハ１０１の上面全面、即ち、第一の絶縁層１１４上、開口部１１５によって露出された電極１０４上、及び開口部１１５の側面に導電層を形成し、導電層をパターニングすることにより、開口部１１５を埋める配線１１７及び配線１１７と接続する配線１１９を形成する。配線１１７、１１９は、例えば、セミアディティブ法などによって形成されてもよい。セミアディティブ法によって、配線１１７、１１９を形成する場合、半導体ウエハ１０１の上面全面に無電解銅メッキを施した後、メッキレジストでパターンを形成して、パターンに基づいて電解銅メッキによって配線を形成した後、メッキレジスト除去し、エッチングによって無電解銅メッキ露出部の除去をする。これらの工程により、開口部１１５を埋める配線１１７及び配線１１７と接続する配線１１９を形成することができる。前記絶縁層の形成工程及び前記配線工程を繰り返すことにより、２層以上の配線層を形成してもよい。
配線１１７、１１９を形成した後、図６に示すように、配線１１９上に絶縁膜１２０を形成して、絶縁膜１２０上に配線１１９に接続する端子１２１を形成する。絶縁膜１２０は、第一の絶縁層１１４と同様に、ビルドアップ配線板用の熱硬化性のエポキシ系絶縁フィルムや、樹脂付き銅箔を用いて形成されてもよい。さらに、端子１２１上にソルダレジスト１２２を塗布した後、開口させて端子１２１を露出させる。露出させた端子１２１の表面には、プリフラックス（OSP：Organic Solderability Preservative）処理などの酸化防止処理を行ってもよい。端子１２１上には、必要に応じて外部端子１２３をウエハレベルで素子領域毎に形成してもよいものとする。外部端子１２３は、半田ボールをボール搭載機によって搭載し、BGA（Ball Grid Array）としてもよい。
次に、図７に示すように、バックグラインドによって第一の半導体素子１０３が形成されていない半導体ウエハ１０１の裏面を所望の厚み（仕上がり厚み、即ち、薄化工程終了後の最終的な半導体ウエハの厚み）に達するまで研削して、半導体ウエハ１０１を薄化する。半導体ウエハ１０１を研削する際、端子１２１、又は外部端子１２３が形成されている側にはBSGテープを貼り付け、半導体ウエハ１０１の薄化が終了した後、BSGテープを剥離する。
その後、図８に示すように、半導体ウエハ１０１に形成された素子領域の境界線に沿って、半導体ウエハ１０１をソルダレジスト１２２、絶縁膜１２０、第一の絶縁層１１４及び第二の樹絶縁樹脂層１１３ごとダイシングして個片化することにより、半導体装置１０を作製する。半導体ウエハ１０１を個片化する前に、必要に応じて、半導体ウエハ１０１の裏面に絶縁樹脂などにより絶縁膜を形成してキュアしてもよい。絶縁膜を半導体ウエハ１０１の裏面に形成した場合、半導体ウエハとともに絶縁膜もダイシングして個片化する。
本発明の第１の実施形態に係る半導体装置の製造方法によると、半導体ウエハ１０１及び半導体チップ１０５の薄化を行う前に（半導体ウエハ及び半導体チップの厚さが厚い状態で）半導体ウエハ１０１と半導体チップ１０５とのバンプ接続を行うため、バンプ接続時のチップの反りに起因するバンプ接続不良やショートを抑制し、半導体装置の歩留まりと信頼性を向上させることが可能になる。また、第二の絶縁樹脂層１１３による補強後に半導体チップ１０５を研削するため、半導体チップ１０５の研削時にチップクラックを抑制することができる。さらに、半導体ウエハ１０１の薄化を行う前に（半導体ウエハ１０１の厚さが厚い状態で）配線層１１９の形成を行うため、半導体ウエハ１０１の剛性により、ウエハサポートを使用せずに安定的に配線層１１９の形成を行うことが可能になり、製造コストを低減することができる。
＜実施形態２＞
本発明の第２の実施形態に係る半導体装置の製造方法の概要について図９乃至図１４を参照しながら説明する。第２の実施形態に係る半導体装置の製造方法では、第１の実施形態に係る半導体装置の製造方法とは異なり、半導体ウエハの素子領域毎に形成された第一の半導体素子と、半導体チップに形成された第二の半導体素子とを互いに対向させて、バンプを介して接合する前に、半導体ウエハに形成された複数の素子領域の各々の境界線に沿って、第一の半導体素子が形成されていない半導体ウエハの裏面にダイシング幅よりも広い溝を形成する工程を含む。尚、以下に説明する第２の実施形態に係る半導体装置の製造方法において、第１の実施形態に係る半導体装置の製造方法と重複する説明は省略又は簡略化する。
図９Ａは半導体ウエハ１０１の上面図であり、図９Ｂは図９Ａにおける領域ＡのＢ−Ｂ線に沿った断面図である。まず、第１の実施形態と同様に、複数の素子領域が形成された半導体ウエハ１０１を準備する。そして、図９Ａ及び図Ｂに示すように、素子領域の境界線に沿って、半導体ウエハ１０１の第一の半導体素子１０３が形成されている側の面にダイシング幅よりも広い溝２０１を形成する。溝２０１は、ブレード、レーザなどによるハーフダイシングにより形成されてもよい。溝２０１の深さは、半導体ウエハ１０１の仕上がり厚み以上に深く形成される。尚、半導体ウエハ１０１は、半導体素子１０３が省略され、配線層が形成されたインターポーザであってもよい。
本発明の第２の実施形態に係る半導体装置の製造方法は、素子領域の境界線に沿って半導体ウエハ１０１に溝２０１を形成すること以外は、第１の実施形態に係る半導体装置の製造方法と略同様である。即ち、図１０に示すように、半導体ウエハ１０１と半導体チップ１０５とをウエハレベルでバンプ接合し、半導体ウエハ１０１と半導体チップ１０５との間隙に第一の絶縁樹脂層１１１を充填し、半導体ウエハ１０１上に半導体チップ１０５が埋まる厚さの第二の絶縁樹脂層１１３を形成する。第二の絶縁樹脂層１１３は、半導体ウエハ１０１に形成された溝２０１にも充填される。
その後、図１１に示すように、各半導体チップ１０５の裏面を第二の絶縁樹脂層１１３ごと仕上がり厚みに達するまでバックグラインドにより研削して半導体チップ１０５を薄化する。続いて、各半導体チップ１０５及び第二の絶縁樹脂層１１３の研削面に、第一の絶縁層１１４を形成する。
その後、図１２に示すように、CO2レーザやUV-YAGレーザなどを用いて、第二の絶縁樹脂層１１３及び第一の絶縁層１１４に半導体ウエハ１０１上に形成された電極１０４を露出させる開口部１１５を形成する。半導体ウエハ１０１の上面全面、即ち、第一の絶縁層１１４上、開口部１１５によって露出された電極１０４上、及び開口部１１５の側面にセミアディティブ法などによって導電層を形成し、パターニングすることにより、開口部１１５を埋める配線１１７及び配線１１７と接続する配線１１９を形成する。配線１１７、１１９を形成した後、配線１１９上に絶縁膜を形成して、絶縁膜１２０上に配線１１９に接続する端子１２１を形成する。さらに、端子１２１上にソルダレジスト１２２を塗布した後、開口させて端子１２１を露出させる。露出させた端子１２１の表面には、OSP処理などの酸化防止処理を行ってもよい。端子１２１上には、必要に応じて外部端子１２３をウエハレベルで素子領域毎に形成する。
その後、図１３に示すように、バックグラインドによって第一の半導体素子１０３が形成されていない半導体ウエハ１０１の裏面を仕上がり厚みに達するまで研削してから、図１４に示すように、半導体ウエハ１０１に形成された素子領域の境界線に沿って、ソルダレジスト１２２、絶縁膜１２０、第一の絶縁層１１４及び第二の樹脂層１１３をダイシングして半導体ウエハ１０１を個片化することにより、半導体装置２０を作製する。ダイシング幅は、半導体ウエハ１０１の裏面に形成された溝２０１の幅よりも狭い。
本発明の第２の実施形態に係る半導体装置の製造方法では、半導体ウエハ１０１に半導体ウエハ１０１の仕上がり厚み以上に深い溝２０１が予め形成されているため、半導体ウエハ１０１の薄化が終了した際、第一の半導体素子１０３が形成されていない半導体ウエハ１０１の裏面側では、溝２０１が形成されていた領域において第二の絶縁樹脂層１１３が露出されており、且つ各素子領域に対応する半導体ウエハ１０１の側面は、第二の絶縁樹脂層１１３によって覆われている。即ち、半導体ウエハ１０１の研削工程終了時には、半導体ウエハ１０１は素子領域毎に分離された状態である。そのため、半導体ウエハ１０１を個片化するためのダイシングは、ソルダレジスト１２２、絶縁膜１２０、第一の絶縁層１１４及び第二の樹脂層１１３に対して行われる。
本発明の第２の実施形態に係る半導体装置の製造方法によると、第１の実施形態に係る半導体装置の製造方法と同様に、バンプ接続時のチップの反りに起因するバンプ接続不良やショートを抑制し、半導体装置の歩留まりと信頼性を向上させ、製造コストの低減を可能にすることができる。さらに、本発明の第２の実施形態に係る半導体装置の製造方法によると、半導体ウエハ１０１にダイシング幅よりも広く仕上がり厚み以上の深さを有する溝２０１を予め形成することにより、ダイシング工程の前に半導体ウエハ１０１を素子領域毎に分離することが可能になり、ダイシングはソルダレジスト１２２、絶縁膜１２０、第一の絶縁層１１４及び第二の樹脂層１１３に対して行われる。そのため、ダイシングによる半導体ウエハ１０１のチップクラックを抑制することができる。さらに、各素子領域に対応する半導体ウエハ１０１の側面は第二の絶縁樹脂層１１３に覆われているため、ダイシングによる半導体ウエハ１０１のチップクラックを抑制するだけでなく、半導体ウエハ１０１の側面側に形成された配線層などの剥離を抑制することが可能になり、半導体装置の歩留まりと信頼性をさらに向上させることが可能になる。
上述したように、本発明の第２の実施形態に係る半導体装置の製造方法においては、半導体ウエハ１０１と半導体チップ１０５とをバンプ接合する前に、素子領域の境界線に沿って、半導体ウエハ１０１の第一の半導体素子１０３が形成された面にダイシング幅よりも広く、半導体ウエハ１０１の仕上がり厚み以上の深さを有する溝２０１を予め形成することを特徴とするが、この溝２０１の深さは、半導体ウエハ１０１の仕上がり厚み未満の深さを有していてもよい。
＜実施形態３＞
本発明の第３の実施形態に係る半導体装置の製造方法の概要について図１５乃至図１８を参照して説明する。第３の実施形態に係る半導体装置の製造方法では、第１及び第２の実施形態に係る半導体装置の製造方法とは異なり、半導体ウエハの素子領域毎に形成された第一の半導体素子と、半導体チップに形成された第二の半導体素子とを半導体ウエハの素子領域毎にバンプを介して電気的に接続する際、半導体ウエハの一つ素子領域に対して複数の半導体チップをバンプ接合する。尚、以下に説明する第３の実施形態に係る半導体装置の製造方法において、第１及び第２の実施形態に係る半導体装置の製造方法と重複する説明は省略又は簡略化する。
まず、図１５に示すように、複数の素子領域が形成された半導体ウエハ１０１を準備し、本発明の第２の実施形態に係る半導体装置の製造方法と同様に、素子領域の境界線に沿って、半導体ウエハ１０１の第一の半導体素子１０３が形成されている側の面に溝２０１を形成する。半導体ウエハ１０１は、半導体素子１０３が省略され、配線層が形成されたインターポーザであってもよい。尚、半導体ウエハ１０１の境界線に沿って半導体ウエハに溝２０１を形成する工程は省略されてもよい。
次に、図１６に示すように、半導体ウエハ１０１の素子領域毎に形成された第一の半導体素子１０３と、半導体チップ１０５ａ、１０５ｂに形成された第二の半導体素子（図示せず）とを互いに対向させて、半導体ウエハ１０１に形成され、第一の半導体素子１０３に電気的に接続され、半導体チップ１０５ａ、１０５ｂに対向している電極１０４と、半導体チップ１０５ａ、１０５ｂにそれぞれ形成され、第二の半導体素子に電気的に接続された電極１０７とをバンプ１０９を介して電気的に接続する。尚、半導体ウエハ１０１がインターポーザ基板である場合、インターポーザ基板上に形成され、インターポーザ基板に形成された配線と電気的に接続された電極と、半導体チップ１０５ａ、１０５ｂにそれぞれ形成された電極１０７とをバンプ接続してもよい。その後、半導体ウエハ１０１と半導体チップ１０５ａ、１０５ｂとの間隙に第一の絶縁樹脂層１１１を充填し、半導体ウエハ１０１上に半導体チップ１０５ａ、１０５ｂが埋まる厚さの第二の絶縁樹脂層１１３を形成する。第二の絶縁樹脂層１１３は、半導体ウエハ１０１に形成された溝２０１にも充填される。本実施形態に係る半導体装置の製造方法では、半導体ウエハ１０１の複数の素子領域のうちの一つ素子領域に形成された第一の半導体素子１０３と複数の半導体チップ１０５ａ、１０５ｂにそれぞれ形成された第二の半導体素子とをバンプ接続する。
次に、図１７に示すように、各半導体チップ１０５の裏面を第二の絶縁樹脂層１１３ごと仕上がり厚みに達するまでバックグラインドにより研削して半導体チップ１０５を薄化する。その後は第１又は第２の実施形態に係る半導体装置の製造方法と同様に、各半導体チップ１５０及び第２の絶縁樹脂層１１３の研磨面に第一の絶縁層１１４を形成する。第一の絶縁層１１４及び第二の絶縁樹脂層１１３に半導体ウエハ１０１上に形成された電極１０４を露出させる開口部１１５を形成し、半導体ウエハ１０１の上面全面、即ち、第一の絶縁層１１４上、開口部１１５によって露出された電極１０４上、及び開口部１１５の側面にセミアディティブ法などによって導電層を形成し、パターニングすることにより、開口部１１５を埋める配線１１７及び配線１１７と接続する配線１１９を形成する。その後、配線１１９上に絶縁膜１２０を形成して、絶縁膜１２０上に配線１１９に接続する端子１２１を形成する。さらに、端子１２１上にソルダレジスト１２２を塗布した後、開口させて端子１２１を露出させる。端子１２１上には、必要に応じて外部端子１２３を形成した後、バックグラインドによって第一の半導体素子１０３が形成されていない半導体ウエハ１０１の裏面を仕上がり厚みに達するまで研削する。半導体ウエハ１０１の薄化が終了した際、第一の半導体素子１０３が形成されていない半導体ウエハ１０１の裏面側では、溝２０１が形成されていた領域において第二の絶縁樹脂層１１３が露出されている。この後、図１８に示すように、半導体ウエハ１０１に形成された素子領域の境界線に沿って、ソルダレジスト１２２、絶縁膜１２０、第一の絶縁層１１４及び第二の絶縁樹脂層１１３をダイシングして半導体ウエハ１０１を個片化することにより、半導体装置３０を作製する。
図１８に示すように、半導体装置３０においては、半導体ウエハ１０１の一つ素子領域に形成された第一の半導体素子１０３と二つの半導体チップ１０５ａ、１０５ｂにそれぞれ形成された第二の半導体素子（図示せず）とをバンプを介して接続しているが、これに限定されず、半導体ウエハ１０１の一つ素子領域に形成された第一の半導体素子１０３と三つ以上の半導体チップ１０５にそれぞれ形成された第二の半導体素子とをバンプを介して接続してもよい。
本発明の第３の実施形態に係る半導体装置の製造方法によると、半導体ウエハ１０１の一つ素子領域に対して複数の半導体チップ１０５を平置きして接合する半導体装置を製造する場合でも、本発明の実施形態１及び実施形態２に係る半導体装置の製造方法と同様に、バンプ接続時のチップの反りに起因するバンプ接続不良やショートを抑制し、半導体装置の歩留まりと信頼性を向上させ、製造コストの低減を可能にすることができる。
＜実施形態４＞
本発明の第４の実施形態に係る半導体装置の製造方法の概要について図１９乃至図２５を参照して説明する。第４の実施形態に係る半導体装置の製造方法では、第１及び第２の実施形態に係る半導体装置の製造方法とは異なり、半導体ウエハの素子領域毎に形成された第一の半導体素子と、半導体チップに形成された第二の半導体素子とをTSV（Through-Silicon Via；シリコン貫通電極）が形成された別の半導体チップを介して接合する。以下に説明する第４の実施形態に係る半導体装置の製造方法において、第１及び第２の実施形態に係る半導体装置の製造方法と重複する説明は省略又は簡略化する。
まず、複数の素子領域が形成された半導体ウエハ１０１を準備し、本発明の第２の実施形態に係る半導体装置の製造方法と同様に、素子領域の境界線に沿って、半導体ウエハ１０１の第一の半導体素子１０３が形成されている側の面に溝２０１を形成する。半導体ウエハ１０１は、半導体素子１０３が省略され、配線層が形成されたインターポーザであってもよい。尚、半導体ウエハ１０１の境界線に沿って半導体ウエハに溝を形成する工程は省略されてもよい。
次に、埋め込み電極４０１が形成された半導体基板４０３（以下、第一の半導体チップ４０３という）を準備する。埋め込み電極４０１は、第一の半導体チップ４０３の内部に形成され、その一端部が第一の半導体チップ４０３に形成された第二の半導体素子４０２に配線層を介して接続されている。埋め込み電極４０１は、第一の半導体チップ４０３に反応性イオンエッチングなどによりビアを形成して、側壁にCVDなどを用いてSiO2、SiNなどの絶縁膜を形成して電気めっきなどによりビアを導電性材料、例えば、銅などの金属で埋めることにより形成される。第一の半導体チップ４０３上には、第二の半導体素子４０２及び埋め込み電極４０１に電気的に接続された外部接続用の電極４０５が形成されている。
次に、図１９に示すように、半導体ウエハ１０１の素子領域毎に形成された第一の半導体素子１０３に接続され、第一の半導体チップ４０３に対向している電極１０４と、第一の半導体チップ４０３に形成された埋め込み電極４０１とを第一のバンプ４０９を介して電気的に接続する。具体的には、半導体ウエハ１０１上に形成された電極上１０４及び／又は電極４０５上に第一のバンプ４０９を形成し、互いに対向させて熱処理によって接合させる。尚、半導体ウエハ１０１がインターポーザ基板である場合、インターポーザ基板上に形成され、インターポーザ基板に形成された配線と電気的に接続された電極と、第二の半導体素子１０６に電気的に接続された電極１０７とをバンプ接続してもよい。
半導体ウエハ１０１と第一の半導体チップ４０３とを第一のバンプ４０９を介して接合した後、半導体ウエハ１０１と第一の半導体チップ４０３との間隙に第一の絶縁樹脂層４１１を充填する。第一の絶縁樹脂層４１１は、半導体ウエハ１０１と半導体チップ４０３とをバンプ接合する前に形成してもよい。
次に、半導体ウエハ１０１上に第一の半導体チップ４０３が埋まる厚さの第二の絶縁樹脂層４１３を形成する。第二の絶縁樹脂層４１３の材料としては、本発明の第１の実施形態において述べた第二の絶縁樹脂層１１３と同じ材料が用いられる。第二の絶縁樹脂層４１３をキュアさせた後、図２０に示すように、第一の半導体素子１０３が形成されていない半導体ウエハ１０１の裏面にBSGテープを貼り付けて、埋め込み電極４０１が形成されていない第一の半導体チップ４０３の裏面側から埋め込み電極４０１の他端部の手前まで第一の半導体チップ４０３を第二の絶縁樹脂層４１３ごとバックグランドによって研削して第一の半導体チップ４０３を薄化する。
BSGテープを半導体ウエハ１０１の裏面から剥離した後、第一の半導体チップ４０３をCMPなどによって研削して埋め込み電極４０１の他端部を露出させる。これにより、埋め込み電極４０１は第一の半導体チップ４０３を貫通するTSVとして機能する。次に、図２１に示すように、第一の半導体チップ４０３上に露出させた埋め込み電極４０１の他端部を覆う第一の絶縁層４１５を形成する。第一の絶縁層４１５は、例えばエポキシ系のビルドアップ配線板用樹脂コート材を塗布するか、又は取扱い性の観点から、フィルムタイプの層間絶縁材料や、後述する配線形成工程を補助するための樹脂付銅箔などを用いてもよい。続いて、第一の絶縁層４１５をエッチングして埋め込み電極４０１の他端部を露出するコンタクトホールを形成し、第一の絶縁層４１５上にコンタクトホールを介して埋め込み電極４０１と接続する端子４１７を形成する。端子４１７はCu等により形成されてもよい。端子４１７がCu端子である場合は、後に接続する半田との合金化を防ぐ為、Cu上にNi、Au等のバリア層を形成してもよい。
次に、第三の半導体素子４２０が形成された第二の半導体チップ４１９を準備し、図２２に示すように、第二の半導体チップ４１９に形成された第三の半導体素子４２０に電気的に接続された電極４２１と埋め込み電極４０１の他端部に接続された端子４１７とを第二のバンプ４２３を介して電気的に接続して、第一の半導体チップ４１１と第二の半導体チップ４１９とを接合する。具体的には、第一の絶縁層４１５上に形成された埋め込み電極４０１の他端部と接続している端子４１７上及び／又は第二の半導体チップ４１９上に形成された電極４２１上に第二のバンプ４２３を形成し、互いに対向させて熱処理によって接合させる。
埋め込み電極４０１の他端部と第二の半導体チップ４１９とを第二のバンプ４２３を介して接合した後、第一の絶縁層４１５と第二の半導体チップ４１９との間隙にアンダーフィル（以下、第三の絶縁樹脂層という）４２５を充填する。第三の絶縁樹脂層４２５は、アンダーフィル用の絶縁性樹脂であれば特に限定されない。尚、第三の絶縁樹脂層４２５は、埋め込み電極４０１の他端部と第二の半導体チップ４１９とをバンプ接合する前に形成してもよい。
次に、第一の絶縁層４１５上に第二の半導体チップ４１９が埋まる厚さの絶縁樹脂層（以下、第四の絶縁樹脂層という）４２７を形成する。第四の絶縁樹脂層４２７として用いる樹脂としては、第二の絶縁樹脂層４１３と同様に、本発明の第１の実施形態において述べた第二の絶縁樹脂層１１３と同じ材料が用いられる。
第四の絶縁樹脂層４２７をキュアさせた後、図２３に示すように、第三の半導体素子４２０が形成されていない第二の半導体チップ４１９の裏面を第四の絶縁樹脂層４２７ごと所望の厚み（仕上がり厚み）に達するまでバックグラインドによって研削する。第二の半導体チップ４１９及び第四の絶縁樹脂層４２７を研削する際は、第一の半導体素子１０３が形成されていない半導体ウエハ１０１の裏面にBSGテープを貼り付けて、バックグラインド工程により第二の半導体チップ４１９を薄化する。第二の半導体チップ４１９の薄化が終了した後、半導体ウエハ１０１の裏面からBSGテープを剥離する。
次に、第二の半導体チップ４１９及び第四の絶縁樹脂層４２７の研削面に第二の絶縁層４２９を形成する。第二の絶縁層４２９は、第一の絶縁層４１５と同じ材料を用いて形成されてもよい。図２４に示すように、第二の絶縁層４２９、第四の絶縁樹脂層４２７、第一の絶縁層４１５、及び第二の絶縁樹脂層４１３に半導体ウエハ１０１上に形成された電極１０４を露出させる開口部を形成し、半導体ウエハ１０１の上面全面、即ち、第二の絶縁層４２９上、開口部によって露出された電極１０４上、及び開口部の側面にセミアディティブ法などによって導電層を形成し、パターニングすることにより、開口部を埋める配線４３１及び配線４３１と接続する配線４３３を形成する。その後、配線４３３上に絶縁膜４３４を形成して、絶縁膜４３４上に配線４３３に接続する端子４３５を形成する。さらに、端子４３５上にソルダレジスト４３６を塗布した後、開口させて端子４３５を露出させる。端子４３５上には、必要に応じて外部端子４３７を形成する。外部端子４３７はBGAボールであってもよい。
その後、バックグラインドによって第一の半導体素子１０３が形成されていない半導体ウエハ１０１の裏面を仕上がり厚みに達するまで研削する。半導体ウエハ１０１の薄化が終了した際、第一の半導体素子１０３が形成されていない半導体ウエハ１０１の裏面側では、溝２０１が形成されていた領域において第二の絶縁樹脂層４１３が露出されている。図２５に示すように、半導体ウエハ１０１に形成された素子領域の境界線に沿って、ソルダレジスト４３６、絶縁膜４３４、第二の絶縁層４２９、第四の絶縁樹脂層４１３、第一の絶縁層４１５及び第二の絶縁樹脂層４１３をダイシングして半導体ウエハ１０１を個片化することにより、半導体装置４０を作製する。
半導体ウエハ１０１を個片化する前に、必要に応じて、半導体ウエハ１０１の裏面に絶縁樹脂などにより絶縁膜を形成してキュアしてもよい。絶縁膜を半導体ウエハ１０１の裏面に形成した場合、ソルダレジスト４３６、絶縁膜４３４、第二の絶縁層４２９、第四の絶縁樹脂層４２７、第一の絶縁層４１５及び第二の絶縁樹脂層４１３とともに半導体ウエハ１０１の裏面の絶縁膜もダイシングして半導体ウエハ１０１を個片化する。半導体ウエハ１０１に予め２０１溝を形成しない場合は、ダイシングの際に、ソルダレジスト４３６、絶縁膜４３４、第二の絶縁層４２９、第四の絶縁樹脂層４２７、第一の絶縁層４１５及び第二の絶縁樹脂層４１３とともに半導体ウエハ１０１もダイシングする。
本発明の第４の実施形態に係る半導体装置の製造方法によると、バンプ接続時のチップの反りに起因するバンプ接続不良やショートを抑制し、歩留まりと信頼性を向上させたTSV付きの半導体チップを含む３層以上の積層チップを含む半導体装置を製造することができる。また、本発明の実施形態１及び実施形態２に係る半導体装置の製造方法と同様に、製造コストの低減を可能にすることができる。
尚、図１９乃至図２５を参照して、TSVが形成された第一の半導体チップ４０３及び第三の半導体素子４２０が形成された第二の半導体チップ４１９をそれぞれ一つずつ半導体ウエハ１０１の一つの素子領域上に積層した半導体装置４０の製造方法について説明したが、上述した本発明の実施形態３に係る半導体装置の製造方法と同様に、TSVがそれぞれ形成された複数の第一の半導体チップ４０３及び第三の半導体素子がそれぞれ形成された複数の第二の半導体チップ４１９を半導体ウエハ１０１の一つの素子領域上に積層してもよい。即ち、半導体ウエハ１０１の一つ素子領域に対して複数の第一の半導体チップ４０３を平置きして接合し、該複数の第一の半導体チップ４０３上に、第二の半導体チップ４１９をそれぞれ接合してもよい。
また、半導体ウエハの素子領域上にTSVが形成された半導体チップを含む複数の半導体チップを平置きして積層する場合、半導体チップの積層数は一つの半導体装置内で異なっていてもよい。例えば、半導体ウエハの一つの素子領域上に、二つの半導体チップを平置きして、バンプを介して半導体ウエハと接合する場合、図２６に示す本発明の一実施形態に係る半導体装置４０´のように、半導体ウエハ１０１の素子領域上に平置きする二つの半導体チップのうち、一方をTSVが形成された第一の半導体チップ４０３とし、他方を第四の半導体素子４４１が形成された第三の半導体チップ４３９として第一のバンプ４０９を介して半導体ウエハ１０１とバンプ接合してもよい。この場合、TSVが形成された第一の半導体チップ４０３上に、第三の半導体素子４２０が形成された第二の半導体チップ４１９を第二のバンプ４２３を介して接合してもよい。
＜実施形態５＞
本発明の第５の実施形態に係る半導体装置の製造方法の概要について図２７乃至図３３を参照して説明する。第５の実施形態に係る半導体装置の製造方法では、第１乃至第４の実施形態に係る半導体装置の製造方法とは異なり、半導体ウエハとして、第一の半導体素子と第一の半導体素子に一端部が接続しているTSVとが各素子領域に形成されている半導体ウエハを用いる。以下に説明する本発明の第５の実施形態に係る半導体装置の製造方法においては、上述した第２の実施形態に係る半導体装置の製造方法で用いた半導体ウエハにTSVが形成された半導体ウエハを適用した一例を説明する。ここでは、第２の実施形態に係る半導体装置の製造方法と重複する説明は省略又は簡略化する。
まず、複数の素子領域が形成された半導体ウエハ５０１を準備する。ここで、図２７に示すように、半導体ウエハ５０１には、一端部が露出された埋め込み電極５０３が形成されている。また、半導体ウエハ５０１上には、埋め込み電極５０３の露出された一端部に電気的に接続された第一の半導体素子５０５が形成されている。本発明の第２の実施形態に係る半導体装置の製造方法と同様に、素子領域の境界線に沿って、半導体ウエハ５０１の第一の半導体素子５０５が形成された面に溝２０１を形成する。
本発明の第２の実施形態に係る半導体装置の製造方法と同様に、図２８に示すように、半導体ウエハ５０１に形成された第一の半導体素子５０５に接続され、半導体チップ１０５に対向する電極５０６と半導体チップ１０５に形成された第二の半導体素子１０６に配線を介して接続された電極１０７とをバンプ１０９を介して電気的に接続して半導体ウエハ５０１と半導体チップ１０５とを接合し、半導体ウエハ５０１と半導体チップ１０５との間隙を第一の絶縁樹脂層１１１で埋め、半導体ウエハ５０１上に半導体チップ１０５が埋まる厚さまで第二の絶縁樹脂層１１３を形成する。
次に、図２９に示すように、バックグラインドによって半導体チップ１０５を第二の絶縁樹脂層１１３ごと仕上がり厚さまで薄化する。その後、図３０に示すように、半導体チップ１０５及び第二の絶縁樹脂層１１３の研磨面に第一の絶縁層１１４を形成する。第一の絶縁層１１４及び第二の絶縁樹脂層１１３に半導体ウエハ５０１上に形成された電極５０６を露出させる開口部を形成し、半導体ウエハ５０１の上面全面、即ち、第一の絶縁層１１４上、開口部によって露出された電極５０６上、及び開口部の側面にセミアディティブ法などによって導電層を形成し、パターニングすることにより、開口部を埋める配線１１７及び配線１１７と接続する配線５０７を形成する。その後、配線５０７上に絶縁膜５０８を形成して、絶縁膜５０８上に配線５０７に接続する端子５０９を形成する。さらに、端子５０９上にソルダレジスト５１０を塗布した後、開口させて端子５０９を露出させる。
次に、半導体チップ１０５上に形成された端子５０９側にウエハサポートを取り付けて、埋め込み電極５０３の他端部の手前まで半導体ウエハ５０１を研削して、半導体ウエハ５０１を薄化する。その後、CMPなどにより半導体ウエハ５０１を研磨して埋め込み電極５０３の他端部を露出する。これにより、埋め込み電極５０３は半導体ウエハ５０１を貫通するTSVとして機能する。埋め込み電極５０３の他端部を露出した時点で、第一の半導体素子５０５が形成されていない半導体ウエハ５０１の裏面側では、溝２０１が形成されていた領域において第二の絶縁樹脂層１１３が露出されており、且つ各素子領域に対応する半導体ウエハ５０１の側面は、第二の絶縁樹脂層１１３によって覆われている。
次に、図３１に示すように、半導体ウエハ５０１上に第二の絶縁層５１２を形成する。第二の絶縁層５１２は、第一の絶縁層１１４と同一の材料で形成されてもよい。第二の絶縁層５１２に埋め込み電極５０３を露出する開口を形成した後、埋め込み電極５０３の他端部に接続する端子５１１を含む導電層を第二の絶縁層５１２上に形成する。導電層には、端子５１１の他に配線（図示せず）を形成してもよく、半導体ウエハ５０１と導電層との間に必要に応じて別途の配線層を形成してもよい。端子５１１は、導電性材料を第二の絶縁層５１２全面に塗布してパターニングすることにより形成してもよい。次に、端子５１１及び第二の絶縁層５１２の全面にソルダレジスト５１３を塗布してパターニングし、端子５１１を露出させる開口５１５を形成する。
次に、図３２に示すように、必要に応じて、露出させた端子５１１にプリフラックス処理（OSP）を施してから、外部端子５１７を開口５１５上に形成してもよい。外部端子５１７は、はんだを用いたBGAボールであってもよい。また、半導体ウエハ５０１上に外部端子５１７を形成した後、ウエハサポートを半導体チップ１０５側から剥離し、必要に応じて、配線５０７に接続された端子５０９上に外部端子５１９を形成してもよい。外部端子５１９は、はんだを用いたBGAボールであってもよい。
その後、図３３に示すように、半導体ウエハ５０１に形成された素子領域の境界線に沿って、ソルダレジスト５１０、絶縁膜５０８、第一の絶縁層１１４、第二の絶縁樹脂層１１３、第二の絶縁層５１２及びソルダレジスト５１３をダイシングして半導体ウエハ５０１を個片化して、薄型半導体チップが積層されたpopパッケージ５０を製造する。
本発明の第５の実施形態に係る半導体装置の製造方法によると、半導体チップ同士のバンプ接続時におけるチップの反りに起因するバンプ接続不良やショートが抑制され、歩留まりと信頼性を向上させたpopパッケージを製造することができる。
以上に説明した本発明の第５の実施形態に係る半導体装置の製造方法においては、第２の実施形態に係る半導体装置の製造方法で用いた半導体ウエハにTSVが形成された半導体ウエハを適用した一例を説明したが、第１の実施形態、第３の実施形態及び第４の実施形態に係る半導体装置の製造方法で用いられる半導体ウエハにTSVが形成された半導体ウエハを適用して、popパッケージを製造することもできる。
以上、本発明の実施形態１乃至実施形態５を、図１乃至図３３を参照しながら説明した。なお、本発明は上記の実施形態に限られたものではなく、要旨を逸脱しない範囲で適宜変更することが可能である。
１０：半導体装置
１０１：半導体ウエハ
１０３：第一の半導体素子
１０５：半導体チップ
１０６：第二の半導体素子
１０７：電極
１０９：バンプ
１１１：第一の絶縁樹脂層
１１３：第二の絶縁樹脂層
１１４：第一の絶縁層
１１５：開口部
１１７：配線
１１９：配線
１２１：端子
１２３：外部端子

Claims (15)

  1. 電極が形成された半導体ウエハを準備し、半導体チップに形成された第一の半導体素子と前記半導体ウエハの前記電極とをバンプを介して電気的に接続し、
    前記半導体ウエハと前記半導体チップとの接続前又は接続後に、互いに対向する前記半導体ウエハと前記半導体チップとの間隙に第一の絶縁樹脂層を形成し、
    前記半導体ウエハ上に、前記半導体チップが埋まる厚さまで第二の絶縁樹脂層を形成し、
    前記半導体チップが所定の厚みになるまで前記第二の絶縁樹脂層と前記半導体チップとを研削し、
    前記第二の絶縁樹脂層上及び前記半導体チップ上に第一の絶縁層を形成し、前記電極を露出させる開口部を前記第一の絶縁層及び前記第二の絶縁樹脂層に形成し、
    前記開口部を導電性の材料で埋め、
    前記第一の絶縁層上に、前記開口部を埋めた導電性の材料と接続する配線を形成し、
    前記配線に電気的に接続する第一の端子を形成し、
    前記半導体ウエハを所定の厚さに研削すること、
    を含む、半導体装置の製造方法。
  2. 前記半導体ウエハは、第二の半導体素子が形成された複数の素子領域を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記複数の素子領域の一つに対して、複数の前記半導体チップを接続することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記半導体ウエハを所定の厚さに研削することは、前記半導体ウエハを仕上がり厚みに達するまで研削することであることを特徴とする請求項１乃至３の何れか一項に記載の半導体装置の製造方法。
  5. 前記半導体ウエハには、一端部が前記第二の半導体素子に電気的に接続された埋め込み電極が形成されており、
    前記第一の端子を形成した後に、前記半導体ウエハを前記埋め込み電極の他端部の手前まで研削し、
    前記埋め込み電極の他端部を露出させ、
    前記露出させた前記埋め込み電極の他端部に電気的に接続する第二の端子を形成すること、
    をさらに含む請求項２乃至４の何れか一項に記載の半導体装置の製造方法。
  6. 前記電極と前記第一の半導体素子とをバンプ接続する前に、前記素子領域の境界線に沿って、ダイシング幅よりも広い溝を前記半導体ウエハ上に形成すること、
    及び、前記半導体ウエハを前記仕上がり厚みに達するまで研削した後に、前記半導体ウエハを個片化すること、
    をさらに含み、
    前記個片化することは、前記半導体ウエハに形成した前記溝に沿って、前記溝よりも狭いダイシング幅で前記半導体ウエハを個片化することであることを特徴とする請求項４又は５に記載の半導体装置の製造方法。
  7. 前記溝の深さは、前記仕上がり厚み以上の深さであることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 電極が形成された半導体ウエハを準備し、第一の半導体素子が形成され、前記第一の半導体素子と電気的に接続された第一の埋め込み電極を有する第一の半導体チップを準備し、
    前記第一の半導体チップの前記第一の半導体素子と前記半導体ウエハの前記電極とを第一のバンプを介して電気的に接続し、
    前記半導体ウエハと前記第一の半導体チップとの接続前又は接続後に、互いに対向する前記半導体ウエハと前記第一の半導体チップとの間隙に第一の絶縁樹脂層を形成し、
    前記半導体ウエハ上に、前記第一の半導体チップが埋まる厚さまで第二の絶縁樹脂層を形成し、
    前記第一の埋め込み電極の他端部の手前まで前記第二の絶縁樹脂層と前記第一の半導体チップとを研削し、
    前記第一の埋め込み電極の前記他端部を露出させ、
    前記第一の半導体チップ上に前記第一の埋め込み電極の前記他端部を覆う第一の絶縁層を形成し、
    前記第一の絶縁層上に前記第一の埋め込み電極の前記他端部とコンタクトホールを介して接続する端子を形成し、
    前記端子と第二の半導体チップに形成された第二の半導体素子とを第二のバンプを介して電気的に接続し、
    前記端子と前記第二の半導体チップとの接続前又は接続後に、互いに対向する前記端子及び前記第一の絶縁層と前記第二の半導体チップとの間隙に第三の絶縁樹脂層を形成し、
    前記第一の絶縁層上に、前記第二の半導体チップが埋まる厚さまで第四の絶縁樹脂層を形成し、
    前記第二の半導体チップが所定の厚みになるまで前記第四の絶縁樹脂層と前記第二の半導体チップとを研削し、
    前記第四の絶縁樹脂層上及び前記第二の半導体チップ上に第二の絶縁層を形成し、
    前記半導体ウエハに形成された前記電極を露出させる開口部を前記第二の絶縁層、前記第四の絶縁樹脂層、前記第一の絶縁層及び前記第二の絶縁樹脂層に形成し、
    前記開口部を導電性の材料で埋め、
    前記第二の絶縁層上に、前記開口部を埋めた導電性の材料と接続する配線を形成し、
    前記配線と電気的に接続する第一の端子を形成し、
    前記半導体ウエハを所定の厚さに研削すること、
    を含む、半導体装置の製造方法。
  9. 前記半導体ウエハは、第三の半導体素子が形成された複数の素子領域を有することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記複数の素子領域の一つに対して、複数の前記第一の半導体チップを接続することを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記半導体ウエハの一つの素子領域に形成された前記電極と少なくとも一つの第三の半導体チップに形成された第四の半導体素子とを前記第一のバンプを介して電気的に接続すること、をさらに含む請求項１０に記載の半導体装置の製造方法。
  12. 前記半導体ウエハを所定の厚さに研削することは、前記半導体ウエハを仕上がり厚みに達するまで研削することであることを特徴とする請求項８乃至１１のいずれか一項に記載の半導体装置の製造方法。
  13. 前記半導体ウエハには、一端部が前記第三の半導体素子に電気的に接続された第二の埋め込み電極が形成されており、
    前記第一の端子を形成した後に、前記半導体ウエハを前記第二の埋め込み電極の他端部の手前まで研削し、
    前記第二の埋め込み電極の他端部を露出させ、
    前記露出させた前記第二の埋め込み電極の他端部に電気的に接続する第二の端子を形成すること、
    をさらに含む請求項９乃至１２のいずれか一項に記載の半導体装置の製造方法。
  14. 前記電極と前記第一の埋め込み電極の一端部とをバンプ接続する前に、前記素子領域の境界線に沿って、ダイシング幅よりも広い溝を前記半導体ウエハ上に形成すること、
    及び、前記半導体ウエハを前記仕上がり厚みに達するまで研削した後に、前記半導体ウエハを個片化すること、
    をさらに含み、
    前記個片化することは、前記半導体ウエハに形成した前記溝に沿って、前記溝よりも狭いダイシング幅で前記半導体ウエハを個片化することであることを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
  15. 前記溝の深さは、前記仕上がり厚み以上の深さであることを特徴とする請求項１４に記載の半導体装置の製造方法。
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US14/850,589 US9368474B2 (en) 2014-09-11 2015-09-10 Manufacturing method for semiconductor device
KR1020220123330A KR102620629B1 (ko) 2014-09-11 2022-09-28 반도체 장치의 제조 방법

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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017005187A (ja) * 2015-06-15 2017-01-05 株式会社東芝 半導体装置の製造方法、および半導体装置
WO2020090384A1 (ja) * 2018-10-29 2020-05-07 ソニーセミコンダクタソリューションズ株式会社 撮像装置
JP2020102481A (ja) * 2018-12-20 2020-07-02 株式会社岡本工作機械製作所 樹脂を含む複合基板の研削方法及び研削装置
WO2023007629A1 (ja) * 2021-07-28 2023-02-02 昭和電工マテリアルズ株式会社 半導体装置の製造方法、及び、半導体装置
WO2024053523A1 (ja) * 2022-09-05 2024-03-14 株式会社レゾナック 半導体装置の製造方法、構造体及び半導体装置
WO2024052968A1 (ja) * 2022-09-05 2024-03-14 株式会社レゾナック 半導体装置の製造方法、及び構造体
JP7501133B2 (ja) 2020-06-12 2024-06-18 株式会社レゾナック 半導体装置の製造方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9349670B2 (en) * 2014-08-04 2016-05-24 Micron Technology, Inc. Semiconductor die assemblies with heat sink and associated systems and methods
KR102605400B1 (ko) 2015-03-31 2023-11-24 하마마츠 포토닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
TWI694569B (zh) * 2016-04-13 2020-05-21 日商濱松赫德尼古斯股份有限公司 半導體裝置
SG11201809734RA (en) * 2016-05-09 2018-12-28 Hitachi Chemical Co Ltd Method for manufacturing semiconductor device
US10504827B2 (en) 2016-06-03 2019-12-10 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
CN106024657A (zh) * 2016-06-24 2016-10-12 南通富士通微电子股份有限公司 一种嵌入式封装结构
US10910317B2 (en) 2016-12-29 2021-02-02 Intel Corporation Semiconductor package having wafer-level active die and external die mount
US20180374798A1 (en) 2017-06-24 2018-12-27 Amkor Technology, Inc. Semiconductor device having emi shielding structure and related methods
TWI616999B (zh) * 2017-07-20 2018-03-01 華騰國際科技股份有限公司 具有堆疊式積體電路晶片之記憶體製作方法
US10535591B2 (en) * 2017-08-10 2020-01-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of manufacturing the same
US10665582B2 (en) 2017-11-01 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor package structure
TWI670779B (zh) * 2018-11-16 2019-09-01 典琦科技股份有限公司 晶片封裝體的製造方法
JP2021048205A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体装置の製造方法
KR20210142465A (ko) * 2020-05-18 2021-11-25 삼성전자주식회사 반도체 패키지
US11764164B2 (en) * 2020-06-15 2023-09-19 Micron Technology, Inc. Semiconductor device and method of forming the same
CN113937019A (zh) * 2020-07-14 2022-01-14 中芯集成电路（宁波）有限公司上海分公司 晶圆级封装方法以及封装结构
US11769736B2 (en) 2021-04-14 2023-09-26 Micron Technology, Inc. Scribe structure for memory device
US11715704B2 (en) 2021-04-14 2023-08-01 Micron Technology, Inc. Scribe structure for memory device
US11600578B2 (en) 2021-04-22 2023-03-07 Micron Technology, Inc. Scribe structure for memory device

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053218A (ja) * 1999-08-10 2001-02-23 Toshiba Corp 半導体装置及びその製造方法
JP2002025948A (ja) * 2000-07-10 2002-01-25 Canon Inc ウエハーの分割方法、半導体デバイス、および半導体デバイスの製造方法
JP2003188134A (ja) * 2001-12-17 2003-07-04 Disco Abrasive Syst Ltd 半導体ウェーハの加工方法
JP2004158537A (ja) * 2002-11-05 2004-06-03 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008130704A (ja) * 2006-11-20 2008-06-05 Sony Corp 半導体装置の製造方法
JP2008218926A (ja) * 2007-03-07 2008-09-18 Spansion Llc 半導体装置及びその製造方法
JP2008235401A (ja) * 2007-03-19 2008-10-02 Spansion Llc 半導体装置及びその製造方法
JP2010219477A (ja) * 2009-03-19 2010-09-30 Shinko Electric Ind Co Ltd 電子部品内蔵配線基板の製造方法
US20110186977A1 (en) * 2010-01-29 2011-08-04 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Thin Profile WLCSP with Vertical Interconnect over Package Footprint
JP2011187800A (ja) * 2010-03-10 2011-09-22 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2011243668A (ja) * 2010-05-17 2011-12-01 Panasonic Corp 半導体パッケージの製造方法
JP2012129551A (ja) * 2004-08-20 2012-07-05 Zycube:Kk 三次元積層構造を持つ半導体装置の製造方法
US20120187568A1 (en) * 2011-01-21 2012-07-26 Stats Chippac, Ltd. Semiconductor Device and Method of Forming FO-WLCSP with Multiple Encapsulants
US20140038353A1 (en) * 2012-08-03 2014-02-06 Samsung Electronics Co., Ltd. Semiconductor packages, methods of manufacturing the same, and semiconductor package structures including the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5191405A (en) * 1988-12-23 1993-03-02 Matsushita Electric Industrial Co., Ltd. Three-dimensional stacked lsi
JP3516592B2 (ja) * 1998-08-18 2004-04-05 沖電気工業株式会社 半導体装置およびその製造方法
JP4809957B2 (ja) 1999-02-24 2011-11-09 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
CN100461391C (zh) * 2002-02-04 2009-02-11 卡西欧计算机株式会社 半导体装置
CN1463038A (zh) * 2002-05-31 2003-12-24 富士通株式会社 半导体器件及其制造方法
TWI234253B (en) * 2002-05-31 2005-06-11 Fujitsu Ltd Semiconductor device and manufacturing method thereof
JP4441328B2 (ja) * 2004-05-25 2010-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP2007123524A (ja) * 2005-10-27 2007-05-17 Shinko Electric Ind Co Ltd 電子部品内蔵基板
US8072059B2 (en) * 2006-04-19 2011-12-06 Stats Chippac, Ltd. Semiconductor device and method of forming UBM fixed relative to interconnect structure for alignment of semiconductor die
US8193034B2 (en) * 2006-11-10 2012-06-05 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure using stud bumps
US7858441B2 (en) * 2008-12-08 2010-12-28 Stats Chippac, Ltd. Semiconductor package with semiconductor core structure and method of forming same
JP2010267653A (ja) 2009-05-12 2010-11-25 Disco Abrasive Syst Ltd ウエーハの加工方法
US8115260B2 (en) * 2010-01-06 2012-02-14 Fairchild Semiconductor Corporation Wafer level stack die package
JP2012084780A (ja) 2010-10-14 2012-04-26 Renesas Electronics Corp 半導体装置の製造方法
US8941222B2 (en) * 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US8754514B2 (en) * 2011-08-10 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip wafer level package
US9748203B2 (en) * 2011-12-15 2017-08-29 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with conductive pillars and method of manufacture thereof
US9040346B2 (en) * 2012-05-03 2015-05-26 Infineon Technologies Ag Semiconductor package and methods of formation thereof

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053218A (ja) * 1999-08-10 2001-02-23 Toshiba Corp 半導体装置及びその製造方法
JP2002025948A (ja) * 2000-07-10 2002-01-25 Canon Inc ウエハーの分割方法、半導体デバイス、および半導体デバイスの製造方法
JP2003188134A (ja) * 2001-12-17 2003-07-04 Disco Abrasive Syst Ltd 半導体ウェーハの加工方法
JP2004158537A (ja) * 2002-11-05 2004-06-03 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2012129551A (ja) * 2004-08-20 2012-07-05 Zycube:Kk 三次元積層構造を持つ半導体装置の製造方法
JP2008130704A (ja) * 2006-11-20 2008-06-05 Sony Corp 半導体装置の製造方法
JP2008218926A (ja) * 2007-03-07 2008-09-18 Spansion Llc 半導体装置及びその製造方法
JP2008235401A (ja) * 2007-03-19 2008-10-02 Spansion Llc 半導体装置及びその製造方法
JP2010219477A (ja) * 2009-03-19 2010-09-30 Shinko Electric Ind Co Ltd 電子部品内蔵配線基板の製造方法
US20110186977A1 (en) * 2010-01-29 2011-08-04 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Thin Profile WLCSP with Vertical Interconnect over Package Footprint
JP2011187800A (ja) * 2010-03-10 2011-09-22 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2011243668A (ja) * 2010-05-17 2011-12-01 Panasonic Corp 半導体パッケージの製造方法
US20120187568A1 (en) * 2011-01-21 2012-07-26 Stats Chippac, Ltd. Semiconductor Device and Method of Forming FO-WLCSP with Multiple Encapsulants
US20140038353A1 (en) * 2012-08-03 2014-02-06 Samsung Electronics Co., Ltd. Semiconductor packages, methods of manufacturing the same, and semiconductor package structures including the same

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10128153B2 (en) 2015-06-15 2018-11-13 Kabushiki Kaisha Toshiba Method of fabricating a semiconductor device and the semiconductor device
JP2017005187A (ja) * 2015-06-15 2017-01-05 株式会社東芝 半導体装置の製造方法、および半導体装置
US11862662B2 (en) 2018-10-29 2024-01-02 Sony Semiconductor Solutions Corporation Image device
WO2020090384A1 (ja) * 2018-10-29 2020-05-07 ソニーセミコンダクタソリューションズ株式会社 撮像装置
JPWO2020090384A1 (ja) * 2018-10-29 2021-09-16 ソニーセミコンダクタソリューションズ株式会社 撮像装置
JP7422676B2 (ja) 2018-10-29 2024-01-26 ソニーセミコンダクタソリューションズ株式会社 撮像装置
JP2020102481A (ja) * 2018-12-20 2020-07-02 株式会社岡本工作機械製作所 樹脂を含む複合基板の研削方法及び研削装置
US11745299B2 (en) 2018-12-20 2023-09-05 Okamoto Machine Tool Works, Ltd. Grinding method of composite substrate including resin and grinding apparatus thereof
JP7270373B2 (ja) 2018-12-20 2023-05-10 株式会社岡本工作機械製作所 樹脂を含む複合基板の研削方法及び研削装置
JP7501133B2 (ja) 2020-06-12 2024-06-18 株式会社レゾナック 半導体装置の製造方法
WO2023007629A1 (ja) * 2021-07-28 2023-02-02 昭和電工マテリアルズ株式会社 半導体装置の製造方法、及び、半導体装置
WO2024053523A1 (ja) * 2022-09-05 2024-03-14 株式会社レゾナック 半導体装置の製造方法、構造体及び半導体装置
WO2024052968A1 (ja) * 2022-09-05 2024-03-14 株式会社レゾナック 半導体装置の製造方法、及び構造体
WO2024052967A1 (ja) * 2022-09-05 2024-03-14 株式会社レゾナック 半導体装置の製造方法、構造体及び半導体装置
WO2024053521A1 (ja) * 2022-09-05 2024-03-14 株式会社レゾナック 半導体装置の製造方法、及び構造体

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