JP2016058655A - Semiconductor device manufacturing method - Google Patents
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- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
- H01L2224/251—Disposition
- H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
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- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
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- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/812—Applying energy for connecting
- H01L2224/81201—Compression bonding
- H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/82009—Pre-treatment of the connector or the bonding area
- H01L2224/8203—Reshaping, e.g. forming vias
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- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92124—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
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- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
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- H01L2225/06503—Stacked arrangements of devices
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- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
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- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
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- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
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Abstract
Description
本発明は、半導体装置の製造方法に関する。特に、薄型の半導体積層構造を含む半導体モジュールの製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device. In particular, the present invention relates to a method for manufacturing a semiconductor module including a thin semiconductor laminated structure.
従来、電子機器の小型化を実現するため、複数の半導体チップを含む半導体モジュールが作製されている。このような半導体モジュールに内蔵される半導体チップ同士の接続には、高バンド幅化及び消費電力の低減のため、従来のワイヤボンディングだけではなく、半導体チップ面上に形成された凸状電極(バンプ)を用いたバンプ接続も採用されている(例えば、特許文献1)。 2. Description of the Related Art Conventionally, a semiconductor module including a plurality of semiconductor chips has been manufactured in order to reduce the size of electronic devices. For connecting between semiconductor chips built in such a semiconductor module, not only conventional wire bonding but also bump electrodes (bumps) formed on the surface of the semiconductor chip in order to increase bandwidth and reduce power consumption. ) Is also used (for example, Patent Document 1).
近年、半導体装置の薄型化やTSV(Through Silicon Via)のビア形成のために、半導体チップの薄型化が要求されており、薄型半導体ウエハの様々な加工方法が提案されている(例えば、特許文献2、特許文献3)。しかしながら、薄型半導体チップ同士をバンプ接続した半導体モジュールを作製する場合、BSGテープの使用やダイシング、ピックアップによるチップクラック、バンプ接続時の薄型チップの反りに起因するバンプ接続不良などが発生する虞があるという問題がある。また、薄型ウエハのハンドリングの為にウエハサポートを使用すると、その分コストが増加するという問題もある。 In recent years, there has been a demand for thin semiconductor chips in order to reduce the thickness of semiconductor devices and TSV (Through Silicon Via) vias, and various processing methods for thin semiconductor wafers have been proposed (for example, Patent Documents). 2, Patent Document 3). However, when manufacturing a semiconductor module in which thin semiconductor chips are bump-connected, there is a risk of using a BSG tape, dicing, chip cracking due to pick-up, or bump connection failure due to warping of the thin chip during bump connection. There is a problem. Further, when a wafer support is used for handling a thin wafer, there is a problem that the cost is increased accordingly.
本発明は、チップクラック及びバンプ接続不良が抑制され、歩留まりと信頼性が向上された半導体装置を製造できる半導体装置の製造方法を提供することを目的とする。また、ウエハサポートを使用せずにウエハレベルで半導体装置を製造することにより、製造コストを低減することができる半導体装置の製造方法を提供することを目的とする。 It is an object of the present invention to provide a semiconductor device manufacturing method capable of manufacturing a semiconductor device in which chip cracks and bump connection defects are suppressed and yield and reliability are improved. It is another object of the present invention to provide a method for manufacturing a semiconductor device that can reduce the manufacturing cost by manufacturing the semiconductor device at the wafer level without using a wafer support.
本発明の一実施形態に係る半導体装置の製造方法は、電極が形成された半導体ウエハを準備し、半導体チップに形成された第一の半導体素子と前記半導体ウエハの前記電極とをバンプを介して電気的に接続し、前記半導体ウエハと前記半導体チップとの接続前又は接続後に、互いに対向する前記半導体ウエハと前記半導体チップとの間隙に第一の絶縁樹脂層を形成し、前記半導体ウエハ上に、前記半導体チップが埋まる厚さまで第二の絶縁樹脂層を形成し、前記半導体チップが所定の厚みになるまで前記第二の絶縁樹脂層と前記半導体チップとを研削し、前記第二の絶縁樹脂層上及び前記半導体チップ上に第一の絶縁層を形成し、前記電極を露出させる開口部を前記第一の絶縁層及び前記第二の絶縁樹脂層に形成し、前記開口部を導電性の材料で埋め、前記第一の絶縁層上に、前記開口部を埋めた導電性の材料と接続する配線を形成し、前記配線に電気的に接続する第一の端子を形成し、前記半導体ウエハを所定の厚さに研削すること、を含む。 A method of manufacturing a semiconductor device according to an embodiment of the present invention prepares a semiconductor wafer on which an electrode is formed, and connects a first semiconductor element formed on a semiconductor chip and the electrode of the semiconductor wafer via bumps. Electrically connecting and forming a first insulating resin layer in a gap between the semiconductor wafer and the semiconductor chip facing each other before or after the connection between the semiconductor wafer and the semiconductor chip; The second insulating resin layer is formed to a thickness that fills the semiconductor chip, the second insulating resin layer and the semiconductor chip are ground until the semiconductor chip has a predetermined thickness, and the second insulating resin is ground. Forming a first insulating layer on the layer and on the semiconductor chip, forming an opening exposing the electrode in the first insulating layer and the second insulating resin layer, and forming the opening in a conductive layer Material And forming a wiring connected to the conductive material filling the opening on the first insulating layer, forming a first terminal electrically connected to the wiring, and forming the semiconductor wafer Grinding to a predetermined thickness.
本発明の一実施形態によると、前記半導体ウエハは、第二の半導体素子が形成された複数の素子領域を有してもよい。 According to an embodiment of the present invention, the semiconductor wafer may have a plurality of element regions in which second semiconductor elements are formed.
本発明の一実施形態によると、前記複数の素子領域の一つに対して、複数の前記半導体チップを接続してもよい。 According to an embodiment of the present invention, a plurality of the semiconductor chips may be connected to one of the plurality of element regions.
本発明の一実施形態によると、前記半導体ウエハを所定の厚さに研削することは、前記半導体ウエハを仕上がり厚みに達するまで研削することであってもよい。 According to an embodiment of the present invention, grinding the semiconductor wafer to a predetermined thickness may be grinding the semiconductor wafer to a finished thickness.
本発明の一実施形態によると、前記半導体ウエハには、一端部が前記第二の半導体素子に電気的に接続された埋め込み電極が形成されており、前記第一の端子を形成した後に、前記半導体ウエハを前記埋め込み電極の他端部の手前まで研削し、前記埋め込み電極の他端部を露出させ、前記露出させた前記埋め込み電極の他端部に電気的に接続する第二の端子を形成すること、をさらに含んでもよい。 According to an embodiment of the present invention, the semiconductor wafer has a buried electrode having one end electrically connected to the second semiconductor element, and after forming the first terminal, Grinding the semiconductor wafer to the front of the other end of the embedded electrode, exposing the other end of the embedded electrode, and forming a second terminal electrically connected to the exposed other end of the embedded electrode May further include.
本発明の一実施形態によると、前記電極と前記第一の半導体素子とをバンプ接続する前に、前記素子領域の境界線に沿って、ダイシング幅よりも広い溝を前記半導体ウエハ上に形成すること、及び、前記半導体ウエハを仕上がり厚みに達するまで研削した後に、前記半導体ウエハを個片化すること、をさらに含み、前記個片化することは、前記半導体ウエハに形成した前記溝に沿って、前記溝よりも狭いダイシング幅で前記半導体ウエハを個片化することであってもよい。 According to an embodiment of the present invention, a groove wider than a dicing width is formed on the semiconductor wafer along a boundary line of the element region before bump-connecting the electrode and the first semiconductor element. And, after grinding the semiconductor wafer to a finished thickness, dividing the semiconductor wafer into pieces, the dividing into pieces along the grooves formed in the semiconductor wafer The semiconductor wafer may be singulated with a dicing width narrower than the groove.
本発明の一実施形態によると前記溝の深さは、前記仕上がり厚み以上の深さであってもよい。 According to an embodiment of the present invention, the depth of the groove may be greater than the finished thickness.
本発明の一実施形態に係る半導体装置の製造方法は、電極が形成された半導体ウエハを準備し、第一の半導体素子が形成され、前記第一の半導体素子と電気的に接続された埋め込み電極を有する第一の半導体チップを準備し、前記第一の半導体チップの前記第一の半導体素子と前記半導体ウエハの前記電極とを第一のバンプを介して電気的に接続し、前記半導体ウエハと前記第一の半導体チップとの接続前又は接続後に、互いに対向する前記半導体ウエハと前記第一の半導体チップとの間隙に第一の絶縁樹脂層を形成し、前記半導体ウエハ上に、前記第一の半導体チップが埋まる厚さまで第二の絶縁樹脂層を形成し、前記第一の埋め込み電極の他端部の手前まで前記第二の絶縁樹脂層と前記第一の半導体チップとを研削し、前記第一の埋め込み電極の前記他端部を露出させ、前記第一の半導体チップ上に前記第一の埋め込み電極の前記他端部を覆う第一の絶縁層を形成し、前記第一の絶縁層上に前記第一の埋め込み電極の前記他端部とコンタクトホールを介して接続する端子を形成し、前記端子と第二の半導体チップに形成された第二の半導体素子とを第二のバンプを介して電気的に接続し、前記端子と前記第二の半導体チップとの接続前又は接続後に、互いに対向する前記端子及び前記第一の絶縁層と前記第二の半導体チップとの間隙に第三の絶縁樹脂層を形成し、前記第一の絶縁層上に、前記第二の半導体チップが埋まる厚さまで第四の絶縁樹脂層を形成し、前記第二の半導体チップが所定の厚みになるまで前記第四の絶縁樹脂層と前記第二の半導体チップとを研削し、前記第四の絶縁樹脂層上及び前記第二の半導体チップ上に第二の絶縁層を形成し、前記半導体ウエハに形成されて前記第一の半導体素子と電気的に接続された電極を露出させる開口部を前記第二の絶縁層、前記第四の絶縁樹脂層、前記第一の絶縁層及び前記第二の絶縁樹脂層に形成し、前記開口部を導電性の材料で埋め、前記第二の絶縁層上に、前記開口部を埋めた導電性の材料と接続する配線を形成し、前記配線と電気的に接続する第一の端子を形成し、前記半導体ウエハを所定の厚さに研削すること、を含む。 According to an embodiment of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: preparing a semiconductor wafer on which an electrode is formed; forming a first semiconductor element; and electrically connecting to the first semiconductor element A first semiconductor chip having a first semiconductor chip, electrically connecting the first semiconductor element of the first semiconductor chip and the electrode of the semiconductor wafer via a first bump, and Before or after connecting to the first semiconductor chip, a first insulating resin layer is formed in a gap between the semiconductor wafer and the first semiconductor chip facing each other, and the first insulating resin layer is formed on the semiconductor wafer. Forming a second insulating resin layer to a thickness that fills the semiconductor chip, and grinding the second insulating resin layer and the first semiconductor chip to the front of the other end of the first embedded electrode, First embedding The other end of the electrode is exposed, a first insulating layer is formed on the first semiconductor chip to cover the other end of the first embedded electrode, and the first insulating layer is formed on the first insulating layer. A terminal connected to the other end of one embedded electrode via a contact hole is formed, and the terminal and a second semiconductor element formed on the second semiconductor chip are electrically connected via a second bump. And a third insulating resin layer in the gap between the terminal and the first insulating layer and the second semiconductor chip facing each other before or after connecting the terminal and the second semiconductor chip. A fourth insulating resin layer is formed on the first insulating layer to a thickness that fills the second semiconductor chip, and the fourth semiconductor resin layer has a predetermined thickness until the second semiconductor chip has a predetermined thickness. Grinding the insulating resin layer and the second semiconductor chip; A second insulating layer is formed on the insulating resin layer and the second semiconductor chip, and an opening is formed on the semiconductor wafer to expose an electrode electrically connected to the first semiconductor element. Forming the second insulating layer, the fourth insulating resin layer, the first insulating layer, and the second insulating resin layer, filling the opening with a conductive material, and forming the second insulating layer; Forming a wiring connected to the conductive material filling the opening, forming a first terminal electrically connected to the wiring, and grinding the semiconductor wafer to a predetermined thickness; including.
本発明の一実施形態によると、前記半導体ウエハは、第三の半導体素子が形成された複数の素子領域を有してもよい。 According to an embodiment of the present invention, the semiconductor wafer may have a plurality of element regions in which third semiconductor elements are formed.
本発明の一実施形態によると、前記複数の素子領域の一つに対して、複数の前記第一の半導体チップを接続してもよい。 According to an embodiment of the present invention, a plurality of the first semiconductor chips may be connected to one of the plurality of element regions.
本発明の一実施形態による半導体装置の製造方法は、前記電極と少なくとも一つの第三の半導体チップに形成された第四の半導体素子とを前記第一のバンプを介して電気的に接続すること、をさらに含んでもよい。 In a method of manufacturing a semiconductor device according to an embodiment of the present invention, the electrode and a fourth semiconductor element formed on at least one third semiconductor chip are electrically connected via the first bump. , May further be included.
本発明の一実施形態によると、前記半導体ウエハを所定の厚さに研削することは、前記半導体ウエハを仕上がり厚みに達するまで研削することであってもよい。 According to an embodiment of the present invention, grinding the semiconductor wafer to a predetermined thickness may be grinding the semiconductor wafer to a finished thickness.
本発明の一実施形態によると、前記半導体ウエハには、一端部が前記第三の半導体素子に電気的に接続された第二の埋め込み電極が形成されており、前記第一の端子を形成した後に、前記半導体ウエハを前記第二の埋め込み電極の他端部の手前まで研削し、前記第二の埋め込み電極の他端部を露出させ、前記露出させた前記第二の埋め込み電極の他端部に電気的に接続する第二の端子を形成すること、をさらに含んでもよい。 According to an embodiment of the present invention, the semiconductor wafer is formed with a second embedded electrode having one end electrically connected to the third semiconductor element, and the first terminal is formed. Later, the semiconductor wafer is ground to the front of the other end of the second embedded electrode, the other end of the second embedded electrode is exposed, and the other end of the exposed second embedded electrode is exposed. Forming a second terminal electrically connected to the first terminal.
本発明の一実施形態によると、前記電極と前記第一の埋め込み電極の一端部とをバンプ接続する前に、前記素子領域の境界線に沿って、ダイシング幅よりも広い溝を前記半導体ウエハ上に形成すること、及び、前記半導体ウエハを前記仕上がり厚みに達するまで研削した後に、前記半導体ウエハを個片化すること、をさらに含み、前記個片化することは、前記半導体ウエハに形成した前記溝に沿って、前記溝よりも狭いダイシング幅で前記半導体ウエハを個片化してもよい。 According to an embodiment of the present invention, a groove wider than a dicing width is formed on the semiconductor wafer along a boundary line of the element region before bump-connecting the electrode and one end of the first embedded electrode. Forming the semiconductor wafer into individual pieces after the semiconductor wafer has been ground to reach the finished thickness, and the singulation is performed on the semiconductor wafer. The semiconductor wafer may be singulated along the groove with a dicing width narrower than the groove.
本発明の一実施形態によると、前記溝の深さは、前記仕上がり厚み以上の深さであってもよい。 According to an embodiment of the present invention, the depth of the groove may be greater than the finished thickness.
本発明によると、チップクラック及びバンプ接続不良が抑制され、歩留まりと信頼性が向上された半導体装置を製造できる半導体装置の製造方法を提供することができる。また、製造コストを低減することができる半導体装置の製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method of the semiconductor device which can manufacture the semiconductor device which the chip crack and the bump connection defect were suppressed, and the yield and reliability improved can be provided. In addition, it is possible to provide a method for manufacturing a semiconductor device that can reduce manufacturing costs.
以下、図面を参照して本発明に係る半導体装置の製造方法について説明する。ただし、本発明の半導体装置の製造方法は多くの異なる態様で実施することが可能であり、以下に示す実施形態の記載内容に限定して解釈されるものではない。なお、本実施形態で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。尚、以下の説明において。層、膜、領域などの要素が、他の要素の「上」にあるとするとき、これは該他の要素の「直上」にある場合に限らず、その中間に更に別の要素がある場合も含む。 A method for manufacturing a semiconductor device according to the present invention will be described below with reference to the drawings. However, the method for manufacturing a semiconductor device of the present invention can be implemented in many different modes, and is not construed as being limited to the description of the embodiments described below. Note that in the drawings referred to in this embodiment, the same portions or portions having similar functions are denoted by the same reference numerals, and repetitive description thereof is omitted. In the following description. When an element such as a layer, a film, or a region is “above” another element, this is not limited to “directly above” the other element, and there is another element in the middle Including.
<実施形態1>
本発明の第1の実施形態に係る半導体装置の製造方法の概要について図1乃至図8を参照しながら説明する。
<Embodiment 1>
An outline of a method of manufacturing a semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS.
まず、図1A及び図1Bに示すように、複数の素子領域が形成された半導体ウエハ101を準備する。ここで、素子領域とは、半導体ウエハをダイシングして個片化した後に、一つの半導体チップとして機能する領域を表す。図1Aは半導体ウエハ101の上面図であり、図1Bは図1Aにおける領域AのB−B線に沿った断面図である。半導体ウエハ101には素子領域毎に半導体素子(以下、第一の半導体素子という)103が形成されていてもよい。ここで、第一の半導体素子103は、トランジスタなどの素子を含んでもよい。また、半導体ウエハ101上には、第一の半導体素子103に電気的に接続され、Alなどの金属材料で形成された電極104が絶縁膜を介して素子領域毎に形成されている。また、半導体ウエハ101上には、第一の半導体素子103と電極104とを接続する配線層が形成されてもよい。図1は、半導体ウエハの部分断面図である。図1では、半導体ウエハ101に形成された二つの素子領域を示している。尚、半導体ウエハ101は、半導体素子103が形成されておらず、配線層が形成されたインターポーザ基板であってもよい。
First, as shown in FIGS. 1A and 1B, a
次に、半導体素子(以下、第二の半導体素子という)106が半導体基板に形成された半導体チップ105を準備する。ここで、第二の半導体素子106は、トランジスタなどの素子を含むものとする。半導体装置の組み立てはウエハレベルで行うため、半導体ウエハ101に形成された素子領域に対応する個数の半導体チップ105を準備する。半導体チップ105上には、第二の半導体素子106に配線を介して電気的に接続された電極107が絶縁膜を介して形成されている。
Next, a
図2A及び図2Bに示すように、半導体ウエハ101の素子領域毎に形成された第一の半導体素子103と、半導体チップ105に形成された第二の半導体素子106とを互いに対向させてバンプ109を介して接合して、第一の半導体素子103と第二の半導体素子106とを電気的に接続する。図2Aは半導体ウエハ101上に半導体チップ105をバンプ接合した状態を示す上面図であり、図2Bは図2Aにおける領域AのB−B線に沿った断面図である。具体的には、第一の半導体素子103に電気的に接続され、半導体チップ105に対向している電極104上及び/又は第二の半導体素子106に電気的に接続された電極107上にバンプ109を形成し、互いに対向させて熱処理によって接合させる。バンプ109は、例えば、金、はんだ、又は銅ピラーを用いてセミアディティブプロセス等により形成されてもよい。図2においては、第一の半導体素子103と第二の半導体素子106との接続に用いる電極104上及び/又は電極107上にのみバンプ109を形成している態様を示したが、本発明はこれに限定されず、半導体チップ105に対向していない電極104上にバンプ109を形成してもよい。尚、半導体ウエハ101がインターポーザ基板である場合、インターポーザ基板上に形成され、インターポーザ基板に形成された配線と電気的に接続された電極と、第二の半導体素子106に電気的に接続された電極107とをバンプ接続してもよい。
As shown in FIGS. 2A and 2B, the
図2Bに示すように、半導体ウエハ101と半導体チップ105とをバンプ109を介して接合した後、半導体ウエハ101と半導体チップ105との間隙にアンダーフィル(以下、第一の絶縁樹脂層という)111を充填する。第一の絶縁樹脂層111は、アンダーフィル用の絶縁性樹脂であれば特に限定されず、例えば、エポキシ系樹脂にシリカ、アルミナのフィラー、アミン系硬化剤などを加えたものが使用されてもよい。尚、第一の絶縁樹脂層111は、半導体ウエハ101と半導体チップ105とをバンプ接合する前に形成してもよい。
As shown in FIG. 2B, after the
半導体ウエハ101と半導体チップ105とをバンプ109を介して接合した後に、半導体ウエハ101と半導体チップ105との間隙にアンダーフィルを充填してアンダーフィル封止(CUF:capillary underfill)する方法の一例を以下に述べる。
An example of a method of filling the gap between the
半導体ウエハ101と半導体チップ105とのバンプ接合後、必要に応じてアンダーフィルの流動性を上げる為に、半導体ウエハ101及び半導体チップ105に対してプラズマ処理を行ってから、液状のアンダーフィル材をディスペンサ等を用いて、半導体ウエハ101上に、例えば、各半導体チップ105の端の一辺から数百μm程度離れた位置にライン形状に塗布してもよい。ディスペンスの際は、液剤の粘度を下げる為にチップ及びアンダーフィル材を加熱し、塗布は指定の時間間隔を開けて複数回行ってもよい。塗布されたアンダーフィル材は毛細管現象により半導体ウエハ101と半導体チップ105との間隙に入り込む。
After bump bonding between the
また、半導体ウエハ101と半導体チップ105とをバンプ109を介して接合する前に液状のアンダーフィル材(NCP:non-conductive paste)にて封止する方法の一例を以下に述べる。
An example of a method of sealing with a liquid underfill material (NCP) before bonding the
半導体ウエハ101と半導体チップ105とのバンプ接合前に、例えば、バンプ接続用の装置(フリップチップボンダー)にディスペンサ等を搭載しておき、半導体105が搭載される領域の一部または全部に対応する半導体ウエハ101上に、ボイドができにくい塗布軌跡にてアンダーフィル材を塗布し、半導体チップ105の半導体ウエハ101への搭載、即ち、半導体ウエハ101と半導体チップ105とをバンプ接続すると同時に、半導体ウエハ101と半導体チップ105との間隙全面にアンダーフィル材を押し広げてもよい。
Before bump bonding between the
また、例えば、半導体ウエハ101、又は半導体チップ105のダイシング前のウエハ、或いはその両方に、アンダーフィル液剤のスピンコートや、フィルム形状のアンダーフィル材のラミネート等によりウエハ単位でアンダーフィルを付けておき、アンダーフィル材が付いた状態の半導体ウエハ101及び個片化後の半導体チップ105をバンプ接続すると同時にアンダーフィル材で半導体ウエハ101と半導体チップ105との間隙を封止してもよい。
In addition, for example, the
以上に述べた方法などによって、半導体ウエハ101と半導体チップ105との間隙にアンダーフィルを充填した後、オーブン等にて加熱しアンダーフィルを硬化させることにより、第一の絶縁樹脂層111を形成する。
The first insulating
次に、図2Bに示すように、半導体ウエハ101上に半導体チップ105が埋まる厚さの絶縁樹脂層(以下、第二の絶縁樹脂層という)113を形成する。第二の絶縁樹脂層113として用いる樹脂としては、特に限定されないが、再配線工程による耐薬品性、及びはんだ耐熱性が必要であり、ウエハの反りを抑制するために、低熱膨張率を有する樹脂が好ましい。例えば、Fan−outパッケージチップ埋め込み用途の圧縮成形用エポキシ・ハイブリッド材や、真空ラミネーション用のシリコン・ハイブリッド材からなるフィルムモールド材などを用いてもよい。尚、図2Aでは第二の絶縁樹脂層113の記載を省略している。
Next, as shown in FIG. 2B, an insulating resin layer (hereinafter referred to as a second insulating resin layer) 113 having a thickness in which the
次に、図3に示すように、第二の絶縁樹脂層113をキュアさせた後、バックグラインドによって第二の半導体素子106が形成されていない各半導体チップ105の裏面を第二の絶縁樹脂層113ごと所望の厚み(仕上がり厚み、即ち、薄化工程終了後の最終的な半導体チップの厚み)に達するまで研削する。各半導体チップ105及び第二の絶縁樹脂層113を研削する際は、第一の半導体素子103が形成されていない半導体ウエハ101の裏面にBSG(Back Side Grinding)テープ(表面保護テープ)を貼り付けて、バックグラインド工程により半導体チップ105を薄化する。各半導体チップ105の薄化が終了した後、半導体ウエハ101の裏面からBSGテープを剥離する。
Next, as shown in FIG. 3, after the second insulating
次に、半導体チップ105の裏面に配線形成する前に第一の絶縁層114を形成する。第一の絶縁層114は、半導体チップ105及び第二の絶縁樹脂層113の研削面に、例えばエポキシ系のビルドアップ配線板用樹脂コート材を塗布するか、又は取扱い性の観点から、フィルムタイプの層間絶縁材料や、後述する配線形成工程を補助するための樹脂付銅箔などを用いてもよい。さらに、図4に示すように、第二の絶縁樹脂層113及び第一の絶縁層114にCO2レーザやUV-YAGレーザなどを用いて、半導体ウエハ101上に形成され、半導体チップ105に対向していない電極104を露出させる開口部115を形成する。開口部115は、コストの観点からレーザで形成することが好ましいが、フォトエッチングによって形成してもよい。開口部115の形成に使用するレーザの強度は、半導体ウエハ101上の電極104が加工されない条件に設定する。電極104の損傷が起こってしまう場合、前述したように、半導体チップ105に対向していない電極104の上に、バンプとして、銅ピラー等のバンプ109を形成し、バンプ109をレーザから電極104を保護するために使用することにより、電極104の損傷を防ぐことが可能となる。CO2レーザを用いる場合は、樹脂スミアが発生するため、開口部115を形成した後に続けてデスミア処理を行う。デスミア処理としては、銅ピラーなどで電極104を保護している場合は、アルカリ過マンガン酸塩のデスミア液を用いた処理であってもよく、電極104が露出している場合は、プラズマデスミア等による処理であってもよい。
Next, the first insulating
次に、図5に示すように、半導体ウエハ101の上面全面、即ち、第一の絶縁層114上、開口部115によって露出された電極104上、及び開口部115の側面に導電層を形成し、導電層をパターニングすることにより、開口部115を埋める配線117及び配線117と接続する配線119を形成する。配線117、119は、例えば、セミアディティブ法などによって形成されてもよい。セミアディティブ法によって、配線117、119を形成する場合、半導体ウエハ101の上面全面に無電解銅メッキを施した後、メッキレジストでパターンを形成して、パターンに基づいて電解銅メッキによって配線を形成した後、メッキレジスト除去し、エッチングによって無電解銅メッキ露出部の除去をする。これらの工程により、開口部115を埋める配線117及び配線117と接続する配線119を形成することができる。前記絶縁層の形成工程及び前記配線工程を繰り返すことにより、2層以上の配線層を形成してもよい。
Next, as shown in FIG. 5, a conductive layer is formed on the entire upper surface of the
配線117、119を形成した後、図6に示すように、配線119上に絶縁膜120を形成して、絶縁膜120上に配線119に接続する端子121を形成する。絶縁膜120は、第一の絶縁層114と同様に、ビルドアップ配線板用の熱硬化性のエポキシ系絶縁フィルムや、樹脂付き銅箔を用いて形成されてもよい。さらに、端子121上にソルダレジスト122を塗布した後、開口させて端子121を露出させる。露出させた端子121の表面には、プリフラックス(OSP:Organic Solderability Preservative)処理などの酸化防止処理を行ってもよい。端子121上には、必要に応じて外部端子123をウエハレベルで素子領域毎に形成してもよいものとする。外部端子123は、半田ボールをボール搭載機によって搭載し、BGA(Ball Grid Array)としてもよい。
After the
次に、図7に示すように、バックグラインドによって第一の半導体素子103が形成されていない半導体ウエハ101の裏面を所望の厚み(仕上がり厚み、即ち、薄化工程終了後の最終的な半導体ウエハの厚み)に達するまで研削して、半導体ウエハ101を薄化する。半導体ウエハ101を研削する際、端子121、又は外部端子123が形成されている側にはBSGテープを貼り付け、半導体ウエハ101の薄化が終了した後、BSGテープを剥離する。
Next, as shown in FIG. 7, the back surface of the
その後、図8に示すように、半導体ウエハ101に形成された素子領域の境界線に沿って、半導体ウエハ101をソルダレジスト122、絶縁膜120、第一の絶縁層114及び第二の樹絶縁樹脂層113ごとダイシングして個片化することにより、半導体装置10を作製する。半導体ウエハ101を個片化する前に、必要に応じて、半導体ウエハ101の裏面に絶縁樹脂などにより絶縁膜を形成してキュアしてもよい。絶縁膜を半導体ウエハ101の裏面に形成した場合、半導体ウエハとともに絶縁膜もダイシングして個片化する。
Then, as shown in FIG. 8, along the boundary line of the element region formed on the
本発明の第1の実施形態に係る半導体装置の製造方法によると、半導体ウエハ101及び半導体チップ105の薄化を行う前に(半導体ウエハ及び半導体チップの厚さが厚い状態で)半導体ウエハ101と半導体チップ105とのバンプ接続を行うため、バンプ接続時のチップの反りに起因するバンプ接続不良やショートを抑制し、半導体装置の歩留まりと信頼性を向上させることが可能になる。また、第二の絶縁樹脂層113による補強後に半導体チップ105を研削するため、半導体チップ105の研削時にチップクラックを抑制することができる。さらに、半導体ウエハ101の薄化を行う前に(半導体ウエハ101の厚さが厚い状態で)配線層119の形成を行うため、半導体ウエハ101の剛性により、ウエハサポートを使用せずに安定的に配線層119の形成を行うことが可能になり、製造コストを低減することができる。
According to the manufacturing method of the semiconductor device according to the first embodiment of the present invention, the
<実施形態2>
本発明の第2の実施形態に係る半導体装置の製造方法の概要について図9乃至図14を参照しながら説明する。第2の実施形態に係る半導体装置の製造方法では、第1の実施形態に係る半導体装置の製造方法とは異なり、半導体ウエハの素子領域毎に形成された第一の半導体素子と、半導体チップに形成された第二の半導体素子とを互いに対向させて、バンプを介して接合する前に、半導体ウエハに形成された複数の素子領域の各々の境界線に沿って、第一の半導体素子が形成されていない半導体ウエハの裏面にダイシング幅よりも広い溝を形成する工程を含む。尚、以下に説明する第2の実施形態に係る半導体装置の製造方法において、第1の実施形態に係る半導体装置の製造方法と重複する説明は省略又は簡略化する。
<Embodiment 2>
An outline of a semiconductor device manufacturing method according to the second embodiment of the present invention will be described with reference to FIGS. Unlike the method for manufacturing a semiconductor device according to the first embodiment, the method for manufacturing a semiconductor device according to the second embodiment includes a first semiconductor element formed for each element region of the semiconductor wafer, and a semiconductor chip. The first semiconductor element is formed along the boundary lines of the plurality of element regions formed on the semiconductor wafer before the formed second semiconductor element is opposed to each other and bonded via the bump. Forming a groove wider than the dicing width on the back surface of the unprocessed semiconductor wafer. Note that, in the method for manufacturing a semiconductor device according to the second embodiment described below, the description overlapping with the method for manufacturing the semiconductor device according to the first embodiment is omitted or simplified.
図9Aは半導体ウエハ101の上面図であり、図9Bは図9Aにおける領域AのB−B線に沿った断面図である。まず、第1の実施形態と同様に、複数の素子領域が形成された半導体ウエハ101を準備する。そして、図9A及び図Bに示すように、素子領域の境界線に沿って、半導体ウエハ101の第一の半導体素子103が形成されている側の面にダイシング幅よりも広い溝201を形成する。溝201は、ブレード、レーザなどによるハーフダイシングにより形成されてもよい。溝201の深さは、半導体ウエハ101の仕上がり厚み以上に深く形成される。尚、半導体ウエハ101は、半導体素子103が省略され、配線層が形成されたインターポーザであってもよい。
9A is a top view of the
本発明の第2の実施形態に係る半導体装置の製造方法は、素子領域の境界線に沿って半導体ウエハ101に溝201を形成すること以外は、第1の実施形態に係る半導体装置の製造方法と略同様である。即ち、図10に示すように、半導体ウエハ101と半導体チップ105とをウエハレベルでバンプ接合し、半導体ウエハ101と半導体チップ105との間隙に第一の絶縁樹脂層111を充填し、半導体ウエハ101上に半導体チップ105が埋まる厚さの第二の絶縁樹脂層113を形成する。第二の絶縁樹脂層113は、半導体ウエハ101に形成された溝201にも充填される。
The manufacturing method of the semiconductor device according to the second embodiment of the present invention is the same as that of the semiconductor device according to the first embodiment, except that the
その後、図11に示すように、各半導体チップ105の裏面を第二の絶縁樹脂層113ごと仕上がり厚みに達するまでバックグラインドにより研削して半導体チップ105を薄化する。続いて、各半導体チップ105及び第二の絶縁樹脂層113の研削面に、第一の絶縁層114を形成する。
Thereafter, as shown in FIG. 11, the back surface of each
その後、図12に示すように、CO2レーザやUV-YAGレーザなどを用いて、第二の絶縁樹脂層113及び第一の絶縁層114に半導体ウエハ101上に形成された電極104を露出させる開口部115を形成する。半導体ウエハ101の上面全面、即ち、第一の絶縁層114上、開口部115によって露出された電極104上、及び開口部115の側面にセミアディティブ法などによって導電層を形成し、パターニングすることにより、開口部115を埋める配線117及び配線117と接続する配線119を形成する。配線117、119を形成した後、配線119上に絶縁膜を形成して、絶縁膜120上に配線119に接続する端子121を形成する。さらに、端子121上にソルダレジスト122を塗布した後、開口させて端子121を露出させる。露出させた端子121の表面には、OSP処理などの酸化防止処理を行ってもよい。端子121上には、必要に応じて外部端子123をウエハレベルで素子領域毎に形成する。
After that, as shown in FIG. 12, the
その後、図13に示すように、バックグラインドによって第一の半導体素子103が形成されていない半導体ウエハ101の裏面を仕上がり厚みに達するまで研削してから、図14に示すように、半導体ウエハ101に形成された素子領域の境界線に沿って、ソルダレジスト122、絶縁膜120、第一の絶縁層114及び第二の樹脂層113をダイシングして半導体ウエハ101を個片化することにより、半導体装置20を作製する。ダイシング幅は、半導体ウエハ101の裏面に形成された溝201の幅よりも狭い。
Thereafter, as shown in FIG. 13, the back surface of the
本発明の第2の実施形態に係る半導体装置の製造方法では、半導体ウエハ101に半導体ウエハ101の仕上がり厚み以上に深い溝201が予め形成されているため、半導体ウエハ101の薄化が終了した際、第一の半導体素子103が形成されていない半導体ウエハ101の裏面側では、溝201が形成されていた領域において第二の絶縁樹脂層113が露出されており、且つ各素子領域に対応する半導体ウエハ101の側面は、第二の絶縁樹脂層113によって覆われている。即ち、半導体ウエハ101の研削工程終了時には、半導体ウエハ101は素子領域毎に分離された状態である。そのため、半導体ウエハ101を個片化するためのダイシングは、ソルダレジスト122、絶縁膜120、第一の絶縁層114及び第二の樹脂層113に対して行われる。
In the semiconductor device manufacturing method according to the second embodiment of the present invention, since the
本発明の第2の実施形態に係る半導体装置の製造方法によると、第1の実施形態に係る半導体装置の製造方法と同様に、バンプ接続時のチップの反りに起因するバンプ接続不良やショートを抑制し、半導体装置の歩留まりと信頼性を向上させ、製造コストの低減を可能にすることができる。さらに、本発明の第2の実施形態に係る半導体装置の製造方法によると、半導体ウエハ101にダイシング幅よりも広く仕上がり厚み以上の深さを有する溝201を予め形成することにより、ダイシング工程の前に半導体ウエハ101を素子領域毎に分離することが可能になり、ダイシングはソルダレジスト122、絶縁膜120、第一の絶縁層114及び第二の樹脂層113に対して行われる。そのため、ダイシングによる半導体ウエハ101のチップクラックを抑制することができる。さらに、各素子領域に対応する半導体ウエハ101の側面は第二の絶縁樹脂層113に覆われているため、ダイシングによる半導体ウエハ101のチップクラックを抑制するだけでなく、半導体ウエハ101の側面側に形成された配線層などの剥離を抑制することが可能になり、半導体装置の歩留まりと信頼性をさらに向上させることが可能になる。
According to the method for manufacturing a semiconductor device according to the second embodiment of the present invention, similarly to the method for manufacturing a semiconductor device according to the first embodiment, bump connection failure or short circuit due to chip warpage at the time of bump connection is prevented. Thus, the yield and reliability of the semiconductor device can be improved, and the manufacturing cost can be reduced. Furthermore, according to the method for manufacturing a semiconductor device according to the second embodiment of the present invention, the
上述したように、本発明の第2の実施形態に係る半導体装置の製造方法においては、半導体ウエハ101と半導体チップ105とをバンプ接合する前に、素子領域の境界線に沿って、半導体ウエハ101の第一の半導体素子103が形成された面にダイシング幅よりも広く、半導体ウエハ101の仕上がり厚み以上の深さを有する溝201を予め形成することを特徴とするが、この溝201の深さは、半導体ウエハ101の仕上がり厚み未満の深さを有していてもよい。
As described above, in the method of manufacturing a semiconductor device according to the second embodiment of the present invention, the
<実施形態3>
本発明の第3の実施形態に係る半導体装置の製造方法の概要について図15乃至図18を参照して説明する。第3の実施形態に係る半導体装置の製造方法では、第1及び第2の実施形態に係る半導体装置の製造方法とは異なり、半導体ウエハの素子領域毎に形成された第一の半導体素子と、半導体チップに形成された第二の半導体素子とを半導体ウエハの素子領域毎にバンプを介して電気的に接続する際、半導体ウエハの一つ素子領域に対して複数の半導体チップをバンプ接合する。尚、以下に説明する第3の実施形態に係る半導体装置の製造方法において、第1及び第2の実施形態に係る半導体装置の製造方法と重複する説明は省略又は簡略化する。
<
An outline of a semiconductor device manufacturing method according to the third embodiment of the present invention will be described with reference to FIGS. Unlike the semiconductor device manufacturing method according to the first and second embodiments, the semiconductor device manufacturing method according to the third embodiment includes a first semiconductor element formed for each element region of the semiconductor wafer; When electrically connecting the second semiconductor element formed on the semiconductor chip to each element region of the semiconductor wafer via a bump, a plurality of semiconductor chips are bump-bonded to one element region of the semiconductor wafer. In the semiconductor device manufacturing method according to the third embodiment described below, the description overlapping with the semiconductor device manufacturing method according to the first and second embodiments is omitted or simplified.
まず、図15に示すように、複数の素子領域が形成された半導体ウエハ101を準備し、本発明の第2の実施形態に係る半導体装置の製造方法と同様に、素子領域の境界線に沿って、半導体ウエハ101の第一の半導体素子103が形成されている側の面に溝201を形成する。半導体ウエハ101は、半導体素子103が省略され、配線層が形成されたインターポーザであってもよい。尚、半導体ウエハ101の境界線に沿って半導体ウエハに溝201を形成する工程は省略されてもよい。
First, as shown in FIG. 15, a
次に、図16に示すように、半導体ウエハ101の素子領域毎に形成された第一の半導体素子103と、半導体チップ105a、105bに形成された第二の半導体素子(図示せず)とを互いに対向させて、半導体ウエハ101に形成され、第一の半導体素子103に電気的に接続され、半導体チップ105a、105bに対向している電極104と、半導体チップ105a、105bにそれぞれ形成され、第二の半導体素子に電気的に接続された電極107とをバンプ109を介して電気的に接続する。尚、半導体ウエハ101がインターポーザ基板である場合、インターポーザ基板上に形成され、インターポーザ基板に形成された配線と電気的に接続された電極と、半導体チップ105a、105bにそれぞれ形成された電極107とをバンプ接続してもよい。その後、半導体ウエハ101と半導体チップ105a、105bとの間隙に第一の絶縁樹脂層111を充填し、半導体ウエハ101上に半導体チップ105a、105bが埋まる厚さの第二の絶縁樹脂層113を形成する。第二の絶縁樹脂層113は、半導体ウエハ101に形成された溝201にも充填される。本実施形態に係る半導体装置の製造方法では、半導体ウエハ101の複数の素子領域のうちの一つ素子領域に形成された第一の半導体素子103と複数の半導体チップ105a、105bにそれぞれ形成された第二の半導体素子とをバンプ接続する。
Next, as shown in FIG. 16, a
次に、図17に示すように、各半導体チップ105の裏面を第二の絶縁樹脂層113ごと仕上がり厚みに達するまでバックグラインドにより研削して半導体チップ105を薄化する。その後は第1又は第2の実施形態に係る半導体装置の製造方法と同様に、各半導体チップ150及び第2の絶縁樹脂層113の研磨面に第一の絶縁層114を形成する。第一の絶縁層114及び第二の絶縁樹脂層113に半導体ウエハ101上に形成された電極104を露出させる開口部115を形成し、半導体ウエハ101の上面全面、即ち、第一の絶縁層114上、開口部115によって露出された電極104上、及び開口部115の側面にセミアディティブ法などによって導電層を形成し、パターニングすることにより、開口部115を埋める配線117及び配線117と接続する配線119を形成する。その後、配線119上に絶縁膜120を形成して、絶縁膜120上に配線119に接続する端子121を形成する。さらに、端子121上にソルダレジスト122を塗布した後、開口させて端子121を露出させる。端子121上には、必要に応じて外部端子123を形成した後、バックグラインドによって第一の半導体素子103が形成されていない半導体ウエハ101の裏面を仕上がり厚みに達するまで研削する。半導体ウエハ101の薄化が終了した際、第一の半導体素子103が形成されていない半導体ウエハ101の裏面側では、溝201が形成されていた領域において第二の絶縁樹脂層113が露出されている。この後、図18に示すように、半導体ウエハ101に形成された素子領域の境界線に沿って、ソルダレジスト122、絶縁膜120、第一の絶縁層114及び第二の絶縁樹脂層113をダイシングして半導体ウエハ101を個片化することにより、半導体装置30を作製する。
Next, as shown in FIG. 17, the back surface of each
図18に示すように、半導体装置30においては、半導体ウエハ101の一つ素子領域に形成された第一の半導体素子103と二つの半導体チップ105a、105bにそれぞれ形成された第二の半導体素子(図示せず)とをバンプを介して接続しているが、これに限定されず、半導体ウエハ101の一つ素子領域に形成された第一の半導体素子103と三つ以上の半導体チップ105にそれぞれ形成された第二の半導体素子とをバンプを介して接続してもよい。
As shown in FIG. 18, in the
本発明の第3の実施形態に係る半導体装置の製造方法によると、半導体ウエハ101の一つ素子領域に対して複数の半導体チップ105を平置きして接合する半導体装置を製造する場合でも、本発明の実施形態1及び実施形態2に係る半導体装置の製造方法と同様に、バンプ接続時のチップの反りに起因するバンプ接続不良やショートを抑制し、半導体装置の歩留まりと信頼性を向上させ、製造コストの低減を可能にすることができる。
According to the method for manufacturing a semiconductor device according to the third embodiment of the present invention, even when manufacturing a semiconductor device in which a plurality of
<実施形態4>
本発明の第4の実施形態に係る半導体装置の製造方法の概要について図19乃至図25を参照して説明する。第4の実施形態に係る半導体装置の製造方法では、第1及び第2の実施形態に係る半導体装置の製造方法とは異なり、半導体ウエハの素子領域毎に形成された第一の半導体素子と、半導体チップに形成された第二の半導体素子とをTSV(Through-Silicon Via;シリコン貫通電極)が形成された別の半導体チップを介して接合する。以下に説明する第4の実施形態に係る半導体装置の製造方法において、第1及び第2の実施形態に係る半導体装置の製造方法と重複する説明は省略又は簡略化する。
<Embodiment 4>
An outline of a method of manufacturing a semiconductor device according to the fourth embodiment of the present invention will be described with reference to FIGS. Unlike the semiconductor device manufacturing method according to the first and second embodiments, the semiconductor device manufacturing method according to the fourth embodiment includes a first semiconductor element formed for each element region of the semiconductor wafer; The second semiconductor element formed on the semiconductor chip is joined via another semiconductor chip on which TSV (Through-Silicon Via) is formed. In the manufacturing method of the semiconductor device according to the fourth embodiment described below, the description overlapping with the manufacturing method of the semiconductor device according to the first and second embodiments is omitted or simplified.
まず、複数の素子領域が形成された半導体ウエハ101を準備し、本発明の第2の実施形態に係る半導体装置の製造方法と同様に、素子領域の境界線に沿って、半導体ウエハ101の第一の半導体素子103が形成されている側の面に溝201を形成する。半導体ウエハ101は、半導体素子103が省略され、配線層が形成されたインターポーザであってもよい。尚、半導体ウエハ101の境界線に沿って半導体ウエハに溝を形成する工程は省略されてもよい。
First, a
次に、埋め込み電極401が形成された半導体基板403(以下、第一の半導体チップ403という)を準備する。埋め込み電極401は、第一の半導体チップ403の内部に形成され、その一端部が第一の半導体チップ403に形成された第二の半導体素子402に配線層を介して接続されている。埋め込み電極401は、第一の半導体チップ403に反応性イオンエッチングなどによりビアを形成して、側壁にCVDなどを用いてSiO2、SiNなどの絶縁膜を形成して電気めっきなどによりビアを導電性材料、例えば、銅などの金属で埋めることにより形成される。第一の半導体チップ403上には、第二の半導体素子402及び埋め込み電極401に電気的に接続された外部接続用の電極405が形成されている。
Next, a
次に、図19に示すように、半導体ウエハ101の素子領域毎に形成された第一の半導体素子103に接続され、第一の半導体チップ403に対向している電極104と、第一の半導体チップ403に形成された埋め込み電極401とを第一のバンプ409を介して電気的に接続する。具体的には、半導体ウエハ101上に形成された電極上104及び/又は電極405上に第一のバンプ409を形成し、互いに対向させて熱処理によって接合させる。尚、半導体ウエハ101がインターポーザ基板である場合、インターポーザ基板上に形成され、インターポーザ基板に形成された配線と電気的に接続された電極と、第二の半導体素子106に電気的に接続された電極107とをバンプ接続してもよい。
Next, as shown in FIG. 19, the
半導体ウエハ101と第一の半導体チップ403とを第一のバンプ409を介して接合した後、半導体ウエハ101と第一の半導体チップ403との間隙に第一の絶縁樹脂層411を充填する。第一の絶縁樹脂層411は、半導体ウエハ101と半導体チップ403とをバンプ接合する前に形成してもよい。
After the
次に、半導体ウエハ101上に第一の半導体チップ403が埋まる厚さの第二の絶縁樹脂層413を形成する。第二の絶縁樹脂層413の材料としては、本発明の第1の実施形態において述べた第二の絶縁樹脂層113と同じ材料が用いられる。第二の絶縁樹脂層413をキュアさせた後、図20に示すように、第一の半導体素子103が形成されていない半導体ウエハ101の裏面にBSGテープを貼り付けて、埋め込み電極401が形成されていない第一の半導体チップ403の裏面側から埋め込み電極401の他端部の手前まで第一の半導体チップ403を第二の絶縁樹脂層413ごとバックグランドによって研削して第一の半導体チップ403を薄化する。
Next, a second insulating
BSGテープを半導体ウエハ101の裏面から剥離した後、第一の半導体チップ403をCMPなどによって研削して埋め込み電極401の他端部を露出させる。これにより、埋め込み電極401は第一の半導体チップ403を貫通するTSVとして機能する。次に、図21に示すように、第一の半導体チップ403上に露出させた埋め込み電極401の他端部を覆う第一の絶縁層415を形成する。第一の絶縁層415は、例えばエポキシ系のビルドアップ配線板用樹脂コート材を塗布するか、又は取扱い性の観点から、フィルムタイプの層間絶縁材料や、後述する配線形成工程を補助するための樹脂付銅箔などを用いてもよい。続いて、第一の絶縁層415をエッチングして埋め込み電極401の他端部を露出するコンタクトホールを形成し、第一の絶縁層415上にコンタクトホールを介して埋め込み電極401と接続する端子417を形成する。端子417はCu等により形成されてもよい。端子417がCu端子である場合は、後に接続する半田との合金化を防ぐ為、Cu上にNi、Au等のバリア層を形成してもよい。
After peeling off the BSG tape from the back surface of the
次に、第三の半導体素子420が形成された第二の半導体チップ419を準備し、図22に示すように、第二の半導体チップ419に形成された第三の半導体素子420に電気的に接続された電極421と埋め込み電極401の他端部に接続された端子417とを第二のバンプ423を介して電気的に接続して、第一の半導体チップ411と第二の半導体チップ419とを接合する。具体的には、第一の絶縁層415上に形成された埋め込み電極401の他端部と接続している端子417上及び/又は第二の半導体チップ419上に形成された電極421上に第二のバンプ423を形成し、互いに対向させて熱処理によって接合させる。
Next, a
埋め込み電極401の他端部と第二の半導体チップ419とを第二のバンプ423を介して接合した後、第一の絶縁層415と第二の半導体チップ419との間隙にアンダーフィル(以下、第三の絶縁樹脂層という)425を充填する。第三の絶縁樹脂層425は、アンダーフィル用の絶縁性樹脂であれば特に限定されない。尚、第三の絶縁樹脂層425は、埋め込み電極401の他端部と第二の半導体チップ419とをバンプ接合する前に形成してもよい。
After the other end portion of the embedded
次に、第一の絶縁層415上に第二の半導体チップ419が埋まる厚さの絶縁樹脂層(以下、第四の絶縁樹脂層という)427を形成する。第四の絶縁樹脂層427として用いる樹脂としては、第二の絶縁樹脂層413と同様に、本発明の第1の実施形態において述べた第二の絶縁樹脂層113と同じ材料が用いられる。
Next, an insulating resin layer (hereinafter referred to as a fourth insulating resin layer) 427 having a thickness in which the
第四の絶縁樹脂層427をキュアさせた後、図23に示すように、第三の半導体素子420が形成されていない第二の半導体チップ419の裏面を第四の絶縁樹脂層427ごと所望の厚み(仕上がり厚み)に達するまでバックグラインドによって研削する。第二の半導体チップ419及び第四の絶縁樹脂層427を研削する際は、第一の半導体素子103が形成されていない半導体ウエハ101の裏面にBSGテープを貼り付けて、バックグラインド工程により第二の半導体チップ419を薄化する。第二の半導体チップ419の薄化が終了した後、半導体ウエハ101の裏面からBSGテープを剥離する。
After the fourth insulating
次に、第二の半導体チップ419及び第四の絶縁樹脂層427の研削面に第二の絶縁層429を形成する。第二の絶縁層429は、第一の絶縁層415と同じ材料を用いて形成されてもよい。図24に示すように、第二の絶縁層429、第四の絶縁樹脂層427、第一の絶縁層415、及び第二の絶縁樹脂層413に半導体ウエハ101上に形成された電極104を露出させる開口部を形成し、半導体ウエハ101の上面全面、即ち、第二の絶縁層429上、開口部によって露出された電極104上、及び開口部の側面にセミアディティブ法などによって導電層を形成し、パターニングすることにより、開口部を埋める配線431及び配線431と接続する配線433を形成する。その後、配線433上に絶縁膜434を形成して、絶縁膜434上に配線433に接続する端子435を形成する。さらに、端子435上にソルダレジスト436を塗布した後、開口させて端子435を露出させる。端子435上には、必要に応じて外部端子437を形成する。外部端子437はBGAボールであってもよい。
Next, a second insulating
その後、バックグラインドによって第一の半導体素子103が形成されていない半導体ウエハ101の裏面を仕上がり厚みに達するまで研削する。半導体ウエハ101の薄化が終了した際、第一の半導体素子103が形成されていない半導体ウエハ101の裏面側では、溝201が形成されていた領域において第二の絶縁樹脂層413が露出されている。図25に示すように、半導体ウエハ101に形成された素子領域の境界線に沿って、ソルダレジスト436、絶縁膜434、第二の絶縁層429、第四の絶縁樹脂層413、第一の絶縁層415及び第二の絶縁樹脂層413をダイシングして半導体ウエハ101を個片化することにより、半導体装置40を作製する。
Thereafter, the back surface of the
半導体ウエハ101を個片化する前に、必要に応じて、半導体ウエハ101の裏面に絶縁樹脂などにより絶縁膜を形成してキュアしてもよい。絶縁膜を半導体ウエハ101の裏面に形成した場合、ソルダレジスト436、絶縁膜434、第二の絶縁層429、第四の絶縁樹脂層427、第一の絶縁層415及び第二の絶縁樹脂層413とともに半導体ウエハ101の裏面の絶縁膜もダイシングして半導体ウエハ101を個片化する。半導体ウエハ101に予め201溝を形成しない場合は、ダイシングの際に、ソルダレジスト436、絶縁膜434、第二の絶縁層429、第四の絶縁樹脂層427、第一の絶縁層415及び第二の絶縁樹脂層413とともに半導体ウエハ101もダイシングする。
Before the
本発明の第4の実施形態に係る半導体装置の製造方法によると、バンプ接続時のチップの反りに起因するバンプ接続不良やショートを抑制し、歩留まりと信頼性を向上させたTSV付きの半導体チップを含む3層以上の積層チップを含む半導体装置を製造することができる。また、本発明の実施形態1及び実施形態2に係る半導体装置の製造方法と同様に、製造コストの低減を可能にすることができる。 According to the method of manufacturing a semiconductor device according to the fourth embodiment of the present invention, a semiconductor chip with TSV that suppresses bump connection failure and short circuit due to warping of the chip during bump connection and improves yield and reliability. A semiconductor device including a laminated chip having three or more layers including can be manufactured. Further, like the semiconductor device manufacturing method according to the first and second embodiments of the present invention, the manufacturing cost can be reduced.
尚、図19乃至図25を参照して、TSVが形成された第一の半導体チップ403及び第三の半導体素子420が形成された第二の半導体チップ419をそれぞれ一つずつ半導体ウエハ101の一つの素子領域上に積層した半導体装置40の製造方法について説明したが、上述した本発明の実施形態3に係る半導体装置の製造方法と同様に、TSVがそれぞれ形成された複数の第一の半導体チップ403及び第三の半導体素子がそれぞれ形成された複数の第二の半導体チップ419を半導体ウエハ101の一つの素子領域上に積層してもよい。即ち、半導体ウエハ101の一つ素子領域に対して複数の第一の半導体チップ403を平置きして接合し、該複数の第一の半導体チップ403上に、第二の半導体チップ419をそれぞれ接合してもよい。
19 to 25, the
また、半導体ウエハの素子領域上にTSVが形成された半導体チップを含む複数の半導体チップを平置きして積層する場合、半導体チップの積層数は一つの半導体装置内で異なっていてもよい。例えば、半導体ウエハの一つの素子領域上に、二つの半導体チップを平置きして、バンプを介して半導体ウエハと接合する場合、図26に示す本発明の一実施形態に係る半導体装置40´のように、半導体ウエハ101の素子領域上に平置きする二つの半導体チップのうち、一方をTSVが形成された第一の半導体チップ403とし、他方を第四の半導体素子441が形成された第三の半導体チップ439として第一のバンプ409を介して半導体ウエハ101とバンプ接合してもよい。この場合、TSVが形成された第一の半導体チップ403上に、第三の半導体素子420が形成された第二の半導体チップ419を第二のバンプ423を介して接合してもよい。
In addition, when a plurality of semiconductor chips including a semiconductor chip having a TSV formed on the element region of the semiconductor wafer are laid flat and stacked, the number of stacked semiconductor chips may be different in one semiconductor device. For example, when two semiconductor chips are laid flat on one element region of a semiconductor wafer and bonded to the semiconductor wafer via bumps, the
<実施形態5>
本発明の第5の実施形態に係る半導体装置の製造方法の概要について図27乃至図33を参照して説明する。第5の実施形態に係る半導体装置の製造方法では、第1乃至第4の実施形態に係る半導体装置の製造方法とは異なり、半導体ウエハとして、第一の半導体素子と第一の半導体素子に一端部が接続しているTSVとが各素子領域に形成されている半導体ウエハを用いる。以下に説明する本発明の第5の実施形態に係る半導体装置の製造方法においては、上述した第2の実施形態に係る半導体装置の製造方法で用いた半導体ウエハにTSVが形成された半導体ウエハを適用した一例を説明する。ここでは、第2の実施形態に係る半導体装置の製造方法と重複する説明は省略又は簡略化する。
<Embodiment 5>
An outline of a semiconductor device manufacturing method according to the fifth embodiment of the present invention will be described with reference to FIGS. The semiconductor device manufacturing method according to the fifth embodiment differs from the semiconductor device manufacturing methods according to the first to fourth embodiments in that the first semiconductor element and the first semiconductor element are used as semiconductor wafers. A semiconductor wafer having TSVs connected to each other in each element region is used. In the semiconductor device manufacturing method according to the fifth embodiment of the present invention described below, a semiconductor wafer in which TSVs are formed on the semiconductor wafer used in the semiconductor device manufacturing method according to the second embodiment described above is used. An applied example will be described. Here, the description overlapping with that of the semiconductor device manufacturing method according to the second embodiment is omitted or simplified.
まず、複数の素子領域が形成された半導体ウエハ501を準備する。ここで、図27に示すように、半導体ウエハ501には、一端部が露出された埋め込み電極503が形成されている。また、半導体ウエハ501上には、埋め込み電極503の露出された一端部に電気的に接続された第一の半導体素子505が形成されている。本発明の第2の実施形態に係る半導体装置の製造方法と同様に、素子領域の境界線に沿って、半導体ウエハ501の第一の半導体素子505が形成された面に溝201を形成する。
First, a
本発明の第2の実施形態に係る半導体装置の製造方法と同様に、図28に示すように、半導体ウエハ501に形成された第一の半導体素子505に接続され、半導体チップ105に対向する電極506と半導体チップ105に形成された第二の半導体素子106に配線を介して接続された電極107とをバンプ109を介して電気的に接続して半導体ウエハ501と半導体チップ105とを接合し、半導体ウエハ501と半導体チップ105との間隙を第一の絶縁樹脂層111で埋め、半導体ウエハ501上に半導体チップ105が埋まる厚さまで第二の絶縁樹脂層113を形成する。
Similarly to the method for manufacturing the semiconductor device according to the second embodiment of the present invention, as shown in FIG. 28, the electrode is connected to the
次に、図29に示すように、バックグラインドによって半導体チップ105を第二の絶縁樹脂層113ごと仕上がり厚さまで薄化する。その後、図30に示すように、半導体チップ105及び第二の絶縁樹脂層113の研磨面に第一の絶縁層114を形成する。第一の絶縁層114及び第二の絶縁樹脂層113に半導体ウエハ501上に形成された電極506を露出させる開口部を形成し、半導体ウエハ501の上面全面、即ち、第一の絶縁層114上、開口部によって露出された電極506上、及び開口部の側面にセミアディティブ法などによって導電層を形成し、パターニングすることにより、開口部を埋める配線117及び配線117と接続する配線507を形成する。その後、配線507上に絶縁膜508を形成して、絶縁膜508上に配線507に接続する端子509を形成する。さらに、端子509上にソルダレジスト510を塗布した後、開口させて端子509を露出させる。
Next, as shown in FIG. 29, the
次に、半導体チップ105上に形成された端子509側にウエハサポートを取り付けて、埋め込み電極503の他端部の手前まで半導体ウエハ501を研削して、半導体ウエハ501を薄化する。その後、CMPなどにより半導体ウエハ501を研磨して埋め込み電極503の他端部を露出する。これにより、埋め込み電極503は半導体ウエハ501を貫通するTSVとして機能する。埋め込み電極503の他端部を露出した時点で、第一の半導体素子505が形成されていない半導体ウエハ501の裏面側では、溝201が形成されていた領域において第二の絶縁樹脂層113が露出されており、且つ各素子領域に対応する半導体ウエハ501の側面は、第二の絶縁樹脂層113によって覆われている。
Next, a wafer support is attached to the terminal 509 side formed on the
次に、図31に示すように、半導体ウエハ501上に第二の絶縁層512を形成する。第二の絶縁層512は、第一の絶縁層114と同一の材料で形成されてもよい。第二の絶縁層512に埋め込み電極503を露出する開口を形成した後、埋め込み電極503の他端部に接続する端子511を含む導電層を第二の絶縁層512上に形成する。導電層には、端子511の他に配線(図示せず)を形成してもよく、半導体ウエハ501と導電層との間に必要に応じて別途の配線層を形成してもよい。端子511は、導電性材料を第二の絶縁層512全面に塗布してパターニングすることにより形成してもよい。次に、端子511及び第二の絶縁層512の全面にソルダレジスト513を塗布してパターニングし、端子511を露出させる開口515を形成する。
Next, as shown in FIG. 31, a second insulating
次に、図32に示すように、必要に応じて、露出させた端子511にプリフラックス処理(OSP)を施してから、外部端子517を開口515上に形成してもよい。外部端子517は、はんだを用いたBGAボールであってもよい。また、半導体ウエハ501上に外部端子517を形成した後、ウエハサポートを半導体チップ105側から剥離し、必要に応じて、配線507に接続された端子509上に外部端子519を形成してもよい。外部端子519は、はんだを用いたBGAボールであってもよい。
Next, as shown in FIG. 32, the
その後、図33に示すように、半導体ウエハ501に形成された素子領域の境界線に沿って、ソルダレジスト510、絶縁膜508、第一の絶縁層114、第二の絶縁樹脂層113、第二の絶縁層512及びソルダレジスト513をダイシングして半導体ウエハ501を個片化して、薄型半導体チップが積層されたpopパッケージ50を製造する。
Thereafter, as shown in FIG. 33, along the boundary line of the element region formed in the
本発明の第5の実施形態に係る半導体装置の製造方法によると、半導体チップ同士のバンプ接続時におけるチップの反りに起因するバンプ接続不良やショートが抑制され、歩留まりと信頼性を向上させたpopパッケージを製造することができる。 According to the semiconductor device manufacturing method of the fifth embodiment of the present invention, bump connection failure and short circuit due to warping of the chip at the time of bump connection between semiconductor chips are suppressed, and the yield and reliability are improved. A package can be manufactured.
以上に説明した本発明の第5の実施形態に係る半導体装置の製造方法においては、第2の実施形態に係る半導体装置の製造方法で用いた半導体ウエハにTSVが形成された半導体ウエハを適用した一例を説明したが、第1の実施形態、第3の実施形態及び第4の実施形態に係る半導体装置の製造方法で用いられる半導体ウエハにTSVが形成された半導体ウエハを適用して、popパッケージを製造することもできる。 In the semiconductor device manufacturing method according to the fifth embodiment of the present invention described above, a semiconductor wafer having a TSV formed thereon is applied to the semiconductor wafer used in the semiconductor device manufacturing method according to the second embodiment. Although an example has been described, a pop package is obtained by applying a semiconductor wafer in which TSV is formed to a semiconductor wafer used in the semiconductor device manufacturing method according to the first embodiment, the third embodiment, and the fourth embodiment. Can also be manufactured.
以上、本発明の実施形態1乃至実施形態5を、図1乃至図33を参照しながら説明した。なお、本発明は上記の実施形態に限られたものではなく、要旨を逸脱しない範囲で適宜変更することが可能である。 The first to fifth embodiments of the present invention have been described above with reference to FIGS. Note that the present invention is not limited to the above-described embodiment, and can be modified as appropriate without departing from the scope of the invention.
10:半導体装置
101:半導体ウエハ
103:第一の半導体素子
105:半導体チップ
106:第二の半導体素子
107:電極
109:バンプ
111:第一の絶縁樹脂層
113:第二の絶縁樹脂層
114:第一の絶縁層
115:開口部
117:配線
119:配線
121:端子
123:外部端子
10: Semiconductor device 101: Semiconductor wafer 103: First semiconductor element 105: Semiconductor chip 106: Second semiconductor element 107: Electrode 109: Bump 111: First insulating resin layer 113: Second insulating resin layer 114: First insulating layer 115: opening 117: wiring 119: wiring 121: terminal 123: external terminal
Claims (15)
前記半導体ウエハと前記半導体チップとの接続前又は接続後に、互いに対向する前記半導体ウエハと前記半導体チップとの間隙に第一の絶縁樹脂層を形成し、
前記半導体ウエハ上に、前記半導体チップが埋まる厚さまで第二の絶縁樹脂層を形成し、
前記半導体チップが所定の厚みになるまで前記第二の絶縁樹脂層と前記半導体チップとを研削し、
前記第二の絶縁樹脂層上及び前記半導体チップ上に第一の絶縁層を形成し、前記電極を露出させる開口部を前記第一の絶縁層及び前記第二の絶縁樹脂層に形成し、
前記開口部を導電性の材料で埋め、
前記第一の絶縁層上に、前記開口部を埋めた導電性の材料と接続する配線を形成し、
前記配線に電気的に接続する第一の端子を形成し、
前記半導体ウエハを所定の厚さに研削すること、
を含む、半導体装置の製造方法。 Preparing a semiconductor wafer having electrodes formed thereon, electrically connecting the first semiconductor element formed on the semiconductor chip and the electrodes of the semiconductor wafer via bumps;
Forming a first insulating resin layer in a gap between the semiconductor wafer and the semiconductor chip facing each other before or after the connection between the semiconductor wafer and the semiconductor chip;
On the semiconductor wafer, a second insulating resin layer is formed to a thickness that fills the semiconductor chip,
Grinding the second insulating resin layer and the semiconductor chip until the semiconductor chip has a predetermined thickness,
Forming a first insulating layer on the second insulating resin layer and the semiconductor chip, and forming an opening in the first insulating layer and the second insulating resin layer to expose the electrode;
Filling the opening with a conductive material;
On the first insulating layer, a wiring connected to a conductive material filling the opening is formed,
Forming a first terminal electrically connected to the wiring;
Grinding the semiconductor wafer to a predetermined thickness;
A method for manufacturing a semiconductor device, comprising:
前記第一の端子を形成した後に、前記半導体ウエハを前記埋め込み電極の他端部の手前まで研削し、
前記埋め込み電極の他端部を露出させ、
前記露出させた前記埋め込み電極の他端部に電気的に接続する第二の端子を形成すること、
をさらに含む請求項2乃至4の何れか一項に記載の半導体装置の製造方法。 The semiconductor wafer has a buried electrode whose one end is electrically connected to the second semiconductor element,
After forming the first terminal, the semiconductor wafer is ground to the front of the other end of the embedded electrode,
Exposing the other end of the embedded electrode;
Forming a second terminal electrically connected to the other end of the exposed embedded electrode;
The method for manufacturing a semiconductor device according to claim 2, further comprising:
及び、前記半導体ウエハを前記仕上がり厚みに達するまで研削した後に、前記半導体ウエハを個片化すること、
をさらに含み、
前記個片化することは、前記半導体ウエハに形成した前記溝に沿って、前記溝よりも狭いダイシング幅で前記半導体ウエハを個片化することであることを特徴とする請求項4又は5に記載の半導体装置の製造方法。 Forming a groove wider than the dicing width on the semiconductor wafer along a boundary line of the element region before bump-connecting the electrode and the first semiconductor element;
And, after grinding the semiconductor wafer until the finished thickness is reached, the semiconductor wafer is singulated,
Further including
6. The semiconductor wafer according to claim 4, wherein the singulation is to divide the semiconductor wafer into pieces with a dicing width narrower than the groove along the groove formed in the semiconductor wafer. The manufacturing method of the semiconductor device of description.
前記第一の半導体チップの前記第一の半導体素子と前記半導体ウエハの前記電極とを第一のバンプを介して電気的に接続し、
前記半導体ウエハと前記第一の半導体チップとの接続前又は接続後に、互いに対向する前記半導体ウエハと前記第一の半導体チップとの間隙に第一の絶縁樹脂層を形成し、
前記半導体ウエハ上に、前記第一の半導体チップが埋まる厚さまで第二の絶縁樹脂層を形成し、
前記第一の埋め込み電極の他端部の手前まで前記第二の絶縁樹脂層と前記第一の半導体チップとを研削し、
前記第一の埋め込み電極の前記他端部を露出させ、
前記第一の半導体チップ上に前記第一の埋め込み電極の前記他端部を覆う第一の絶縁層を形成し、
前記第一の絶縁層上に前記第一の埋め込み電極の前記他端部とコンタクトホールを介して接続する端子を形成し、
前記端子と第二の半導体チップに形成された第二の半導体素子とを第二のバンプを介して電気的に接続し、
前記端子と前記第二の半導体チップとの接続前又は接続後に、互いに対向する前記端子及び前記第一の絶縁層と前記第二の半導体チップとの間隙に第三の絶縁樹脂層を形成し、
前記第一の絶縁層上に、前記第二の半導体チップが埋まる厚さまで第四の絶縁樹脂層を形成し、
前記第二の半導体チップが所定の厚みになるまで前記第四の絶縁樹脂層と前記第二の半導体チップとを研削し、
前記第四の絶縁樹脂層上及び前記第二の半導体チップ上に第二の絶縁層を形成し、
前記半導体ウエハに形成された前記電極を露出させる開口部を前記第二の絶縁層、前記第四の絶縁樹脂層、前記第一の絶縁層及び前記第二の絶縁樹脂層に形成し、
前記開口部を導電性の材料で埋め、
前記第二の絶縁層上に、前記開口部を埋めた導電性の材料と接続する配線を形成し、
前記配線と電気的に接続する第一の端子を形成し、
前記半導体ウエハを所定の厚さに研削すること、
を含む、半導体装置の製造方法。 Preparing a semiconductor wafer on which an electrode is formed, preparing a first semiconductor chip on which a first semiconductor element is formed and having a first embedded electrode electrically connected to the first semiconductor element;
Electrically connecting the first semiconductor element of the first semiconductor chip and the electrode of the semiconductor wafer via a first bump;
Before or after connecting the semiconductor wafer and the first semiconductor chip, forming a first insulating resin layer in the gap between the semiconductor wafer and the first semiconductor chip facing each other,
On the semiconductor wafer, a second insulating resin layer is formed to a thickness that fills the first semiconductor chip,
Grinding the second insulating resin layer and the first semiconductor chip until just before the other end of the first embedded electrode,
Exposing the other end of the first embedded electrode;
Forming a first insulating layer covering the other end of the first embedded electrode on the first semiconductor chip;
Forming a terminal connected to the other end of the first embedded electrode via a contact hole on the first insulating layer;
Electrically connecting the terminal and the second semiconductor element formed on the second semiconductor chip via a second bump;
Before or after connecting the terminal and the second semiconductor chip, forming a third insulating resin layer in the gap between the terminal and the first insulating layer and the second semiconductor chip facing each other,
On the first insulating layer, a fourth insulating resin layer is formed to a thickness that fills the second semiconductor chip,
Grinding the fourth insulating resin layer and the second semiconductor chip until the second semiconductor chip has a predetermined thickness;
Forming a second insulating layer on the fourth insulating resin layer and the second semiconductor chip;
Forming an opening exposing the electrode formed in the semiconductor wafer in the second insulating layer, the fourth insulating resin layer, the first insulating layer, and the second insulating resin layer;
Filling the opening with a conductive material;
On the second insulating layer, a wiring connected to a conductive material filling the opening is formed,
Forming a first terminal electrically connected to the wiring;
Grinding the semiconductor wafer to a predetermined thickness;
A method for manufacturing a semiconductor device, comprising:
前記第一の端子を形成した後に、前記半導体ウエハを前記第二の埋め込み電極の他端部の手前まで研削し、
前記第二の埋め込み電極の他端部を露出させ、
前記露出させた前記第二の埋め込み電極の他端部に電気的に接続する第二の端子を形成すること、
をさらに含む請求項9乃至12のいずれか一項に記載の半導体装置の製造方法。 The semiconductor wafer has a second embedded electrode having one end electrically connected to the third semiconductor element,
After forming the first terminal, the semiconductor wafer is ground to the front of the other end of the second embedded electrode,
Exposing the other end of the second embedded electrode;
Forming a second terminal electrically connected to the other end of the exposed second embedded electrode;
The method for manufacturing a semiconductor device according to claim 9, further comprising:
及び、前記半導体ウエハを前記仕上がり厚みに達するまで研削した後に、前記半導体ウエハを個片化すること、
をさらに含み、
前記個片化することは、前記半導体ウエハに形成した前記溝に沿って、前記溝よりも狭いダイシング幅で前記半導体ウエハを個片化することであることを特徴とする請求項12又は13に記載の半導体装置の製造方法。 Forming a groove wider than the dicing width on the semiconductor wafer along a boundary line of the element region before bump-connecting the electrode and one end of the first embedded electrode;
And, after grinding the semiconductor wafer until the finished thickness is reached, the semiconductor wafer is singulated,
Further including
14. The semiconductor wafer according to claim 12 or 13, wherein the singulation is to divide the semiconductor wafer along a groove formed in the semiconductor wafer with a dicing width narrower than the groove. The manufacturing method of the semiconductor device of description.
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