JP2012084780A - Semiconductor device manufacturing method - Google Patents

Semiconductor device manufacturing method Download PDF

Info

Publication number
JP2012084780A
JP2012084780A JP2010231346A JP2010231346A JP2012084780A JP 2012084780 A JP2012084780 A JP 2012084780A JP 2010231346 A JP2010231346 A JP 2010231346A JP 2010231346 A JP2010231346 A JP 2010231346A JP 2012084780 A JP2012084780 A JP 2012084780A
Authority
JP
Japan
Prior art keywords
wafer
semiconductor
manufacturing
semiconductor device
semiconductor wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2010231346A
Other languages
Japanese (ja)
Inventor
Yoshiyuki Abe
由之 阿部
Shigeaki Saito
滋晃 斎藤
Yukihiro Kitaichi
幸佑 北市
Naoyuki Kawai
直行 河合
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2010231346A priority Critical patent/JP2012084780A/en
Publication of JP2012084780A publication Critical patent/JP2012084780A/en
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Dicing (AREA)

Abstract

PROBLEM TO BE SOLVED: To solve the problem of a semiconductor wafer that when subjected to a BG process, a crushed layer is formed on the surface of a polished semiconductor wafer, which has an effect on restricting the intrusion of impurities into the inside of the semiconductor wafer, but, given the requirement for further reducing the thickness of a semiconductor wafer to meet the need for thickness-reduced types of semiconductor devices, incurs a deterioration in the flexural strength of the semiconductor wafer, so that if the crushed layer is formed on the thickness-reduced semiconductor wafer, cracks could occur in it, thus calling for a measure to improve the flexural strength of the semiconductor wafer by carrying out stress relief after the BG process, in which case, however, a problem arises that when the crushed layer is all removed, the gettering effect is reduced.SOLUTION: The presently applied invention relates to the manufacturing method of a semiconductor device in which a back grinding process is applied to the reverse side of a wafer which has an integrated circuit formed on its device surface and then a protective film is formed on the same reverse side in such way that a crushed layer on the same reverse side remains intact.

Description

本発明は、半導体装置（または半導体集積回路装置）の製造方法におけるＢＧ（Ｂａｃｋ Ｇｒｉｎｄｉｎｇ）処理後のウエハ裏面処理技術に適用して有効な技術に関する。   The present invention relates to a technique that is effective when applied to a wafer back surface processing technique after BG (Back Grinding) processing in a method of manufacturing a semiconductor device (or semiconductor integrated circuit device).

日本特開２００５−２１００３８号公報（特許文献１）または、これに対応する米国特許第７７５９２２４号公報（特許文献２）には、ウエハに対するＢＧ処理後に破砕層をストレスリリーフ処理等により除去した後、裏面を酸化（たとえばオゾン水、過酸化水素水など）して非常に薄い酸化膜（たとえば、１ｎｍ前後）を形成することにより、ウエハ裏面における金属不純物等の拡散阻止特性を確保しつつ、抗折強度を確保する技術が開示されている。   In Japanese Unexamined Patent Application Publication No. 2005-210038 (Patent Document 1) or US Pat. No. 7759224 (Patent Document 2) corresponding thereto, after removing the crushed layer by the stress relief process after the BG process on the wafer, The back surface is oxidized (for example, ozone water, hydrogen peroxide solution, etc.) to form a very thin oxide film (for example, around 1 nm), thereby ensuring the diffusion prevention characteristics of metal impurities and the like on the back surface of the wafer. A technique for ensuring strength is disclosed.

日本特開２００５−８５９２５号公報（特許文献３）または、これに対応する米国特許公開２００６−９４２１０号公報（特許文献４）には、ウエハに対するＢＧ処理後に破砕層をストレスリリーフ処理等により除去した後、裏面を酸化（たとえばオゾンガス雰囲気中での処理など）して薄い酸化膜を形成することにより、ウエハ裏面における金属不純物等の拡散阻止特性を確保しつつ、抗折強度を確保する技術が開示されている。   In Japanese Patent Laid-Open No. 2005-85925 (Patent Document 3) or US Patent Publication No. 2006-94210 (Patent Document 4) corresponding thereto, the crushed layer is removed by stress relief processing or the like after BG processing on the wafer. Subsequently, a technique is disclosed in which the back surface is oxidized (for example, treatment in an ozone gas atmosphere) to form a thin oxide film, thereby ensuring diffusion prevention characteristics such as metal impurities on the back surface of the wafer and ensuring the bending strength. Has been.

国際公開第２００６／８８２４号パンフレット（特許文献５）または、これに対応する米国特許公開２００８−３１８３６２号公報（特許文献６）には、ウエハに対するＢＧ処理における仕上げ研削を微細な砥粒を有するグラインディングホイールを用いて実行することにより、ウエハの裏面に比較的薄い破砕層を残した状態とすることにより、ウエハ裏面における金属不純物等のトラップ特性を確保しつつ、抗折強度を確保する技術が開示されている。   International Publication No. 2006/8824 pamphlet (Patent Document 5) or US Patent Publication No. 2008-318362 (Patent Document 6) corresponding to this pamphlet has a fine grinding for fine grinding in a BG process for a wafer. A technology that ensures bending strength while ensuring trapping characteristics such as metal impurities on the backside of the wafer by leaving a relatively thin crush layer on the backside of the wafer. It is disclosed.

特開２００５−２１００３８号公報Japanese Patent Laid-Open No. 2005-210038 米国特許第７７５９２２４号公報U.S. Pat. No. 7,759,224 特開２００５−８５９２５号公報JP 2005-85925 A 米国特許公開２００６−９４２１０号公報US Patent Publication No. 2006-94210 国際公開第２００６／８８２４号パンフレットInternational Publication No. 2006/8824 Pamphlet 米国特許公開２００８−３１８３６２号公報US Patent Publication No. 2008-318362

半導体ウエハにＢＧ（Ｂａｃｋ Ｇｒｉｎｄｉｎｇ）工程を施すと、研削された半導体ウエハの面に研削傷（破砕層、結晶欠陥層）が形成される。この研削傷は、前記特許文献１および前記特許文献２に示されるように、半導体ウエハの内部への不純物（汚染不純物）の侵入を抑制する効果を有している。一方、近年では、電子装置（又は、半導体装置）の薄型化に伴い、半導体ウエハの厚さを更に薄くしなければならない。そのため、半導体ウエハの抗折強度は従来に比べて低下してきており、薄くなった半導体ウエハに研削傷が形成されていると、半導体ウエハにクラックが発生する恐れがある。そこで、半導体ウエハの抗折強度を向上するために、例えば前記特許文献１から４に示されるように、ＢＧ工程の後に、この研削傷を除去するための工程（ストレスリリーフ工程）を行うことが有効とされている。しかし、研削傷を除去してしまうと、不純物の侵入を抑制する効果（ゲッタリング効果）は低下してしまう。なお、不純物の侵入は、例えば上記のストレスリリーフ工程で生じる。これは、破砕層を除去するために研磨パッドを半導体ウエハの裏面に押し当てるため、この研磨パッドの圧力（荷重）により不純物が半導体ウエハの内部に埋め込まれてしまう。そこで、本願発明では、ゲッタリング効果および半導体ウエハの抗折強度を確保できる技術について検討する。   When a BG (Back Grinding) process is performed on the semiconductor wafer, grinding scratches (crushed layers, crystal defect layers) are formed on the ground surface of the semiconductor wafer. As shown in Patent Document 1 and Patent Document 2, the grinding flaw has an effect of suppressing entry of impurities (contamination impurities) into the semiconductor wafer. On the other hand, in recent years, the thickness of a semiconductor wafer has to be further reduced as the electronic device (or semiconductor device) becomes thinner. For this reason, the bending strength of the semiconductor wafer has been reduced as compared with the prior art, and if a grinding flaw is formed on the thinned semiconductor wafer, there is a possibility that the semiconductor wafer may crack. Therefore, in order to improve the bending strength of the semiconductor wafer, for example, as shown in Patent Documents 1 to 4, a process (stress relief process) for removing the grinding flaws may be performed after the BG process. It is considered valid. However, if the grinding flaw is removed, the effect of suppressing the intrusion of impurities (gettering effect) is reduced. The entry of impurities occurs, for example, in the stress relief process described above. This is because the polishing pad is pressed against the back surface of the semiconductor wafer in order to remove the crushed layer, so that the impurities are embedded inside the semiconductor wafer by the pressure (load) of the polishing pad. Therefore, in the present invention, a technique capable of ensuring the gettering effect and the bending strength of the semiconductor wafer will be examined.

本願発明は、これらの課題を解決するためになされたものである。   The present invention has been made to solve these problems.

本発明の目的は、信頼性の高い半導体装置の製造プロセスを提供することにある。   An object of the present invention is to provide a manufacturing process of a highly reliable semiconductor device.

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。   The following is a brief description of an outline of typical inventions disclosed in the present application.

すなわち、本願の一つの発明は、半導体装置の製造方法において、そのデバイス面に集積回路が形成されたウエハの裏面に対して、バックグラインディング処理を実行した後、裏面の破砕層が残存するように、同裏面に保護膜を形成するものである。   That is, according to one aspect of the present invention, in the method of manufacturing a semiconductor device, a back-grinding process is performed on the back surface of a wafer having an integrated circuit formed on the device surface, and then a shatter layer on the back surface remains. In addition, a protective film is formed on the back surface.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。   The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.

すなわち、半導体装置の製造方法において、そのデバイス面に集積回路が形成されたウエハの裏面に対して、バックグラインディング処理を実行した後、裏面の破砕層が残存するように、同裏面に保護膜を形成するものであることにより、ゲッタリング効果を確保しつつ、比較的高い抗折強度を達成することができる。   That is, in the method of manufacturing a semiconductor device, a protective film is formed on the back surface so that a back-grinding process remains on the back surface of the wafer on which the integrated circuit is formed on the device surface. By forming the above, it is possible to achieve a relatively high bending strength while ensuring a gettering effect.

本発明の一実施形態の半導体集積回路装置の製造方法の全体の流れを示す全体フロー図である。It is a whole flowchart which shows the whole flow of the manufacturing method of the semiconductor integrated circuit device of one Embodiment of this invention. 本発明の一実施形態の半導体集積回路装置の製造方法のダイシングフレームへのウエハのマウント工程を示す断面図である。It is sectional drawing which shows the mounting process of the wafer to the dicing frame of the manufacturing method of the semiconductor integrated circuit device of one Embodiment of this invention. 図２のＸ−Ｘ’断面の断面図である。It is sectional drawing of the X-X 'cross section of FIG. 本発明の一実施形態の半導体集積回路装置の製造方法のダイシング工程を示す断面図である。It is sectional drawing which shows the dicing process of the manufacturing method of the semiconductor integrated circuit device of one Embodiment of this invention. 本発明の一実施形態の半導体集積回路装置の製造方法のＵＶ照射工程を示す断面図である。It is sectional drawing which shows the UV irradiation process of the manufacturing method of the semiconductor integrated circuit device of one Embodiment of this invention. 本発明の一実施形態の半導体集積回路装置の製造方法のチップピックアップ工程を示す断面図である。It is sectional drawing which shows the chip pick-up process of the manufacturing method of the semiconductor integrated circuit device of one Embodiment of this invention. 本発明の一実施形態の半導体集積回路装置の製造方法のダイボンド工程を示す断面図である。It is sectional drawing which shows the die-bonding process of the manufacturing method of the semiconductor integrated circuit device of one Embodiment of this invention. 本発明の一実施形態の半導体集積回路装置の製造方法の基板への実装工程を示す断面図である。It is sectional drawing which shows the mounting process to the board | substrate of the manufacturing method of the semiconductor integrated circuit device of one Embodiment of this invention. 本発明の一実施形態の半導体集積回路装置の製造方法の基板上の電極とチップ上のパッド間のワイヤボンディング工程を示す断面図である。It is sectional drawing which shows the wire bonding process between the electrode on a board | substrate and the pad on a chip | tip of the manufacturing method of the semiconductor integrated circuit device of one Embodiment of this invention. 本発明の一実施形態の半導体集積回路装置の製造方法の封止工程を示す断面図である。It is sectional drawing which shows the sealing process of the manufacturing method of the semiconductor integrated circuit device of one Embodiment of this invention. 本発明の一実施形態の半導体集積回路装置の製造方法のバンプ形成工程を示す断面図である。It is sectional drawing which shows the bump formation process of the manufacturing method of the semiconductor integrated circuit device of one Embodiment of this invention. 本発明の一実施形態の半導体集積回路装置の製造方法のデバイス分離工程を示す断面図である。It is sectional drawing which shows the device isolation | separation process of the manufacturing method of the semiconductor integrated circuit device of one Embodiment of this invention. 本発明の一実施形態の半導体集積回路装置の製造方法において用いるバックグラインディング−洗浄−ウエハマウント一貫装置の上面図である。It is a top view of the backgrinding-cleaning-wafer mount integrated device used in the method for manufacturing a semiconductor integrated circuit device of one embodiment of the present invention. 本発明の一実施形態の半導体集積回路装置の製造方法における要部プロセスであるバックグラインディング工程及びその付随工程の流れを説明するデバイス断面図（ＵＶ硬化接着剤塗布工程）である。It is device sectional drawing (UV hardening adhesive coating process) explaining the back grinding process which is the principal process in the manufacturing method of the semiconductor integrated circuit device of one Embodiment of this invention, and the flow of the accompanying process. 本発明の一実施形態の半導体集積回路装置の製造方法における要部プロセスであるバックグラインディング工程及びその付随工程の流れを説明するデバイス断面図（ウエハサポート部材張り合わせ工程）である。It is a device sectional view (wafer support member pasting process) explaining the flow of the back grinding process and the accompanying process which are the main processes in the manufacturing method of the semiconductor integrated circuit device of one embodiment of the present invention. 本発明の一実施形態の半導体集積回路装置の製造方法における要部プロセスであるバックグラインディング工程及びその付随工程の流れを説明するデバイス断面図（ウエハサポート部材張り合わせ用ＵＶ硬化接着剤のＵＶ硬化工程）である。1 is a device cross-sectional view for explaining a flow of a back grinding process and an accompanying process as a main process in a method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention (a UV curing process of a UV curing adhesive for laminating wafer support members); ). 図１６の破線部に対応する端部拡大断面図である。It is an edge part expanded sectional view corresponding to the broken-line part of FIG. 本発明の一実施形態の半導体集積回路装置の製造方法の要部プロセスであるバックグラインディング工程におけるウエハとサポート部材の貼り付けの位置関係を示すウエハ全体平面図である。It is a whole wafer top view which shows the positional relationship of the bonding of a wafer and a support member in the back grinding process which is the principal process of the manufacturing method of the semiconductor integrated circuit device of one Embodiment of this invention. 図１８の２点破線部の拡大平面図である。FIG. 19 is an enlarged plan view of a two-dot broken line portion in FIG. 18. 本発明の一実施形態の半導体集積回路装置の製造方法における要部プロセスであるバックグラインディング工程及びその付随工程の流れを説明するデバイス端部拡大断面図（ウエハのバックグラインディング前）である。It is a device edge part expanded sectional view (before back grinding of a wafer) explaining the flow of the back grinding process which is the principal part process in the manufacturing method of the semiconductor integrated circuit device of one embodiment of the present invention, and the accompanying process. 本発明の一実施形態の半導体集積回路装置の製造方法における要部プロセスであるバックグラインディング工程及びその付随工程の流れを説明するデバイス端部拡大断面図（ウエハのバックグラインディング工程途中）である。FIG. 3 is an enlarged cross-sectional view of a device end (in the middle of a wafer back grinding process) for explaining a back grinding process and a flow of an accompanying process as a main process in the method for manufacturing a semiconductor integrated circuit device of one embodiment of the present invention; . 本発明の一実施形態の半導体集積回路装置の製造方法における要部プロセスであるバックグラインディング工程及びその付随工程の流れを説明するデバイス端部拡大断面図（ウエハのバックグラインディング工程完了時点）である。1 is a device end enlarged sectional view (at the time of completion of a wafer back grinding process) for explaining the flow of a back grinding process, which is a main process in the method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention, and the accompanying process. is there. 本発明の一実施形態の半導体集積回路装置の製造方法における要部プロセスであるバックグラインディング工程及びその付随工程の流れを説明するデバイス端部拡大断面図（サポート部材剥離補助膜へのレーザビーム照射工程）である。1 is an enlarged cross-sectional view of a device end illustrating a backgrinding process, which is a main process in the method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention, and a flow of an accompanying process thereof (laser beam irradiation to a support member peeling auxiliary film) Process). 本発明の一実施形態の半導体集積回路装置の製造方法における要部プロセスであるバックグラインディング工程及びその付随工程の流れを説明するデバイス端部拡大断面図（サポート部材剥離工程）である。It is a device edge part expanded sectional view (support member peeling process) explaining the back grinding process which is the principal process in the manufacturing method of the semiconductor integrated circuit device of one embodiment of the present invention, and the flow of the accompanying process. 本発明の一実施形態の半導体集積回路装置の製造方法における要部プロセスであるバックグラインディング工程及びその付随工程の流れを説明するデバイス端部拡大断面図（サポート部材貼り付け用UV硬化接着剤剥離工程）である。FIG. 1 is an enlarged cross-sectional view of a device end illustrating a backgrinding process, which is a main process in the method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention, and a flow of an accompanying process (UV curing adhesive peeling for supporting member bonding); Process). 本願の前記一実施の形態の半導体装置の製造方法をフリップチップ実装用チップの製造に適用した場合の実装プロセスを説明する配線基板等断面図（基板準備工程）である。It is sectional drawing (board | substrate preparation process) etc. of a wiring board explaining the mounting process at the time of applying the manufacturing method of the semiconductor device of the said one Embodiment of this application to manufacture of the chip | tip for flip chip mounting. 本願の前記一実施の形態の半導体装置の製造方法をフリップチップ実装用チップの製造に適用した場合の実装プロセスを説明する配線基板等断面図（チップマウント工程）である。It is sectional drawing (chip mounting process) etc. of a wiring board explaining the mounting process at the time of applying the manufacturing method of the semiconductor device of the said one Embodiment of this application to manufacture of the chip | tip for flip chip mounting. 本願の前記一実施の形態の半導体装置の製造方法をフリップチップ実装用チップの製造に適用した場合の実装プロセスを説明する配線基板等断面図（金半田接合工程）である。It is sectional drawing (gold solder joining process) etc. of a wiring board explaining the mounting process at the time of applying the manufacturing method of the semiconductor device of the said one Embodiment of this application to manufacture of the chip | tip for flip chip mounting. 本願の前記一実施の形態の半導体装置の製造方法をフリップチップ実装用チップの製造に適用した場合の実装プロセスを説明する配線基板等断面図（アンダーフィル工程）である。It is sectional drawing (underfill process) etc. of a wiring board explaining the mounting process at the time of applying the manufacturing method of the semiconductor device of the said one Embodiment of this application to manufacture of the chip | tip for flip chip mounting. 本願の前記一実施の形態の半導体装置の製造方法をフリップチップ実装用チップの製造に適用した場合の実装プロセスを説明する配線基板等断面図（半田バンプ形成工程）である。It is sectional drawing (solder bump formation process) etc. of a wiring board explaining the mounting process at the time of applying the manufacturing method of the semiconductor device of the said one Embodiment of this application to manufacture of the chip | tip for flip chip mounting. 本願の前記一実施の形態の半導体装置の製造方法における要部要素プロセスである裏面酸化プロセスに使用する低温プラズマ陽極酸化装置の模式断面図である。It is a schematic cross section of the low temperature plasma anodizing apparatus used for the back surface oxidation process which is the principal element process in the manufacturing method of the semiconductor device of the one embodiment of the present application. 本願の前記一実施の形態の半導体装置の製造方法における対象ウエハのバックグラインディング前の断面構造の一例を示す模式デバイス断面図である。It is a typical device sectional view showing an example of the section structure before the back grinding of the object wafer in the manufacturing method of the semiconductor device of the one embodiment of the present application. 本願の前記一実施の形態の半導体装置の製造方法におけるバックグラインディング処理とウエハ断面の関係を説明するウエハの模式断面図である。It is a schematic cross section of a wafer for explaining the relationship between the back grinding process and the wafer cross section in the method of manufacturing a semiconductor device according to the embodiment of the present application. 本願の前記一実施の形態の半導体装置の製造方法におけるバックグラインディング処理後のウエハの裏面近傍の断面を示すウエハの模式断面図である。It is a schematic cross section of a wafer showing a cross section in the vicinity of the back surface of the wafer after the back grinding process in the method of manufacturing a semiconductor device according to the embodiment of the present application. 本願の前記一実施の形態の半導体装置の製造方法における裏面酸化処理後のウエハの裏面近傍の断面を示すウエハの模式断面図である。It is a schematic cross section of a wafer showing a cross section in the vicinity of the back surface of the wafer after the back surface oxidation process in the method of manufacturing a semiconductor device according to the embodiment of the present application. 図３５を簡略化して示したウエハの模式断面図である。FIG. 36 is a schematic cross-sectional view of a wafer showing FIG. 35 in a simplified manner. 本願の前記一実施の形態の半導体装置の製造方法におけるバックグラインディング処理とイントリンシックゲッタリングとの関係を説明するウエハの部分模式断面図である。FIG. 5 is a partial schematic cross-sectional view of a wafer for explaining the relationship between back grinding and intrinsic gettering in the method for manufacturing a semiconductor device according to the embodiment of the present application. 本願の前記一実施の形態の半導体装置の製造方法に対する変形例に対応するウエハ薄膜化工程への破砕層を残すドライポリッシュの適用例を説明するためのプロセス全体フロー図である。It is a whole process flow figure for explaining an example of application of dry polish which leaves a crushing layer to a wafer thin film process corresponding to a modification to a manufacturing method of a semiconductor device of one embodiment of the present application. チップ抗折強度（３点曲げ測定）と裏面酸化膜厚の関係を示すデータプロット図である。It is a data plot figure which shows the relationship between chip bending strength (3-point bending measurement) and a back surface oxide film thickness. 破砕層厚さとチップ裏面から表面への銅汚染浸透の程度を示すデータプロット図である。It is a data plot figure which shows the crushing layer thickness and the grade of the copper contamination penetration from the chip | tip back surface to the surface. 破砕層厚さとチップ抗折強度の関係を示すデータプロット図である。It is a data plot figure which shows the relationship between a crushing layer thickness and chip bending strength. 裏面酸化膜厚とチップ抗折強度の関係を説明するための説明図である。It is explanatory drawing for demonstrating the relationship between a back surface oxide film thickness and chip bending strength. 裏面酸化膜厚、チップ抗折強度およびゲッタリング能力の関係を説明するための説明図である。It is explanatory drawing for demonstrating the relationship between a back surface oxide film thickness, chip bending strength, and gettering capability. 低温酸化プロセス等のダイシングへの応用例を示すウエハ広域模式断面図（ダイシング後）である。It is a wafer wide area schematic cross section (after dicing) which shows the example of application to dicing, such as a low-temperature oxidation process. 図４４のチップ端部拡大領域Ｃ１に対応するチップ端部拡大模式断面図である。FIG. 45 is a chip end portion enlarged schematic cross-sectional view corresponding to the chip end portion extension region C1 of FIG. 44; 低温酸化プロセス等のダイシングへの応用例を示すウエハ広域模式断面図（低温酸化後後）である。It is a wafer wide area schematic sectional view (after low-temperature oxidation) which shows an application example to dicing, such as a low-temperature oxidation process. 図４６のチップ端部拡大領域Ｃ１に対応するチップ端部拡大模式断面図である。FIG. 47 is an enlarged schematic cross-sectional view of a chip end portion corresponding to a chip end enlarged region C1 of FIG. 46.

〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。 [Outline of Embodiment]
First, an outline of a typical embodiment of the invention disclosed in the present application will be described.

１．以下の工程を含む半導体装置の製造方法：
（ａ）第１の厚さを有するとともに、第１および第２の主面を有し、前記第１の主面側に集積回路が形成された半導体ウエハを準備する工程；
（ｂ）前記半導体ウエハの前記第２の主面に対して、バックグラインディング処理を実施することにより、前記第１の厚さよりも薄い第２の厚さにする工程；
（ｃ）前記工程（ｂ）の後、前記半導体ウエハの前記第２の主面、または、その近傍に破砕層が残存するように、前記第２の主面に保護膜を形成する工程。 1. A semiconductor device manufacturing method including the following steps:
(A) preparing a semiconductor wafer having a first thickness, having first and second main surfaces, and having an integrated circuit formed on the first main surface side;
(B) performing a backgrinding process on the second main surface of the semiconductor wafer to make the second thickness thinner than the first thickness;
(C) After the step (b), a step of forming a protective film on the second main surface such that a crushed layer remains on or near the second main surface of the semiconductor wafer.

２．前記１項の半導体装置の製造方法において、前記半導体ウエハは、シリコンを主要な成分のするものである。   2. In the method for manufacturing a semiconductor device according to the item 1, the semiconductor wafer contains silicon as a main component.

３．前記１または２項の半導体装置の製造方法において、前記工程（ｃ）は、前記半導体ウエハの前記第２の主面、または、その近傍に破砕層が存在する状態で実行される。   3. In the method for manufacturing a semiconductor device according to item 1 or 2, the step (c) is performed in a state where a crushed layer is present on the second main surface of the semiconductor wafer or in the vicinity thereof.

４．前記１から３項のいずれか一つの半導体装置の製造方法において、前記保護膜の形成は、摂氏３００度以下で行われる低温酸化処理である。   4). 4. In the method for manufacturing a semiconductor device according to any one of items 1 to 3, the formation of the protective film is a low-temperature oxidation process performed at 300 degrees Celsius or less.

５．前記１から４項のいずれか一つの半導体装置の製造方法において、前記保護膜の厚さは、１０ｎｍ以上、且つ９０ｎｍ未満である。   5. 5. In the method for manufacturing a semiconductor device according to any one of 1 to 4, the thickness of the protective film is 10 nm or more and less than 90 nm.

６．前記１から５項のいずれか一つの半導体装置の製造方法において、前記保護膜は、酸化シリコン系絶縁膜である。   6). 6. The method for manufacturing a semiconductor device according to any one of 1 to 5, wherein the protective film is a silicon oxide insulating film.

７．前記１から６項のいずれか一つの半導体装置の製造方法において、前記保護膜は、プラズマ酸化によって形成される。   7). 7. In the method for manufacturing a semiconductor device according to any one of 1 to 6, the protective film is formed by plasma oxidation.

８．前記１から６項のいずれか一つの半導体装置の製造方法において、前記保護膜は、プラズマ陽極酸化によって形成される。   8). 7. In the method for manufacturing a semiconductor device according to any one of 1 to 6, the protective film is formed by plasma anodic oxidation.

９．前記１から６項のいずれか一つの半導体装置の製造方法において、前記半導体ウエハは、ＣＺ結晶である。   9. 7. In the method for manufacturing a semiconductor device according to any one of items 1 to 6, the semiconductor wafer is a CZ crystal.

１０．前記１から６項のいずれか一つの半導体装置の製造方法において、前記保護膜は、ＣＶＤによって形成される。   10. 7. In the method for manufacturing a semiconductor device according to any one of 1 to 6, the protective film is formed by CVD.

１１．前記１から６項のいずれか一つの半導体装置の製造方法において、前記第２のウエハ厚さは、５０マイクロメートル以下である。   11. 7. In the method for manufacturing a semiconductor device according to any one of 1 to 6, the second wafer thickness is 50 micrometers or less.

１２．前記１から１１項のいずれか一つの半導体装置の製造方法において、前記破砕層は、前記バックグラインディング処理によって形成されたものである。   12 12. In the method of manufacturing a semiconductor device according to any one of 1 to 11, the crushed layer is formed by the back grinding process.

１３．前記１から１２項のいずれか一つの半導体装置の製造方法において、更に以下の工程を含む：
（ｄ）前記工程（ｃ）の後、前記半導体ウエハの前記第２の主面に対して、洗浄処理を実行する工程。 13. The method for manufacturing a semiconductor device according to any one of 1 to 12 further includes the following steps:
(D) A step of performing a cleaning process on the second main surface of the semiconductor wafer after the step (c).

１４．前記１３項の半導体装置の製造方法において、更に以下の工程を含む：
（ｅ）前記工程（ｄ）の後、前記半導体ウエハの前記第２の主面に、ダイシングテープを貼り付ける工程。 14 The method for manufacturing a semiconductor device according to the item 13, further includes the following steps:
(E) A step of attaching a dicing tape to the second main surface of the semiconductor wafer after the step (d).

１５．前記１から１４項のいずれか一つの半導体装置の製造方法において、前記破砕層は、マイクロクラック層、および、その上に形成された多結晶質層を有する。   15. 15. In the method for manufacturing a semiconductor device according to any one of 1 to 14, the crushed layer includes a microcrack layer and a polycrystalline layer formed thereon.

１６．前記１４または１５項の半導体装置の製造方法において、更に以下の工程を含む：
（ｆ）前記工程（ｅ）の後、前記半導体ウエハを半導体チップに分離する工程；
（ｇ）前記工程（ｆ）の後、前記半導体チップを配線基板に搭載する工程；
（ｈ）前記工程（ｇ）の後、前記半導体チップの裏面が露出するように、前記半導体チップを樹脂で封止する工程。 16. The method for manufacturing a semiconductor device according to the item 14 or 15 further includes the following steps:
(F) After the step (e), separating the semiconductor wafer into semiconductor chips;
(G) After the step (f), mounting the semiconductor chip on a wiring board;
(H) A step of sealing the semiconductor chip with a resin so that the back surface of the semiconductor chip is exposed after the step (g).

１７．前記１から１６項のいずれか一つの半導体装置の製造方法において、更に以下の工程を含む：
（ｉ）前記工程（ｂ）の後であって、前記工程（ｃ）の前に、前記半導体ウエハの前記第２の主面に対して、ドライポリッシング処理を実行する工程。 17. The method for manufacturing a semiconductor device according to any one of 1 to 16 further includes the following steps:
(I) A step of performing a dry polishing process on the second main surface of the semiconductor wafer after the step (b) and before the step (c).

１８．以下の工程を含む半導体装置の製造方法：
（ａ）第１の厚さを有するとともに、第１および第２の主面を有し、前記第１の主面側に集積回路が形成された半導体ウエハの前記第１の主面を、ウエハサポート部材に貼り付ける工程；
（ｂ）前記ウエハサポート部材に貼り付けられた前記半導体ウエハの前記第２の主面に対して、バックグラインディング処理を実行することにより、前記第１の厚さよりも薄い第２の厚さにする工程；
（ｃ）前記工程（ｂ）の後、前記半導体ウエハが前記ウエハサポート部材に貼り付けられた状態で、前記半導体ウエハの前記第２の主面、または、その近傍に破砕層が残存するように、前記第２の主面に保護膜を形成する工程。 18. A semiconductor device manufacturing method including the following steps:
(A) The first main surface of a semiconductor wafer having a first thickness, first and second main surfaces, and an integrated circuit formed on the first main surface side, is the wafer. A process of attaching to the support member;
(B) By performing a backgrinding process on the second main surface of the semiconductor wafer attached to the wafer support member, the second thickness is smaller than the first thickness. The step of:
(C) After the step (b), in a state in which the semiconductor wafer is attached to the wafer support member, a crushed layer remains on or near the second main surface of the semiconductor wafer. And a step of forming a protective film on the second main surface.

１９．前記１８項の半導体装置の製造方法において、前記半導体ウエハは、シリコンを主要な成分のするものである。   19. In the semiconductor device manufacturing method according to the item 18, the semiconductor wafer contains silicon as a main component.

２０．前記１８または１９項の半導体装置の製造方法において、前記工程（ｃ）は、前記半導体ウエハの前記第２の主面、または、その近傍に破砕層が存在する状態で実行される。   20. 20. In the method of manufacturing a semiconductor device according to 18 or 19, the step (c) is performed in a state where a crushed layer exists on the second main surface of the semiconductor wafer or in the vicinity thereof.

２１．前記１８から２０項のいずれか一つの半導体装置の製造方法において、前記保護膜の形成は、摂氏３００度以下で行われる低温酸化処理である。   21. 21. In the method of manufacturing a semiconductor device as described above in any one of 18 to 20, the formation of the protective film is a low-temperature oxidation process performed at 300 degrees Celsius or less.

２２．前記１８から２１項のいずれか一つの半導体装置の製造方法において、前記保護膜の厚さは、１０ｎｍ以上、且つ９０ｎｍ未満である。   22. In the method for manufacturing a semiconductor device according to any one of 18 to 21, the thickness of the protective film is 10 nm or more and less than 90 nm.

２３．前記１８から２２項のいずれか一つの半導体装置の製造方法において、前記保護膜は、プラズマ酸化によって形成される。   23. 23. In the method for manufacturing a semiconductor device as described above in any one of 18 to 22, the protective film is formed by plasma oxidation.

２４．前記１８から２２項のいずれか一つの半導体装置の製造方法において、前記保護膜は、プラズマ陽極酸化によって形成される。   24. 23. In the method for manufacturing a semiconductor device as described above in any one of 18 to 22, the protective film is formed by plasma anodization.

２５．前記１８から２２項のいずれか一つの半導体装置の製造方法において、前記半導体ウエハは、ＣＺ結晶である。   25. 23. In the method for manufacturing a semiconductor device as described above in any one of 18 to 22, the semiconductor wafer is a CZ crystal.

２６．前記１８から２２項のいずれか一つの半導体装置の製造方法において、前記保護膜は、ＣＶＤによって形成される。   26. 23. In the method for manufacturing a semiconductor device according to any one of 18 to 22, the protective film is formed by CVD.

２７．前記１８から２２項のいずれか一つの半導体装置の製造方法において、前記第２のウエハ厚さは、５０マイクロメートル以下である。   27. 23. In the method of manufacturing a semiconductor device as described above in any one of 18 to 22, the second wafer thickness is 50 micrometers or less.

２８．前記１８から２７項のいずれか一つの半導体装置の製造方法において、前記破砕層は、前記バックグラインディング処理によって形成されたものである。   28. 28. In the method for manufacturing a semiconductor device as described above in any one of 18 to 27, the crushed layer is formed by the back grinding process.

２９．前記１８から２８項のいずれか一つの半導体装置の製造方法において、更に以下の工程を含む：
（ｄ）前記工程（ｃ）の後、前記半導体ウエハの前記第２の主面に対して、洗浄処理を実行する工程。 29. 29. The method for manufacturing a semiconductor device as described above in any one of 18 to 28, further includes the following steps:
(D) A step of performing a cleaning process on the second main surface of the semiconductor wafer after the step (c).

３０．前記２９項の半導体装置の製造方法において、更に以下の工程を含む：
（ｅ）前記工程（ｄ）の後、前記半導体ウエハの前記第２の主面に、ダイシングテープを貼り付けるとともに、前記半導体ウエハが前記ダイシングテープに貼り付けられた状態で、前記半導体ウエハから前記ウエハサポート部材を分離する工程。 30. The method for manufacturing a semiconductor device according to the item 29 further includes the following steps:
(E) After the step (d), a dicing tape is attached to the second main surface of the semiconductor wafer, and the semiconductor wafer is attached to the dicing tape from the semiconductor wafer. A step of separating the wafer support member.

３１．前記１８から３０項のいずれか一つの半導体装置の製造方法において、前記破砕層は、マイクロクラック層、および、その上に形成された多結晶質層を有する。   31. 31. In the method for manufacturing a semiconductor device according to any one of 18 to 30, the crushed layer includes a microcrack layer and a polycrystalline layer formed thereon.

３２．前記３０または３１項の半導体装置の製造方法において、更に以下の工程を含む：
（ｆ）前記工程（ｅ）の後、前記半導体ウエハを半導体チップに分離する工程；
（ｇ）前記工程（ｆ）の後、前記半導体チップを配線基板に搭載する工程；
（ｈ）前記工程（ｇ）の後、前記半導体チップの裏面が露出するように、前記半導体チップを樹脂で封止する工程。 32. The method for manufacturing a semiconductor device according to the item 30 or 31, further includes the following steps:
(F) After the step (e), separating the semiconductor wafer into semiconductor chips;
(G) After the step (f), mounting the semiconductor chip on a wiring board;
(H) A step of sealing the semiconductor chip with a resin so that the back surface of the semiconductor chip is exposed after the step (g).

３３．前記１８から３２項のいずれか一つの半導体装置の製造方法において、更に以下の工程を含む：
（ｉ）前記工程（ｂ）の後であって、前記工程（ｃ）の前に、前記半導体ウエハの前記第２の主面に対して、ドライポリッシング処理を実行する工程。 33. 33. The method for manufacturing a semiconductor device according to any one of 18 to 32, further including the following steps:
(I) A step of performing a dry polishing process on the second main surface of the semiconductor wafer after the step (b) and before the step (c).

３４．以下の工程を含む半導体装置の製造方法：
（ａ）第１の厚さを有するとともに、第１および第２の主面を有し、前記第１の主面側に集積回路が形成された半導体ウエハの前記第１の主面を、ウエハサポート部材に貼り付ける工程；
（ｂ）前記ウエハサポート部材に貼り付けられた前記半導体ウエハの前記第２の主面に対して、バックグラインディング処理を実行することにより、前記第１の厚さよりも薄い第２の厚さにする工程；
（ｃ）前記工程（ｂ）の後、前記ウエハサポート部材に貼り付けられた前記半導体ウエハの前記第２の主面側から、ダイシングを実行することにより、ダイシング溝を形成する工程；
（ｄ）前記工程（ｃ）の後、前記半導体ウエハが前記ウエハサポート部材に貼り付けられた状態で、前記半導体ウエハの前記第２の主面、または、その近傍、および、前記ダイシング溝の両方に破砕層が残存するように、前記第２の主面に保護膜を形成する工程。 34. A semiconductor device manufacturing method including the following steps:
(A) The first main surface of a semiconductor wafer having a first thickness, first and second main surfaces, and an integrated circuit formed on the first main surface side, is the wafer. A process of attaching to the support member;
(B) By performing a backgrinding process on the second main surface of the semiconductor wafer attached to the wafer support member, the second thickness is smaller than the first thickness. The step of:
(C) A step of forming a dicing groove by performing dicing from the second main surface side of the semiconductor wafer attached to the wafer support member after the step (b);
(D) After the step (c), both the second main surface of the semiconductor wafer or the vicinity thereof and the dicing groove in a state where the semiconductor wafer is attached to the wafer support member. Forming a protective film on the second main surface such that a crushed layer remains on the surface.

〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。 [Description format, basic terms, usage in this application]
1. In the present application, the description of the embodiment may be divided into a plurality of sections for convenience, if necessary, but these are not independent from each other unless otherwise specified. Each part of a single example, one part is the other part of the details, or part or all of the modifications. Moreover, as a general rule, the same part is not repeated. In addition, each component in the embodiment is not indispensable unless specifically stated otherwise, unless it is theoretically limited to the number, and obviously not in context.

更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。   Further, in the present application, the term “semiconductor device” or “semiconductor integrated circuit device” mainly refers to various types of transistors (active elements) alone, and resistors, capacitors, etc. as semiconductor chips (eg, single crystal). The one integrated on the silicon substrate). Here, as a representative of various transistors, a MISFET (Metal Insulator Semiconductor Effect Transistor) typified by a MOSFET (Metal Oxide Field Effect Transistor) can be exemplified. At this time, a typical integrated circuit configuration is a CMIS (Complementary Metal Insulator Semiconductor) integrated circuit represented by a CMOS (Complementary Metal Oxide Semiconductor) integrated circuit in which an N-channel MISFET and a P-channel MISFET are combined. Can be illustrated.

今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程に大別できる。   A semiconductor process of today's semiconductor integrated circuit device, that is, a LSI (Large Scale Integration) wafer process, is usually performed by carrying a silicon wafer as a raw material to a premetal process (an interlayer insulating film between the lower end of the M1 wiring layer and the gate electrode structure). Etc., contact hole formation, tungsten plug, embedding, etc.) (FEOL (Front End of Line) process) and M1 wiring layer formation, pad opening to the final passivation film on the aluminum-based pad electrode Can be roughly divided into BEOL (Back End of Line) processes up to the formation of the wafer (including the process in the wafer level package process).

２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。   2. Similarly, in the description of the embodiment and the like, the material, composition, etc. may be referred to as “X consisting of A”, etc., except when clearly stated otherwise and clearly from the context, except for A It does not exclude what makes an element one of the main components. For example, as for the component, it means “X containing A as a main component”. For example, “silicon member” is not limited to pure silicon, but also includes SiGe alloys, other multi-component alloys containing silicon as a main component, and members containing other additives. Needless to say. Similarly, “silicon oxide film”, “silicon oxide insulating film”, etc. are not only relatively pure undoped silicon oxide (FS), but also FSG (Fluorosilicate Glass), TEOS-based silicon oxide ( Thermal oxide films such as TEOS-based silicon oxide), SiOC (Silicon Oxicarbide) or carbon-doped silicon oxide or OSG (Organosilicate glass), PSG (Phosphorus Silicate Glass), BPSG (Borophosphosilicate Glass), CVD Oxide film, SOG (Spin ON Glass), nano-clustering silica (Nano-Clustering Silica: NCS) and other coating-type silicon oxide, silica-based low-k insulating film (porous insulating) Needless to say, a film) and a composite film with other silicon-based insulating films including these as main constituent elements are included.

また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。   In addition to silicon oxide insulating films, silicon nitride insulating films that are commonly used in the semiconductor field include silicon nitride insulating films. Materials belonging to this system include SiN, SiCN, SiNH, SiCNH, and the like. Here, “silicon nitride” includes both SiN and SiNH unless otherwise specified. Similarly, “SiCN” includes both SiCN and SiCNH, unless otherwise specified.

なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。   Note that SiC has similar properties to SiN, but SiON is often rather classified as a silicon oxide insulating film.

３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。   3. Similarly, suitable examples of graphics, positions, attributes, and the like are given, but it is needless to say that the present invention is not strictly limited to those cases unless explicitly stated otherwise, and unless otherwise apparent from the context.

４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。   4). In addition, when a specific number or quantity is mentioned, a numerical value exceeding that specific number will be used unless specifically stated otherwise, unless theoretically limited to that number, or unless otherwise clearly indicated by the context. There may be a numerical value less than the specific numerical value.

５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。   5. “Wafer” usually refers to a single crystal silicon wafer on which a semiconductor device (same as a semiconductor integrated circuit device and an electronic device) is formed, but an insulating substrate such as an epitaxial wafer, an SOI substrate, an LCD glass substrate, and the like. Needless to say, a composite wafer such as a semiconductor layer is also included.

６．砥石(Abrasive)の特性は主に砥粒、結合剤、これらの結合状態、気孔(Pore)の有無（ポーラス系砥石）等の構造的特長に依存するが、結合剤、構造的特長が同じ場合、主に砥粒の粒径（番数表示＃Nで、たとえば＃３５０）に依存する。番数表示の数値が大きいほど砥粒の平均粒径（単に「砥粒径」という）は小さくなる。（研削砥粒の径を表す＃の後の数値は砥石等を製造する際に砥粒をより分けるふるいの目の大きさに対応する。言い換えると、それに含まれる主要な砥粒の径に対応する。例を示すと、＃２８０の粒径はほぼ１００μｍ程度、＃３６０の粒径はほぼ４０から６０μｍ程度、＃２０００の粒径はほぼ４から６μｍ程度、＃４０００の粒径はほぼ２から4μｍ程度、＃８０００の粒径はほぼ０．２μｍ程度である。本願では、これに準拠して、砥粒の径に関する砥石の特性を記載する。なおＪＩＳ規格がすでにある部分についてはそれに準じている。同基準がないものについては、下記ディスコ社製品の基準に準拠している。）砥粒には一般にはダイヤモンドが使用されるが、その他の材料でもよい。なお、グラインディングプロセスで使用される砥石は、一般にダイヤモンド砥粒と無機系結合剤を混ぜて、あるいは表面にコートして焼成したセラミック系のものと、ダイヤモンド砥粒を有機系結合剤（レジンボンド）で固めたレジノイド系（レジンにはフェノール系、ポリイミド系などがある）のもの、またはその中間のものがある。一般にレジン系の結合剤の方が研削ダメージが小さいとされている。また、適用可能な砥粒（固定砥粒）としては、ダイヤモンドの外に、シリコンカーバイド、アルミナベース砥粒、ＣＢＮ(Cubic Boron Nitride)等がある。なお、市販されている仕上げ研削用グラインディングホイール（回転研削砥石）としては、株式会社ディスコ(DISCO Corporation)のグラインディングホイールＩＦシリーズ、ＧＦ０１シリーズ、ポリグラインド(Poligrind)シリーズ等がある。   6). The characteristics of the abrasive (Abrasive) mainly depend on the structural features such as abrasive grains, binder, their bonding state, and the presence or absence of pores (porous), but the same binder and structural features. Depends mainly on the grain size of the abrasive grains (number display #N, for example, # 350). The larger the numerical value of the number display, the smaller the average grain size of the abrasive grains (simply referred to as “abrasive grain size”). (The numerical value after # representing the diameter of the abrasive grains corresponds to the size of the sieve eye that separates the abrasive grains when manufacturing a grindstone, etc. In other words, it corresponds to the diameter of the main abrasive grains contained in it. For example, the particle size of # 280 is approximately 100 μm, the particle size of # 360 is approximately 40 to 60 μm, the particle size of # 2000 is approximately 4 to 6 μm, and the particle size of # 4000 is approximately 2 About 4 μm, # 8000 particle size is about 0.2 μm, and in this application, the characteristics of the grindstone related to the diameter of the abrasive grains will be described in accordance with this. For those that do not have this standard, the standard of the following Disco products is used.) Diamond is generally used for the abrasive grains, but other materials may be used. Grinding stones used in the grinding process are generally mixed with diamond abrasive grains and inorganic binder, or coated with ceramics on the surface and fired, and diamond abrasive grains with organic binder (resin bond). ) And resinoids (resins include phenols and polyimides), or intermediates thereof. Generally, resin-based binders are considered to have less grinding damage. Further, as applicable abrasive grains (fixed abrasive grains), there are silicon carbide, alumina base abrasive grains, CBN (Cubic Boron Nitride), etc. in addition to diamond. Examples of commercially available grinding wheels for finish grinding (rotary grinding wheels) include DISCO Corporation's grinding wheel IF series, GF01 series, and Polygrind series.

７．「グラインディング」は、通常、ダイヤモンド系砥粒を含有する砥石を多数装着したグラインディングホイール（回転研削刃）によって行われる研削プロセスである。「ドライポリッシング」は、元来、シリコンウエハ等のバックグラインディングの際に形成されるダメージ層を除去するストレスリリーフ処理のために導入されたもので、シリカ系等の非ダイヤモンド系砥粒を含有する砥石を用いた固定砥粒研摩（スラリを用いない研磨）に分類される。通常のドライポリッシング後の処理面はミラー面を呈する固相反応を利用しているので、広い意味では、「化学機械研摩」の範疇に入る。   7). “Grinding” is a grinding process usually performed by a grinding wheel (rotary grinding blade) equipped with a number of grindstones containing diamond-based abrasive grains. "Dry polishing" was originally introduced for stress relief treatment to remove damage layers formed during backgrinding of silicon wafers, etc., and contains non-diamond abrasives such as silica. It is classified into fixed abrasive polishing (polishing without slurry) using a grinding wheel. Since the processing surface after the normal dry polishing uses a solid-phase reaction exhibiting a mirror surface, it falls within the category of “chemical mechanical polishing” in a broad sense.

また、ゲッタリング能力を残す目的で、破砕層を残すドライポリッシングもあり、「ゲッタリングドライポリッシュ」等と呼ばれている。これに使用できるドライポリッシュ用ホイールとしては、たとえば、株式会社ディスコ(DISCO Corporation)のゲッタリングドライポリッシュ用ホイール（ＤＰＥＧ−ＧＡ０００１）等がある。   In addition, for the purpose of leaving the gettering ability, there is dry polishing that leaves a crushed layer, which is called “gettering dry polish” or the like. Examples of the dry polishing wheel that can be used for this include a gettering dry polishing wheel (DPEG-GA0001) manufactured by DISCO Corporation.

通常の「化学機械研摩」は、一般にポリウレタン等の研摩パッドと、遊離砥粒を含有するスラリを用いる湿式研磨処理である。なお、遊離砥粒を含有するスラリを用いた湿式研磨処理の変わりに、「固定砥粒湿式研摩」も、適用できることは言うまでもない。   Ordinary “chemical mechanical polishing” is a wet polishing process generally using a polishing pad such as polyurethane and a slurry containing loose abrasive grains. Needless to say, “fixed abrasive wet polishing” can be applied instead of wet polishing using a slurry containing loose abrasive.

「研削」と「研摩」の相違を装置的な面から言うと、「研削」は、運動制御方式で決められた位置及び速度で移動するので、大きな圧力が被処理体に作用する可能性がある。一方、「研摩」は一定の圧力を保つように制御されている。   The difference between “grinding” and “polishing” from the standpoint of equipment is that “grinding” moves at a position and speed determined by the motion control method, so there is a possibility that a large pressure acts on the workpiece. is there. On the other hand, “polishing” is controlled to maintain a constant pressure.

〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。 [Details of the embodiment]
The embodiment will be further described in detail. In the drawings, the same or similar parts are denoted by the same or similar symbols or reference numerals, and description thereof will not be repeated in principle.

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。   In the accompanying drawings, hatching or the like may be omitted even in a cross section when it becomes complicated or when the distinction from the gap is clear. In relation to this, when it is clear from the description etc., the contour line of the background may be omitted even if the hole is planarly closed. Furthermore, even if it is not a cross section, it may be hatched to clearly indicate that it is not a void.

なお、ウエハの裏面にガラス補強体を適用するプロセスについて開示した先行特許出願としては、たとえば日本特願第２００９−１６４６３２号（日本出願日２００９年７月１３日）がある。   An example of a prior patent application that discloses a process for applying a glass reinforcing body to the back surface of a wafer is Japanese Patent Application No. 2009-164632 (Japan application date July 13, 2009).

１．本願の一実施の形態の半導体装置の製造方法における要部であるバックグラインディング工程以降のプロセスのアウトラインの説明（主に図1から図１２）
図１は本発明の一実施形態の半導体集積回路装置の製造方法の全体の流れを示す全体フロー図である。図２は本発明の一実施形態の半導体集積回路装置の製造方法のダイシングフレームへのウエハのマウント工程を示す断面図である。図３は図２のＸ−Ｘ’断面の断面図である。図４は本発明の一実施形態の半導体集積回路装置の製造方法のダイシング工程を示す断面図である。図５は本発明の一実施形態の半導体集積回路装置の製造方法のＵＶ照射工程を示す断面図である。図６は本発明の一実施形態の半導体集積回路装置の製造方法のチップピックアップ工程を示す断面図である。図７は本発明の一実施形態の半導体集積回路装置の製造方法のダイボンド工程を示す断面図である。図８は本発明の一実施形態の半導体集積回路装置の製造方法の基板への実装工程を示す断面図である。図９は本発明の一実施形態の半導体集積回路装置の製造方法の基板上の電極とチップ上のパッド間のワイヤボンディング工程を示す断面図である。図１０は本発明の一実施形態の半導体集積回路装置の製造方法の封止工程を示す断面図である。図１１は本発明の一実施形態の半導体集積回路装置の製造方法のバンプ形成工程を示す断面図である。図１２は本発明の一実施形態の半導体集積回路装置の製造方法のデバイス分離工程を示す断面図である。これらに基づいて、本願の一実施の形態の半導体装置の製造方法における要部であるバックグラインディング工程以降のプロセスの流れ等を説明する。 1. Description of the outline of the process after the back grinding process, which is the main part of the method of manufacturing a semiconductor device according to the embodiment of the present application (mainly FIGS. 1 to 12)
FIG. 1 is an overall flowchart showing the overall flow of a method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. FIG. 2 is a cross-sectional view showing a process of mounting a wafer on a dicing frame in the method for manufacturing a semiconductor integrated circuit device of one embodiment of the present invention. 3 is a cross-sectional view taken along the line XX ′ of FIG. FIG. 4 is a cross-sectional view showing a dicing process of the method for manufacturing a semiconductor integrated circuit device according to the embodiment of the present invention. FIG. 5 is a cross-sectional view showing the UV irradiation step of the method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present invention. FIG. 6 is a cross-sectional view showing a chip pickup process of the method for manufacturing a semiconductor integrated circuit device according to the embodiment of the present invention. FIG. 7 is a cross-sectional view showing a die bonding step of the method for manufacturing a semiconductor integrated circuit device according to the embodiment of the present invention. FIG. 8 is a cross-sectional view showing a mounting process on a substrate in the method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present invention. FIG. 9 is a cross-sectional view showing a wire bonding step between an electrode on a substrate and a pad on a chip in a method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. FIG. 10 is a cross-sectional view showing the sealing process of the method of manufacturing a semiconductor integrated circuit device according to one embodiment of the present invention. FIG. 11 is a cross-sectional view showing a bump forming step of the method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present invention. FIG. 12 is a cross-sectional view showing a device separation step in the method of manufacturing a semiconductor integrated circuit device according to one embodiment of the present invention. Based on these, the process flow after the back grinding process, which is the main part in the method of manufacturing a semiconductor device according to the embodiment of the present application, will be described.

ここでは、シリコン系の３００φウエハ（たとえば、単結晶シリコンからなるウエハ、通常、ＣＺ結晶を使用する）を例にとって具体的に説明するが、ウエハ径は３００φのほか、４５０φでも２００φ、又は、その他であってもよい。また、シリコン系のほか、ＧａＡｓ系その他の化合物半導体系でもよい。ここで例示する３００φの単結晶シリコンウエハの場合は、当初の厚さ、すなわち、バックグラインディングの準備工程前の厚さは（第１の厚さ）、たとえば、７７５マイクロメートル程度である。この場合、ウエハは当初、すなわち、バックグラインディングの準備工程前においては、平面的には、ほぼ真円であるが、方位決定のためノッチが一つ存在する。ただし、このウエハノッチは、通常、以下で説明するように、バックグラインディングの準備工程中に消滅する。   Here, a silicon-based 300φ wafer (for example, a wafer made of single crystal silicon, usually using a CZ crystal) will be described as an example. However, the wafer diameter is 300φ, and even 450φ is 200φ, or others. It may be. In addition to silicon, GaAs or other compound semiconductors may be used. In the case of a 300φ single crystal silicon wafer exemplified here, the initial thickness, that is, the thickness before the back grinding preparation step (first thickness) is, for example, about 775 micrometers. In this case, the wafer is initially substantially circular in plan view, that is, before the preparation process for back grinding, but has one notch for determining the orientation. However, this wafer notch usually disappears during the backgrinding preparation process, as will be described below.

次に図１によって、本実施形態の全体の流れを説明する。先行ウエハ工程１３１が完了したウエハ１の表面１ａ（デバイス面、第１の主面）に、セクション３等で詳述するように、表面保護構造が形成される（ガラス貼り付け工程１３２）。その後、バックグラインディング処理１３３（装置等の説明は、セクション２等参照）が施される。バックグラインディング処理１３３が完了する（第２の厚さになっている）と、ウエハ１の表面１ａとは反対側の裏面１ｂ（第２の主面）に対して、酸化処理１３４（又は、裏面保護膜形成、詳細はセクション５参照）が実行される。   Next, the overall flow of this embodiment will be described with reference to FIG. A surface protection structure is formed on the surface 1a (device surface, first main surface) of the wafer 1 on which the preceding wafer process 131 has been completed, as will be described in detail in the section 3 or the like (glass pasting process 132). Thereafter, a back grinding process 133 (refer to section 2 for the description of the apparatus and the like) is performed. When the back grinding process 133 is completed (having the second thickness), the oxidation process 134 (or the back surface 1b (second main surface) opposite to the front surface 1a of the wafer 1 is performed. Back surface protection film formation (see section 5 for details) is performed.

次にウエハ１はダイシングのためのフレーム６にダイシングテープＤＴ１を介してマウントされる（ウエハマウント工程１３５）。マウント後、不要な表面保護構造が除去される（図２４参照、ガラス剥離工程１３６）。その後、ダイシングされ（ダイシング工程１３７）、つづいてダイシングテープＤＴ１の粘着力を弱めるためのＵＶ照射工程１３８を経て、ダイボンド工程１３９に送られる。なお、バックグラインディング処理１３３の準備工程からダイシング工程１３７の準備工程までの流れについては、セクション３で詳しく説明するので、ここでは簡単に触れるのみとする。   Next, the wafer 1 is mounted on the frame 6 for dicing via the dicing tape DT1 (wafer mounting step 135). After mounting, an unnecessary surface protection structure is removed (see FIG. 24, glass peeling step 136). Thereafter, the wafer is diced (dicing step 137), and subsequently sent to the die bonding step 139 through a UV irradiation step 138 for weakening the adhesive strength of the dicing tape DT1. Note that the flow from the preparation process of the back grinding process 133 to the preparation process of the dicing process 137 will be described in detail in section 3 and will be simply touched here.

次に、バックグラインディングにより半導体ウエハ１を薄膜化した後の各工程について、さらに順を追って説明する。ここでは、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型のパッケージを例に取り具体的に説明するが、セクション４に説明するように、フリップチップ（Ｆｌｉｐ Ｃｈｉｐ）方式その他のパッケージ方式にも同様に適用できることは言うまでもない。   Next, each step after the semiconductor wafer 1 is thinned by back grinding will be described in order. Here, a BGA (Ball Grid Array) type package will be specifically described as an example. However, as described in section 4, it is needless to say that the present invention can be similarly applied to a flip chip system and other package systems. Yes.

ダイシング工程１３７の準備工程が完了した時点では、図２及び図３に示すように、半導体ウエハ１の裏面（回路形成面の反対の主面）は、たとえば、ＤＡＦ（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）等のボンディング用接着剤層５を介して、ダイシングテープＤＴ１に固定されている。このダイシングテープＤＴ１は円環状のダイシングフレーム６によって保持されている。ダイシングテープＤＴ１は、例えばポリオリフィンを基材とし、アクリル系ＵＶ硬化タイプの粘着剤が塗布され、さらにその上にポリエステルからなる剥離材が貼り付けられている。剥離材は、例えば離形紙であり、剥離材を剥がしてダイシングテープＤＴ１は半導体ウエハ１に貼り付けられる。ダイシングテープＤＴ１の厚さは、例えば９０μｍ、粘着力は、例えばＵＶ照射前２００ｇ／２５ｍｍ、ＵＶ照射後１０から２０ｇ／２５ｍｍである。なお、剥離材がなく、基板の背面を離形処理したダイシングテープを用いてもよい。   When the preparation process of the dicing process 137 is completed, as shown in FIGS. 2 and 3, the back surface of the semiconductor wafer 1 (the main surface opposite to the circuit formation surface) is bonded to, for example, DAF (Die Attach Film). The adhesive layer 5 is fixed to the dicing tape DT1. The dicing tape DT1 is held by an annular dicing frame 6. The dicing tape DT1 is made of, for example, polyolefin as a base material, coated with an acrylic UV curable adhesive, and a release material made of polyester is further bonded thereon. The release material is, for example, a release paper. The release material is peeled off, and the dicing tape DT1 is attached to the semiconductor wafer 1. The thickness of the dicing tape DT1 is, for example, 90 μm, and the adhesive strength is, for example, 200 g / 25 mm before UV irradiation, and 10 to 20 g / 25 mm after UV irradiation. Note that there may be used a dicing tape having no release material and having the back surface of the substrate removed.

次に、図４に示すように、半導体ウエハ１をダイシングする。半導体ウエハ１はチップＳＣ１に個片化されるが、個片化された後も各チップＳＣ１はダイシングテープＤＴ１を介してフレーム６に固定されているため、整列した状態を維持している。まず、半導体ウエハ１をウエハ搬送治具により半導体ウエハ１の回路形成面を真空吸着し、そのままダイシング装置へ搬送し、ダイシングテーブル７上に載置する。続いてダイヤモンドソーと呼ばれるダイヤモンド微粒を貼り付けた極薄の円形刃８を用いて、半導体ウエハ１をスクライブラインに沿って縦、横にカットする（ウエハの分割はレーザを用いた方法を使用しても良い。その場合は、切削幅を微少にする等の付加的なメリットがある）。   Next, as shown in FIG. 4, the semiconductor wafer 1 is diced. Although the semiconductor wafer 1 is divided into chips SC1, each chip SC1 is fixed to the frame 6 via the dicing tape DT1 even after being divided into individual pieces, and thus the aligned state is maintained. First, the semiconductor wafer 1 is vacuum-sucked on the circuit forming surface of the semiconductor wafer 1 by a wafer transfer jig, transferred to the dicing apparatus as it is, and placed on the dicing table 7. Subsequently, the semiconductor wafer 1 is cut vertically and horizontally along the scribe line by using an ultrathin circular blade 8 to which diamond fine particles called diamond saw are attached (a method using a laser is used to divide the wafer). In that case, there is an additional advantage such as making the cutting width minute).

次に、図５に示すように、半導体ウエハ１にＵＶを照射する。ダイシングテープＤＴ１の裏面側からＵＶを照射して、ダイシングテープＤＴ１の各チップＳＣ１と接する面の粘着力を、例えば１０から２０ｇ／２５ｍｍ程度に低下させる。これにより各チップＳＣ１がダイシングテープＤＴ１から剥がれやすくなる。   Next, as shown in FIG. 5, the semiconductor wafer 1 is irradiated with UV. By irradiating UV from the back side of the dicing tape DT1, the adhesive force of the surface in contact with each chip SC1 of the dicing tape DT1 is reduced to, for example, about 10 to 20 g / 25 mm. Thereby, each chip SC1 is easily peeled off from the dicing tape DT1.

次に、図６に示すように、ウエハテスト工程において良品と判断されたチップＳＣ１をピックアップする。まず、突き上げピン９によりダイシングテープＤＴ１を介してチップＳＣ１の裏面を押圧し、これによりチップＳＣ１をダイシングテープＤＴ１から剥離する。続いてコレット１０が移動して突き上げピン９と対向する上部に位置し、剥離されたチップＳＣ１の回路形成面をコレット１０により真空吸着することにより、１個ずつチップＳＣ１をダイシングテープＤＴ１から引き剥がしてピックアップする。ＵＶ照射によりダイシングテープＤＴ１とチップＳＣ１との接着力が弱められているため、薄く強度が低下しているチップＳＣ１であっても、確実にピックアップすることができる。コレット１０は、例えば略円筒形の外形を有し、その底部に位置する吸着部は、例えば軟質の合成ゴムなどで構成されている。   Next, as shown in FIG. 6, the chip SC1 determined to be a non-defective product in the wafer test process is picked up. First, the back surface of the chip SC1 is pressed by the push-up pin 9 through the dicing tape DT1, thereby peeling the chip SC1 from the dicing tape DT1. Subsequently, the collet 10 is moved to be positioned at the upper part facing the push-up pin 9, and the chip SC1 is peeled off from the dicing tape DT1 one by one by vacuum-adsorbing the circuit forming surface of the peeled chip SC1 with the collet 10. Pick up. Since the adhesive force between the dicing tape DT1 and the chip SC1 is weakened by UV irradiation, even the chip SC1 that is thin and has a reduced strength can be reliably picked up. The collet 10 has, for example, a substantially cylindrical outer shape, and the adsorbing portion located at the bottom thereof is made of, for example, soft synthetic rubber.

次に、図７に示すように、１段目となるチップＳＣ１を配線基板１１に搭載する。まず、ピックアップされたチップＳＣ１はコレット１０に吸着、保持されて、基板１１（たとえば有機基板で単層または多層配線構造を有する）上の所定位置に搬送される。続いて基板１１のメッキされたアイランド（チップ搭載領域）上にチップＳＣ１を押し付け、１００から２００℃程度の温度により硬化処理を行う。これによりチップＳＣ１を基板１１に貼り付ける。ダイボンディング用接着層５としては、ＤＡＦ材の外、ペースト材としてエポキシ系樹脂、ポリイミド系樹脂、アクリル系樹脂またはシリコーン系樹脂を例示することができる。なお、その他、メッキされたアイランドにチップＳＣ１の裏面を軽く擦り付ける、あるいはメッキしたアイランドとチップＳＣ１との間に金テープの小片を挟み、金とシリコンとの共晶を作って接着してもよい。   Next, as shown in FIG. 7, the first-stage chip SC <b> 1 is mounted on the wiring substrate 11. First, the picked-up chip SC1 is attracted and held by the collet 10, and is transported to a predetermined position on the substrate 11 (for example, an organic substrate having a single layer or multilayer wiring structure). Subsequently, the chip SC1 is pressed onto the plated island (chip mounting region) of the substrate 11, and a curing process is performed at a temperature of about 100 to 200 ° C. Thus, the chip SC1 is attached to the substrate 11. Examples of the bonding layer 5 for die bonding include an epoxy resin, a polyimide resin, an acrylic resin, or a silicone resin as a paste material in addition to a DAF material. In addition, the back surface of the chip SC1 may be lightly rubbed against the plated island, or a small piece of gold tape may be sandwiched between the plated island and the chip SC1 to form and bond a gold-silicon eutectic. .

ダイシングテープＤＴ１に貼着された良品チップのダイボンディングおよび不良品チップの除去が終了すると、ダイシングテープＤＴ１はフレーム６から剥がされ、フレーム６はリサイクルされる。   When the die bonding of the non-defective chips attached to the dicing tape DT1 and the removal of the defective chips are completed, the dicing tape DT1 is peeled off from the frame 6, and the frame 6 is recycled.

次に、図８に示すように、前記チップＳＣ１と同様にしてチップＳＣ２を準備し、例えば絶縁性ペースト１３ａ（ＤＡＦ材でもよい。以下同じ）を用いて１段目のチップＳＣ１上に２段目となるチップＳＣ２を接合し、続いて、前記チップＳＣ１と同様にしてチップＳＣ３を準備し、例えば絶縁性ペースト１３ｂを用いて２段目のチップＳＣ２上に３段目となるチップＳＣ３を接合することにより、チップＳＣ１，ＳＣ２およびＳＣ３を積層する。１段目のチップＳＣ１は、例えばマイコン、２段目のチップＳＣ２は、例えば電気的一括消去型ＥＥＰＲＯＭ（Electric Erasable Programmable Read Only Memory）、３段目のチップＳＣ３は、例えばＳＲＡＭを例示することができる。この基板１１の表面には複数個の電極パッド１４が設けられ、裏面には複数個の接続パッド１５が設けられており、両者は基板内配線１６によって電気的に接続されている。   Next, as shown in FIG. 8, a chip SC2 is prepared in the same manner as the chip SC1, and for example, an insulating paste 13a (a DAF material may be used) is used to form two stages on the first stage chip SC1. The chip SC2 to be the target is joined, and then the chip SC3 is prepared in the same manner as the chip SC1, and the third stage chip SC3 is joined to the second stage chip SC2 by using, for example, the insulating paste 13b. Thus, chips SC1, SC2 and SC3 are stacked. The first-stage chip SC1 is, for example, a microcomputer, the second-stage chip SC2 is, for example, an electric batch erase type EEPROM (Electric Erasable Programmable Read Only Memory), and the third-stage chip SC3 is, for example, an SRAM. it can. A plurality of electrode pads 14 are provided on the front surface of the substrate 11, and a plurality of connection pads 15 are provided on the back surface, and both are electrically connected by wiring 16 in the substrate.

次に、図９に示すように、各々のチップＳＣ１，ＳＣ２またはＳＣ３の表面の縁辺に配列されたボンディングパッドと、基板１１の表面の電極パッド１４とをボンディングワイヤ１７を用いて接続する。その作業は自動化されており、ボンディング装置を用いて行われる。ボンディング装置には、あらかじめ積層チップＳＣ１，ＳＣ２およびＳＣ３のボンディングパッドおよび基板１１の表面の電極パッド１４の配置情報が入力されており、基板１１上に搭載された積層チップＳＣ１，ＳＣ２およびＳＣ３、その表面のボンディングパッドおよび基板１１の表面の電極パッド１４の相対的位置関係を画像として取り込み、データ処理を行って正確にボンディングワイヤ１７が接続される。この際、ボンディングワイヤ１７のループ形状は、積層チップＳＣ１，ＳＣ２およびＳＣ３の周辺部に触れないよう、盛り上がった形に制御される。   Next, as shown in FIG. 9, bonding pads arranged on the edge of the surface of each chip SC <b> 1, SC <b> 2 or SC <b> 3 and electrode pads 14 on the surface of the substrate 11 are connected using bonding wires 17. The operation is automated and is performed using a bonding apparatus. In the bonding apparatus, the arrangement information of the bonding pads of the laminated chips SC1, SC2 and SC3 and the electrode pads 14 on the surface of the substrate 11 is inputted in advance, and the laminated chips SC1, SC2 and SC3 mounted on the substrate 11 The relative positional relationship between the bonding pads on the surface and the electrode pads 14 on the surface of the substrate 11 is captured as an image, data processing is performed, and the bonding wires 17 are accurately connected. At this time, the loop shape of the bonding wire 17 is controlled to rise so as not to touch the peripheral portions of the laminated chips SC1, SC2, and SC3.

次に、図１０に示すように、ボンディングワイヤ１７が接続された基板１１を金型成形機にセットし、温度を上げ液状化した樹脂１８を圧送して流し込み、積層チップＳＣ１，ＳＣ２およびＳＣ３を封入して、モールド成型する。続いて余計な樹脂１８またはバリを取り除く。   Next, as shown in FIG. 10, the substrate 11 to which the bonding wires 17 are connected is set in a mold molding machine, and the liquefied resin 18 is pumped and poured to raise the temperature, and the laminated chips SC1, SC2, and SC3 are inserted. Enclose and mold. Subsequently, unnecessary resin 18 or burrs are removed.

次に、図１１に示すように、例えば半田からなるバンプ１９を基板１１の裏面の接続パッド１５に供給した後、リフロー処理を施してバンプ１９を溶解させ、バンプ１９と接続パッド１５とを接続する。   Next, as shown in FIG. 11, after supplying bumps 19 made of, for example, solder to the connection pads 15 on the back surface of the substrate 11, a reflow process is performed to melt the bumps 19 and connect the bumps 19 and the connection pads 15. To do.

その後、図１２に示すように、樹脂１８上に品名などを捺印し、基板１１から１個１個の積層チップＳＣ１，ＳＣ２およびＳＣ３を切り分ける。その後、仕上がった１個１個の積層チップＳＣ１，ＳＣ２およびＳＣ３からなる製品を製品規格に沿って選別し、検査工程を経て製品が完成する。   Thereafter, as shown in FIG. 12, the product name or the like is imprinted on the resin 18, and the individual laminated chips SC <b> 1, SC <b> 2 and SC <b> 3 are cut out from the substrate 11. Thereafter, the finished product made up of each of the laminated chips SC1, SC2 and SC3 is selected according to the product standard, and the product is completed through an inspection process.

２．本願の前記一実施の形態の半導体装置の製造方法において、バックグラインディング＆ウエハマウント一貫装置を使用した場合の処理フローの概要説明（主に図１３）
このセクションでは、バックグラインディングからウエハマウントまでを連続処理する一例を、図１３に示す一貫処理装置の説明図を用いて説明する。 2. Outline of processing flow when using integrated semiconductor device for backgrinding and wafer mount in manufacturing method of semiconductor device of one embodiment of the present application (mainly FIG. 13)
In this section, an example of continuous processing from backgrinding to wafer mounting will be described using the explanatory diagram of the integrated processing apparatus shown in FIG.

図１３は本発明の一実施形態の半導体集積回路装置の製造方法において用いるバックグラインディング−洗浄−ウエハマウント一貫装置の上面図である。これに基づいて、バックグラインディング＆ウエハマウント一貫装置における処理フローの概要を説明する。   FIG. 13 is a top view of the integrated backgrinding-cleaning-wafer mount apparatus used in the method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present invention. Based on this, the outline of the processing flow in the back grinding and wafer mounting integrated apparatus will be described.

図１３に示す一貫処理装置ＢＧＭ１は、バックグラインディング部Ｓ１、洗浄部Ｓ２およびウエハマウント部Ｓ３（デマウント等を含む）、裏面酸化処理室５７等からなる。各部には半導体ウエハ１を搬入するローダ２０と搬出するアンローダ２１とが備わっており、各部をスタンドアローンとして使用することもできる。また、バックグラインディング部Ｓ１と洗浄部Ｓ２との間には、両者間で半導体ウエハ１を搬送する搬送ロボット２２が備わっており、同様に洗浄部Ｓ２とウエハマウント部Ｓ３との間には、両者間で半導体ウエハ１を搬送する搬送ロボット２３が備わっている。   The integrated processing apparatus BGM1 shown in FIG. 13 includes a back grinding unit S1, a cleaning unit S2, a wafer mount unit S3 (including demounting), a back surface oxidation processing chamber 57, and the like. Each part includes a loader 20 for loading the semiconductor wafer 1 and an unloader 21 for unloading the semiconductor wafer 1, and each part can also be used as a stand-alone. Further, a transport robot 22 for transporting the semiconductor wafer 1 between the back grinding unit S1 and the cleaning unit S2 is provided. Similarly, between the cleaning unit S2 and the wafer mount unit S3, A transfer robot 23 for transferring the semiconductor wafer 1 is provided between them.

まず、バックグラインディング部Ｓ１のローダ２０に、複数の半導体ウエハ１を搭載したフープ（ウエハ密閉搬送容器）を乗せた後、搬送ロボット２４にてフープから１枚の半導体ウエハ１を取り出してバックグラインディング部Ｓ１の処理室Ｒ１へ搬入する。フープは半導体ウエハ１のバッチ搬送用の密閉収納容器で、通常２５枚、１２枚、６枚等のバッチ単位で半導体ウエハ１を収納する。フープの容器外壁は微細な通気フィルタ部を除いて機密構造になっており、塵埃はほぼ完全に排除される。従って、クラス１０００の雰囲気で搬送しても、内部はクラス１の清浄度が保てるようになっている。装置とのドッキングは、装置側のロボットがフープ（ウエハ密閉搬送容器）の扉を装置内部に引き込むことによって清浄さを保持した状態で行われる。   First, a hoop (wafer hermetic transfer container) on which a plurality of semiconductor wafers 1 are mounted is placed on the loader 20 of the backgrinding unit S1, and then one semiconductor wafer 1 is taken out from the hoop by the transfer robot 24 and backgrinding is performed. It is carried into the processing chamber R1 of the bonding unit S1. The hoop is a hermetically sealed container for batch transfer of the semiconductor wafers 1 and normally stores the semiconductor wafers 1 in batch units such as 25 sheets, 12 sheets, and 6 sheets. The outer wall of the container of the hoop has a secret structure except for a fine ventilation filter portion, and dust is almost completely eliminated. Therefore, even if transported in a class 1000 atmosphere, the inside can maintain a class 1 cleanliness. Docking with the apparatus is performed in a state in which the robot on the apparatus side keeps the cleanness by drawing the door of the hoop (sealed wafer transfer container) into the apparatus.

次に、半導体ウエハ１をロータリーテーブル２５上の吸着ステージ２（たとえば４個の内の一つ）に、ウエハ１の表面１ａが補強された状態（詳細はセクション３参照）で載置し真空吸着した後、第１研削材５９ａ（第１の回転砥石）を用いて半導体ウエハ１の裏面を粗研削し、半導体ウエハ１の厚さを所定の厚さ（第１の厚さ）まで減少させる。続いて、第２研削材５９ｂ（第２の回転砥石）を用いて半導体ウエハ１の裏面を仕上げ研削し、半導体ウエハ１の厚さを目的とする所定の厚さ（第２の厚さ）まで減少させる。   Next, the semiconductor wafer 1 is placed on the suction stage 2 (for example, one of four) on the rotary table 25 in a state where the surface 1a of the wafer 1 is reinforced (refer to section 3 for details), and vacuum suction is performed. Then, the back surface of the semiconductor wafer 1 is roughly ground using the first abrasive 59a (first rotating grindstone), and the thickness of the semiconductor wafer 1 is reduced to a predetermined thickness (first thickness). Subsequently, the back surface of the semiconductor wafer 1 is finish-ground using the second abrasive 59b (second rotating grindstone), and the thickness of the semiconductor wafer 1 is set to a predetermined thickness (second thickness). Decrease.

なお、抗折強度を更に引き上げるために、更に砥粒径の小さいグラインディングホイールで仕上研摩するときは、第２研削材５９ｂ（第２の回転砥石）による処理に加えて（又は、それに変えて）、最終仕上げ用グラインディングホイール（ＢＧヘッド）５９ｃを用いて、付加的な仕上げ研削を実施しても良い。   In addition, when finishing polishing with a grinding wheel having a smaller abrasive grain size in order to further increase the bending strength, in addition to (or in place of) the treatment with the second abrasive 59b (second rotating grindstone) ) Additional finishing grinding may be performed using a final finishing grinding wheel (BG head) 59c.

また、セクション６で説明するような仕上げ研削の後に、破砕層を形成するドライポリッシュによって、バックグラインディングでできた破砕層を一度除去して、改めて破砕層を形成する場合には、たとえば、ドライポリッシング研摩ヘッド５６を使用すればよい。   In addition, when the ground layer formed by back grinding is once removed by dry polishing for forming a fractured layer after finish grinding as described in Section 6, and a fractured layer is formed again, for example, dry grinding is performed. A polishing polishing head 56 may be used.

次に、半導体ウエハ１のバックグラインディングが終わると、半導体ウエハ１を搬送ロボット２２にてバックグラインディング部Ｓ１から搬出して洗浄部Ｓ２へ搬送し、さらに搬送ロボット２６にて半導体ウエハ１を洗浄部Ｓ２の処理室Ｒ２へ搬入し、半導体ウエハ１の純水による洗浄および乾燥が行われる。続いて、半導体ウエハ１は、搬送ロボット２３等によって洗浄部Ｓ２から搬出され、裏面酸化処理室５７へ搬入される。そこにおいて、ウエハ１の裏面１ｂに対して、酸化処理１３４（図１）が実行される。酸化処理１３４が完了すると（必要があれば、ウエハ１の裏面１ｂ等を洗浄するため、洗浄部の処理室Ｒ２に戻しても良い）、ウエハ１は、搬送ロボット２７等によりウエハマウント部Ｓ３へ搬送される。続いて、搬送ロボット２７等により半導体ウエハ１は、ウエハマウント部Ｓ３の処理室Ｒ３へ搬入される。ここでは環状のフレームに貼り付け固定されたダイシングテープにその回路形成面を上面にして半導体ウエハ１を貼着した後、ダイシングテープにその回路形成面を上面にして半導体ウエハ１を貼着する。なお、ウエハ１の表面１ａの補強構造は、セクション３に説明する方法並びにタイミングで適宜除去される。その後、半導体ウエハ１をウエハマウント部Ｓ３のアンローダ２１へ搬送し、ウエハマウント部Ｓ３から半導体ウエハ１を取り出して再びフープに戻す。   Next, when the back grinding of the semiconductor wafer 1 is completed, the semiconductor wafer 1 is unloaded from the back grinding unit S1 by the transfer robot 22 and transferred to the cleaning unit S2, and the semiconductor wafer 1 is cleaned by the transfer robot 26. The semiconductor wafer 1 is carried into the processing chamber R2 of the part S2, and the semiconductor wafer 1 is cleaned and dried with pure water. Subsequently, the semiconductor wafer 1 is unloaded from the cleaning unit S <b> 2 by the transfer robot 23 and the like, and is loaded into the back surface oxidation treatment chamber 57. There, the oxidation treatment 134 (FIG. 1) is performed on the back surface 1b of the wafer 1. When the oxidation process 134 is completed (if necessary, the wafer 1 may be returned to the processing chamber R2 of the cleaning unit to clean the back surface 1b and the like of the wafer 1), the wafer 1 is transferred to the wafer mount unit S3 by the transfer robot 27 and the like. Be transported. Subsequently, the semiconductor wafer 1 is carried into the processing chamber R3 of the wafer mount unit S3 by the transfer robot 27 or the like. Here, the semiconductor wafer 1 is attached to a dicing tape that is attached and fixed to an annular frame with its circuit formation surface as an upper surface, and then the semiconductor wafer 1 is attached to the dicing tape with its circuit formation surface as an upper surface. The reinforcing structure of the surface 1a of the wafer 1 is appropriately removed by the method and timing described in Section 3. Thereafter, the semiconductor wafer 1 is transferred to the unloader 21 of the wafer mount S3, and the semiconductor wafer 1 is taken out from the wafer mount S3 and returned to the hoop again.

このように、一貫処理装置ＢＧＭ１を用いることにより、半導体ウエハ１はバックグラインディングからウエハマウントまでを短時間で処理することができる。   As described above, by using the integrated processing apparatus BGM1, the semiconductor wafer 1 can be processed from backgrinding to wafer mounting in a short time.

３．本願の前記一実施の形態の半導体装置の製造方法（ウエハサポート部材としてガラス系部材を使用する例）における要部プロセスの説明（主に図１４から図２５）
このセクションでは、セクション１、２に説明した全体プロセス等の中における要部プロセスであるバックグラインディング処理１３３（図１参照、以下同じ）の準備工程からダイシング工程１３７の準備工程までの流れについて詳しく説明する。 3. Description of principal part process in manufacturing method of semiconductor device of one embodiment of the present application (example using glass-based member as wafer support member) (mainly FIGS. 14 to 25)
In this section, the flow from the preparation process of the back grinding process 133 (see FIG. 1, the same applies hereinafter), which is the main process in the overall process described in sections 1 and 2, to the preparation process of the dicing process 137 is described in detail. explain.

図１４は本発明の一実施形態の半導体集積回路装置の製造方法における要部プロセスであるバックグラインディング工程及びその付随工程の流れを説明するデバイス断面図（ＵＶ硬化接着剤塗布工程）である。図１５は本発明の一実施形態の半導体集積回路装置の製造方法における要部プロセスであるバックグラインディング工程及びその付随工程の流れを説明するデバイス断面図（ウエハサポート部材張り合わせ工程）である。図１６は本発明の一実施形態の半導体集積回路装置の製造方法における要部プロセスであるバックグラインディング工程及びその付随工程の流れを説明するデバイス断面図（ウエハサポート部材張り合わせ用ＵＶ硬化接着剤のＵＶ硬化工程）である。図１７は図１６の破線部に対応する端部拡大断面図である。図１８は本発明の一実施形態の半導体集積回路装置の製造方法の要部プロセスであるバックグラインディング工程におけるウエハとサポート部材の貼り付けの位置関係を示すウエハ全体平面図である。図１９は図１８の２点破線部の拡大平面図である。図２０は本発明の一実施形態の半導体集積回路装置の製造方法における要部プロセスであるバックグラインディング工程及びその付随工程の流れを説明するデバイス端部拡大断面図（ウエハのバックグラインディング前）である。図２１は本発明の一実施形態の半導体集積回路装置の製造方法における要部プロセスであるバックグラインディング工程及びその付随工程の流れを説明するデバイス端部拡大断面図（ウエハのバックグラインディング工程途中）である。図２２は本発明の一実施形態の半導体集積回路装置の製造方法における要部プロセスであるバックグラインディング工程及びその付随工程の流れを説明するデバイス端部拡大断面図（ウエハのバックグラインディング工程完了時点）である。図２３は本発明の一実施形態の半導体集積回路装置の製造方法における要部プロセスであるバックグラインディング工程及びその付随工程の流れを説明するデバイス端部拡大断面図（サポート部材剥離補助膜へのレーザビーム照射工程）である。図２４は本発明の一実施形態の半導体集積回路装置の製造方法における要部プロセスであるバックグラインディング工程及びその付随工程の流れを説明するデバイス端部拡大断面図（サポート部材剥離工程）である。図２５は本発明の一実施形態の半導体集積回路装置の製造方法における要部プロセスであるバックグラインディング工程及びその付随工程の流れを説明するデバイス端部拡大断面図（サポート部材貼り付け用UV硬化接着剤剥離工程）である。図１４から図２５は、基本的に図１８のＸ−Ｘ’断面に対応する。これらに基づいて、バックグラインディング処理１３３（図１参照）及びその付随工程の詳細を順に説明する。   FIG. 14 is a device cross-sectional view (UV curing adhesive applying step) for explaining the back grinding process and the flow of the accompanying process, which are main processes in the method of manufacturing a semiconductor integrated circuit device according to one embodiment of the present invention. FIG. 15 is a device cross-sectional view (wafer support member bonding step) for explaining the flow of the back grinding step and the accompanying steps, which are main processes in the method for manufacturing a semiconductor integrated circuit device according to one embodiment of the present invention. FIG. 16 is a device cross-sectional view illustrating the flow of a backgrinding process, which is a main process in the method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention, and the flow of the accompanying process (a UV curing adhesive for bonding wafer support members). UV curing step). FIG. 17 is an enlarged cross-sectional view of the end corresponding to the broken line portion of FIG. FIG. 18 is a plan view of the entire wafer showing the positional relationship between the wafer and the support member in the back grinding process, which is the main process of the method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present invention. FIG. 19 is an enlarged plan view of a two-dot broken line portion in FIG. FIG. 20 is an enlarged cross-sectional view of a device end illustrating a back grinding process and a flow of an accompanying process as a main process in the method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present invention (before wafer back grinding). It is. FIG. 21 is an enlarged cross-sectional view of a device end illustrating a back grinding process and a process accompanying the main process in the method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present invention (during the wafer back grinding process). ). FIG. 22 is an enlarged cross-sectional view of a device end illustrating a back grinding process and a flow of an accompanying process as a main process in the method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present invention (completed wafer back grinding process). Time). FIG. 23 is a device end enlarged sectional view for explaining the flow of the back grinding process and the accompanying process, which are the main processes in the method of manufacturing a semiconductor integrated circuit device of one embodiment of the present invention (to the support member peeling auxiliary film). Laser beam irradiation step). FIG. 24 is a device end enlarged sectional view (support member peeling step) for explaining the flow of the back grinding process and the accompanying process, which are main processes in the method of manufacturing a semiconductor integrated circuit device according to one embodiment of the present invention. . FIG. 25 is an enlarged cross-sectional view of a device end illustrating a backgrinding process, which is a main process in the method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention, and a flow of an accompanying process (UV curing for attaching a support member). Adhesive peeling step). 14 to 25 basically correspond to the X-X ′ cross section of FIG. 18. Based on these, the details of the backgrinding process 133 (see FIG. 1) and the associated processes will be described in order.

図１の先行するウエハ工程（たとえば、プローブ検査工程）が終了したウエハ１は、図１４に示すように、スピン塗布テーブル５１上に、そのデバイス面１ａ（回路形成面）を上にして真空吸着される。ＵＶ硬化接着剤３が滴下ノズル５２から滴下されるとともに、スピン塗布テーブル５１が高速回転して、塗布引き伸ばしが行われる。塗布厚さは、たとえば、２０マイクロメートルから７０マイクロメートル程度である。この厚さが、薄すぎると、剥離の際に破れるなどして、剥離工程がうまく実行できないほか、レーザ照射による影響がデバイスにまで及ぶ恐れがある。一方、厚すぎると、それに比例して膜厚ばらつきが増大する。ここで、この膜の形成にスピン塗布を使用するのは、塗布均一性が高いからである。もちろん、その他の膜形成方法でもよいことは言うまでもない。なお、ＵＶ硬化接着剤層３は、サポート部材４側（すなわち、光熱変換膜３１上にスピン塗布等して）に形成してもよい。なお、ＵＶ硬化接着剤は多数市販されているが、たとえば、住友スリーエム社のＵＶレジン接着剤ＬＣ−３１００またはＬＣ−３２００を例示することができる。なお、このステップは、たとえば図１３に説明したＢＧ−マウント一貫処理装置ＢＧＭ１のバックグラインディング部Ｓ１の接着剤塗布室６０を用いて行われる。   As shown in FIG. 14, the wafer 1 after the preceding wafer process (for example, the probe inspection process) in FIG. 1 is vacuum-sucked on the spin coating table 51 with its device surface 1a (circuit formation surface) facing up. Is done. While the UV curable adhesive 3 is dropped from the dropping nozzle 52, the spin coating table 51 is rotated at a high speed to perform coating stretching. The coating thickness is, for example, about 20 micrometers to 70 micrometers. If this thickness is too thin, it may be broken at the time of peeling, and the peeling process cannot be performed well, and the influence of laser irradiation may reach the device. On the other hand, if it is too thick, the film thickness variation increases proportionally. Here, the reason why the spin coating is used for the formation of this film is that the coating uniformity is high. Needless to say, other film forming methods may be used. The UV curable adhesive layer 3 may be formed on the support member 4 side (that is, by spin coating or the like on the photothermal conversion film 31). In addition, many UV hardening adhesives are marketed, For example, Sumitomo 3M UV resin adhesive LC-3100 or LC-3200 can be illustrated. This step is performed, for example, using the adhesive application chamber 60 of the back grinding part S1 of the BG-mount integrated processing apparatus BGM1 described in FIG.

次に、図１５に示すように、このＵＶ硬化接着剤層３が形成されたウエハ１と、ウエハと同様なスピン塗布またはスプレー塗布等により、たとえば０．５マイクロメートルから５マイクロメートル程度の厚さ（ＵＶ硬化接着剤を硬化させる際の紫外線を透過させる程度の厚さが要求される）の光熱変換膜３１（サポート部材剥離補助膜であり、具体的には、たとえば炭素粉末を接着剤に混ぜて塗布し乾燥したもので、近赤外光等を吸収して熱に変換できるもの）を、ウエハサポート部材４（ガラス系部材略円板）の第１の主面４ａ（ウエハと張り合わせる面）に形成したものを、張り合わせ用真空チャンバ５３に導入する（この張り合わせ用真空チャンバ５３は、たとえば図１３に示すように、ＢＧ−マウント一貫処理装置ＢＧＭ１のバックグラインディング部Ｓ１に設けられている）。この張り合わせ用真空チャンバ５３内において、真空吸着テーブル５４にウエハ１を吸着し、真空吸着テーブル５５にウエハサポート部材４を吸着し、相互の第１の主面を対向させて、真空状態で張り合わせを実行する。なお、光熱変換膜３１は、たとえば、住友スリーエム社から”Ｌｉｇｈｔ ｔｏ Ｈｅａｔ Ｃｏｎｖｅｒｓｉｏｎ”膜（熱炭化発泡レジン膜）として、ガラス基板に形成された状態等の形態で市販されている。   Next, as shown in FIG. 15, the wafer 1 on which the UV curable adhesive layer 3 is formed, and spin coating or spray coating similar to the wafer, for example, a thickness of about 0.5 to 5 micrometers. The photothermal conversion film 31 (support member peeling auxiliary film is required to be thick enough to transmit ultraviolet rays when the UV curing adhesive is cured). Specifically, for example, carbon powder is used as the adhesive. First, the first main surface 4a (wafer bonded to the wafer) of the wafer support member 4 (substantially a disc of glass-based member), which is mixed, applied and dried, which can absorb near-infrared light and convert it into heat. Is formed on the back surface of the BG-mount integrated processing apparatus BGM1 as shown in FIG. 13, for example. Is provided in the grinding section S1). In this bonding vacuum chamber 53, the wafer 1 is sucked to the vacuum suction table 54, the wafer support member 4 is sucked to the vacuum suction table 55, and the first main surfaces are opposed to each other, and the bonding is performed in a vacuum state. Execute. The photothermal conversion film 31 is commercially available, for example, as a “Light to Heat Conversion” film (thermal carbonization foamed resin film) from Sumitomo 3M Limited in a state where it is formed on a glass substrate.

ここで、ウエハサポート部材４の厚さとしては、７００マイクロメートル程度（好適な範囲としては、５００マイクロメートルから１０００マイクロメートル程度）を例示することができる。材料的には、紫外光(ここでは主に波長４００ｎｍから５００ｎｍ程度の領域)、可視光、および赤外光（ここでは主に波長８００ｎｍから２０００ｎｍ程度の領域）を比較的よく透過させる必要から、ガラス系部材（主にガラスからなる透明なサポート部材）が好適である。具体的には、ホウケイ酸ガラス（主にホウケイ酸ガラスからなるサポート部材）を好適な例としてあげることができる。これは、シリコンと膨張係数が近似しているからである。ソーダガラス（主にソーダガラスからなるサポート部材）でも可能であるが、ソーダガラスの膨張係数は、シリコンに比べて倍以上大きいほか、ホウケイ酸ガラスの方はアルカリ金属成分が少ないメリットがある。石英ガラス（主に石英ガラスからなるサポート部材）も使用可能であり、紫外線を透過させやすいメリットがあるが、熱膨張係数は、シリコンより、一桁小さい。なお、光を透過させる必要がないときは、不透明なガラス部材を使用してもよい。   Here, examples of the thickness of the wafer support member 4 include about 700 micrometers (preferably, about 500 micrometers to 1000 micrometers). In terms of materials, it is necessary to transmit ultraviolet light (mainly in the region of a wavelength of about 400 nm to 500 nm), visible light, and infrared light (mainly in the region of a wavelength of about 800 nm to 2000 nm here) relatively well. A glass-based member (a transparent support member mainly made of glass) is suitable. Specifically, borosilicate glass (a support member mainly made of borosilicate glass) can be given as a suitable example. This is because the expansion coefficient is close to that of silicon. Soda glass (a support member mainly made of soda glass) is also possible, but the expansion coefficient of soda glass is more than double that of silicon, and borosilicate glass has the advantage of fewer alkali metal components. Quartz glass (mainly a support member made of quartz glass) can also be used, and there is a merit that it easily transmits ultraviolet rays, but the thermal expansion coefficient is an order of magnitude smaller than that of silicon. When there is no need to transmit light, an opaque glass member may be used.

この張り合わせの際のウエハ１とウエハサポート部材４の平面的相互関係及び周辺部に位置関係（配向等）を図１８および図１９を用いて説明する。図１８に示すように、ウエハ１の直径が３００ミリメートルのとき、ウエハサポート部材４の直径は、ウエハ１の直径よりわずかに大きいことが量産上、好適である。たとえば、３００．２ミリメートル程度とするとよい。これは、ウエハ１の端部の欠けと、補強構造を有するウエハ１を従来のウエハ処理装置およびウエハハンドリング機構で同様に処理できるようにするためである（通常、数ミリ程度なら許容する装置が多いが、全ての装置が許容する必要があるので、この余剰分は、比較的小さいことが望ましい。もちろん、装置が許容する範囲であれば比較的大きくても問題はない。）。ウエハ１とウエハサポート部材４を貼り付ける際の配向は、半導体ウエハ１のノッチ部があった部分と、サポート部材４のノッチ部３５が、ほぼ一致するような配向で、張り合わせる。   The planar relationship between the wafer 1 and the wafer support member 4 and the positional relationship (orientation, etc.) in the periphery will be described with reference to FIGS. As shown in FIG. 18, when the diameter of the wafer 1 is 300 mm, it is preferable in mass production that the diameter of the wafer support member 4 is slightly larger than the diameter of the wafer 1. For example, it may be about 300.2 mm. This is to enable the wafer 1 having a reinforcing structure and a chipped end portion of the wafer 1 to be processed in the same manner by a conventional wafer processing apparatus and wafer handling mechanism (usually, an allowable apparatus of about several millimeters is acceptable. However, since it is necessary for all devices to allow, it is desirable that this surplus is relatively small (of course, there is no problem even if it is relatively large as long as the device allows it). The orientation when the wafer 1 and the wafer support member 4 are bonded is bonded so that the portion where the notch portion of the semiconductor wafer 1 is provided and the notch portion 35 of the support member 4 are substantially coincident with each other.

これは、図１９に示すように、ウエハ１のノッチ部は、ノッチトリミング処理により取り除かれ、ノッチトリミング部１ｎとなっているからである。ウエハ１が薄膜化されると、ウエハ１の周辺部がナイフエッジ化して、危険であり、また、塵埃の発生源となるため、ウエハ１の表面１ａ側周辺は、グラインディング前に、あらかじめ、最終厚さより、厚めにエッジトリミングされる。このエッジトリミングと相前後して、ノッチトリミング処理によりウエハ１のノッチ部をオリエンテーションフラット様に除去することによって、薄膜化すると塵埃の発生しやすいウエハ１のノッチ部をあらかじめ取り除いている。このように、貼り付けることにより、ウエハ１のノッチ部がなくとも、ウエハサポート部材４のノッチ部３５がそのままウエハ１のノッチ部と同様に、位置合わせ等に使用できるので、ウエハ処理装置での処理がスムースとなる。ウエハ１とウエハサポート部材４の張り合わせは、サポート部材４が半導体ウエハ１の第１の主面１ａのほぼ全体を覆うように張り合わせることが、ウエハ周辺の損傷防止の観点から望ましい。また、半導体ウエハ１の端部が、サポート部材４の周辺外部にはみ出さないように張り合わせることが、同様の観点から望ましい。従って、ウエハサポート部材４の形状は、ウエハと類似の径を有するほぼ円形とすることが望ましい。   This is because, as shown in FIG. 19, the notch portion of the wafer 1 is removed by the notch trimming process to form a notch trimming portion 1n. When the wafer 1 is thinned, the peripheral portion of the wafer 1 becomes a knife edge, which is dangerous and becomes a source of dust generation. Therefore, the periphery of the surface 1a side of the wafer 1 is preliminarily formed before grinding. Edge trimming is performed thicker than the final thickness. Before and after the edge trimming, the notch portion of the wafer 1 is removed in an orientation flat manner by a notch trimming process, so that the notch portion of the wafer 1 that is likely to generate dust when the film is thinned is previously removed. Thus, even if there is no notch portion of the wafer 1, the notch portion 35 of the wafer support member 4 can be used as it is for alignment, as in the case of the notch portion of the wafer 1. Processing is smooth. The wafer 1 and the wafer support member 4 are preferably laminated so that the support member 4 covers almost the entire first main surface 1a of the semiconductor wafer 1 from the viewpoint of preventing damage around the wafer. Further, it is desirable from the same viewpoint that the end portions of the semiconductor wafer 1 are stuck together so as not to protrude outside the periphery of the support member 4. Therefore, the shape of the wafer support member 4 is desirably a substantially circular shape having a diameter similar to that of the wafer.

ウエハ１とウエハサポート部材４の張り合わせが完了すると、図１６に示すように、ウエハ１の裏面１ｂを真空吸着テーブル５４に真空吸着した状態で、ＵＶ硬化接着剤層３の硬化のため、ＵＶ光照射３２が実行される。ＵＶ光の照射量（強度と時間の積）としては、たとえば、３０００ｍＪ/ｃｍ２程度（１０００ｍＪ/ｃｍ２から３００００ｍＪ/ｃｍ２程度の範囲）を例示することができる。このときのウエハ１の端部（たとえば、図１８のＸ−Ｘ’断面のＸ’端部等）の断面の詳細を図１７に示す。なお、このステップは、たとえば図１３に説明したＢＧ−マウント一貫処理装置ＢＧＭ１のバックグラインディング部Ｓ１の張り合わせ用真空チャンバ５３内で行われる。 When the bonding of the wafer 1 and the wafer support member 4 is completed, as shown in FIG. 16, UV light is used to cure the UV curable adhesive layer 3 with the back surface 1b of the wafer 1 being vacuum-sucked to the vacuum suction table 54. Irradiation 32 is performed. The irradiation dose of UV light (product of intensity and time), for example, can be exemplified 3000 mJ / cm 2 about (ranging from 1000 mJ / cm 2 of about 30000mJ / cm 2). FIG. 17 shows details of the cross section of the end portion of the wafer 1 (for example, the X ′ end portion of the XX ′ cross section of FIG. 18) at this time. This step is performed, for example, in the bonding vacuum chamber 53 of the back grinding part S1 of the BG-mount integrated processing apparatus BGM1 described in FIG.

次に、図２０に示すように、ウエハサポート部材複合体（すなわち、サポート部材が貼り付けられたウエハ）を、真空吸着テーブル５５上にウエハ１の裏面１ｂを上にして吸着する。そして、図２１に示すように、たとえば、ダイヤモンド系のグラインディング回転ホイール５９を用いて、バックグラインディングを実行し、たとえば、ウエハ研削量６１で示す位置まで研削することによってシリコン系部材等を除去する。これによって、ウエハ１の薄膜化が達成されたことになる。薄膜化された時点におけるウエハ１およびウエハサポート部材複合体の様子を図２２に示す。バックグラインディング処理は、たとえば、以下のように実施する。   Next, as shown in FIG. 20, the wafer support member composite (that is, the wafer to which the support member is attached) is sucked onto the vacuum suction table 55 with the back surface 1 b of the wafer 1 facing up. Then, as shown in FIG. 21, for example, back grinding is performed using a diamond-based grinding rotating wheel 59 and, for example, the silicon-based member is removed by grinding to a position indicated by a wafer grinding amount 61. To do. Thereby, the thinning of the wafer 1 is achieved. FIG. 22 shows the state of the wafer 1 and the wafer support member composite when the film is thinned. The back grinding process is performed, for example, as follows.

（１）粗削り処理ステップでは、たとえば、＃３００程度の砥粒径のダイヤモンド系砥粒を含有するグラインディングホイールを用いて、７７５マイクロメータ程度のウエハ１の厚さをたとえば６５マイクロメータ程度とする。なお、必要に応じて、その他の種類や粒径の砥粒を含有するグラインディングホイールを用いてもよい（以下において同じ）。   (1) In the roughing processing step, for example, the thickness of the wafer 1 of about 775 micrometers is set to, for example, about 65 micrometers using a grinding wheel containing diamond-based abrasive grains having an abrasive diameter of about # 300. . In addition, you may use the grinding wheel containing the abrasive grain of another kind and a particle size as needed (the following is the same).

このステップは、たとえば図１３に説明したＢＧ−マウント一貫処理装置ＢＧＭ１のバックグラインディング部Ｓ１の処理室Ｒ１内のロータリーテーブル２５および荒削り用グラインディングホイール（ＢＧヘッド）５９ａを用いて行われる。   This step is performed using, for example, the rotary table 25 and the roughing grinding wheel (BG head) 59a in the processing chamber R1 of the back grinding unit S1 of the BG-mount integrated processing apparatus BGM1 described in FIG.

（２）次に、仕上げ削りステップとして、＃２０００程度の砥粒径のダイヤモンド系砥粒を含有するグラインディングホイールを用いて、６５マイクロメータ程度のウエハ１の厚さをたとえば１５マイクロメータ程度とする。   (2) Next, as a finishing step, using a grinding wheel containing diamond abrasive grains having an abrasive diameter of about # 2000, the thickness of the wafer 1 of about 65 micrometers is, for example, about 15 micrometers. To do.

このステップは、たとえば図１３に説明したＢＧ−マウント一貫処理装置ＢＧＭ１のバックグラインディング部Ｓ１の処理室Ｒ１内のロータリーテーブル２５および仕上げ用グラインディングホイール（ＢＧヘッド）５９ｂを用いて行われる。   This step is performed using, for example, the rotary table 25 and the finishing grinding wheel (BG head) 59b in the processing chamber R1 of the back grinding unit S1 of the BG-mount integrated processing apparatus BGM1 described in FIG.

（２−１）また、（２）の仕上げ削りステップの代わりに、より小さい砥粒径のダイヤモンド系砥粒を含有するグラインディングホイール（たとえば、＃４０００、＃６０００、＃８０００、または＃１００００程度の砥粒径）を用いて、仕上げグラインディングを（２）と同様に実施することもできる。この場合は、抗折強度は大きくなるが、そのトレードオフとして、ゲッタリング能力は若干低下する。   (2-1) Further, instead of the finishing step of (2), a grinding wheel containing diamond abrasive grains having a smaller abrasive grain size (for example, about # 4000, # 6000, # 8000, or # 10000) Finishing grinding can also be carried out in the same manner as in (2). In this case, the bending strength is increased, but as a trade-off, the gettering ability is slightly reduced.

（３）更に、（２）の仕上げ削りステップの後に、より小さい砥粒径のダイヤモンド系砥粒を含有するグラインディングホイール（たとえば、＃１００００よりも小さい砥粒径、たとえば＃２００００程度の砥粒径）を用いて、付加的な最終仕上げグラインディングを（２）と同様に実施することもできる。この場合は、抗折強度は更に大きくなるが、そのトレードオフとして、ゲッタリング能力は更に低下するおそれがある。   (3) Further, after the finishing step of (2), a grinding wheel containing diamond-based abrasive grains having a smaller abrasive grain size (for example, abrasive grains smaller than # 10000, for example, abrasive grains of about # 20000) Diameter) can be used to perform additional final finishing grinding as in (2). In this case, the bending strength is further increased, but as a trade-off, the gettering capability may be further reduced.

なお、このセクションで説明した裏面サポートプロセスが特に大きな効果を示すのは、ウエハ１の最終目標厚さは、１００マイクロメータ程度以下の場合である。特に、６０マイクロメータ程度以下では、薄膜化後のハンドリングが非常に困難になるので量産上、非常に大きな効果が期待できる。また、３０マイクロメータ程度以下では、この種のサポートプロセスを使用しない限り、量産は非常に困難と考えられる。   It should be noted that the back surface support process described in this section is particularly effective when the final target thickness of the wafer 1 is about 100 micrometers or less. In particular, when the thickness is about 60 micrometers or less, handling after thinning becomes very difficult, and thus a very large effect can be expected in mass production. Also, below about 30 micrometers, mass production is considered very difficult unless this type of support process is used.

このプロセスにおいては、これ以降は、バックグラインディング工程の付随工程であり、かつ、後続のダイシング工程の準備工程となる。   In this process, the subsequent process is an accompanying process of the back grinding process and a preparation process for the subsequent dicing process.

バックグラインディング処理が終わると、薄膜化が完了したウエハ１（ウエハサポート部材複合体）に対して、洗浄処理および乾燥処理が実行され、それに続いて、裏面酸化工程１３４（図１）が実行される。   When the back grinding process is completed, a cleaning process and a drying process are performed on the wafer 1 (wafer support member composite) that has been thinned, followed by a back surface oxidation step 134 (FIG. 1). The

図２３に示すように、裏面酸化工程１３４（図１）が完了したウエハ１（ウエハサポート部材複合体）は、たとえば、ウエハ１の裏面１ｂがダイシングフレーム６に貼り付け固定されたダイシングテープＤＴ１と対向するように、ダイボンディング用接着層５を介してダイシングテープＤＴ１に固定（押圧）される。次に、この状態で、ウエハサポート部材４側から、近赤外レーザビーム３３を光熱変換膜３１に集光するように照射することによって、光熱変換膜３１の結合構造を脱ガス等により破壊する。すなわち、炭素粉末の存在により、光が吸収され、熱に変わり、その熱により、炭素粉末を結合している有機バインダ成分の温度が急上昇して、脱ガス及び炭化して、結合力を失う結果、光熱変換膜３１のほぼ全体がばらばらの炭素粉末又は炭素片に変化する。近赤外レーザビーム３３としては、たとえばＹＡＧレーザの波長１．０６７マイクロメータを例示することができる。ここで、近赤外光を利用するのは、あまり長い波長（たとえば、３マイクロメートル程度以上）の赤外光を当てると、光熱変換膜３１を透過して、ＵＶ硬化接着剤層３やデバイス（ウエハ１）に影響を与える恐れがあるからである。   As shown in FIG. 23, the wafer 1 (wafer support member composite) that has undergone the back surface oxidation step 134 (FIG. 1) includes, for example, a dicing tape DT1 in which the back surface 1b of the wafer 1 is bonded and fixed to the dicing frame 6. It is fixed (pressed) to the dicing tape DT1 via the die bonding adhesive layer 5 so as to face each other. Next, in this state, the coupling structure of the photothermal conversion film 31 is destroyed by degassing or the like by irradiating the near infrared laser beam 33 on the photothermal conversion film 31 from the wafer support member 4 side. . In other words, the presence of carbon powder absorbs light and changes to heat, which results in the temperature of the organic binder component binding the carbon powder rising rapidly, degassing and carbonizing, resulting in a loss of bonding power. Almost all of the photothermal conversion film 31 changes into discrete carbon powder or carbon pieces. Examples of the near infrared laser beam 33 include a YAG laser wavelength of 1.067 micrometers. Here, near-infrared light is used when it is irradiated with infrared light having a very long wavelength (for example, about 3 micrometers or more), and is transmitted through the photothermal conversion film 31 to form the UV curable adhesive layer 3 or the device. This is because (wafer 1) may be affected.

これにより、図２４に示すように、ウエハ１（ＵＶ硬化接着剤層３を含む）とウエハサポート部材４（光熱変換膜３１を含む）とを分離することが容易となる。なお、このステップは、たとえば図１３に説明したＢＧ−マウント一貫処理装置ＢＧＭ１のウエハマウント部Ｓ３の処理室Ｒ２内で行われる。
なお、前記のように、ウエハ１の切断工程では、ダイシングテープＤＴ１にウエハ１の裏面１ｂを接着するため、ダイシングテープＤＴ１に付着した重金属（不純物）がウエハ１の裏面１ｂからウエハ１の内部に拡散（侵入）する恐れがあるが、本実施の形態では、ウエハ１の裏面１ｂに破砕層（ゲッタリング層）ＤＬを形成しているため、この重金属の拡散を抑制することができる。 Thereby, as shown in FIG. 24, it becomes easy to separate the wafer 1 (including the UV curable adhesive layer 3) and the wafer support member 4 (including the photothermal conversion film 31). This step is performed, for example, in the processing chamber R2 of the wafer mount unit S3 of the BG-mount integrated processing apparatus BGM1 described in FIG.
As described above, in the cutting process of the wafer 1, the back surface 1b of the wafer 1 is bonded to the dicing tape DT1, so that heavy metal (impurities) attached to the dicing tape DT1 enters the inside of the wafer 1 from the back surface 1b of the wafer 1. Although there is a risk of diffusion (intrusion), in the present embodiment, since the crushed layer (gettering layer) DL is formed on the back surface 1b of the wafer 1, diffusion of this heavy metal can be suppressed.

次に、図２５に示すように、ウエハ１上に残留したＵＶ硬化接着剤層３に、剥離用粘着テープ３４を貼り付けて、これをＵＶ硬化接着剤層３ごと引き剥がすことにより、ＵＶ硬化接着剤層３を除去する。なお、このステップは、たとえば図１３に説明したＢＧ−マウント一貫処理装置ＢＧＭ１のウエハマウント部Ｓ３の処理室Ｒ２内で行われる。   Next, as shown in FIG. 25, the adhesive tape for peeling 34 is applied to the UV curable adhesive layer 3 remaining on the wafer 1, and the UV curable adhesive layer 3 is peeled off to remove the UV curable adhesive layer 3. The adhesive layer 3 is removed. This step is performed, for example, in the processing chamber R2 of the wafer mount unit S3 of the BG-mount integrated processing apparatus BGM1 described in FIG.

この後、ウエハ１は、ダイシングテープＤＴ１を介してダイシングフレーム６に固定された状態で、ダイシング処理１３７（図１）のため、ダイシング工程に移送される。   Thereafter, the wafer 1 is transferred to a dicing process for dicing processing 137 (FIG. 1) while being fixed to the dicing frame 6 via the dicing tape DT1.

４．本願の前記一実施の形態の半導体装置の製造方法をフリップチップ実装用チップの製造に適用した場合の実装プロセスの説明（主に図２６から図３０）
セクション１から３においては、パッケージ又は実装形態としては、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）を例にとり、具体的に説明したが、本願発明は、これに限定されるものではないことは言うまでもない。このセクションでは、フリップチップ（Ｆｌｉｐ Ｃｈｉｐ）実装の例を説明する。 4). Description of the mounting process when the method of manufacturing a semiconductor device according to the embodiment of the present application is applied to the manufacture of a chip for flip chip mounting (mainly FIGS. 26 to 30)
In Sections 1 to 3, the BGA (Ball Grid Array) has been specifically described as an example of the package or mounting form, but it goes without saying that the present invention is not limited to this. In this section, an example of flip chip mounting is described.

図２６は本願の前記一実施の形態の半導体装置の製造方法をフリップチップ実装用チップの製造に適用した場合の実装プロセスを説明する配線基板等断面図（基板準備工程）である。図２７は本願の前記一実施の形態の半導体装置の製造方法をフリップチップ実装用チップの製造に適用した場合の実装プロセスを説明する配線基板等断面図（チップマウント工程）である。図２８は本願の前記一実施の形態の半導体装置の製造方法をフリップチップ実装用チップの製造に適用した場合の実装プロセスを説明する配線基板等断面図（金半田接合工程）である。図２９は本願の前記一実施の形態の半導体装置の製造方法をフリップチップ実装用チップの製造に適用した場合の実装プロセスを説明する配線基板等断面図（アンダーフィル工程）である。図３０は本願の前記一実施の形態の半導体装置の製造方法をフリップチップ実装用チップの製造に適用した場合の実装プロセスを説明する配線基板等断面図（半田バンプ形成工程）である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法をフリップチップ実装用チップの製造に適用した場合の実装プロセスを説明する。   FIG. 26 is a cross-sectional view of the wiring board and the like (substrate preparation process) for explaining the mounting process when the method for manufacturing a semiconductor device according to the embodiment of the present invention is applied to the manufacture of a chip for flip chip mounting. FIG. 27 is a cross-sectional view (chip mounting process) of a wiring board and the like illustrating a mounting process when the method for manufacturing a semiconductor device according to the embodiment of the present invention is applied to manufacturing of a chip for flip chip mounting. FIG. 28 is a cross-sectional view (gold solder bonding step) of a wiring board and the like illustrating a mounting process when the method for manufacturing a semiconductor device according to the embodiment of the present invention is applied to manufacturing a chip for flip chip mounting. FIG. 29 is a cross-sectional view (underfill process) for explaining a mounting process when the method for manufacturing a semiconductor device according to the one embodiment of the present application is applied to manufacturing a chip for flip chip mounting. FIG. 30 is a cross-sectional view of a wiring board and the like (solder bump forming step) for explaining a mounting process when the method for manufacturing a semiconductor device according to the embodiment of the present application is applied to manufacturing a chip for flip chip mounting. Based on these, a mounting process when the method for manufacturing a semiconductor device according to the embodiment of the present application is applied to manufacturing of a chip for flip chip mounting will be described.

図２６に示すように、フリップチップ実装用配線基板１１（たとえば、単層又は有機系多層配線基板）のチップ搭載面（上面）には、銅等を主要な成分とする複数のボンディングパッド１４が設けられており、配線基板実装面（下面）には、銅等を主要な成分とする複数のランド１５（電極パッド）が設けられている。   As shown in FIG. 26, on the chip mounting surface (upper surface) of the flip chip mounting wiring substrate 11 (for example, a single layer or organic multilayer wiring substrate), a plurality of bonding pads 14 mainly composed of copper or the like are provided. The wiring board mounting surface (lower surface) is provided with a plurality of lands 15 (electrode pads) mainly composed of copper or the like.

次に、図２７に示すように、まず、フリップチップ実装用配線基板１１のボンディングパッド１４上に半田バンプ１９（半田層をプリコート）を形成し、一方、半導体チップ８の表面８ａ側には、たとえば金バンプ２８を形成しておく。ここで、チップ８の裏面８ｂには、すでに、裏面保護膜１２（低温酸化膜）が形成されている。   Next, as shown in FIG. 27, first, solder bumps 19 (pre-coated with a solder layer) are formed on the bonding pads 14 of the flip-chip mounting wiring board 11, while the surface 8a side of the semiconductor chip 8 is For example, a gold bump 28 is formed. Here, the back surface protective film 12 (low-temperature oxide film) has already been formed on the back surface 8 b of the chip 8.

次に、この状態で、図２８に示すように、半導体チップ８の表面８ａとフリップチップ実装用配線基板１１の上面を対向させた状態で、加熱等することにより、金半田接続を形成する。   Next, in this state, as shown in FIG. 28, gold solder connection is formed by heating or the like with the surface 8 a of the semiconductor chip 8 and the upper surface of the flip chip mounting wiring substrate 11 facing each other.

次に、図２９に示すように、半導体チップ８の表面８ａとフリップチップ実装用配線基板１１の上面との間に、アンダーフィルレジン２９を満たし、硬化させる。   Next, as shown in FIG. 29, the underfill resin 29 is filled between the surface 8a of the semiconductor chip 8 and the upper surface of the flip chip mounting wiring board 11 and cured.

次に、図３０に示すように、フリップチップ実装用配線基板１１のランド１５（電極パッド）に半田バンプ１９を形成する。その後、必要に応じて、フリップチップ実装用配線基板１１を他の基板上に、半田バンプ１９を介して実装する。   Next, as shown in FIG. 30, solder bumps 19 are formed on lands 15 (electrode pads) of the flip-chip mounting wiring board 11. Thereafter, the flip chip mounting wiring substrate 11 is mounted on another substrate via solder bumps 19 as necessary.

このように、フリップチップ実装のようなベアチップ実装（チップの裏面が被覆されずに露出しているもの）の場合は、裏面に重金属等に対する阻止膜やゲッタリング層がないと、製造工程中のハンドリングや洗浄等、あるいは半導体チップ８の裏面８ｂが露出した状態で実装基板に実装された後の使用環境下で導入されたコンタミネーションが容易にチップのデバイス面に到達してしまう。しかし、前記実施の形態のように、チップ裏面に低温酸化膜等の保護膜があると、その下層の破砕層（ゲッタリング層）と相俟って、重金属等のデバイス面での拡散を有効に阻止することができる。この効果は、ベアチップ実装だけでなく、チップ裏面にレジン層等を有するウエハレベルパッケージ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ）や通常のレジン封止パッケージ（これまでに説明したＢＧＡ等を含む）においても、同様に有効である。これは、封止レジン中の重金属濃度は、洗浄水やウエハ工程に使用される薬液中の重金属濃度よりも、一般に、高いと考えられるからである。   In this way, in the case of bare chip mounting such as flip chip mounting (where the back surface of the chip is exposed without being covered), if there is no blocking film or gettering layer for heavy metals or the like on the back surface, Contamination introduced in a use environment after handling, cleaning, or mounting on the mounting substrate with the back surface 8b of the semiconductor chip 8 exposed will easily reach the device surface of the chip. However, if there is a protective film such as a low-temperature oxide film on the back side of the chip as in the previous embodiment, diffusion on the device surface of heavy metals etc. is effective in combination with the underlying crushing layer (gettering layer) Can be prevented. This effect is not only effective for bare chip mounting, but also for wafer level packages (Wafer Level Package) having a resin layer or the like on the back side of the chip, or ordinary resin sealed packages (including BGA described so far). It is. This is because the heavy metal concentration in the sealing resin is generally considered to be higher than the heavy metal concentration in the chemical solution used in the cleaning water or wafer process.

５．本願の前記一実施の形態の半導体装置の製造方法における要部要素プロセスである裏面酸化プロセス等の説明（主に図３１から図３７）
このセクションでは、図１等で説明した低温裏面酸化工程１３４（裏面保護工程）の具体例等について説明する。 5. Description of backside oxidation process, which is a principal element process in the method of manufacturing a semiconductor device according to the embodiment of the present application (mainly FIGS. 31 to 37)
In this section, a specific example of the low-temperature backside oxidation step 134 (backside protection step) described with reference to FIG. 1 will be described.

図３１は本願の前記一実施の形態の半導体装置の製造方法における要部要素プロセスである裏面酸化プロセスに使用する低温プラズマ陽極酸化装置の模式断面図である。図３２は本願の前記一実施の形態の半導体装置の製造方法における対象ウエハのバックグラインディング前の断面構造の一例を示す模式デバイス断面図である。図３３は本願の前記一実施の形態の半導体装置の製造方法におけるバックグラインディング処理とウエハ断面の関係を説明するウエハの模式断面図である。図３４は本願の前記一実施の形態の半導体装置の製造方法におけるバックグラインディング処理後のウエハの裏面近傍の断面を示すウエハの模式断面図である。図３５は本願の前記一実施の形態の半導体装置の製造方法における裏面酸化処理後のウエハの裏面近傍の断面を示すウエハの模式断面図である。図３６は図３５を簡略化して示したウエハの模式断面図である。図３７は本願の前記一実施の形態の半導体装置の製造方法におけるバックグラインディング処理とイントリンシックゲッタリングとの関係を説明するウエハの部分模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法における要部要素プロセスである裏面酸化プロセス等を説明する。   FIG. 31 is a schematic cross-sectional view of a low-temperature plasma anodizing apparatus used for a backside oxidation process that is a main element process in the method of manufacturing a semiconductor device according to the embodiment of the present application. FIG. 32 is a schematic device sectional view showing an example of a sectional structure of the target wafer before back grinding in the method of manufacturing a semiconductor device according to the embodiment of the present application. FIG. 33 is a schematic cross-sectional view of a wafer for explaining the relationship between the back grinding process and the wafer cross section in the method of manufacturing a semiconductor device according to the embodiment of the present application. FIG. 34 is a schematic cross-sectional view of a wafer showing a cross section in the vicinity of the back surface of the wafer after back grinding in the method for manufacturing a semiconductor device according to the embodiment of the present application. FIG. 35 is a schematic cross-sectional view of a wafer showing a cross section in the vicinity of the back surface of the wafer after the back surface oxidation process in the method for manufacturing a semiconductor device according to the embodiment of the present application. FIG. 36 is a schematic cross-sectional view of a wafer showing the simplified FIG. FIG. 37 is a partial schematic cross-sectional view of a wafer for explaining the relationship between back grinding and intrinsic gettering in the method of manufacturing a semiconductor device according to the embodiment of the present application. Based on these, the backside oxidation process, which is the main element process in the method of manufacturing a semiconductor device according to the embodiment of the present application, will be described.

（１）標準的な低温プラズマ陽極酸化路の説明（主に図３１）：
まず、図３１に基づいて、低温裏面酸化工程１３４（図１）に使用するプラズマ陽極低温酸化装置５７または裏面酸化処理室（図１３）について説明する。図３１に示すように、プラズマ陽極低温酸化装置５７のガラス製真空チャンバ７１内には、金属製ウエハテーブル７６（下部電極）が設けられており、金属製ウエハテーブル７６上には、ウエハサポート部材４を介して、ウエハ１がその裏面１ｂを上に向けて、置かれている。このウエハ１の裏面１ｂには、金属製ウエハテーブル７６と同電位にするためのウエハバイアス用コンタクト８０が設けられており、金属製ウエハテーブル７６の周辺及び上方には、ＲＦシールド用メタルメッシュ電極７５が設けられている。金属製ウエハテーブル７６には、ウエハ冷却系７８が設けられており、ウエハ温度を摂氏３００度以下程度（少なくとも摂氏３５０度程度以下に保持する必要がある）に、比較的低温に保持するようになっている。また、金属製ウエハテーブル７６には、ウエハ１を陽極とするための直流バイアス電源７７が接続されている。 (1) Description of standard low-temperature plasma anodization path (mainly FIG. 31):
First, the plasma anode low temperature oxidation apparatus 57 or the back surface oxidation treatment chamber (FIG. 13) used for the low temperature back surface oxidation step 134 (FIG. 1) will be described with reference to FIG. As shown in FIG. 31, a metal wafer table 76 (lower electrode) is provided in the glass vacuum chamber 71 of the plasma anode low-temperature oxidation apparatus 57, and a wafer support member is provided on the metal wafer table 76. 4, the wafer 1 is placed with its back surface 1 b facing up. A wafer bias contact 80 for setting the same potential as that of the metal wafer table 76 is provided on the back surface 1 b of the wafer 1. An RF shield metal mesh electrode is provided around and above the metal wafer table 76. 75 is provided. The metal wafer table 76 is provided with a wafer cooling system 78 so that the wafer temperature is kept at a relatively low temperature of about 300 ° C. or less (at least about 350 ° C. or less). It has become. The metal wafer table 76 is connected to a DC bias power supply 77 for making the wafer 1 an anode.

ガラス製真空チャンバ７１の下方には、真空排気系７９が設けられており、ガラス製真空チャンバ７１の上端部には酸素ガスを供給するための酸素ガス流量調整器８１が設けられている。酸素ガス流量調整器８１を介して導入された酸素ガスは、酸素導入口７２を通して、プラズマ励起部８２に送られ、そこで、高周波ソース７３により励起された誘導結合プラズマ発生コイル７４により、励起され、プラズマとなり、下方へ輸送される。   A vacuum exhaust system 79 is provided below the glass vacuum chamber 71, and an oxygen gas flow rate regulator 81 for supplying oxygen gas is provided at the upper end of the glass vacuum chamber 71. The oxygen gas introduced through the oxygen gas flow rate regulator 81 is sent to the plasma excitation unit 82 through the oxygen inlet 72, where it is excited by the inductively coupled plasma generating coil 74 excited by the high frequency source 73. It becomes plasma and is transported downward.

なお、標準的な酸化条件としては、たとえば、真空度：１から１００パスカル程度、直流バイアス：６０から８０ボルト程度、高周波パワー：たとえば２７メガヘルツのとき（１００から５００ワット程度）、ウエハ温度：摂氏３００度以下（たとえばウエハ温度：摂氏２７０度程度）、処理時間：数分程度（酸化レートとしては、たとえば、４５０ｎｍ/時間程度）を好適なものとして例示することができる。なお、真空度その他については、炉の特性によって、大きく変わりうる。たとえば、ＥＣＲ系の装置では、たとえば、０．０１から１パスカルを好適なものとして例示することができる。   As standard oxidation conditions, for example, when the degree of vacuum is about 1 to 100 Pascal, the DC bias is about 60 to 80 volts, and the high frequency power is about 27 megahertz (about 100 to 500 Watts), the wafer temperature is Celsius. A preferable example is 300 degrees or less (for example, wafer temperature: about 270 degrees Celsius) and processing time: about several minutes (for example, the oxidation rate is about 450 nm / hour). The degree of vacuum and the like can vary greatly depending on the characteristics of the furnace. For example, in an ECR system apparatus, for example, 0.01 to 1 Pascal can be exemplified as a suitable one.

なお、正バイアスのない通常のプラズマ酸化（バレル型アッシャー、反応性イオンエッチング方式）でも、酸化レートは遅いが、一定の効果が期待できる。しかし、プラズマ陽極低温酸化は、以下のような理由により、もっとも適合しているのがわかる。すなわち、プラズマ陽極低温酸化では、シリコン表面（ウエハ１の裏面１ｂ）に原子状酸素の酸素（Ｏ＊すなわち、酸素ラジカル）が吸着されており、そこに正バイアスで引かれた電子が衝突し、Ｏ−（陰イオン）が生成する。このＯ−（陰イオン）がＳｉ−Ｓｉ結合を切断し、それによって生じたＳｉ＋イオンとＯ−イオンの両方が電界によって逆方向に移動し、酸化膜表面とシリコン界面の両方で酸化を進行させる。従って、裏面の表面に被覆酸化膜を形成するとともに、クラックの深部に侵入して、このクラックの深部で酸化作用が行われるため、クラック先端部の形状を緩和させる効果が大きいだけでなく、クラックを挟む相対面を接着する効果も得られ、抗折強度の向上に寄与していると考えられる。   Even in normal plasma oxidation without a positive bias (barrel type asher, reactive ion etching method), the oxidation rate is slow, but a certain effect can be expected. However, it can be seen that plasma anodic low temperature oxidation is most suitable for the following reasons. That is, in the plasma anode low temperature oxidation, atomic oxygen (O *, that is, oxygen radicals) is adsorbed on the silicon surface (the back surface 1b of the wafer 1), and electrons drawn with a positive bias collide therewith, O- (anion) is generated. This O- (anion) breaks the Si-Si bond, and both the Si + ion and the O- ion generated thereby move in the opposite directions by the electric field, and oxidation proceeds at both the oxide film surface and the silicon interface. . Therefore, a coating oxide film is formed on the surface of the back surface, and it penetrates into the deep part of the crack, and the oxidizing action is performed at the deep part of the crack. It is considered that the effect of adhering the relative surfaces sandwiching the film is also obtained, contributing to the improvement of the bending strength.

なお、低温酸化膜以外の保護膜（無機系保護膜）としては、窒化シリコン膜（ＳｉＮ膜）、ＳｉＣ膜、ＳｉＣＮ膜等の窒化または炭化シリコン系膜が可能であるが、一般に酸化シリコン膜よりも生成温度が高いというデメリットがある。一方、窒化または炭化シリコン系膜は、重金属の拡散阻止能を有するというメリットがある。   The protective film (inorganic protective film) other than the low-temperature oxide film can be a nitrided or silicon carbide based film such as a silicon nitride film (SiN film), SiC film, SiCN film, etc. Also has the disadvantage of high production temperature. On the other hand, a nitride or silicon carbide-based film has an advantage of having a heavy metal diffusion blocking ability.

また、酸化シリコン膜といっても、典型的なもの以外に、ＳｉＯＮ膜等の酸化窒化シリコン系の絶縁膜も適用できることは言うまでもない。   Needless to say, a silicon oxynitride insulating film such as a SiON film can be applied to the silicon oxide film in addition to a typical one.

（２）他の低温酸化または低温酸化膜形成方法の説明（主に図１を参照）：
プラズマ陽極酸化装置（気相陽極酸化）のその他の例としては、たとえば、マイクロは励起のＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）型の高密度プラズマエッチング装置（市販の装置としては、たとえば株式会社日立ハイテクノロジーズのシリコンエッチャー：Ｕ−８１５０等がある）等を使用することができる。この場合、被処理体であるウエハを陽極とするために、表面が金属製のウエハステージを用いて、ウエハとステージをウエハバイアス用コンタクト８０（図３１）等で短絡する必要がある。 (2) Description of another low-temperature oxidation or low-temperature oxide film formation method (mainly see FIG. 1):
As another example of the plasma anodizing apparatus (vapor phase anodizing), for example, Micro is an ECR (Electron Cyclotron Resonance) type high-density plasma etching apparatus (commercially available apparatus such as Hitachi High-Technologies Corporation). Silicon etcher: U-8150, etc.) can be used. In this case, in order to use the wafer as the object to be processed as an anode, it is necessary to short-circuit the wafer and the stage with a wafer bias contact 80 (FIG. 31) using a wafer stage having a metal surface.

また、液相陽極酸化も適用できる。これは、低温で行われる点で有効であるが、液相中での酸化種の輸送は、あまり効率的ではないので、気相陽極酸化と比較して、不利な点がある。   Liquid phase anodization can also be applied. This is effective in that it is performed at a low temperature, but there is a disadvantage compared to vapor phase anodization because the transport of oxidizing species in the liquid phase is not very efficient.

更に、裏面に酸化膜（窒化膜）等の保護膜を形成する目的であれば、室温から摂氏３５０度程度の比較的低温で、酸化膜を形成するプラズマＣＶＤ装置が市販されている。シリコン酸化膜を形成する場合は、たとえば、液体ソースであるＴＥＯＳ（テトラエトキシシラン）を使用する。これに使用できる装置としては、たとえば、サムコ株式会社製の「SiO2圧子膜系静養プラズマCVD装置」等がある。 Furthermore, for the purpose of forming a protective film such as an oxide film (nitride film) on the back surface, a plasma CVD apparatus that forms an oxide film at a relatively low temperature from room temperature to about 350 degrees Celsius is commercially available. When forming a silicon oxide film, for example, TEOS (tetraethoxysilane) which is a liquid source is used. As an apparatus which can be used for this, there is, for example, “SiO 2 indenter film type restorative plasma CVD apparatus” manufactured by Samco Corporation.

（３）薄膜ウエハ（ウエハ厚さが１００マイクロメートル以下又は５０マイクロメートル以下）において、ウエハの裏面からの汚染防止対策が必要な理由の説明（主に図３２から図３７）：
現在の代表的な半導体集積回路装置であるＣＭＯＳ集積回路チップ領域又はウエハの断面構造の概要を図３２に基づいて、簡単に説明する。図３２に示すように、たとえば、Ｐ型の単結晶シリコン基板であるウエハ１の全半導体基板部１ｓは、一般に当初、６００から１０００マイクロメートル程度の厚さを有する。全半導体基板部１ｓの上面近傍には、Ｐウエル領域ＰＷ、Ｎウエル領域ＮＷ等の各種の拡散領域（不純物ドープ領域）や素子分離領域ＩＳＯが形成される結果、不変な部分が高濃度半導体基板領域１ｐである。この高濃度半導体基板領域１ｐは、一般には、バックグラインディングにより、その一部を残して、除去される部分である。全半導体基板部１ｓの上面近傍には、Ｎチャネル型ＭＩＳＦＥＴ（ＱＮ）やＰチャネル型ＭＩＳＦＥＴ（ＱＰ）が形成されており、これらの素子は、プリメタル絶縁膜３６（プリメタル領域）によって被覆されている。プリメタル絶縁膜３６を貫通するタングステンプラグ３８によって、これらの素子と上層の多層配線領域３７が連結されており、多層配線領域３７は、多層の層間絶縁膜３９および埋め込み配線４０を有している。多層配線領域３７の上端部には、上層の層間絶縁膜３９を貫通するタングステンプラグ３８があり、これよって、下層の配線と多層配線領域３７の表面近傍のアルミニウム系ボンディングパッド４２等が連結されており、多層配線領域３７の表面は、ファイナルパッシベーション膜４１（たとえば、酸化シリコン膜、窒化シリコン膜、ポリイミド膜又はこれらの複合膜）で被覆されている。 (3) Description of why thin film wafers (wafer thickness of 100 micrometers or less or 50 micrometers or less) require anti-contamination measures from the back side of the wafer (mainly FIGS. 32 to 37):
An outline of a cross-sectional structure of a CMOS integrated circuit chip region or wafer, which is a typical semiconductor integrated circuit device, will be briefly described with reference to FIG. As shown in FIG. 32, for example, all semiconductor substrate portions 1s of wafer 1, which is a P-type single crystal silicon substrate, generally have a thickness of about 600 to 1000 micrometers initially. Various diffusion regions (impurity doped regions) such as a P well region PW, an N well region NW, and an element isolation region ISO are formed in the vicinity of the upper surface of the entire semiconductor substrate portion 1s, and as a result, an invariable portion is a high concentration semiconductor substrate. Region 1p. In general, the high-concentration semiconductor substrate region 1p is a portion to be removed while leaving a part thereof by backgrinding. An N channel MISFET (QN) and a P channel MISFET (QP) are formed in the vicinity of the upper surface of the entire semiconductor substrate portion 1s, and these elements are covered with a premetal insulating film 36 (premetal region). . These elements are connected to the upper multilayer wiring region 37 by a tungsten plug 38 penetrating the premetal insulating film 36, and the multilayer wiring region 37 has a multilayer interlayer insulating film 39 and a buried wiring 40. At the upper end of the multilayer wiring region 37, there is a tungsten plug 38 that penetrates the upper interlayer insulating film 39, so that the lower layer wiring and the aluminum-based bonding pad 42 near the surface of the multilayer wiring region 37 are connected. The surface of the multilayer wiring region 37 is covered with a final passivation film 41 (for example, a silicon oxide film, a silicon nitride film, a polyimide film, or a composite film thereof).

次に、図３３に示すように、バックグラインディング処理をマクロ的に見ると、ウエハ１の全厚（更に正確には、ウエハの全半導体基板部１ｓ）をＢＧで除去する領域１ｇとＢＧ後に残留する領域１ｒに分ける操作と見ることができる。   Next, as shown in FIG. 33, when the backgrinding process is viewed macroscopically, the region 1g where the entire thickness of the wafer 1 (more precisely, the entire semiconductor substrate portion 1s of the wafer) is removed by BG and after BG are removed. This can be regarded as an operation of dividing the remaining region 1r.

次に、このバックグラインディング処理（正確には、破砕層を残存させる仕上げ研削又は研摩処理）後のウエハ１の裏面１ｂの詳細層構造を図３４に説明する。図３４に示すように、ウエハ１の裏面１ｂから下に向かって見てゆくと、表面が機械加工によって複雑な無秩序状態となった非晶質領域ＡＲ、その次が、多結晶質領域ＰＲ、更にその下が微細な亀裂の集合領域であるマイクロクラック領域ＣＲであり、これらによって、（ＢＧによる）破砕層ＤＬが構成されている。破砕層ＤＬの下方には、破砕層ＤＬの存在によって生じた原子レベル歪層ＳＲがあり、その先は、破砕層ＤＬの影響を受けないストレスフリー層ＦＲである。ここで、破壊に直接関与する層は、マイクロクラック領域ＣＲであるが、ゲッタリング効果は、破砕層ＤＬ全体が担うと考えられる。   Next, a detailed layer structure of the back surface 1b of the wafer 1 after the back grinding process (more precisely, finish grinding or polishing process for leaving a fractured layer) will be described with reference to FIG. As shown in FIG. 34, when viewed downward from the back surface 1b of the wafer 1, the amorphous region AR in which the front surface is in a complicated disordered state by machining, followed by the polycrystalline region PR, Further below that is a microcrack region CR, which is a collection region of fine cracks, and these constitute a crushed layer DL (by BG). Below the crushed layer DL is an atomic level distorted layer SR generated by the presence of the crushed layer DL, and beyond that is a stress-free layer FR that is not affected by the crushed layer DL. Here, the layer directly involved in the fracture is the microcrack region CR, but the gettering effect is considered to be borne by the entire fractured layer DL.

次に、図３５に裏面酸化処理を施した後のウエハ裏面層構造を示す（ただし、低温酸化膜１２の構造は、図のように単純ではなく、裏面表面を除けば平坦ではなく多結晶の粒界境界やクラックに沿って生成している。従って図面上では、裏面表面の平坦部分のみを示す）。低温酸化等の処理をすると、ウエハ１の裏面１ｂに低温酸化膜１２（裏面保護膜）が形成される（この部分は、正確には「低温酸化膜の表面部分」である）。また、低温酸化膜１２（裏面保護膜）が厚くなると、非晶質領域ＡＲを消費してしまうことも起こりえるので、図３６のように、低温酸化膜１２（裏面保護膜）は、主に破砕層ＤＬの表面に形成されるという方が正確である。   Next, FIG. 35 shows the wafer back surface layer structure after the back surface oxidation treatment (however, the structure of the low-temperature oxide film 12 is not simple as shown in the figure, and it is not flat except for the back surface and is polycrystalline. It is generated along grain boundary boundaries and cracks, so only the flat part of the back surface is shown in the drawing). When processing such as low-temperature oxidation is performed, a low-temperature oxide film 12 (back-surface protective film) is formed on the back surface 1b of the wafer 1 (this portion is precisely the “surface portion of the low-temperature oxide film”). Further, if the low-temperature oxide film 12 (back surface protective film) is thick, the amorphous region AR may be consumed. Therefore, as shown in FIG. 36, the low-temperature oxide film 12 (back surface protective film) is mainly used. It is more accurate to be formed on the surface of the fractured layer DL.

次に、図３７にウエハ１の最終厚さが、１００マイクロメートル以下とか、５０マイクロメートル以下となると、裏面からのコンタミネーションの防止が重要になる理由を説明する。図３７に示すように、集積回路等の製造に使用されるＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）シリコン結晶は、石英ルツボを用いて結晶成長が行われるため、酸素不純物を飽和濃度以上に含有している。しかし、集積回路の製造上の熱処理や事前のアニール処理によって、ウエハ工程完了時点の十分前にすでに、ウエハ表面及び裏面の厚さ５０から６０マイクロメートル程度の領域では、酸素がウエハ外に排出される結果、欠陥のない無欠陥領域４３（Ｄｅｎｕｄｅｄ Ｚｏｎｅ）を形成しており、一方、内部領域では、酸素が析出して相当に厚い酸素析出領域４４（Ｏｘｙｇｅｎ Ｐｒｅｃｉｐｉｔａｔｅ Ｚｏｎｅ）を形成している。この相当に厚い酸素析出領域４４がイントリンシックゲッタリング（Ｉｎｔｒｉｎｓｉｃ Ｇｅｔｔｅｒｉｎｇ）領域として作用する結果、ウエハの最終厚さが無欠陥領域４３の厚さに比べて十分厚いうちは（たとえば、通常の薄膜ウエハのＧＢ到達面ＴＣ）、薄膜化したウエハの裏面には、十分に厚いイントリンシックゲッタリング領域、すなわち酸素析出領域４４があることになり、裏面からの重金属の侵入は問題とならなかった。しかし、ウエハの最終厚さが１００マイクロメートル以下、更には、５０マイクロメートル以下となってくると（たとえば、超薄膜ウエハのＧＢ到達面ＴＵ）、酸素析出領域４４の厚さが極めて薄いか、全くない状態が出現することとなる。こうなると、ウエハの裏面に何か、エクストリンシックゲッタリング（Ｅｘｔｒｉｎｓｉｃ Ｇｅｔｔｅｒｉｎｇ）効果のある層を設けないと、摂氏３００度程度の比較的低温でも、裏面から導入された重金属不純物（たとえば、銅、鉄、ニッケル等）は、容易に表面のデバイス領域に到達することとなる。   Next, FIG. 37 explains the reason why it is important to prevent contamination from the back surface when the final thickness of the wafer 1 is 100 micrometers or less or 50 micrometers or less. As shown in FIG. 37, a CZ (Czochralski) silicon crystal used for manufacturing an integrated circuit or the like contains oxygen impurities at a saturation concentration or higher because crystal growth is performed using a quartz crucible. However, due to heat treatment and pre-annealing in the manufacture of integrated circuits, oxygen is discharged out of the wafer in the region of about 50 to 60 micrometers in thickness on the front and back surfaces of the wafer already well before the completion of the wafer process. As a result, a defect-free region 43 (Denuded Zone) having no defect is formed. On the other hand, in the inner region, oxygen is deposited to form a considerably thick oxygen precipitation region 44 (Oxygen Precipitate Zone). As a result of the considerably thick oxygen precipitation region 44 acting as an intrinsic gettering region, the final thickness of the wafer is sufficiently thick compared to the thickness of the defect-free region 43 (for example, a normal thin film wafer). In this case, there is a sufficiently thick intrinsic gettering region, that is, an oxygen precipitation region 44 on the back surface of the thinned wafer, and intrusion of heavy metal from the back surface has not been a problem. However, when the final thickness of the wafer is 100 micrometers or less, or even 50 micrometers or less (for example, the GB arrival surface TU of the ultrathin film wafer), the thickness of the oxygen precipitation region 44 is extremely thin, A state that does not exist at all will appear. In this case, unless a layer having an extrinsic gettering effect is provided on the back surface of the wafer, heavy metal impurities introduced from the back surface (for example, copper, iron, etc.) even at a relatively low temperature of about 300 degrees Celsius. , Nickel, etc.) easily reach the surface device region.

以上のように、本願のここまでに示した、又は、以下に示す実施の形態のプロセスは、ウエハ（又はチップ）の最終厚さが、１００マイクロメートル（イントリンシックゲッタリング領域が薄くなる）又は５０マイクロメートル以下（イントリンシックゲッタリング領域が皆無となる）で特に有効であるが、適度なゲッタリング能力を保持したまま、抗折強度を改善するという点では、一般にハンドリングに留意が必要になるウエハの最終厚さ３００マイクロメートル以下の領域でも有効である。なお、以上に共通するウエハ（又はチップ）の最終厚さの下限は、デバイス構造によるが、通常は１０マイクロメートル程度と考えられるが、理論的には、数マイクロメートル程度でも可能と考えられる。   As described above, in the process of the embodiment shown so far in the present application or the following, the final thickness of the wafer (or chip) is 100 micrometers (the intrinsic gettering region is thinned) or Particularly effective at 50 micrometers or less (no intrinsic gettering area), but handling generally requires attention in terms of improving bending strength while maintaining adequate gettering ability It is also effective in a region where the final thickness of the wafer is 300 micrometers or less. Although the lower limit of the final thickness of the wafer (or chip) common to the above depends on the device structure, it is generally considered to be about 10 micrometers, but theoretically, it is considered possible to be about several micrometers.

６．本願の前記一実施の形態の半導体装置の製造方法に対する変形例に対応するウエハ薄膜化工程への破砕層を残すドライポリッシュの適用例の説明（主に図３８）
本セクション以外では、基本的に仕上げグラインディングの後、通常のドライポリッシュ等のグラインディングによる破砕層を除去する処理をすることなく、低温酸化等の保護膜形成処理を実行している。これはプロセス等が簡単で合理的であるが、一度、グラインディングによる破砕層を除去した後に、再度、詳細に制御された条件で、破砕層を形成することもできる。この方法について、以下説明する。 6). Description of an application example of dry polish that leaves a crushed layer in a wafer thinning process corresponding to a modification of the semiconductor device manufacturing method of the embodiment of the present application (mainly FIG. 38)
Except for this section, basically, after finishing grinding, protective film formation processing such as low-temperature oxidation is performed without removing the fractured layer by grinding such as ordinary dry polishing. This process is simple and rational, but once the crushed layer is removed by grinding, the crushed layer can be formed again under conditions that are controlled in detail. This method will be described below.

図３８は本願の前記一実施の形態の半導体装置の製造方法に対する変形例に対応するウエハ薄膜化工程への破砕層を残すドライポリッシュの適用例を説明するためのプロセス全体フロー図である。これに基づいて、本願の前記一実施の形態の半導体装置の製造方法に対する変形例に対応するウエハ薄膜化工程への破砕層を残すドライポリッシュの適用例を説明する。   FIG. 38 is an overall process flow diagram for explaining an application example of dry polishing that leaves a crushed layer in a wafer thinning process corresponding to a modification of the method of manufacturing a semiconductor device according to the embodiment of the present application. Based on this, an application example of dry polishing for leaving a crushed layer in a wafer thinning process corresponding to a modification to the method for manufacturing a semiconductor device of the one embodiment of the present application will be described.

図３８に示すように、図１と比較すると、このプロセスの特徴は、バックグラインディング処理１３３と低温裏面酸化工程１３４（裏面保護工程）の間に、破砕層を残存させることができる破砕層残存型のドライポリッシュ工程１４０を挿入するところにある。なお、これに使用できるドライポリッシュ用ホイールとしては、たとえば、株式会社ディスコ(DISCO Corporation)のゲッタリングドライポリッシュ用ホイール（ＤＰＥＧ−ＧＡ０００１）等がある。   As shown in FIG. 38, compared with FIG. 1, the feature of this process is that the crushed layer can be left between the backgrinding process 133 and the low-temperature backside oxidation step 134 (backside protection step). A mold dry polish process 140 is in place. Examples of the dry polishing wheel that can be used for this include a gettering dry polishing wheel (DPEG-GA0001) manufactured by DISCO Corporation.

７．各実施の形態及び全般に対する考察並びに補足的説明（主に図３９から図４３）
図３９はチップ抗折強度（３点曲げ測定）と裏面酸化膜厚の関係を示すデータプロット図である。図４０は破砕層厚さとチップ裏面から表面への銅汚染浸透の程度を示すデータプロット図である。図４１は破砕層厚さとチップ抗折強度の関係を示すデータプロット図である。図４２は裏面酸化膜厚とチップ抗折強度の関係を説明するための説明図である。図４３は裏面酸化膜厚、チップ抗折強度およびゲッタリング能力の関係を説明するための説明図である。これらに基づいて、各実施の形態及び全般に対する考察並びに補足的説明を行う。 7). Consideration and supplementary explanation for each embodiment and general (mainly FIGS. 39 to 43)
FIG. 39 is a data plot diagram showing the relationship between the chip bending strength (three-point bending measurement) and the backside oxide film thickness. FIG. 40 is a data plot diagram showing the crushing layer thickness and the degree of penetration of copper contamination from the chip back surface to the surface. FIG. 41 is a data plot diagram showing the relationship between the crush layer thickness and the chip bending strength. FIG. 42 is an explanatory diagram for explaining the relationship between the back oxide thickness and the chip bending strength. FIG. 43 is an explanatory diagram for explaining the relationship between the backside oxide film thickness, the chip bending strength, and the gettering ability. Based on these, consideration and supplementary explanations for each embodiment and the general will be given.

（１）低温酸化処理を施したウエハに関するデータの説明（主に図３９）：
図３９のデータは、以下の条件で測定されている。すなわち、２００φの単結晶シリコンウエハを複数準備し、これらを２グループに分け、一つのグループを粒径＃２０００のグラインディングホイールで処理し、他のグループを粒径＃８０００のグラインディングホイールで処理した後、図３１に説明した装置を用いて、低温酸化を実行した。各サンプルの酸化膜厚は、それぞれ０、１５２、２３５，４５５、および８７３（単位は、各オングストローム）である。３点曲げ測定方式で、支点間距離：５ミリメートル、ソーマーク方向がポンチに対して平行、試験速度：５ミリメートル/分である。 (1) Explanation of data on wafer subjected to low-temperature oxidation treatment (mainly FIG. 39):
The data in FIG. 39 is measured under the following conditions. In other words, several 200φ single crystal silicon wafers were prepared, divided into two groups, one group was processed with a grinding wheel with particle size # 2000, and the other group was processed with a grinding wheel with particle size # 8000. Then, low temperature oxidation was performed using the apparatus described in FIG. The oxide film thickness of each sample is 0, 152, 235, 455, and 873 (unit is each angstrom), respectively. In the three-point bending measurement method, the distance between fulcrums is 5 millimeters, the saw mark direction is parallel to the punch, and the test speed is 5 millimeters / minute.

図３９からわかるように、付加酸化膜厚２３５オングストローム前後（２４ｎｍ程度）に抗折強度のピークを持ち、膜厚が減少する方向では、ほぼリニアな抗折強度の減少が見られ、膜厚が増加する方向では、若干減少した後、水平に移行する傾向が見られる。   As can be seen from FIG. 39, there is a bending strength peak around 235 angstroms (about 24 nm) of the additional oxide film thickness, and in the direction in which the film thickness decreases, an almost linear decrease in the bending strength is observed. In the increasing direction, there is a tendency to move horizontally after a slight decrease.

（２）破砕層の厚さとゲッタリング効果の関係の説明（主に図４０）：
図４０に示したサンプルは、２００φ、厚さ５００マイクロメートルのシリコン単結晶ウエハの裏面を銅で汚染した後、熱処理（摂氏３００度で３０分）して、その汚染がどの程度表面に到達したかを示すものである。この破砕層は、各種の粒径のグラインディングホイールを用いてウエハの裏面に形成したものであり、この場合、低温酸化処理等による保護膜は形成されていない。 (2) Description of the relationship between the thickness of the crushed layer and the gettering effect (mainly FIG. 40):
In the sample shown in FIG. 40, the back surface of a silicon single crystal wafer having a diameter of 200φ and a thickness of 500 μm was contaminated with copper and then heat-treated (300 ° C. for 30 minutes), and how much the contamination reached the surface. It is shown. The crushed layer is formed on the back surface of the wafer using a grinding wheel having various particle diameters. In this case, a protective film by low-temperature oxidation treatment or the like is not formed.

図４０に示すように、表面側の汚染度は破砕層の膜厚増加に従って、指数関数的に減少している。   As shown in FIG. 40, the degree of contamination on the surface side decreases exponentially as the film thickness of the crushed layer increases.

（３）破砕層の厚さと抗折強度の関係の説明（主に図４１）：
図４１に示したサンプルは、２００φ、厚さ１００マイクロメートルのシリコン単結晶ウエハに対して、各種の粒径のグラインディングホイールを用いてウエハの裏面に破砕層を形成したものである。 (3) Explanation of relationship between fracture thickness and bending strength (mainly FIG. 41):
The sample shown in FIG. 41 is obtained by forming a crushed layer on the back surface of a silicon single crystal wafer having a diameter of 200φ and a thickness of 100 micrometers using a grinding wheel having various particle diameters.

図４１に示すように、球抗折強度は、破砕層の厚さが増加するに従って、ほぼ指数関数的に減少している。球抗折強度の測定条件は、サンプルサイズ：１５ミリメートル（縦）ｘ１５ミリメートル（横）ｘ１００マイクロメートル（厚さ）、孔径：７ミリメートル、球直径：４ミリメートル、試験速度：１ミリメートル/分である。   As shown in FIG. 41, the ball bending strength decreases almost exponentially as the thickness of the fracture layer increases. The measurement conditions of the ball bending strength are: sample size: 15 mm (length) x 15 mm (width) x 100 micrometers (thickness), hole diameter: 7 mm, sphere diameter: 4 mm, test speed: 1 mm / min. .

（４）各試験結果についての考察（主に図４２及び図４３）
以上の検査結果を総合的に判断すると、図４２に示すように、破砕層を除去し、新たな破砕層を残存させない通常ドライポリッシュ処理をした鏡面ウエハの抗折強度がその厚さでの抗折強度の最大値となる。また、仕上げ研削（仕上げのグラインディング）の砥粒の粒径が大きくなる（＃に続く番号が小さくなる）に従い、抗折強度は、要求抗折強度の目安よりも下に来るようになる。しかし、付加酸化膜の膜厚が１０ｎｍ程度以上、９０ｎｍ程度以下（あまり厚くなると、破砕層を消費してしまい、ゲッタリング能力が低下する）の場合は、抗折強度が改善されて、ほぼ要求抗折強度の目安程度以上となる。なお、裏面表面の低温酸化膜１２（裏面保護膜）の厚さは、表面の機械的安定性を増す効果があるが、クラックに入り込みその先端部の形状を緩和することにより、抗折強度を向上させる効果に比べると小さいと考えられる（図３９の高膜厚側の平坦性）。 (4) Consideration of test results (mainly FIGS. 42 and 43)
When the above inspection results are comprehensively judged, as shown in FIG. 42, the bending strength of the mirror-finished wafer that has been subjected to the normal dry polishing process that removes the crushed layer and does not leave a new crushed layer is the resistance at that thickness. The maximum value of the folding strength. In addition, as the grain size of the abrasive grains in finish grinding (finishing grinding) increases (the number following # decreases), the flexural strength becomes lower than the required flexural strength standard. However, when the thickness of the additional oxide film is about 10 nm or more and about 90 nm or less (if it is too thick, the crushing layer is consumed and the gettering ability is reduced), the bending strength is improved, which is almost required. It becomes more than the standard of bending strength. Although the thickness of the low-temperature oxide film 12 (back surface protective film) on the back surface has the effect of increasing the mechanical stability of the surface, the bending strength is reduced by entering the crack and relaxing the shape of the tip. This is considered to be smaller than the effect of improving (flatness on the high film thickness side in FIG. 39).

これを横軸に砥粒の粒径に対応するパラメータをとり、右縦軸にゲッタリング能力をとり、左縦軸に抗折強度をとって、ゲッタリング能力の最終研削又は研摩の砥粒の粒径依存性を実線で示し、各付加膜厚における抗折の最終研削又は研摩の砥粒の粒径依存性を破線で示したのが図４３である。すなわち、通常のドライポリッシュ（破砕層を残存させないもの）では、ほぼ要求される（又は将来要求される）ゲッタリング能力を満足させることはできないが、要求される抗折強度に対応して、最終研削の砥粒径を選択し、その最終研削の後に、ウエハの裏面に破砕層がある状態で、ウエハの裏面に低温酸化膜等の保護膜を形成すると、相当広い範囲にわたって、要求される抗折強度と必要なゲッタリング能力を確保できる範囲を確保することができる。   Taking the parameter corresponding to the grain size of the abrasive on the horizontal axis, the gettering ability on the right vertical axis, and the bending strength on the left vertical axis, the final grinding or polishing abrasive of gettering ability FIG. 43 shows the particle size dependency by a solid line, and the particle size dependency of the bending final grinding or polishing abrasive grain at each additional film thickness by a broken line. In other words, ordinary dry polish (which does not leave a crushed layer) cannot satisfy the gettering ability that is almost required (or required in the future). When a grinding grain size is selected, and after the final grinding, a protective film such as a low-temperature oxide film is formed on the back surface of the wafer with a crushed layer on the back surface of the wafer. A range that can ensure the folding strength and the required gettering capability can be secured.

８．低温酸化プロセス等のダイシングへの応用の説明（主に図４４から図４７）
このセクションでは、ウエハの裏面等に、破砕層を残存させるとともに、裏面等に低温酸化膜等の保護膜を形成することにより、抗折強度の確保とエクストリンシックゲッタリング（Ｅｘｔｒｉｎｓｉｃ Ｇｅｔｔｅｒｉｎｇ）効果の両立を図ることができる技術をダイシングに適用した例を説明する。 8). Explanation of application to dicing such as low-temperature oxidation process (mainly FIGS. 44 to 47)
In this section, the fracture layer is left on the back surface of the wafer and a protective film such as a low-temperature oxide film is formed on the back surface, so that both the bending strength is ensured and the extrinsic gettering effect is achieved. An example in which a technique capable of achieving this is applied to dicing will be described.

通常は、ウエハ１がウエハサポート部材４に貼り付けられた状態で、ウエハ１の裏面１ｂをダイシングテープに貼り付け、その後、ウエハサポート部材４を除去した後、ダイシングを実行するが、ここでは、ウエハ１をウエハサポート部材４に貼り付けられた状態であって、ダイシングテープに貼り付ける前に、ウエハ１の裏面１ｂから回転ブレード等により、フルカットのダイシングを実行している。   Normally, the wafer 1 is attached to the wafer support member 4, the back surface 1b of the wafer 1 is attached to a dicing tape, and then the wafer support member 4 is removed, and then dicing is performed. In a state where the wafer 1 is attached to the wafer support member 4 and before being attached to the dicing tape, full-cut dicing is performed from the back surface 1b of the wafer 1 by a rotating blade or the like.

図４４は低温酸化プロセス等のダイシングへの応用例を示すウエハ広域模式断面図（ダイシング後）である。図４５は図４４のチップ端部拡大領域Ｃ１に対応するチップ端部拡大模式断面図である。図４６は低温酸化プロセス等のダイシングへの応用例を示すウエハ広域模式断面図（低温酸化後後）である。図４７は図４６のチップ端部拡大領域Ｃ１に対応するチップ端部拡大模式断面図である。これらに基づいて、低温酸化プロセス等のダイシングへの応用等を説明する。   FIG. 44 is a schematic cross-sectional view of the wafer (after dicing) showing an application example of dicing such as a low-temperature oxidation process. 45 is a chip end portion enlarged schematic cross-sectional view corresponding to the chip end portion enlargement region C1 of FIG. FIG. 46 is a wafer wide schematic cross-sectional view (after low-temperature oxidation) showing an application example to dicing such as a low-temperature oxidation process. 47 is an enlarged schematic cross-sectional view of the chip end portion corresponding to the chip end enlarged region C1 of FIG. Based on these, application to dicing such as a low-temperature oxidation process will be described.

図４４及び図４５に示すように、ウエハ１がウエハ−ガラス接着層３０を介してウエハサポート部材４に貼り付けられた状態で、ウエハ１の裏面１ｂ側から、フルカットのダイシングを実行することにより、ダイシング溝４５でウエハ１を個々のチップ領域８に分離する。このとき、ウエハ１の裏面１ｂには、（ＢＧによる）破砕層ＤＬが、一方、ダイシング溝４５の側面には、（ダイシングによる）破砕層ＤＬＤが形成されている。このようにダイシング溝４５の側面に破砕層が形成されると、抗折強度が低下する一因となる。   44 and 45, full-cut dicing is performed from the back surface 1b side of the wafer 1 in a state where the wafer 1 is attached to the wafer support member 4 via the wafer-glass adhesive layer 30. Thus, the wafer 1 is separated into individual chip regions 8 by the dicing grooves 45. At this time, a crushing layer DL (by BG) is formed on the back surface 1 b of the wafer 1, while a crushing layer DLD (by dicing) is formed on the side surface of the dicing groove 45. Thus, when a crush layer is formed in the side surface of the dicing groove 45, it will become a cause for a bending strength to fall.

次に、図４６及び図４７に示すように、たとえば、セクション５に説明した低温プラズマ陽極酸化により、ウエハ１の裏面１ｂおよびダイシング溝４５の側面に対して、低温酸化処理（保護膜形成処理）を実行することにより、ウエハ１の裏面１ｂおよびダイシング溝４５の側面に低温酸化膜１２（保護膜）を形成する。なお、低温プラズマ陽極酸化を適用する場合には、分離された各チップ領域を金属製ウエハテーブル７６（下部電極）と短絡させる（分離された各チップ領域を接地させる）か、荷電粒子を照射して各チップ領域のチャージアップを防止する等の対策が必要である。   Next, as shown in FIGS. 46 and 47, the low-temperature oxidation process (protective film formation process) is performed on the back surface 1b of the wafer 1 and the side surfaces of the dicing grooves 45 by, for example, the low-temperature plasma anodization described in Section 5. As a result, the low-temperature oxide film 12 (protective film) is formed on the back surface 1b of the wafer 1 and the side surfaces of the dicing grooves 45. When applying low-temperature plasma anodization, each separated chip region is short-circuited to the metal wafer table 76 (lower electrode) (each separated chip region is grounded) or charged particles are irradiated. Therefore, it is necessary to take measures such as preventing charge-up of each chip area.

その後、たとえば、ウエハ１がウエハサポート部材４に貼り付けられた状態で、ウエハ１の裏面１ｂをダイシングテープに貼り付け、その後、ウエハサポート部材４を除去した後、セクション１から４に説明したように、個々のチップ８に対してピックアップおよびダイボンディング等を実行する。その後、必要な封止等を実行する。   Thereafter, for example, after the wafer 1 is attached to the wafer support member 4, the back surface 1b of the wafer 1 is attached to the dicing tape, and then the wafer support member 4 is removed, as described in sections 1 to 4. In addition, pick-up and die bonding are performed on each chip 8. Thereafter, necessary sealing or the like is performed.

このような一連のプロセスによると、チップ８の側面にも、破砕層ＤＬＤおよび低温酸化膜１２（保護膜）が早期に形成されるので、チップ側面からの重金属不純物の導入を阻止する効果があるほか、低温酸化等の保護膜形成により、チップの端部が強化され、チッピング防止に有効である。   According to such a series of processes, the crushing layer DLD and the low-temperature oxide film 12 (protective film) are also formed on the side surface of the chip 8 at an early stage, so that the introduction of heavy metal impurities from the chip side surface is effectively prevented. In addition, the end of the chip is strengthened by forming a protective film such as low-temperature oxidation, which is effective in preventing chipping.

ただし、プロセス的には、ウエハの流れが若干複雑となる。   However, the wafer flow is slightly complicated in terms of process.

９．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本願発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。 9. Summary The invention made by the present inventor has been specifically described based on the embodiments. However, the invention of the present application is not limited thereto, and it goes without saying that various changes can be made without departing from the scope of the invention.

例えば、前記実施の形態においては、最終形態パッケージ形態としてＳＩＰ（System In Package）の製品カテゴリに属するＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型のパッケージ製品について具体的に説明したが、本願発明はそれに限定されるものではなく、メモリ系製品やリードフレーム、有機及び無機配線基板等を用いたプラスチックパッケージ、フリップチップ実装等のベア実装品等にも適用できることは言うまでもない。   For example, in the above-described embodiment, the BGA (Ball Grid Array) type package product belonging to the SIP (System In Package) product category has been specifically described as the final form package form, but the present invention is limited thereto. Needless to say, the present invention can also be applied to memory-based products, lead frames, plastic packages using organic and inorganic wiring boards, bare mounting products such as flip chip mounting, and the like.

また、前記実施の形態においては、製品ウエハとしてシリコン系ウエハを例にとり具体的に説明したが、化合物半導体ウエハ、ガラス板、絶縁基板等の上に形成された半導体装置等にも適用できることは言うまでもない。   In the above-described embodiment, the silicon wafer is specifically described as an example of the product wafer. However, it goes without saying that the present invention can also be applied to a semiconductor device formed on a compound semiconductor wafer, a glass plate, an insulating substrate, or the like. Yes.

更に、前記実施の形態においては、サポート部材として、ガラス系のウエハ類似の形状の板状物やシリコン系半導体ウエハ又は、これに類似した板状物を使用する例を主に説明したが、本願発明はそれに限定されるものではなく、セラミックスその他の絶縁物等を使用するものでもよい。   Furthermore, in the above-described embodiment, an example in which a plate-like object similar to a glass-based wafer, a silicon-based semiconductor wafer, or a similar plate-like object is used as a support member has been mainly described. The invention is not limited thereto, and ceramics or other insulators may be used.

１ ウエハ
１ａ ウエハのデバイス面（第１の主面）
１ｂ ウエハの裏面（第２の主面）
１ｇ ＢＧで除去する領域
１ｎ ウエハのノッチトリミング部
１ｐ ウエハの高濃度半導体基板領域
１ｒ ＢＧ後に残留する領域
１ｓ ウエハの全半導体基板部
２ 吸着ステージ
３ ＵＶ硬化接着剤（ＵＶ硬化接着剤層またはサポート部材接着層）
４ ウエハサポート部材（ガラス系部材略円板又はシリコン系部材略円板）
４ａ サポート部材の表面（第１の主面）
５ ダイボンディング用接着層（ＤＡＦ等）
６ ダイシングフレーム
７ ダイシングテーブル
８ 半導体チップ（チップ領域）
８ａ （半導体チップの）表面
８ｂ （半導体チップの）裏面
９ 突き上げピン
１０ コレット
１１ 配線基板
１２ 裏面保護膜（低温酸化膜）
１３ａ、１３ｂ 絶縁性ダイボンディング用接着層（絶縁性ペースト）
１４ 電極パッド（ボンディングパッド）
１５ 接続パッド
１６ 基板内配線
１７ ボンディングワイヤ
１８ 封止レジン（またはレジン封止体）
１９ 半田バンプ
２０ ローダ
２１ アンローダ
２２、２３、２４ 搬送ロボット
２５ ロータリーテーブル
２６、２７ 搬送ロボット
２８ 金バンプ
２９ アンダーフィルレジン
３０ ウエハ−ガラス接着層
３１ 光熱変換膜（サポート部材剥離補助膜）
３２ ＵＶ光照射
３３ 近赤外線レーザビーム
３４ 剥離テープ
３５ サポート部材のノッチ部
３６ プリメタル絶縁膜（プリメタル領域）
３７ 多層配線領域
３８ タングステンプラグ
３９ 層間絶縁膜
４０ 埋め込み配線
４１ ファイナルパッシベーション膜
４２ アルミニウム系ボンディングパッド
４３ 無欠陥領域（Ｄｅｎｕｄｅｄ Ｚｏｎｅ）
４４ 酸素析出領域（Ｏｘｙｇｅｎ Ｐｒｅｃｉｐｉｔａｔｅ Ｚｏｎｅ）
４５ ダイシング溝
５１ スピン塗布テーブル
５２ 滴下ノズル
５３ 張り合わせ用真空チャンバ
５４，５５ 真空吸着テーブル
５６ ドライポリッシング研摩ヘッド
５７ 裏面酸化処理室（低温プラズマ陽極酸化装置）
５９ グラインディングホイール
５９ａ 荒削り用グラインディングホイール（ＢＧヘッド）
５９ｂ 仕上げ用グラインディングホイール（ＢＧヘッド）
５９ｃ 最終仕上げ用グラインディングホイール（ＢＧヘッド）
６０ 接着剤塗布室
６１ ウエハ研削量
７１ ガラス製真空チャンバ
７２ 酸素導入口
７３ 高周波ソース
７４ 誘導結合プラズマ発生コイル
７５ 高周波シールド用メタルメッシュ電極
７６ 金属製ウエハテーブル（下部電極）
７７ バイアス直流電源
７８ ウエハ冷却系
７９ 真空排気系
８０ ウエハバイアス用コンタクト
８１ 酸素ガス流量調整器
８２ プラズマ励起部
１３１ ウエハ工程
１３２ ガラス貼り付け工程
１３３ バックグラインディング処理
１３４ 低温裏面酸化工程（裏面保護工程）
１３５ ウエハマウント工程
１３６ ガラス剥離工程
１３７ ダイシング工程
１３８ ＵＶ照射工程
１３９ ダイボンド工程
１４０ 破砕層を残すドライポリッシュ工程
ＡＲ 非晶質領域
ＢＧＭ１ ＢＧ−マウント一貫処理装置
Ｃ１ チップ端部拡大領域
ＣＲ マイクロクラック領域
ＤＬ （ＢＧによる）破砕層
ＤＬＤ （ダイシングによる）破砕層
ＤＴ１ ダイシングテープ
ＦＲ ストレスフリー層
ＮＷ Ｎウエル領域
ＩＳＯ 素子分離領域
ＰＲ 多結晶質領域
ＰＷ Ｐウエル領域
ＱＮ Ｎチャネル型ＭＩＳＦＥＴ
ＱＰ Ｐチャネル型ＭＩＳＦＥＴ
Ｒ１ バックグラインディング部の処理室
Ｒ２ 洗浄部の処理室
Ｒ３ ウエハマウント部の処理室
Ｓ１ バックグラインディング部
Ｓ２ 洗浄部
Ｓ３ ウエハマウント部
ＳＣ１、ＳＣ２、ＳＣ３ 半導体チップ
ＳＲ 原子レベル歪層
ＴＣ 通常の薄膜ウエハのＧＢ到達面
ＴＵ 超薄膜ウエハのＧＢ到達面 1 Wafer 1a Wafer device surface (first main surface)
1b Wafer back surface (second main surface)
1 g Area to be removed by BG 1 n Notch trimming part of wafer 1 p High concentration semiconductor substrate area of wafer 1 r Area remaining after BG 1 s All semiconductor substrate parts of wafer 2 Adsorption stage 3 UV curable adhesive (UV curable adhesive layer or support member Adhesive layer)
4 Wafer support member (Glass system member disk or silicon system member disk)
4a Support member surface (first main surface)
5 Die bonding adhesive layer (DAF, etc.)
6 Dicing frame 7 Dicing table 8 Semiconductor chip (chip area)
8a (Semiconductor chip) surface 8b (Semiconductor chip) back surface 9 Push-up pin 10 Collet 11 Wiring substrate 12 Back surface protection film (low temperature oxide film)
13a, 13b Adhesive layer for insulating die bonding (insulating paste)
14 Electrode pads (bonding pads)
DESCRIPTION OF SYMBOLS 15 Connection pad 16 Wiring in a board | substrate 17 Bonding wire 18 Sealing resin (or resin sealing body)
DESCRIPTION OF SYMBOLS 19 Solder bump 20 Loader 21 Unloader 22, 23, 24 Transfer robot 25 Rotary table 26, 27 Transfer robot 28 Gold bump 29 Underfill resin 30 Wafer-glass adhesive layer 31 Photothermal conversion film (support member peeling auxiliary film)
32 UV light irradiation 33 Near-infrared laser beam 34 Peeling tape 35 Notch part of support member 36 Premetal insulating film (premetal region)
37 Multilayer Wiring Area 38 Tungsten Plug 39 Interlayer Insulating Film 40 Embedded Wiring 41 Final Passivation Film 42 Aluminum Bonding Pad 43 Defect-Free Zone
44 Oxygen Precipitate Zone
45 Dicing groove 51 Spin coating table 52 Drip nozzle 53 Bonding vacuum chamber 54, 55 Vacuum suction table 56 Dry polishing polishing head 57 Back surface oxidation processing chamber (low temperature plasma anodizing device)
59 Grinding wheel 59a Grinding wheel for roughing (BG head)
59b Grinding wheel for finishing (BG head)
59c Grinding wheel for final finishing (BG head)
60 Adhesive application chamber 61 Wafer grinding amount 71 Glass vacuum chamber 72 Oxygen inlet 73 High frequency source 74 Inductively coupled plasma generating coil 75 Metal mesh electrode for high frequency shield 76 Metal wafer table (lower electrode)
77 Bias DC power supply 78 Wafer cooling system 79 Vacuum exhaust system 80 Wafer bias contact 81 Oxygen gas flow regulator 82 Plasma excitation part 131 Wafer process 132 Glass pasting process 133 Back grinding process 134 Low temperature back surface oxidation process (back surface protection process)
135 Wafer mounting process 136 Glass peeling process 137 Dicing process 138 UV irradiation process 139 Die bonding process 140 Dry polishing process leaving a crushed layer AR Amorphous region BGM1 BG-mount integrated processing device C1 Chip edge enlarged region CR Micro crack region DL ( BG) Fracture layer DLD (Dicing) Fracture layer DT1 Dicing tape FR Stress free layer NW N-well region ISO Element isolation region PR Polycrystalline region PW P-well region QN N-channel MISFET
QP P channel type MISFET
R1 Backgrinding section processing chamber R2 Cleaning section processing chamber R3 Wafer mounting section processing chamber S1 Backgrinding section S2 Cleaning section S3 Wafer mounting section SC1, SC2, SC3 Semiconductor chip SR Atomic level strained layer TC Normal thin film wafer GB Reaching Surface TU Ultrathin Wafer GB Reaching Surface

Claims (20)

以下の工程を含む半導体装置の製造方法：
（ａ）第１の厚さを有するとともに、第１および第２の主面を有し、前記第１の主面側に集積回路が形成された半導体ウエハを準備する工程；
（ｂ）前記半導体ウエハの前記第２の主面に対して、バックグラインディング処理を実施することにより、前記第１の厚さよりも薄い第２の厚さにする工程；
（ｃ）前記工程（ｂ）の後、前記半導体ウエハの前記第２の主面、または、その近傍に破砕層が残存するように、前記第２の主面に保護膜を形成する工程。 A semiconductor device manufacturing method including the following steps:
(A) preparing a semiconductor wafer having a first thickness, having first and second main surfaces, and having an integrated circuit formed on the first main surface side;
(B) performing a backgrinding process on the second main surface of the semiconductor wafer to make the second thickness thinner than the first thickness;
(C) After the step (b), a step of forming a protective film on the second main surface such that a crushed layer remains on or near the second main surface of the semiconductor wafer. 前記１項の半導体装置の製造方法において、前記工程（ｃ）は、前記半導体ウエハの前記第２の主面、または、その近傍に破砕層が存在する状態で実行される。     In the method of manufacturing a semiconductor device according to the item 1, the step (c) is performed in a state where a crushed layer is present on or near the second main surface of the semiconductor wafer. 前記２項の半導体装置の製造方法において、前記保護膜の厚さは、１０ｎｍ以上、且つ９０ｎｍ未満である。     In the method for manufacturing a semiconductor device according to the item 2, the thickness of the protective film is 10 nm or more and less than 90 nm. 前記３項の半導体装置の製造方法において、前記保護膜は、酸化シリコン系絶縁膜である。     In the method for manufacturing a semiconductor device according to the item 3, the protective film is a silicon oxide insulating film. 前記４項の半導体装置の製造方法において、前記保護膜は、プラズマ陽極酸化によって形成される。     In the method for manufacturing a semiconductor device according to the item 4, the protective film is formed by plasma anodization. 前記５項の半導体装置の製造方法において、前記破砕層は、前記バックグラインディング処理によって形成されたものである。     In the method for manufacturing a semiconductor device according to the item 5, the crushed layer is formed by the back grinding process. 前記６項の半導体装置の製造方法において、更に以下の工程を含む：
（ｄ）前記工程（ｃ）の後、前記半導体ウエハの前記第２の主面に対して、洗浄処理を実行する工程。 The method for manufacturing a semiconductor device according to the item 6, further includes the following steps:
(D) A step of performing a cleaning process on the second main surface of the semiconductor wafer after the step (c). 前記７項の半導体装置の製造方法において、更に以下の工程を含む：
（ｅ）前記工程（ｄ）の後、前記半導体ウエハの前記第２の主面に、ダイシングテープを貼り付ける工程。 The method for manufacturing a semiconductor device according to the item 7, further includes the following steps:
(E) A step of attaching a dicing tape to the second main surface of the semiconductor wafer after the step (d). 前記８項の半導体装置の製造方法において、前記破砕層は、マイクロクラック層、および、その上に形成された多結晶質層を有する。     In the method for manufacturing a semiconductor device according to the item 8, the crushed layer has a microcrack layer and a polycrystalline layer formed thereon. 前記９項の半導体装置の製造方法において、更に以下の工程を含む：
（ｆ）前記工程（ｅ）の後、前記半導体ウエハを半導体チップに分離する工程；
（ｇ）前記工程（ｆ）の後、前記半導体チップを配線基板に搭載する工程；
（ｈ）前記工程（ｇ）の後、前記半導体チップの裏面が露出するように、前記半導体チップを樹脂で封止する工程。 The method for manufacturing a semiconductor device according to the item 9, further includes the following steps:
(F) After the step (e), separating the semiconductor wafer into semiconductor chips;
(G) After the step (f), mounting the semiconductor chip on a wiring board;
(H) A step of sealing the semiconductor chip with a resin so that the back surface of the semiconductor chip is exposed after the step (g). 以下の工程を含む半導体装置の製造方法：
（ａ）第１の厚さを有するとともに、第１および第２の主面を有し、前記第１の主面側に集積回路が形成された半導体ウエハの前記第１の主面を、ウエハサポート部材に貼り付ける工程；
（ｂ）前記ウエハサポート部材に貼り付けられた前記半導体ウエハの前記第２の主面に対して、バックグラインディング処理を実行することにより、前記第１の厚さよりも薄い第２の厚さにする工程；
（ｃ）前記工程（ｂ）の後、前記半導体ウエハが前記ウエハサポート部材に貼り付けられた状態で、前記半導体ウエハの前記第２の主面、または、その近傍に破砕層が残存するように、前記第２の主面に保護膜を形成する工程。 A semiconductor device manufacturing method including the following steps:
(A) The first main surface of a semiconductor wafer having a first thickness, first and second main surfaces, and an integrated circuit formed on the first main surface side, is the wafer. A process of attaching to the support member;
(B) By performing a backgrinding process on the second main surface of the semiconductor wafer attached to the wafer support member, the second thickness is smaller than the first thickness. The step of:
(C) After the step (b), in a state in which the semiconductor wafer is attached to the wafer support member, a crushed layer remains on or near the second main surface of the semiconductor wafer. And a step of forming a protective film on the second main surface. 前記１１項の半導体装置の製造方法において、前記工程（ｃ）は、前記半導体ウエハの前記第２の主面、または、その近傍に破砕層が存在する状態で実行される。     12. In the method of manufacturing a semiconductor device according to the item 11, the step (c) is performed in a state where a crushed layer exists on the second main surface of the semiconductor wafer or in the vicinity thereof. 前記１２項の半導体装置の製造方法において、前記保護膜の厚さは、１０ｎｍ以上、且つ９０ｎｍ未満である。     In the method of manufacturing a semiconductor device according to the item 12, the thickness of the protective film is 10 nm or more and less than 90 nm. 前記１３項の半導体装置の製造方法において、前記保護膜は、プラズマ陽極酸化によって形成される。     In the method for manufacturing a semiconductor device according to the item 13, the protective film is formed by plasma anodization. 前記１４項の半導体装置の製造方法において、前記破砕層は、前記バックグラインディング処理によって形成されたものである。     In the method of manufacturing a semiconductor device according to the item 14, the crushed layer is formed by the back grinding process. 前記１５項の半導体装置の製造方法において、更に以下の工程を含む：
（ｄ）前記工程（ｃ）の後、前記半導体ウエハの前記第２の主面に対して、洗浄処理を実行する工程。 The method for manufacturing a semiconductor device according to the item 15, further includes the following steps:
(D) A step of performing a cleaning process on the second main surface of the semiconductor wafer after the step (c). 前記１６項の半導体装置の製造方法において、更に以下の工程を含む：
（ｅ）前記工程（ｄ）の後、前記半導体ウエハの前記第２の主面に、ダイシングテープを貼り付けるとともに、前記半導体ウエハが前記ダイシングテープに貼り付けられた状態で、前記半導体ウエハから前記ウエハサポート部材を分離する工程。 The method for manufacturing a semiconductor device according to the item 16, further includes the following steps:
(E) After the step (d), a dicing tape is attached to the second main surface of the semiconductor wafer, and the semiconductor wafer is attached to the dicing tape from the semiconductor wafer. A step of separating the wafer support member. 前記１７項の半導体装置の製造方法において、前記破砕層は、マイクロクラック層、および、その上に形成された多結晶質層を有する。     In the method for manufacturing a semiconductor device according to the item 17, the crushed layer includes a microcrack layer and a polycrystalline layer formed thereon. 前記１８項の半導体装置の製造方法において、更に以下の工程を含む：
（ｆ）前記工程（ｅ）の後、前記半導体ウエハを半導体チップに分離する工程；
（ｇ）前記工程（ｆ）の後、前記半導体チップを配線基板に搭載する工程；
（ｈ）前記工程（ｇ）の後、前記半導体チップの裏面が露出するように、前記半導体チップを樹脂で封止する工程。 The method for manufacturing a semiconductor device according to the item 18, further includes the following steps:
(F) After the step (e), separating the semiconductor wafer into semiconductor chips;
(G) After the step (f), mounting the semiconductor chip on a wiring board;
(H) A step of sealing the semiconductor chip with a resin so that the back surface of the semiconductor chip is exposed after the step (g). 以下の工程を含む半導体装置の製造方法：
（ａ）第１の厚さを有するとともに、第１および第２の主面を有し、前記第１の主面側に集積回路が形成された半導体ウエハの前記第１の主面を、ウエハサポート部材に貼り付ける工程；
（ｂ）前記ウエハサポート部材に貼り付けられた前記半導体ウエハの前記第２の主面に対して、バックグラインディング処理を実行することにより、前記第１の厚さよりも薄い第２の厚さにする工程；
（ｃ）前記工程（ｂ）の後、前記ウエハサポート部材に貼り付けられた前記半導体ウエハの前記第２の主面側から、ダイシングを実行することにより、ダイシング溝を形成する工程；
（ｄ）前記工程（ｃ）の後、前記半導体ウエハが前記ウエハサポート部材に貼り付けられた状態で、前記半導体ウエハの前記第２の主面、または、その近傍、および、前記ダイシング溝の両方に破砕層が残存するように、前記第２の主面に保護膜を形成する工程。 A semiconductor device manufacturing method including the following steps:
(A) The first main surface of a semiconductor wafer having a first thickness, first and second main surfaces, and an integrated circuit formed on the first main surface side, is the wafer. A process of attaching to the support member;
(B) By performing a backgrinding process on the second main surface of the semiconductor wafer attached to the wafer support member, the second thickness is smaller than the first thickness. The step of:
(C) A step of forming a dicing groove by performing dicing from the second main surface side of the semiconductor wafer attached to the wafer support member after the step (b);
(D) After the step (c), both the second main surface of the semiconductor wafer or the vicinity thereof and the dicing groove in a state where the semiconductor wafer is attached to the wafer support member. Forming a protective film on the second main surface such that a crushed layer remains on the surface.
JP2010231346A 2010-10-14 2010-10-14 Semiconductor device manufacturing method Withdrawn JP2012084780A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010231346A JP2012084780A (en) 2010-10-14 2010-10-14 Semiconductor device manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010231346A JP2012084780A (en) 2010-10-14 2010-10-14 Semiconductor device manufacturing method

Publications (1)

Publication Number Publication Date
JP2012084780A true JP2012084780A (en) 2012-04-26

Family

ID=46243331

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010231346A Withdrawn JP2012084780A (en) 2010-10-14 2010-10-14 Semiconductor device manufacturing method

Country Status (1)

Country Link
JP (1) JP2012084780A (en)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014033156A (en) * 2012-08-06 2014-02-20 Disco Abrasive Syst Ltd Method for processing wafer
KR20150131964A (en) * 2014-05-16 2015-11-25 가부시기가이샤 디스코 Wafer processing method and intermediate member
US9368474B2 (en) 2014-09-11 2016-06-14 J-Devices Corporation Manufacturing method for semiconductor device
JP2017038030A (en) * 2015-08-14 2017-02-16 株式会社ディスコ Wafer processing method and electronic device
JP2017130598A (en) * 2016-01-22 2017-07-27 株式会社ディスコ Processing method for wafer
CN108231577A (en) * 2016-12-09 2018-06-29 株式会社迪思科 The manufacturing method of chip
WO2018135492A1 (en) * 2017-01-23 2018-07-26 東京エレクトロン株式会社 Method of processing semiconductor substrate and device for processing semiconductor substrate
JP2019114634A (en) * 2017-12-22 2019-07-11 株式会社ディスコ Processing method of wafer and processing method of bonded wafer
JP2021048279A (en) * 2019-09-19 2021-03-25 株式会社ディスコ Processing method of wafer and chip measuring apparatus
CN116053239A (en) * 2023-04-03 2023-05-02 中科华艺(天津)科技有限公司 Packaging structure of multi-chip assembly

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014033156A (en) * 2012-08-06 2014-02-20 Disco Abrasive Syst Ltd Method for processing wafer
KR20150131964A (en) * 2014-05-16 2015-11-25 가부시기가이샤 디스코 Wafer processing method and intermediate member
JP2015220303A (en) * 2014-05-16 2015-12-07 株式会社ディスコ Wafer processing method and intermediate member
KR102455708B1 (en) 2014-05-16 2022-10-17 가부시기가이샤 디스코 Wafer processing method and intermediate member
US9368474B2 (en) 2014-09-11 2016-06-14 J-Devices Corporation Manufacturing method for semiconductor device
JP2017038030A (en) * 2015-08-14 2017-02-16 株式会社ディスコ Wafer processing method and electronic device
JP2017130598A (en) * 2016-01-22 2017-07-27 株式会社ディスコ Processing method for wafer
CN106997866A (en) * 2016-01-22 2017-08-01 株式会社迪思科 The processing method of chip
KR20170088285A (en) * 2016-01-22 2017-08-01 가부시기가이샤 디스코 Method of machining wafer
KR102529346B1 (en) * 2016-01-22 2023-05-04 가부시기가이샤 디스코 Method of machining wafer
CN108231577A (en) * 2016-12-09 2018-06-29 株式会社迪思科 The manufacturing method of chip
CN108231577B (en) * 2016-12-09 2022-10-11 株式会社迪思科 Method for manufacturing wafer
KR20190108151A (en) * 2017-01-23 2019-09-23 도쿄엘렉트론가부시키가이샤 Semiconductor substrate processing method and semiconductor substrate processing apparatus
CN110199379A (en) * 2017-01-23 2019-09-03 东京毅力科创株式会社 The processing method of semiconductor substrate and the processing unit of semiconductor substrate
CN110199379B (en) * 2017-01-23 2023-07-21 东京毅力科创株式会社 Method and apparatus for processing semiconductor substrate
WO2018135492A1 (en) * 2017-01-23 2018-07-26 東京エレクトロン株式会社 Method of processing semiconductor substrate and device for processing semiconductor substrate
TWI745532B (en) * 2017-01-23 2021-11-11 日商東京威力科創股份有限公司 Semiconductor substrate treatment method and treatment device
JPWO2018135492A1 (en) * 2017-01-23 2019-12-19 東京エレクトロン株式会社 Semiconductor substrate processing method and semiconductor substrate processing apparatus
KR102426328B1 (en) * 2017-01-23 2022-07-28 도쿄엘렉트론가부시키가이샤 Semiconductor substrate processing method and semiconductor substrate processing apparatus
JP7051421B2 (en) 2017-12-22 2022-04-11 株式会社ディスコ Wafer processing method and laminated wafer processing method
JP2019114634A (en) * 2017-12-22 2019-07-11 株式会社ディスコ Processing method of wafer and processing method of bonded wafer
US11637039B2 (en) * 2019-09-19 2023-04-25 Disco Corporation Method of processing wafer, and chip measuring apparatus
US20210090954A1 (en) * 2019-09-19 2021-03-25 Disco Corporation Method of processing wafer, and chip measuring apparatus
JP7296835B2 (en) 2019-09-19 2023-06-23 株式会社ディスコ WAFER PROCESSING METHOD AND CHIP MEASURING DEVICE
JP2021048279A (en) * 2019-09-19 2021-03-25 株式会社ディスコ Processing method of wafer and chip measuring apparatus
US11901234B2 (en) 2019-09-19 2024-02-13 Disco Corporation Method of processing wafer, and chip measuring apparatus
CN116053239A (en) * 2023-04-03 2023-05-02 中科华艺(天津)科技有限公司 Packaging structure of multi-chip assembly

Similar Documents

Publication Publication Date Title
JP2012084780A (en) Semiconductor device manufacturing method
US20230187264A1 (en) Methods for bonding semiconductor elements
CN117413344A (en) Direct binding and unbinding of vectors
JP2011023393A (en) Method for manufacturing semiconductor device
US7135384B2 (en) Semiconductor wafer dividing method and apparatus
JP4860113B2 (en) Manufacturing method of semiconductor integrated circuit device
US7582950B2 (en) Semiconductor chip having gettering layer, and method for manufacturing the same
KR102050541B1 (en) Method and apparatus for temporary bonding ultra thin wafers
US7501300B2 (en) Manufacturing method of semiconductor integrated circuit device
US9070547B2 (en) Composite substrate and method for manufacturing composite substrate
KR100698981B1 (en) Semiconductor device and manufacturing method thereof
US20080318362A1 (en) Manufacturing Method of Semiconductor Integrated Circuit Device
US20070141752A1 (en) Manufacturing method of semiconductor integrated circuit device
US10515837B2 (en) Method of wafer bonding of dissimilar thickness die
JP2014007351A (en) Semiconductor device manufacturing method
JP5840003B2 (en) Wafer processing method
JP2008277602A (en) Manufacturing method of semiconductor integrated circuit device
JP2010239161A (en) Method of fabricating semiconductor integrated circuit device
US20130154049A1 (en) Integrated Circuits on Ceramic Wafers Using Layer Transfer Technology
JP2009117653A (en) Semiconductor device, and method of manufacturing the same
Cheung Dicing die attach films for high volume stacked die application
TWI788605B (en) Wafer processing method
JP2008112813A (en) Manufacturing method for semiconductor device
Muniandy et al. Novel and efficient approach in determining glue coverage for wafers mounted with glass carriers
Watanabe et al. Development of damage-less wet-chemical silicon-wafer thinning process for three-dimensional integration

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20140107