WO2024052968A1 - 半導体装置の製造方法、及び構造体 - Google Patents

半導体装置の製造方法、及び構造体 Download PDF

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WO2024052968A1
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interposer
grooves
semiconductor device
manufacturing
main surface
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PCT/JP2022/033316
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元雄 青山
恵一 畠山
裕貴 今津
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株式会社レゾナック
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
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    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N

Definitions

  • the present disclosure relates to a method for manufacturing a semiconductor device and a structure.
  • 2.5D packaging is known in which a plurality of semiconductor elements are placed close to each other on a silicon interposer and the semiconductor elements are connected to each other via wiring formed on the silicon interposer (for example, Patent Document 1 ).
  • a semiconductor device that employs such a mounting method using an interposer is manufactured through the following process.
  • a plurality of semiconductor elements are placed on an interposer, and each semiconductor element is connected to wiring formed on the interposer.
  • a sealing material is placed on the interposer so as to cover the semiconductor element.
  • a plurality of semiconductor devices are obtained by cutting the sealing material and the interposer into individual pieces.
  • the interposer and the sealing material are sequentially cut into pieces using a blade rotating at high speed. Since the materials of the interposer and the sealing material are different from each other, it is necessary to cut the interposer and the sealing material using different blades suitable for each material. Therefore, for example, after cutting the interposer using an interposer blade, it is necessary to change the blade to a sealing material blade and then cutting the sealing material. Such work of changing blades during singulation becomes a cause of hindering improvement in manufacturing efficiency of semiconductor devices.
  • An object of the present disclosure is to provide a method for manufacturing a semiconductor device and a structure that can improve the manufacturing efficiency of the semiconductor device.
  • the present disclosure relates, as one aspect, to a method for manufacturing a semiconductor device.
  • This semiconductor device manufacturing method includes an interposer including a first main surface and a second main surface opposite to the first main surface, and in which a plurality of grooves are formed to divide the first main surface into a plurality of installation areas; A step of preparing a structure having a plurality of semiconductor elements installed at least one each on an installation area, each groove portion including at least two parallel grooves; a step of sealing at least a portion of each of the plurality of semiconductor elements with a sealant so that the sealant is disposed, and a second step of sealing the interposer so that the sealant disposed in the plurality of grooves is exposed. a step of polishing from the main surface toward the first main surface; and a step of cutting the sealing material along each groove to separate the structure into pieces into a plurality of regions to obtain a plurality of semiconductor devices; It is equipped with
  • the sealing material is placed in a plurality of grooves that divide the first main surface of the interposer into a plurality of installation areas, and the interposer is placed on the second main surface so that the sealing material placed in each groove is exposed. It is polished from the first main surface toward the first main surface. Then, by cutting the region including the sealing material disposed in each groove, the structure is divided into pieces (chip-ized), and a plurality of semiconductor devices are obtained. In this case, the structure can be separated into individual pieces by cutting the region including the sealing material disposed in the groove. Therefore, when dividing the structure into pieces, it is not necessary to use a blade for cutting the interposer in addition to a blade for cutting the sealing material, for example.
  • the step of preparing the structure may include the step of forming a plurality of grooves having a depth of 10% to 60% of the thickness of the interposer before polishing. good. If the depth of the groove to be formed is less than 10% of the thickness of the interposer before polishing, it is difficult to expose the sealing material in the process of polishing the interposer. Additionally, if the depth of the groove to be formed is greater than 60% of the thickness of the interposer before polishing, the strength of the interposer will decrease and there is a possibility that cracks will occur in the interposer during the manufacturing process of semiconductor devices. However, since this cracking is not caused, manufacturing efficiency may be reduced.
  • the sealing material can be easily exposed in the step of polishing the interposer, and the interposer is less likely to crack in the step of manufacturing the semiconductor device, so that manufacturing efficiency is not reduced. Thereby, manufacturing efficiency of semiconductor devices can be improved.
  • the step of preparing the structure may include the step of forming a plurality of grooves having a depth of 70 ⁇ m to 470 ⁇ m. If the depth of the groove to be formed is less than 70 ⁇ m, it is difficult to expose the sealing material in the process of polishing the interposer. In addition, if the depth of the groove to be formed is greater than 470 ⁇ m, the strength of the interposer will decrease and cracks may occur in the interposer during the manufacturing process of semiconductor devices, and manufacturing efficiency will decrease in order to prevent these cracks from occurring.
  • the sealing material can be easily exposed in the step of polishing the interposer, and the interposer is less likely to be cracked in the step of manufacturing the semiconductor device, so that manufacturing efficiency is not reduced. Thereby, manufacturing efficiency of semiconductor devices can be improved.
  • the width of each of the parallel grooves may be 20 ⁇ m to 50 ⁇ m. In this case, it is possible to reduce the amount of cutting waste generated when forming the groove, and to prevent contamination from adhering to a semiconductor device including a semiconductor element. This makes it possible to reduce the defective rate of the semiconductor devices that have been diced and further improve the manufacturing efficiency of the semiconductor devices. Furthermore, since the width of the parallel grooves is within the above range, even if the interposer is a silicon interposer, it is possible to quickly form parallel grooves using an interposer cutting blade, etc. .
  • the step of preparing the structure may include a step of forming each groove portion so that a convex portion remains between the parallel grooves, and a step of obtaining a plurality of semiconductor devices. Then, the sealing material and the convex portion placed in each groove portion may be cut all at once. In this case, the process of forming the groove portion can be performed quickly, and the cutting when dividing into pieces can also be performed quickly, so that it is possible to further improve the manufacturing efficiency of the semiconductor device.
  • the width of the convex portion may be 100 ⁇ m to 200 ⁇ m. In this case, cutting can be performed more reliably when dividing into pieces.
  • the step of preparing a structure includes a step of forming a rewiring layer on the first main surface before the plurality of grooves are formed, and a step of forming a rewiring layer on the first main surface before forming the plurality of grooves in the rewiring layer.
  • the method may include the steps of removing a portion that overlaps with the portion to be formed, and forming a plurality of grooves in the interposer. In this case, in the rewiring layer, the overlapping portions with the portions where the plurality of trenches are scheduled to be formed are removed.
  • the material forming the rewiring layer may include a photosensitive material.
  • the overlapping portion may be removed by exposing and developing the rewiring layer. In this case, even if the overlapping portion in the rewiring layer has a complicated shape or a fine shape, the overlapping portion can be easily removed.
  • the method for manufacturing a half-body device described above may further include a step of arranging an underfill between the plurality of semiconductor elements and the first main surface, before the step of arranging the sealing material.
  • the semiconductor element is more stably fixed to the interposer by the underfill.
  • the encapsulating material is placed so as to cover the side and top surfaces of each semiconductor element, and the encapsulating material is placed so that the top surface of each semiconductor element is exposed from the encapsulating material.
  • the method may further include a step of polishing the material. In this case, since the side surfaces of the semiconductor element are covered with the sealing material, the semiconductor element can be protected. Furthermore, since the upper surface of the semiconductor element is exposed from the sealing material, the heat dissipation of the semiconductor element can be improved.
  • the step of preparing the structure may include the step of simultaneously forming at least two parallel grooves by cutting the interposer using at least two first blades.
  • the step of forming parallel grooves in the interposer can be performed more quickly, and the manufacturing efficiency of semiconductor devices can be further improved.
  • the step of preparing the structure may include a step of sequentially forming at least two parallel grooves by cutting the interposer using one first blade. In this case, the configuration of the blade device used to form the grooves can be simplified.
  • the second blade in the step of obtaining a plurality of semiconductor devices, may be used to cut the sealing material along the groove. In this case, the sealing material can be cut more reliably.
  • the step of preparing the structure may include the step of forming a plurality of grooves by cutting the interposer using the first blade.
  • the grain size of the abrasive grains that the first blade has may be larger than the grain size of the abrasive grains that the second blade has.
  • the first blade can be used to more reliably form the groove in the interposer.
  • the groove portion formed in the interposer can be a groove having a finely cut surface.
  • the interposer and the sealing material can be cut or cut by the first blade and the second blade having abrasive grains suitable for each material.
  • the grain size of the abrasive grains included in the first blade may be #2000 to #4000.
  • the grain size of the abrasive grains included in the second blade may be #320 to #600.
  • the interposer and the sealing material can be cut or cut by a first blade and a second blade having abrasive grains suitable for each material.
  • the structure includes an interposer including a first main surface and a second main surface opposite to the first main surface, and a plurality of semiconductor elements arranged on the first main surface.
  • a plurality of grooves are formed in the interposer to divide the first main surface into a plurality of installation areas.
  • Each groove section includes at least two parallel grooves. At least one of the plurality of semiconductor elements is arranged on each installation area.
  • a plurality of grooves are formed in the interposer to divide the first main surface into a plurality of installation areas.
  • the structure can be separated into individual pieces by cutting the sealing material placed in the grooves, as described above. Therefore, when dividing the structure into pieces, it is not necessary to use a blade for cutting the interposer in addition to a blade for cutting the sealing material, for example. Thereby, manufacturing efficiency of semiconductor devices can be improved.
  • a part of the interposer remains between at least two parallel grooves, but since this part of the interposer is not a part of the semiconductor device to be manufactured, There is no problem even if you do not use a blade for cutting.
  • the width of each groove in the groove can be narrowed to shorten the time required to form the groove. Therefore, according to this structure, the manufacturing efficiency of semiconductor devices can be improved in this respect as well.
  • the plurality of grooves may have a depth of 10% to 60% of the thickness of the interposer.
  • the plurality of grooves may have a depth of 70 ⁇ m to 470 ⁇ m.
  • the encapsulant can be easily exposed in the process of polishing the interposer, and cracks may occur in the interposer in the process of manufacturing the semiconductor device, as described above. hard. Thereby, manufacturing efficiency of semiconductor devices can be improved.
  • the width of each of the parallel grooves may be 20 ⁇ m to 50 ⁇ m.
  • the amount of cutting waste generated when forming the groove portion can be reduced, thereby preventing contamination from adhering to the semiconductor device. Thereby, the defective rate in semiconductor devices can be reduced and the manufacturing efficiency of semiconductor devices can be further improved.
  • a convex portion may be provided between the parallel grooves, and the width of the convex portion may be 100 ⁇ m to 200 ⁇ m.
  • cutting can be performed quickly when dividing into pieces, it is possible to further improve the manufacturing efficiency of semiconductor devices.
  • the plurality of grooves may be formed in a lattice shape including a plurality of first grooves extending in the first direction and a plurality of second grooves extending in a second direction intersecting the first direction. good.
  • Each of the plurality of first grooves may have at least two parallel grooves, and each of the plurality of second grooves may have at least two parallel grooves.
  • the interval between adjacent first groove portions may be 10 mm to 100 mm.
  • the interval between adjacent second groove portions may be 20 mm to 100 mm.
  • the interval between groove parts here means the interval between grooves which are adjacent to each other among the grooves constituting one groove part and the grooves constituting another groove part.
  • manufacturing efficiency of semiconductor devices can be improved.
  • FIG. 1 is a cross-sectional view schematically showing an example of a semiconductor device manufactured by the manufacturing method according to the present embodiment.
  • FIG. 2 is a schematic cross-sectional view showing the method for manufacturing a semiconductor device according to this embodiment.
  • FIG. 3 is a schematic cross-sectional view showing the method for manufacturing a semiconductor device according to this embodiment.
  • FIG. 4 is a schematic cross-sectional view showing the method for manufacturing a semiconductor device according to this embodiment.
  • FIG. 5 is a plan view showing an interposer in which grooves are formed.
  • FIG. 6 is an enlarged plan view showing the groove portion of the interposer shown in FIG. 5.
  • FIG. FIG. 7 is a schematic cross-sectional view showing a method for manufacturing a semiconductor device according to this embodiment.
  • FIG. 1 is a cross-sectional view schematically showing an example of a semiconductor device manufactured by the manufacturing method according to the present embodiment.
  • FIG. 2 is a schematic cross-sectional view showing the method for manufacturing a semiconductor device according to this
  • FIG. 8 is a schematic cross-sectional view showing the method for manufacturing a semiconductor device according to this embodiment.
  • FIG. 9 is a diagram showing the configuration of underfill.
  • FIG. 10 is a schematic cross-sectional view showing the method for manufacturing a semiconductor device according to this embodiment.
  • FIG. 11 is a schematic cross-sectional view showing a method for manufacturing a semiconductor device according to this embodiment.
  • FIG. 12 is a schematic cross-sectional view showing the method for manufacturing a semiconductor device according to this embodiment.
  • FIG. 13 is a schematic cross-sectional view showing a method for manufacturing a semiconductor device according to this embodiment.
  • the numerical range indicated using “ ⁇ ” includes the numerical values written before and after " ⁇ " as the minimum value and maximum value, respectively.
  • the upper limit or lower limit described in one numerical range may be replaced with the upper limit or lower limit of another numerical range described step by step.
  • the upper limit or lower limit of the numerical range may be replaced with the values shown in the examples.
  • FIG. 1 is a cross-sectional view schematically showing an example of a semiconductor device 1 manufactured by the manufacturing method according to the present embodiment.
  • the semiconductor device 1 is, for example, a semiconductor package having a CoWoS (Chip on Wafer on Substrate) structure.
  • the semiconductor device 1 includes a semiconductor element 2 , bumps 3 , underfill 4 , rewiring layer 5 , interposer 6 , bumps 7 , and sealing material 8 .
  • the semiconductor device 1 having such a configuration is mounted on an organic substrate (not shown).
  • the semiconductor element 2 is, for example, a semiconductor chip such as a processor or a memory.
  • the processor may be, for example, a processor unit such as a GPU (Graphics Processing Unit) or a CPU (Central Processing Unit).
  • the memory may be, for example, a memory unit such as HBM (High Bandwidth Memory).
  • HBM High Bandwidth Memory
  • the semiconductor element 2 is placed on the interposer 6 with the rewiring layer 5 in between.
  • the semiconductor element 2 has an upper surface 2a, a lower surface 2b, and a side surface 2c connecting the upper surface 2a and the lower surface 2b.
  • the upper surface 2a is located further away from the interposer 6 than the lower surface 2b.
  • the bump 3 is arranged between the semiconductor element 2 and a re-distribution layer (RDL). Bump 3 is arranged between lower surface 2b of semiconductor element 2 and main surface 5a of rewiring layer 5, which will be described later.
  • the bumps 3 are made of a metal material such as solder, for example. The bumps 3 electrically connect the semiconductor element 2 and the rewiring layer 5.
  • the underfill 4 is arranged between the semiconductor element 2 and the rewiring layer 5 so as to cover the bumps 3.
  • the underfill 4 is bonded to the semiconductor element 2 and the rewiring layer 5.
  • the underfill 4 seals and protects the bumps 3.
  • the rewiring layer 5 is arranged between the bump 3 and the interposer 6.
  • the rewiring layer 5 has main surfaces 5a and 5b facing each other, and a side surface 5c connecting the main surfaces 5a and 5b.
  • the main surface 5a is located further away from the interposer 6 than the main surface 5b.
  • Bumps 3 and underfill 4 are arranged on main surface 5a.
  • the rewiring layer 5 is placed directly on the interposer 6.
  • the main surface 5b is in contact with the interposer 6.
  • the rewiring layer 5 includes a layered insulating portion 15 and wiring (not shown) formed within the insulating portion 15. The wiring electrically connects the bump 3 and the interposer 6.
  • the interposer 6 is a substrate that supports the semiconductor element 2.
  • the interposer 6 is formed into a rectangular plate shape.
  • the shape of the interposer 6 is not limited, and the interposer 6 may be formed into a circular plate shape or a polygonal plate shape other than a rectangle.
  • the interposer 6 has main surfaces 6a and 6b that face each other, and a side surface 6c that connects the main surfaces 6a and 6b.
  • the main surface 6a is in contact with the main surface 5b of the redistribution layer 5.
  • Wiring is formed in the interposer 6.
  • the wiring may be a through electrode that penetrates from the main surface 6a toward the main surface 6b.
  • the wiring included in the interposer 6 electrically connects the wiring included in the rewiring layer 5 and bumps 7, which will be described later.
  • the side surface 6c of the interposer 6 is covered with a sealing material 8.
  • the bump 7 is arranged on the main surface 6b of the interposer 6.
  • the bumps 7 are made of a metal material such as solder.
  • the bumps 7 electrically connect the interposer 6 and the electronic component when the semiconductor device 1 is mounted on the other electronic component.
  • the sealing material 8 seals the semiconductor element 2 and the interposer 6.
  • the sealing material 8 is formed in an annular shape around the semiconductor element 2 when viewed from the thickness direction of the interposer 6.
  • the sealing material 8 covers the side surface 2c of the semiconductor element 2, the surface of the underfill 4, the side surface 5c of the rewiring layer 5, and the side surface 6c of the interposer 6.
  • the interposer 6 may be formed of a material that is relatively hard and brittle (eg, silicon, etc.). Even in this case, the interposer 6 can be more reliably protected by being covered with the sealing material 8.
  • the sealing material 8 does not cover the upper surface 2a of the semiconductor element 2 and the main surface 6b of the interposer 6. That is, the upper surface 2a and the main surface 6b are exposed from the sealing material 8. In this embodiment, the entire upper surface 2a and main surface 6b are exposed from the sealing material 8.
  • FIGS. 2 to 12. 2 to 4, FIG. 7, FIG. 8, and FIG. 10 to 13 are schematic cross-sectional views showing a method for manufacturing the semiconductor device 1.
  • FIG. 5 is a plan view showing an interposer 60 in which a plurality of grooves 61 are formed.
  • FIG. 6 is an enlarged plan view showing the groove portion 61 (first groove portion 62 and second groove portion 63) of the interposer 60 shown in FIG. 5.
  • FIG. 9 is a diagram showing the configuration of the underfill 4.
  • the semiconductor device 1 is manufactured, for example, through the following steps (a) to (f).
  • a plurality of grooves 61 are formed that divide the main surface 60a into a plurality of installation areas 65, including a main surface 60a (first main surface) and a main surface 60b (second main surface) opposite to the main surface 60a.
  • the process of preparing including (b) A step of arranging the underfill 4 between the plurality of semiconductor elements 2 and the main surface 60a.
  • Step (a) is a step of preparing the structure 100 shown in FIG. 7.
  • an interposer 60 is prepared.
  • the interposer 60 is separated into pieces in a later process to become the interposer 6 of the semiconductor device 1.
  • the interposer 60 has a main surface 60a and a main surface 60b opposite to the main surface 60a.
  • the direction in which the main surfaces 60a and 60b face each other is the thickness direction of the interposer 60.
  • the interposer 60 is made of silicon (Si).
  • the interposer 60 has a circular plate shape.
  • Interposer 60 may be made of glass or organic material.
  • the interposer 60 When the interposer 60 is made of glass or an organic material, the interposer 60 may have a shape other than a circular plate shape (for example, a rectangular plate shape).
  • the thickness T1 of the interposer 60 may be, for example, 500 ⁇ m to 1000 ⁇ m or 700 ⁇ m to 800 ⁇ m.
  • Wiring is formed in the interposer 60.
  • the wiring may be a through-silicon via (TSV) that penetrates from the main surface 60a to the main surface 60b.
  • TSV through-silicon via
  • the rewiring layer 50 is formed on the main surface 60a of the interposer 60.
  • the rewiring layer 50 is separated into pieces in a later step and becomes the rewiring layer 5 of the semiconductor device 1.
  • the rewiring layer 50 is formed over the entire main surface 60a.
  • the rewiring layer 50 includes a layered insulating portion 51 and wiring (not shown) formed within the insulating portion 51.
  • the insulating portion 51 is formed of an organic material.
  • the organic material forming the insulating portion 51 may be polyimide resin, maleimide resin, epoxy resin, phenoxy resin, polybenzooxal resin, acrylic resin, or acrylate resin.
  • the elastic modulus of organic materials is generally lower than that of inorganic materials. In other words, organic materials are generally softer than inorganic materials.
  • the elastic modulus of the organic material forming the insulating portion 51 may be, for example, 1 GPa to 10 GPa.
  • the elastic modulus here means Young's modulus.
  • the wiring included in the rewiring layer 50 is made of a metal material such as copper, for example.
  • the material forming the insulating portion 51 may be photosensitive. If the material forming the insulating portion 51 is photosensitive, a portion of the insulating portion 51 is removed by exposure and development, and wiring is formed in the removed portion using electrolytic plating or the like. may be done.
  • the insulating portion 51 may be removed by laser irradiation. In the case of laser irradiation, the material forming the insulating portion 51 does not need to have photosensitivity.
  • the wiring included in the redistribution layer 50 is electrically connected to the wiring included in the interposer 60.
  • a portion of the rewiring layer 50 is removed.
  • a plurality of openings 52 are formed in the rewiring layer 50.
  • a plurality of grooves 61 are formed in the interposer 60 (see FIG. 4). The detailed configuration of the groove portion 61 will be described later with reference to FIG. 4.
  • portions of the rewiring layer 50 corresponding to the plurality of grooves 61 are removed.
  • Each groove portion 61 is configured to have at least two grooves 61a. Specifically, in FIG.
  • a portion of the interposer 60 where the groove portion 61 (groove 61a) is planned to be formed is indicated by a two-dot chain line as a portion 61A.
  • the portion of the rewiring layer 50 that overlaps with the portion 61A is removed.
  • the overlapping portion of the rewiring layer 50 with the portion 61A may be removed by exposing and developing the rewiring layer 50, or may be removed by laser irradiation.
  • a plurality of grooves 61 are formed in the interposer 60.
  • the width W of each groove 61 corresponds to the cutting width (width of the blade 75) when dividing the structure 100 into pieces in step (f) described later, and is preferably 100 ⁇ m to 500 ⁇ m, for example. (see Figure 6). However, the width W of each groove portion does not need to match the cutting width (that is, the blade width of the blade 75) when dividing into pieces.
  • the width W of each groove portion 61 is more preferably 150 ⁇ m to 400 ⁇ m, and even more preferably 200 ⁇ m to 300 ⁇ m.
  • each groove portion 61 has two grooves 61a extending from the main surface 60a of the interposer 60 to the main surface 60b. The two grooves 61a extend parallel to each other, and a convex portion 61b is formed between the two grooves 61a.
  • Each groove 61a constituting each groove portion 61 is formed in a slit shape and opens at the main surface 60a.
  • the depth A1 of the groove portion 61 (groove 61a) may be, for example, 70 ⁇ m to 470 ⁇ m, 100 ⁇ m to 400 ⁇ m, or 200 ⁇ m to 300 ⁇ m.
  • the depth A1 of the groove portion 61 (groove 61a) with respect to the thickness T1 of the interposer 60 may be, for example, 10% to 60%, 20% to 50%, or 30% to 40%. It may be.
  • the depth A1 of the groove portion 61 may be larger, for example, by 30 ⁇ m to 50 ⁇ m, than the thickness T2 (see FIG. 1) of the interposer 6 of the semiconductor device 1 finally obtained.
  • each groove 61a can be arbitrarily selected within the range of the width W, and may be, for example, 20 ⁇ m to 40 ⁇ m or 40 ⁇ m to 50 ⁇ m.
  • the width W2 of the convex portion 61b located between each groove 61a may be, for example, 100 ⁇ m to 150 ⁇ m or 150 ⁇ m to 200 ⁇ m.
  • the aspect ratio of the width W1 of the groove 61a to the depth A1 of the groove 61a may be, for example, 3.5:1 to 8:1.
  • the groove portion 61 includes a plurality of first groove portions 62 along the first direction D1 and a plurality of second groove portions 63 along the second direction D2 intersecting the first direction D1.
  • the groove portion 61 is formed in a lattice shape including a plurality of first groove portions 62 and a plurality of second groove portions 63.
  • the second direction D2 is perpendicular to the first direction D1.
  • Each of the first grooves 62 has two parallel grooves 62a, and each of the second grooves 63 has two parallel grooves 63a.
  • a convex portion 62b is formed between two parallel grooves 62a, and a convex portion 63b is formed between two parallel grooves 63a.
  • the interval P1 between adjacent first groove portions 62 may be, for example, 10 mm to 100 mm, or 25 mm to 60 mm.
  • the distance P2 between the second groove portions 63 adjacent to each other may be, for example, 20 mm to 100 mm, or 30 mm to 60 mm.
  • the interval P2 may be larger than the interval P1.
  • each installation area 65 has a rectangular shape when viewed from the thickness direction of the interposer 60.
  • the width of the installation area 65 along the first direction D1 is equal to the distance P2 between the adjacent second groove portions 63.
  • the width of the installation area 65 along the second direction D2 is equal to the distance P1 between the first groove portions 62 adjacent to each other.
  • the shape of each installation area 65 is not limited, and each installation area 65 may have a polygonal shape other than a rectangular shape, for example. As shown in FIG.
  • the interposer 60 in which the groove portion 61 is formed has a plate-shaped first portion 66 and a plurality of second portions 67 formed on the first portion 66.
  • the second portion 67 has a mesa shape.
  • the top surface of the second portion 67 corresponds to the installation area 65.
  • Each groove 61a (grooves 62a, 63a) of the groove portion 61 is formed using, for example, two blades 70 (first blade, see FIG. 3).
  • two grooves 61a in each groove portion 61 are simultaneously formed by moving two blades 70 rotating at high speed from the main surface 60a of the interposer 60 toward the main surface 60b and cutting the interposer 60. During this formation, a convex portion 61b remains between the two grooves 61a.
  • the two grooves 61a in each groove portion 61 may be sequentially formed using one blade 70.
  • the blade 70 for cutting the interposer 60 is, for example, a dicing blade for cutting silicon, and since it forms the groove 61a, it has a blade width equivalent to the width W1 of the groove 61a.
  • the blade width of the blade 70 is, for example, 20 ⁇ m to 50 ⁇ m.
  • the particle size (count) of the abrasive grains included in the blade 70 for cutting the interposer 60 may be, for example, #2000 to #4000. The larger the value of # indicating particle size, the smaller the particle size of the abrasive grains.
  • the abrasive grains may be diamond abrasive grains (SD).
  • the method of forming each groove 61a of the groove portion 61 is not limited, and the groove portion 61 may be formed by laser irradiation, for example.
  • the semiconductor elements 2 are installed on each installation area 65.
  • one semiconductor element 2 is installed on each installation area 65.
  • At least one semiconductor element 2 may be installed on each installation area 65. Therefore, a plurality of semiconductor elements 2 may be installed on each installation area 65.
  • one processor eg, GPU
  • multiple memories eg, HBM
  • the plurality of memories may be arranged close to the periphery of the processor.
  • the processor and memory may be arranged two-dimensionally without being stacked on top of each other.
  • a plurality of memories may be stacked on top of each other and arranged three-dimensionally.
  • the structure 100 is prepared by the above step (a).
  • the prepared structure 100 includes an interposer 60 and a plurality of semiconductor elements 2.
  • Interposer 60 includes a main surface 60a and a main surface 60b opposing main surface 60a.
  • a plurality of grooves 61 are formed in the interposer 60 to divide the main surface 60a into a plurality of installation areas 65.
  • Each groove portion 61 includes at least two parallel grooves 61a.
  • At least one of the plurality of semiconductor elements 2 is installed on each installation area 65. In this embodiment, the plurality of semiconductor elements 2 are installed one on each installation area 65.
  • Step (b) is a step of arranging the underfill 4 between the plurality of semiconductor elements 2 and the main surface 60a of the interposer 60.
  • the underfill 4 is arranged between each semiconductor element 2 and the main surface 60a.
  • the underfill 4 is arranged between the semiconductor element 2 and the rewiring layer 50 arranged on the main surface 60a.
  • the underfill 4 is arranged between the semiconductor element 2 and the rewiring layer 50 so as to cover the bumps 3.
  • the underfill 4 is filled into the gaps between the bumps 3.
  • the underfill 4 is bonded to the semiconductor element 2 and the rewiring layer 50.
  • the underfill 4 seals and protects the bumps 3.
  • the underfill 4 may be formed of, for example, a material containing epoxy resin. Note that the underfill 4 may be formed not only by using a separate underfill material, but also by using a part of the sealing material 80 as an underfill when sealing with the sealing material 80 described later. good.
  • Step (c) is a step of sealing each of the plurality of semiconductor elements 2 with the sealing material 80 and arranging the sealing material 80b in at least the groove portion 61 (groove 61a).
  • the plurality of semiconductor elements 2 are sealed with the sealant 80 so that the sealant 80b is placed (filled) in the entire groove 61.
  • the sealing material 80 is also placed inside the opening 52 of the rewiring layer 50 and between the plurality of semiconductor elements 2 .
  • the sealing material 80 is placed over the entire interposer 60 so as to cover the semiconductor element 2, the underfill 4, and the rewiring layer 50.
  • the sealing material 80 is arranged to cover the top surface 2a and side surface 2c of each semiconductor element 2.
  • the sealing material 80 may be formed of a material containing epoxy resin, for example.
  • Encapsulant 80 may be an epoxy molding compound (EMC).
  • Step (d) is a step of polishing the encapsulant 80 so that the upper surface 2a of each semiconductor element 2 is exposed from the encapsulant 80.
  • the sealing material 80 has a surface 80a opposite to the interposer 60.
  • the sealing material 80 is thinned by polishing the sealing material 80 from the surface 80a toward the interposer 60.
  • the sealing material 80 is polished until the surface 80a is flush with the upper surface 2a. Thereby, the upper surface 2a is exposed from the sealing material 80.
  • the direction of the interposer 60 is reversed after the step (d) is completed.
  • the main surface 60a of the interposer 60 was located above the main surface 60b in the vertical direction (see FIG. 11).
  • the interposer 60 is arranged such that the main surface 60a is located lower than the main surface 60b in the vertical direction.
  • Step (e) is a step of polishing the interposer 60 so that the sealing material 80b disposed in the two grooves 61a forming each groove portion 61 is exposed.
  • the interposer 60 is thinned by polishing the interposer 60 from the main surface 60b toward the main surface 60a.
  • the first portion 66 of the interposer 60 is removed and a plurality of second portions 67 remain, as shown in FIGS. 11 and 12. .
  • the convex portion 61b between the sealing material 80 and the groove 61a exists between the adjacent second portions 67.
  • the bumps 7 are placed on the interposer 60.
  • the bumps 7 are arranged on the surface of each second portion 67 opposite to the rewiring layer 50. Bump 7 is electrically connected to wiring of interposer 60.
  • step (f) the structure 100 is divided into multiple installation areas 65 by cutting the sealing material 80b in the two grooves 61a and the convex portion 61b between the grooves 61a along each groove 61. This is a step of dividing into pieces and obtaining a plurality of semiconductor devices 1. As shown in FIGS. 12 and 13, in step (f), the sealing material 80b and the convex portion 61b are cut in the thickness direction of the interposer 60.
  • the encapsulant 80 and the portion of the encapsulant 80 disposed between the plurality of semiconductor elements 2 are cut together. Thereby, the structure 100 is divided into individual pieces for each of the plurality of installation areas 65.
  • the sealing materials 80 and 80b are present between the adjacent second portions 67 when viewed from the thickness direction of the interposer 60.
  • the main body portion of the interposer 60 (excluding the convex portion 61b) is not cut.
  • the grooves 61 are formed in a lattice shape when viewed from the thickness direction of the interposer 60. Therefore, the interposer 60 is cut into a grid pattern along the grooves 61.
  • the sealing material 80b and the convex portion 61b in the groove 61a are cut using, for example, a blade 75 (second blade).
  • a blade 75 second blade
  • the sealing material 80b, the convex portion 61b, etc. are cut by the blade 75 rotating at high speed.
  • the blade 75 for cutting the sealing material 80b etc. is, for example, a dicing blade for cutting the sealing material (resin material), and since it is necessary to cut at least the convex portion 61b, the width W2 of the convex portion 61b is It is preferable to have a blade width that is equal to or greater than the width W of the groove portion 61 or less.
  • the blade width of such a blade 75 is, for example, 100 ⁇ m to 200 ⁇ m.
  • the blade width of the blade 75 when singulating may be wider than the blade width of the blade 70 (see FIG. 3) for cutting the grooves 61a.
  • the blade 75 whose blade width is close to the width W2 of the convex portion 61b a sufficient thickness of the sealing material 80 on the side surface of the semiconductor device 1 that has been diced can be ensured, and the protective function of the package can be maintained. can be improved.
  • the particle size (count) of the abrasive grains included in the blade 75 for cutting the sealing material 80b and the like during singulation may be, for example, #320 to #600.
  • the abrasive grains may be diamond abrasive grains (SD).
  • the particle size of the abrasive grains that the blade 70 (the blade for forming the groove 61) for cutting the interposer 60 in step (a) has is the same as that of the blade 75 for cutting the sealing material 80b in step (f).
  • the particle size may be larger than that of the abrasive grains.
  • step (f) the structure 100 is separated into pieces, and a plurality of semiconductor devices 1 (see FIG. 1) are obtained.
  • the interposer 60 after singulation corresponds to the interposer 6 of the semiconductor device 1
  • the rewiring layer 50 after singulating corresponds to the rewiring layer 5 of the semiconductor device 1 . With this, the manufacturing process of the semiconductor device 1 is completed.
  • the sealing material 80b is placed in the plurality of grooves 61 that divide the main surface 60a of the interposer 60 into the plurality of installation areas 65, and the sealing material 80b is placed in each groove 61.
  • the interposer 60 is polished from the main surface 60b toward the main surface 60a so that the sealed sealing material 80b is exposed.
  • the structure 100 is then cut into pieces by cutting the region including the sealing material 80b disposed in each groove 61, and a plurality of semiconductor devices 1 are obtained. In this case, the structure 100 can be separated into pieces by cutting the region including the sealing material 80b disposed in each groove 61 without cutting the main body portion of the interposer 60.
  • a blade for cutting the interposer 60 in addition to the blade 75 for cutting the sealing material 80b. This eliminates the need for exchanging blades, for example, and improves the manufacturing efficiency of the semiconductor device 1.
  • the interposer is cut so that the blade reaches the encapsulant. may be cut. In this case, the blade for cutting the interposer contacts the encapsulant.
  • the blade 75 for cutting the region including the sealing material 80b is attached to the main body portion of the interposer 60. Since there is no need for contact, abnormal wear on the blade is less likely to occur. This extends the life of the blade and reduces the frequency of blade replacement, so that the manufacturing efficiency of the semiconductor device 1 can be improved. Furthermore, in the semiconductor device 1 manufactured by the manufacturing method according to the present embodiment, the side surface 6c of the interposer 6 is covered with the sealing material 8, so that the interposer 6 can be protected.
  • the interposer 6 can be more securely sealed. can be protected. Furthermore, in the above manufacturing method, a portion of the interposer remains between the two parallel grooves 61a, but the portion of the interposer (the convex portion 61b) does not cover the semiconductor device 1 to be manufactured. Since it is not a constituent part, there is no problem even if a blade for cutting the interposer 60 is not used (that is, there is no problem even if it is cut all at once with the blade 75).
  • the time required to form the groove 61 can also be shortened by narrowing the width of each groove 61a in the groove. Therefore, according to this manufacturing method, the manufacturing efficiency of the semiconductor device can be improved in this respect as well.
  • the step of preparing the structure 100 includes forming the groove 61 (groove 61a) having a depth A1 of 10% to 60% with respect to the thickness T1 of the interposer 60. It may include a process. If the depth A1 of the groove portion 61 is less than 10% of the thickness T1 of the interposer 60, it is difficult to expose the sealing material 80b in the process of polishing the interposer 60. Furthermore, if the depth A1 of the groove 61 is greater than 60% of the thickness T1 of the interposer 60, the strength of the interposer 60 will decrease, and there is a possibility that cracks will occur in the interposer 60 during the manufacturing process of the semiconductor device 1.
  • the sealing material 80b can be easily exposed in the process of polishing the interposer 60, and the interposer 60 is less likely to be cracked in the process of manufacturing the semiconductor device 1, resulting in manufacturing efficiency. does not decrease. Thereby, the manufacturing efficiency of the semiconductor device 1 can be improved.
  • the step of preparing the structure 100 may include the step of forming the groove 61 (groove 61a) having a depth A1 of 70 ⁇ m to 470 ⁇ m.
  • the depth A1 of the groove portion 61 is smaller than 70 ⁇ m, it is difficult to expose the sealing material 80b in the process of polishing the interposer 60.
  • the depth A1 of the groove portion 61 is greater than 470 ⁇ m, the strength of the interposer 60 decreases, and cracks may occur in the interposer 60 during the manufacturing process of the semiconductor device 1. There is a risk that this may decrease.
  • the sealing material 80b can be easily exposed in the process of polishing the interposer 60, and the interposer 60 is less likely to be cracked in the process of manufacturing the semiconductor device 1, resulting in manufacturing efficiency. does not decrease. Thereby, the manufacturing efficiency of the semiconductor device 1 can be improved.
  • the width of each of the parallel grooves 61a may be 20 ⁇ m to 50 ⁇ m.
  • the amount of cutting waste generated when forming the groove portion 61 can be reduced, and it is possible to prevent contamination from adhering to the semiconductor device 1 including the semiconductor element 2. Thereby, the defective rate of the semiconductor device 1 that has been diced can be reduced, and the manufacturing efficiency of the semiconductor device 1 can be further improved.
  • the width of the parallel grooves 61a is within the above range, even if the interposer 60 is a silicon interposer, for example, it is possible to quickly form the parallel grooves 61a using the blade 70 or the like. .
  • the step of preparing the structure 100 includes the step of forming each groove portion 61 so that the convex portion 61b remains between the parallel grooves 61a. Further, in the step of obtaining a plurality of semiconductor devices 1, the sealing material 80b and the convex portion 61b disposed in the groove 61a of each groove portion 61 are cut together. In this case, the step of forming the groove portion 61 can be performed quickly, and the cutting when dividing into pieces can also be performed quickly, so that the manufacturing efficiency of the semiconductor device 1 can be further improved.
  • the width of the convex portion 61b may be 100 ⁇ m to 200 ⁇ m. In this case, cutting can be performed more reliably when dividing into pieces.
  • the interposer 60 is made of silicon (Si).
  • the wiring formed in the interposer 60 can be miniaturized.
  • the step of preparing the structure 100 includes the step of forming the rewiring layer 50 on the main surface 60a before the plurality of grooves 61 are formed, and the step of forming the rewiring layer 50 on the main surface 60a before the plurality of grooves 61 are formed.
  • the method includes the steps of removing the overlapping portion of the plurality of grooves 61 with the portion (portion 61A) where the plurality of grooves 61 are to be formed, and the step of forming the plurality of grooves 61 in the interposer 60. In this case, the portion of the rewiring layer 50 that overlaps with the portion where the plurality of grooves 61 are planned to be formed is removed.
  • the material forming the rewiring layer 50 may include a photosensitive material.
  • the rewiring layer 50 may be exposed and developed to remove the overlapping portion. In this case, even if the overlapping portion in the redistribution layer 50 has a complicated shape or a fine shape, the overlapping portion can be easily removed.
  • the method for manufacturing the semiconductor device 1 of this embodiment further includes a step of arranging an underfill 4 between the plurality of semiconductor elements 2 and the main surface 60a before the step of arranging the sealing material 80.
  • the semiconductor element 2 is more stably fixed to the interposer 60 by the underfill 4.
  • the encapsulant 80 in the step of arranging the encapsulant 80, is disposed so as to cover the side surface 2c and the top surface 2a of each semiconductor element 2, and the The method further includes a step of polishing the sealing material 80 so that the portion 2a is exposed from the sealing material 80.
  • the sealing material 80 since the side surface 2c of the semiconductor element 2 is covered with the sealing material 80, the semiconductor element 2 can be protected. Furthermore, since the upper surface 2a of the semiconductor element 2 is exposed from the sealing material 8, the heat dissipation of the semiconductor element 2 can be improved.
  • the step of preparing the structure 100 includes the step of simultaneously forming at least two parallel grooves 61a by cutting the interposer 60 using at least two blades 70. Contains.
  • the step of forming the parallel grooves 61a in the interposer can be performed more quickly, and the manufacturing efficiency of the semiconductor device 1 can be further improved.
  • the blade 75 is used to cut a region including the sealing material 80b along the groove 61.
  • the region including the sealing material 80b can be cut more reliably.
  • the step of preparing the structure 100 includes the step of forming a plurality of grooves 61 by cutting the interposer 60 using the blade 70. Furthermore, the grain size of the abrasive grains of the blade 70 for cutting the interposer 60 in the step of forming the groove portion 61 is the same as that of the abrasive grains of the blade 70 for cutting the region including the sealing material 80b in the step of obtaining the plurality of semiconductor devices 1. is larger than the particle size of the abrasive grains. In this case, the groove portion 61 can be more reliably formed in the interposer 60 using the blade 70. Further, the groove portion 61 formed in the interposer 60 can be a groove having a finely cut surface. Furthermore, the interposer 60 and the sealing material 80 can be cut or cut by a blade having abrasive grains suitable for each material.
  • the grain size of the abrasive grains included in the blade 70 for cutting the interposer 60 in the step of forming the groove portion 61 may be #2000 to #4000.
  • the grain size of the abrasive grains included in the blade 75 for cutting the sealing material 80b and the like in the step of obtaining a plurality of semiconductor devices 1 may be #320 to #600.
  • the interposer 60 and the sealing material 80 can be cut or cut by a blade having abrasive grains suitable for each material.
  • a plurality of grooves 61 are formed in the interposer 60 to divide the main surface 60a into a plurality of installation areas 65.
  • the structure is formed by cutting the sealing material 80b etc. placed in the groove 61, without cutting the main body of the interposer 60, as described above.
  • the body 100 can be separated into pieces. Therefore, when dividing the structure 100 into pieces, there is no need to use a blade for cutting the interposer 60 in addition to the blade 75 for cutting the sealing material 80, for example. Thereby, the manufacturing efficiency of the semiconductor device 1 can be improved.
  • a part of the interposer 60 (the convex part 61b) remains between the two parallel grooves 61a; Since it is not a part constituting the interposer 60, there is no problem even if a blade for cutting the interposer 60 is not used when dividing the interposer 60 into pieces. Further, when forming the groove portion 61 in the interposer 60, if it is attempted to form a wide groove corresponding to the cutting width for singulation, it may take time to form the groove portion 61. However, according to the structure 100, the width W1 of each groove 61a in the groove portion 61 can be narrowed to shorten the time required to form the groove portion 61. Therefore, according to the structure 100, the manufacturing efficiency of the semiconductor device 1 can be improved in this respect as well.
  • each groove 61a of the plurality of grooves 61 may have a depth A1 of 10% to 60% of the thickness T1 of the interposer 60.
  • the sealing material 80 can be easily exposed in the process of polishing the interposer 60, and the interposer can be exposed in the process of polishing the interposer 60, as described above. 60 is less likely to crack. Thereby, the manufacturing efficiency of the semiconductor device 1 can be improved.
  • each groove 61a of the plurality of groove portions 61 may have a depth A1 of 70 ⁇ m to 470 ⁇ m.
  • the sealing material 80 can be easily exposed in the process of polishing the interposer 60, and the interposer can be exposed in the process of polishing the interposer 60, as described above. 60 is less likely to crack. Thereby, the manufacturing efficiency of the semiconductor device 1 can be improved.
  • the width of each of the parallel grooves 61a may be 20 ⁇ m to 50 ⁇ m.
  • the amount of cutting waste generated when forming the groove portion 61 can be reduced, thereby preventing contamination from adhering to the semiconductor device 1. Thereby, the defect rate in the semiconductor device 1 can be reduced, and the manufacturing efficiency of the semiconductor device 1 can be further improved.
  • a convex portion 61b may be provided between the parallel grooves 61a, and the width of the convex portion 61b may be 100 ⁇ m to 200 ⁇ m.
  • cutting can be performed quickly when dividing into pieces, it is possible to further improve the manufacturing efficiency of semiconductor devices.
  • the plurality of grooves 61 include a plurality of first grooves 62 along the first direction D1 and a plurality of second grooves 63 along the second direction D2 perpendicular to the first direction. It is formed in a grid pattern.
  • Each of the plurality of first groove parts 62 may have two parallel grooves 62a, and each of the plurality of second groove parts 63 may have two parallel grooves 63a.
  • the interval between adjacent first groove portions 62 may be 10 mm to 100 mm.
  • the interval between adjacent second groove portions 63 may be 20 mm to 100 mm.
  • the insulating portion 51 of the redistribution layer 50 may be formed of an inorganic material.
  • the inorganic material forming the insulating portion 51 may be silicon dioxide (SiO 2 ), silicon nitride (SiN), or silicon oxynitride (SiON).
  • the insulating portion 51 is formed of an inorganic material, when the overlapping portion of the rewiring layer 50 with the portion 61A is removed in step (a) (see FIG. 3), the rewiring layer 50 is cut by a blade. By doing so, the overlapping portion may be removed. Removal of the overlapping portion in the redistribution layer 50 and formation of the groove portion 61 (see FIG. 4) may be performed together using the same blade.
  • each groove portion 61 may be formed from more than two parallel grooves 61a, for example, from three parallel grooves 61a.
  • step (b) may be omitted. That is, the underfill 4 does not need to be arranged between the plurality of semiconductor elements 2 and the main surface 60a.
  • step (d) may be omitted. That is, the encapsulant 80 does not need to be polished and thinned so that the upper surface 2a of each semiconductor element 2 is exposed from the encapsulant 80. Specifically, the sealant 80 may not be polished at all, or may be polished to such an extent that the upper surface 2a is not exposed from the sealant 80.
  • the depth A1 of the groove 61 (groove 61a) formed in the interposer 60 is not limited.
  • the depth A1 may be smaller than 10% of the thickness T1 of the interposer 60, or may be larger than 60% of the thickness T1.
  • Depth A1 may be smaller than 70 ⁇ m or larger than 470 ⁇ m.
  • the orientation of the semiconductor device 1 when it is mounted on another electronic component is not limited. That is, the semiconductor device 1 may be mounted such that the top surface 2a of the semiconductor element 2 is located above the bottom surface 2b in the vertical direction, or the top surface 2a may be located below the bottom surface 2b in the vertical direction. The semiconductor device 1 may be mounted.
  • SYMBOLS 1 Semiconductor device, 2... Semiconductor element, 2a... Top surface, 2c... Side surface, 3... Bump, 4... Underfill, 5, 50... Rewiring layer, 6, 60... Interposer, 8, 80, 80b... Sealing material , 60a... Principal surface (first principal surface), 60b... Principal surface (second principal surface), 61... Groove, 61A... Portion (formation planned portion), 61a... Groove, 61b... Convex portion, 62...

Abstract

半導体装置の製造方法が開示される。この半導体装置の製造方法は、第１主面及び第１主面に対向する第２主面を含み、第１主面を複数の設置領域に分割する複数の溝部が形成されたインターポーザと、各設置領域上に少なくとも一つずつ設置された複数の半導体素子とを有する構造体を準備する工程であって、各溝部が少なくとも２本の並列な溝を含む、準備する工程と、少なくとも複数の溝部に封止材が配置されるように複数の半導体素子それぞれの少なくとも一部を封止材で封止する工程と、複数の溝部に配置された封止材が露出するように、インターポーザを第２主面から第１主面に向かって研磨する工程と、各溝部に沿って封止材を切断することにより構造体を複数の領域毎に個片化し、複数の半導体装置を取得する工程と、を備えている。

Description

半導体装置の製造方法、及び構造体
　本開示は、半導体装置の製造方法、及び構造体に関する。
　高機能化の要求から、半導体素子の様々な実装手法が開発されている。一例として、複数の半導体素子をシリコンインターポーザ上に近接して配置し、シリコンインターポーザに形成された配線を経由して半導体素子同士を接続する２．５Ｄ実装が知られている（例えば、特許文献１を参照）。
　このようなインターポーザを用いた実装手法を採用する半導体装置は、以下のようなプロセスを経て製造される。一例として、まず、インターポーザ上に複数の半導体素子が配置され、各半導体素子がインターポーザに形成された配線に接続される。次に、インターポーザ上に半導体素子を覆うように封止材が配置される。そして、封止材とインターポーザとを切断して個片化することにより、複数の半導体装置が取得される。
特開２０１８－０３７４６５号公報
　上述したプロセスでは、例えば、高速回転するブレードを用いてインターポーザと封止材とが順に切断されて個片化される。インターポーザの材質と封止材の材質とは互いに異なっているため、それぞれの材質に適した異なるブレードでインターポーザと封止材とを切断する必要がある。したがって、例えば、インターポーザ用のブレードを用いてインターポーザを切断した後に、ブレードを封止材用のブレードに変更してから封止材を切断する必要がある。このような個片化の際にブレードを変更する作業は、半導体装置の製造効率の向上を妨げる原因となる。
　本開示は、半導体装置の製造効率を向上することができる、半導体装置の製造方法、及び構造体を提供することを目的とする。
　本開示は、一側面として、半導体装置の製造方法に関する。この半導体装置の製造方法は、第１主面及び第１主面に対向する第２主面を含み、第１主面を複数の設置領域に分割する複数の溝部が形成されたインターポーザと、各設置領域上に少なくとも一つずつ設置された複数の半導体素子と、を有する構造体を準備する工程であって、各溝部が少なくとも２本の並列な溝を含む、工程と、少なくとも複数の溝部に封止材が配置されるように前記複数の半導体素子それぞれの少なくとも一部を封止材で封止する工程と、複数の溝部に配置された封止材が露出するように、インターポーザを第２主面から第１主面に向かって研磨する工程と、各溝部に沿って封止材を切断することにより構造体を複数の領域毎に個片化し、複数の半導体装置を取得する工程と、を備えている。
　この製造方法では、インターポーザの第１主面を複数の設置領域に分割する複数の溝部に封止材が配置され、各溝部に配置された封止材が露出するようにインターポーザが第２主面から第１主面に向かって研磨される。そして、各溝部に配置された封止材を含む領域が切断されることにより構造体が個片化（チップ化）され、複数の半導体装置が取得される。この場合、溝部に配置された封止材を含む領域を切断することにより構造体を個片化することができる。そのため、構造体を個片化する際に、例えば、封止材を切断するためのブレードの他にインターポーザを切断するためのブレードを使用する必要が無い。これにより、半導体装置の製造効率を向上することができる。なお、この製造方法では、少なくとも２本の並列な溝の間にインターポーザの一部が残存することになるが、当該インターポーザの一部は、製造される半導体装置を構成する部分ではないため、インターポーザを切断するためのブレードを用いなくても問題がない。また、インターポーザに溝部を形成する際、個片化する際の切断幅（ブレード幅）に対応する幅広の溝を形成しようとすると、溝部の形成に時間がかかる場合がある。しかしながら、上記の製造方法によれば、溝部における各溝の幅を狭くして溝部の形成にかかる時間を短くすることができる。よって、この製造方法によれば、この点においても半導体装置の製造効率を向上することができる。
　上記の半導体装置の製造方法において、構造体を準備する工程は、研磨する前のインターポーザの厚さに対して１０％～６０％の深さを有する複数の溝部を形成する工程を含んでいてもよい。形成される溝部の深さが、研磨する前のインターポーザの厚さに対して１０％よりも小さい場合、インターポーザを研磨する工程において封止材を露出させ難い。また、形成される溝部の深さが、研磨する前のインターポーザの厚さに対して６０％よりも大きい場合、インターポーザの強度が低下し、半導体装置の製造工程においてインターポーザに割れが生じる可能性があり、この割れを生じさせないために製造効率が低下する虞がある。これに対して、上記の製造方法によれば、インターポーザを研磨する工程において封止材を容易に露出させることができると共に、半導体装置の製造工程においてインターポーザに割れが生じ難く製造効率を低下させない。これにより、半導体装置の製造効率を向上することができる。
　上記の半導体装置の製造方法において、構造体を準備する工程は、７０μｍ～４７０μｍの深さを有する複数の溝部を形成する工程を含んでいてもよい。形成される溝部の深さが７０μｍよりも小さい場合、インターポーザを研磨する工程において封止材を露出させ難い。また、形成される溝部の深さが４７０μｍよりも大きい場合、インターポーザの強度が低下し、半導体装置の製造工程においてインターポーザに割れが生じる可能性があり、この割れを生じさせないために製造効率が低下する虞がある。これに対して、上記の製造方法によれば、インターポーザを研磨する工程において封止材を容易に露出させることができると共に、半導体装置の製造工程においてインターポーザに割れが生じ難く製造効率を低下させない。これにより、半導体装置の製造効率を向上することができる。
　上記の半導体装置の製造方法において、並列な溝それぞれの幅は、２０μｍ～５０μｍであってもよい。この場合、溝部を形成する際の切削屑等の発生量を少なくして、半導体素子を含む半導体装置にコンタミが付着することを防止できる。これにより、個片化された半導体装置における不良率を低減し、半導体装置の製造効率を更に向上することができる。また、並列な溝の幅が上記の範囲であることにより、例えばインターポーザがシリコンインターポーザの場合であっても、インターポーザ切削用のブレード等を用いて並列な溝を迅速に形成することが可能となる。
　上記の半導体装置の製造方法において、構造体を準備する工程は、並列な溝の間に凸状部分が残存するように各溝部を形成する工程を含んでもよく、複数の半導体装置を取得する工程では、各溝部に配置された封止材及び凸状部分をまとめて切断してもよい。この場合、溝部を形成する工程を迅速に行うことができると共に、個片化する際の切断も迅速に行うことができるため、半導体装置の製造効率を更に高めることが可能となる。なお、この場合において、凸状部分の幅は、１００μｍ～２００μｍであってもよい。この場合、個片化する際の切断をより確実に行うことができる。
　上記の半導体装置の製造方法において、構造体を準備する工程は、複数の溝部が形成される前の第１主面上に再配線層を形成する工程と、再配線層における、複数の溝部の形成予定部分との重畳部分を除去する工程と、インターポーザに複数の溝部を形成する工程と、を含んでいてもよい。この場合、再配線層において、複数の溝部の形成予定部分との重畳部分が除去される。これにより、例えば、ブレードを用いてインターポーザに複数の溝部を形成する際に、ブレードが再配線層に接触し難い。これにより、再配線層の剥離及びチッピング（微小欠損）を抑制することができる。
　上記の半導体装置の製造方法において、再配線層を形成する材料は、感光性を有する材料を含んでいてもよい。重畳部分を除去する工程では、再配線層に対して露光及び現像を行うことにより重畳部分を除去してもよい。この場合、再配線層における重畳部分が複雑な形状、又は微細な形状であっても、重複部分を容易に除去することができる。
　上記の半体装置の製造方法は、封止材を配置する工程の前に、複数の半導体素子と第１主面との間にアンダーフィルを配置する工程を更に備えていてもよい。この場合、例えば、アンダーフィルによって半導体素子がインターポーザに対してより安定して固定される。
　上記の半導体装置の製造方法において、封止する工程では、各半導体素子の側面及び上面を覆うように封止材を配置し、各半導体素子の上面が封止材から露出するように、封止材を研磨する工程を更に備えていてもよい。この場合、半導体素子の側面が封止材によって覆われるため、半導体素子を保護することができる。また、半導体素子の上面が封止材から露出するため、半導体素子の放熱性を向上することができる。
　上記の半導体装置の製造方法において、構造体を準備する工程は、少なくとも２つの第１ブレードを用いてインターポーザを切削することにより少なくとも２本の並列な溝を同時に形成する工程を含んでもよい。この場合、インターポーザに並列な溝を形成する工程をより迅速に行うことができ、半導体装置の製造効率を更に向上させることが可能となる。なお、上記の半導体装置の製造方法において、構造体を準備する工程は、１つの第１ブレードを用いてインターポーザを切削することにより少なくとも２本の並列な溝を順に形成する工程を含んでもよい。この場合、溝の形成に用いるブレード装置の構成を簡素化できる。
　上記の半導体装置の製造方法において、複数の半導体装置を取得する工程では、第２ブレードを用いて溝部に沿って封止材を切断してもよい。この場合、封止材をより確実に切断することができる。
　上記の半導体装置の製造方法において、構造体を準備する工程は、第１ブレードを用いてインターポーザを切削することにより複数の溝部を形成する工程を含んでいてもよい。第１ブレードが有する砥粒の粒度は、第２ブレードが有する砥粒の粒度よりも大きくてもよい。この場合、第１ブレードを用いて、インターポーザに対して溝部をより確実に形成することができる。また、インターポーザに形成する溝部を微細な切削面を有する溝とすることができる。更に、インターポーザ及び封止材を、それぞれの材質に適した砥粒を有する第１ブレード及び第２ブレードによって切削又は切断することができる。
　上記の半導体装置の製造方法において、第１ブレードが有する砥粒の粒度は、♯２０００～♯４０００であってもよい。第２ブレードが有する砥粒の粒度は、♯３２０～♯６００であってもよい。この場合、インターポーザ及び封止材を、それぞれの材質に適した砥粒を有する第１ブレード及び第２ブレードによって切削又は切断することができる。
　本開示は、別の側面として構造体に関する。構造体は、第１主面及び第１主面に対向する第２主面を含むインターポーザと、第１主面に配置された複数の半導体素子と、を備えている。インターポーザには、第１主面を複数の設置領域に分割する複数の溝部が形成されている。各溝部は、少なくとも２本の並列な溝を含んでいる。複数の半導体素子は、各設置領域上に少なくとも一つずつ配置されている。
　この構造体では、インターポーザに第１主面を複数の設置領域に分割する複数の溝部が形成されている。この構造体を用いて上記製造方法により半導体装置を製造する場合、上記同様、溝部に配置された封止材を切断することによって構造体を個片化することができる。そのため、構造体を個片化する際に、例えば、封止材を切断するためのブレードの他にインターポーザを切断するためのブレードを使用する必要が無い。これにより、半導体装置の製造効率を向上することができる。なお、この構造体では、少なくとも２本の並列な溝の間にインターポーザの一部が残存することになるが、当該インターポーザの一部は、製造される半導体装置を構成する部分ではないため、インターポーザを切断するためのブレードを用いなくても問題がない。また、インターポーザに溝部を形成する際、個片化する際の切断幅に対応する幅広の溝を形成しようとすると、溝部の形成に時間がかかる場合がある。しかしながら、上記の構造体によれば、溝部における各溝の幅を狭くして溝部の形成にかかる時間を短くすることができる。よって、この構造体によれば、この点においても半導体装置の製造効率を向上することができるる。
　上記の構造体において、複数の溝部は、インターポーザの厚さに対して１０％～６０％の深さを有していてもよい。この構造体を用いて上記製造方法により半導体装置を製造する場合、上記同様、インターポーザを研磨する工程において封止材を容易に露出させることができると共に、半導体装置の製造工程においてインターポーザに割れが生じ難い。これにより、半導体装置の製造効率を向上することができる。
　上記の構造体において、複数の溝部は、７０μｍ～４７０μｍの深さを有していてもよい。この構造体を用いて上記製造方法により半導体装置を製造する場合、上記同様、インターポーザを研磨する工程において封止材を容易に露出させることができると共に、半導体装置の製造工程においてインターポーザに割れが生じ難い。これにより、半導体装置の製造効率を向上することができる。
　上記の構造体において、並列な溝それぞれの幅は、２０μｍ～５０μｍであってもよい。この場合、上記同様、溝部を形成する際の切削屑等の発生量を少なくして、半導体装置にコンタミが付着することを防止できる。これにより、半導体装置における不良率を低減し、半導体装置の製造効率を更に向上することができる。
　上記の構造体において、並列な溝の間には凸状部分が設けられていてもよく、凸状部分の幅は、１００μｍ～２００μｍであってもよい。この場合、上記同様、個片化する際の切断を迅速に行うことができるため、半導体装置の製造効率を更に高めることが可能となる。
　上記の構造体において、複数の溝部は、第１方向に沿う複数の第１溝部と、第１方向と交差する第２方向に沿う複数の第２溝部とを含む格子状に形成されていてもよい。複数の第１溝部のそれぞれが少なくとも２本の並列な溝を有すると共に、複数の第２溝部のそれぞれが少なくとも２本の並列な溝を有してもよい。互いに隣り合う第１溝部同士の間隔は、１０ｍｍ～１００ｍｍであってもよい。互いに隣り合う第２溝部同士の間隔は、２０ｍｍ～１００ｍｍであってもよい。この構造体を用いて上記製造方法により半導体装置を製造する場合、一般的な電子部品に実装することができるサイズを有する汎用性の高い半導体装置を製造することができる。なお、ここでいう溝部同士の間隔は、一の溝部を構成する溝と他の溝部を構成する溝とのうち互いに隣接する溝同士の間隔を意味する。
　本開示の一側面によれば、半導体装置の製造効率を向上することができる。
図１は、本実施形態に係る製造方法によって製造される半導体装置の一例を模式的に示す断面図である。 図２は、本実施形態に係る半導体装置の製造方法を示す模式的な断面図である。 図３は、本実施形態に係る半導体装置の製造方法を示す模式的な断面図である。 図４は、本実施形態に係る半導体装置の製造方法を示す模式的な断面図である。 図５は、溝部が形成されたインターポーザを示す平面図である。 図６は、図５に示すインターポーザの溝部を拡大して示す平面図である。 図７は、本実施形態に係る半導体装置の製造方法を示す模式的な断面図である。 図８は、本実施形態に係る半導体装置の製造方法を示す模式的な断面図である。 図９は、アンダーフィルの構成を示す図である。 図１０は、本実施形態に係る半導体装置の製造方法を示す模式的な断面図である。 図１１は、本実施形態に係る半導体装置の製造方法を示す模式的な断面図である。 図１２は、本実施形態に係る半導体装置の製造方法を示す模式的な断面図である。 図１３は、本実施形態に係る半導体装置の製造方法を示す模式的な断面図である。
　以下、必要により図面を参照しながら本開示のいくつかの実施形態について詳細に説明する。以下の説明では、同一又は相当部分には同一の符号を付し、重複する説明は省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。更に、図面の寸法比率は図示の比率に限られるものではない。
　本明細書において「～」を用いて示された数値範囲には、「～」の前後に記載される数値がそれぞれ最小値及び最大値として含まれる。本明細書に段階的に記載されている数値範囲において、一つの数値範囲で記載された上限値又は下限値は、他の段階的な記載の数値範囲の上限値又は下限値に置き換えてもよい。また、本明細書に記載されている数値範囲において、その数値範囲の上限値又は下限値は、実施例に示されている値に置き換えてもよい。
（半導体装置の構成）
　図１は、本実施形態に係る製造方法によって製造される半導体装置１の一例を模式的に示す断面図である。半導体装置１は、例えば、ＣｏＷｏＳ（Chip　on　Wafer　on　Substrate）構造を有する半導体パッケージである。半導体装置１は、半導体素子２と、バンプ３と、アンダーフィル４と、再配線層５と、インターポーザ６と、バンプ７と、封止材８とを備えている。ＣｏＷｏＳでは、このような構成の半導体装置１が有機基板（不図示）に実装される。
　半導体素子２は、例えば、プロセッサ又はメモリ等の半導体チップである。プロセッサは、例えば、ＧＰＵ（Graphics　Processing　Unit）又はＣＰＵ（Central　Processing　Unit）等のプロセッサユニットであってもよい。メモリは、例えば、ＨＢＭ（High　Bandwidth　Memory）等のメモリユニットであってもよい。本実施形態では、説明の便宜上、半導体装置１が一つの半導体素子２を備える場合を例に説明するが、半導体装置１は複数の半導体素子２を備えていてもよく、１つのプロセッサと複数のメモリユニットとを備えていてもよい。
　半導体素子２は、再配線層５を隔ててインターポーザ６上に配置されている。半導体素子２は、上面２ａと、下面２ｂと、上面２ａ及び下面２ｂを接続する側面２ｃとを有している。上面２ａは、下面２ｂよりもインターポーザ６から離れて位置している。
　バンプ３は、半導体素子２と再配線層５（ＲＤＬ：Re-Distribution　Layer）との間に配置されている。バンプ３は、半導体素子２の下面２ｂと、後述する再配線層５の主面５ａとの間に配置されている。バンプ３は、例えば半田等の金属材料により形成されている。バンプ３は、半導体素子２と再配線層５とを電気的に接続している。
　アンダーフィル４は、半導体素子２と再配線層５との間において、バンプ３を覆うように配置されている。アンダーフィル４は、半導体素子２及び再配線層５に接合している。アンダーフィル４は、バンプ３を封止して保護している。
　再配線層５は、バンプ３とインターポーザ６との間に配置されている。再配線層５は、互いに対向する主面５ａ，５ｂと、主面５ａ及び主面５ｂを接続する側面５ｃと、を有している。主面５ａは、主面５ｂよりもインターポーザ６から離れて位置している。主面５ａには、バンプ３及びアンダーフィル４が配置されている。再配線層５は、インターポーザ６上に直接配置されている。主面５ｂは、インターポーザ６に接触している。再配線層５は、層状の絶縁部分１５と、絶縁部分１５内に形成された配線（不図示）とを有している。配線は、バンプ３とインターポーザ６とを電気的に接続している。
　インターポーザ６は、半導体素子２を支持する基板である。本実施形態では、インターポーザ６は、矩形板状に形成されている。インターポーザ６の形状は限定されず、インターポーザ６は、円形板状又は矩形以外の多角形板状に形成されていてもよい。インターポーザ６は、互いに対向する主面６ａ，６ｂと、主面６ａ及び主面６ｂを接続する側面６ｃと、を有している。主面６ａは、再配線層５の主面５ｂに接触している。インターポーザ６には、配線が形成されている。当該配線は、主面６ａから主面６ｂに向かって貫通する貫通電極であってもよい。インターポーザ６が有する配線は、再配線層５が有する配線と、後述するバンプ７とを電気的に接続している。なお、インターポーザ６の側面６ｃは、封止材８によって覆われている。
　バンプ７は、インターポーザ６の主面６ｂに配置されている。バンプ７は、例えば半田等の金属材料により形成されている。バンプ７は、半導体装置１が他の電子部品に実装された状態において、インターポーザ６と当該電子部品とを電気的に接続する。
　封止材８は、半導体素子２及びインターポーザ６を封止する。封止材８は、インターポーザ６の厚さ方向から見た場合に、半導体素子２の周囲に環状に形成されている。封止材８は、半導体素子２の側面２ｃ、アンダーフィル４の表面、再配線層５の側面５ｃ及びインターポーザ６の側面６ｃを覆っている。このように封止材８によって覆われることにより、半導体装置１の耐久性が高められる。特に、インターポーザ６は、相対的に硬くて脆い性質を有する材料（例えばシリコン等）によって形成されている場合がある。この場合であっても封止材８によって覆われることで、インターポーザ６をより確実に保護することができる。また、封止材８は、半導体素子２の上面２ａ及びインターポーザ６の主面６ｂを覆っていない。すなわち、上面２ａ及び主面６ｂは、封止材８から露出している。本実施形態では、上面２ａ及び主面６ｂの全体が封止材８から露出している。
（半導体装置の製造方法）
　図２～図１２を参照して、半導体装置１の製造方法について説明する。図２～４、図７、図８及び図１０～１３は、半導体装置１の製造方法を示す模式的な断面図である。図５は、複数の溝部６１が形成されたインターポーザ６０を示す平面図である。図６は、図５に示すインターポーザ６０の溝部６１（第１溝部６２及び第２溝部６３）を拡大して示す平面図である。図９は、アンダーフィル４の構成を示す図である。半導体装置１は、例えば、以下の工程（ａ）～工程（ｆ）を経て製造される。
（ａ）主面６０ａ（第１主面）及び主面６０ａに対向する主面６０ｂ（第２主面）を含み、主面６０ａを複数の設置領域６５に分割する複数の溝部６１が形成されたインターポーザ６０と、各設置領域６５上に少なくとも一つずつ配置された複数の半導体素子２と、を有する構造体１００を準備する工程であって、各溝部６１が少なくとも２本の並列な溝６１ａを含む、準備する工程。
（ｂ）複数の半導体素子２と主面６０ａとの間にアンダーフィル４を配置する工程。
（ｃ）少なくとも溝部６１（溝６１ａ）に封止材８０ｂが配置されるように複数の半導体素子２それぞれの少なくとも一部を封止材８０で封止する工程。
（ｄ）各半導体素子２の上面２ａが封止材８０から露出するように、封止材８０を研磨する工程。
（ｅ）複数の溝部６１に配置された封止材８０ｂが露出するように、インターポーザ６０を主面６０ｂから主面６０ａに向かって研磨する工程。
（ｆ）溝部６１に沿って封止材８０ｂを切断することにより構造体１００を複数の設置領域６５毎に個片化し、複数の半導体装置１を取得する工程。
［工程（ａ）］
　図２～図７を参照して工程（ａ）について説明する。工程（ａ）は、図７に示される構造体１００を準備する工程である。工程（ａ）では、まず、図２に示されるように、インターポーザ６０が準備される。インターポーザ６０は、後の工程において個片化されて、半導体装置１のインターポーザ６となる。インターポーザ６０は、主面６０ａ及び主面６０ａに対向する主面６０ｂを有している。主面６０ａ及び主面６０ｂが対向する方向は、インターポーザ６０の厚さ方向である。本実施形態では、インターポーザ６０は、シリコン（Ｓｉ）により形成されている。インターポーザ６０は、円形板状を呈している。インターポーザ６０は、ガラス又は有機材料により形成されていてもよい。インターポーザ６０がガラス又は有機材料により形成されている場合、インターポーザ６０は円形板状以外の形状（例えば矩形板状）を呈していてもよい。インターポーザ６０の厚さＴ１は、例えば５００μｍ～１０００μｍであってもよいし、７００μｍ～８００μｍであってもよい。インターポーザ６０には、配線が形成されている。当該配線は、主面６０ａから主面６０ｂに向かって貫通するシリコン貫通電極（ＴＳＶ：Through-Silicon　Via）であってもよい。
　次に、インターポーザ６０の主面６０ａ上に再配線層５０が形成される。再配線層５０は、後の工程において個片化されて、半導体装置１の再配線層５となる。再配線層５０は、主面６０ａの全体にわたって形成されている。再配線層５０は、層状の絶縁部分５１と、絶縁部分５１内に形成された配線（不図示）とを有している。本実施形態では、絶縁部分５１は、有機材料により形成されている。絶縁部分５１を形成する有機材料は、ポリイミド樹脂、マレイミド樹脂、エポキシ樹脂、フェノキシ樹脂、ポリベンゾオキザール樹脂、アクリル樹脂、又は、アクレート樹脂であってもよい。
　有機材料の弾性率は、一般的に、無機材料の弾性率よりも低い。換言すると、有機材料は、一般的に、無機材料よりも柔らかい。絶縁部分５１を形成する有機材料の弾性率は、例えば１ＧＰａ～１０ＧＰａであってもよい。ここでいう弾性率はヤング率を意味する。
　再配線層５０が有する配線は、例えば銅等の金属材料により形成されている。絶縁部分５１を形成する材料は、感光性を有していてもよい。絶縁部分５１を形成する材料が感光性を有している場合、露光及び現像が行われることにより絶縁部分５１の一部が除去され、除去された部分に電解めっき法等を用いて配線が形成されてもよい。絶縁部分５１の除去は、レーザ照射により行われてもよい。レーザ照射による場合、絶縁部分５１を形成する材料は、感光性を有していなくてもよい。再配線層５０が有する配線は、インターポーザ６０が有する配線に電気的に接続される。
　次に、図３に示されるように、再配線層５０の一部が除去される。再配線層５０の一部が除去されることにより、再配線層５０に複数の開口５２が形成される。本実施形態では、再配線層５０の一部が除去された後に、インターポーザ６０に複数の溝部６１が形成される（図４を参照）。溝部６１の詳細な構成については、図４を参照して後述する。図３に示される再配線層５０の一部を除去する工程では、再配線層５０における複数の溝部６１に対応する部分が除去される。各溝部６１は、少なくとも２本の溝６１ａを有するように構成される。具体的には、図３では、インターポーザ６０における溝部６１（溝６１ａ）の形成予定部分が部分６１Ａとして二点鎖線で示されている。図３に示される再配線層５０の一部を除去する工程では、再配線層５０における部分６１Ａとの重畳部分が除去される。再配線層５０における部分６１Ａとの重畳部分は、再配線層５０に対して露光及び現像が行われることにより除去されてもよいし、レーザ照射が行われることにより除去されてもよい。
　次に、図４に示されるように、インターポーザ６０に複数の溝部６１が形成される。各溝部６１の幅Ｗは、後述する工程（ｆ）で構造体１００を個片化する際の切断幅（ブレード７５の幅）に対応するものであり、例えば１００μｍ～５００μｍであることが好ましい（図６を参照）。但し、各溝部の幅Ｗは、個片化する際の切断幅（即ちブレード７５のブレード幅）と一致する必要はない。各溝部６１の幅Ｗは、１５０μｍ～４００μｍであることがより好ましく、２００μｍ～３００μｍであることが更に好ましい。各溝部６１の幅Ｗが１００μｍよりも狭くなると、工程（ｆ）で封止樹脂を切削するブレード７５（図１２を参照）の強度を維持しづらくなる。一方、各溝部６１の幅Ｗが５００μｍよりも広くなると切断する領域が広くなり、１つのインターポーザから取得可能な半導体装置１の数が少なくなってしまう。また、各溝部６１は、インターポーザ６０の主面６０ａから主面６０ｂに向かう２本の溝６１ａを有する。２本の溝６１ａは互いに並列な状態で延在し、２本の溝６１ａの間に凸状部分６１ｂが形成される。各溝部６１を構成する各溝６１ａは、スリット状に形成されており、主面６０ａにおいて開口する。溝部６１（溝６１ａ）の深さＡ１は、例えば、７０μｍ～４７０μｍであってもよいし、１００μｍ～４００μｍであってもよいし、２００μｍ～３００μｍであってもよい。インターポーザ６０の厚さＴ１に対する溝部６１（溝６１ａ）の深さＡ１は、例えば、１０％～６０％であってもよいし、２０％～５０％であってもよいし、３０％～４０％であってもよい。溝部６１の深さＡ１は、最終的に取得される半導体装置１のインターポーザ６の厚さＴ２（図１を参照）よりも、例えば３０μｍ～５０μｍだけ大きくてもよい。また、各溝６１ａの幅Ｗ１（図６を参照）は、幅Ｗの範囲内で任意に選択可能であり、例えば、２０μｍ～４０μｍであってもよいし、４０μｍ～５０μｍであってもよい。各溝６１ａの間に位置する凸状部分６１ｂの幅Ｗ２は、例えば、１００μｍ～１５０μｍであってもよいし、１５０μｍ～２００μｍであってもよい。なお、溝６１ａの深さＡ１に対する溝６１ａの幅Ｗ１のアスペクト比（深さＡ１：幅Ｗ１）は、例えば３．５：１～８：１であってもよい。
　ここで、図５及び図６も参照して溝部６１のより詳細な構成について説明する。図５及び図６では、説明の便宜上、再配線層５０の図示が省略され、インターポーザ６０のみが図示されている。図５及び図６に示されるように、溝部６１は、第１方向Ｄ１に沿う複数の第１溝部６２と、第１方向Ｄ１と交差する第２方向Ｄ２に沿う複数の第２溝部６３とを有している。すなわち、溝部６１は、複数の第１溝部６２と複数の第２溝部６３とを含む格子状に形成されている。本実施形態では、第２方向Ｄ２は、第１方向Ｄ１に垂直である。第１溝部６２のそれぞれは、２本の並列な溝６２ａを有し、第２溝部６３のそれぞれは、２本の並列な溝６３ａを有する。並列な２本の溝６２ａの間には凸状部分６２ｂが形成され、並列な２本の溝６３ａの間には凸状部分６３ｂが形成される。また、互いに隣り合う第１溝部６２同士の間隔Ｐ１は、例えば１０ｍｍ～１００ｍｍであってもよいし、２５ｍｍ～６０ｍｍであってもよい。互いに隣り合う第２溝部６３同士の間隔Ｐ２は、例えば２０ｍｍ～１００ｍｍであってもよいし、３０ｍｍ～６０ｍｍであってもよい。間隔Ｐ２は、間隔Ｐ１よりも大きくてもよい。
　複数の溝部６１は、主面６０ａを複数の設置領域６５に分割している。本実施形態では、インターポーザ６０の厚さ方向から見て、各設置領域６５は矩形状を呈している。設置領域６５の第１方向Ｄ１に沿う幅は、互いに隣り合う第２溝部６３同士の間隔Ｐ２に等しい。設置領域６５の第２方向Ｄ２に沿う幅は、互いに隣り合う第１溝部６２同士の間隔Ｐ１に等しい。各設置領域６５の形状は限定されず、各設置領域６５は、例えば矩形状以外の多角形状を呈していてもよい。図４に示されるように、溝部６１が形成されたインターポーザ６０は、板状の第１部分６６と、第１部分６６上に形成された複数の第２部分６７とを有している。第２部分６７は、メサ状を呈している。第２部分６７の頂面は、設置領域６５に対応している。
　溝部６１の各溝６１ａ（溝６２ａ，６３ａ）は、例えば２本のブレード７０（第１ブレード、図３を参照）を用いて形成される。一例として、高速回転する２本のブレード７０をインターポーザ６０の主面６０ａから主面６０ｂに向かって移動させ、インターポーザ６０を切削することにより、各溝部６１における２つの溝６１ａが同時に形成される。この形成の際、２つの溝６１ａの間に凸状部分６１ｂが残存する。各溝部６１における２つの溝６１ａを１本のブレード７０を用いて順に形成してもよい。インターポーザ６０を切削するためのブレード７０は、例えばシリコン切削用のダイシングブレードであり、溝６１ａを形成するものであることから、溝６１ａの幅Ｗ１と同等のブレード幅を有している。ブレード７０のブレード幅は、例えば２０μｍ～５０μｍである。また、インターポーザ６０を切削するためのブレード７０が有する砥粒の粒度（番手）は、例えば♯２０００～♯４０００であってもよい。粒度を示す♯の値が大きいほど、砥粒の粒径は小さくなる。砥粒は、ダイヤモンド砥粒（ＳＤ）であってもよい。溝部６１の各溝６１ａの形成手法は限定されず、例えばレーザ照射により溝部６１が形成されてもよい。
　次に、図7に示されるように、各設置領域６５上に半導体素子２が設置される。本実施形態では、各設置領域６５上に一つずつ半導体素子２が設置される。半導体素子２は、各設置領域６５上に少なくとも一つずつ設置されればよい。したがって、各設置領域６５上に複数の半導体素子２が設置されてもよい。一例として、一つのプロセッサ（例えばＧＰＵ）及び複数のメモリ（例えばＨＢＭ）が、複数の半導体素子２として各設置領域６５上に設置されてもよい。この場合、各設置領域６５において、複数のメモリはプロセッサの周囲に近接して配置されてもよい。プロセッサとメモリとは、互いに積層されることなく二次元的に配置されてもよい。複数のメモリは、互いに積層されて三次元的に配置されてもよい。
　本実施形態では、再配線層５０がインターポーザ６０上に配置され、半導体素子２がバンプ３を介して再配線層５０上に設置される。すなわち、半導体素子２は、再配線層５０及びバンプ３を介して設置領域６５上に設置される。半導体素子２は、バンプ３によって再配線層５０が有する配線部分に電気的に接続される。以上の工程（ａ）により、構造体１００が準備される。準備される構造体１００は、インターポーザ６０と、複数の半導体素子２とを有している。インターポーザ６０は、主面６０ａと、主面６０ａに対向する主面６０ｂとを含んでいる。インターポーザ６０には、主面６０ａを複数の設置領域６５に分割する複数の溝部６１が形成されている。各溝部６１は、少なくとも２本の並列な溝６１ａを含む。複数の半導体素子２は、各設置領域６５上に少なくとも一つずつ設置されている。本実施形態では、複数の半導体素子２は、各設置領域６５上に一つずつ設置されている。
［工程（ｂ）］
　工程（ｂ）は、複数の半導体素子２と、インターポーザ６０の主面６０ａとの間にアンダーフィル４を配置する工程である。図８に示されるように、アンダーフィル４は、各半導体素子２と主面６０ａとの間に配置される。本実施形態では、アンダーフィル４は、主面６０ａに配置された再配線層５０と、半導体素子２との間に配置される。図９に示されるように、アンダーフィル４は、半導体素子２と再配線層５０との間においてバンプ３を覆うように配置される。アンダーフィル４は、バンプ３同士の隙間に充填される。アンダーフィル４は、半導体素子２及び再配線層５０に接合する。アンダーフィル４は、バンプ３を封止して保護する。アンダーフィル４は、例えばエポキシ樹脂を含む材料により形成されてもよい。なお、アンダーフィル４としては、個別のアンダーフィル材を用いて形成するだけでなく、後述する封止材８０で封止する際に封止材８０の一部をアンダーフィルとしても使用してもよい。
［工程（ｃ）］
　工程（ｃ）は、複数の半導体素子２それぞれを封止材８０で封止すると共に、少なくとも溝部６１（溝６１ａ）に封止材８０ｂを配置する工程である。図１０に示されるように、溝部６１の全体に封止材８０ｂが配置（充填）されるように複数の半導体素子２を封止材８０で封止する。封止材８０は、再配線層５０の開口５２の内部、及び複数の半導体素子２の間にも配置される。封止材８０は、半導体素子２、アンダーフィル４及び再配線層５０を覆うように、インターポーザ６０の全体にわたって配置される。封止材８０は、各半導体素子２の上面２ａ及び側面２ｃを覆うように配置される。封止材８０は、例えばエポキシ樹脂を含む材料により形成されてもよい。封止材８０は、エポキシモールディングコンパウンド（ＥＭＣ）であってもよい。
［工程（ｄ）］
　工程（ｄ）は、各半導体素子２の上面２ａが封止材８０から露出するように、封止材８０を研磨する工程である。図１０に示されるように、封止材８０は、インターポーザ６０とは反対側の表面８０ａを有している。工程（ｄ）では、封止材８０が表面８０ａからインターポーザ６０に向かって研磨されることにより、封止材８０が薄化される。本実施形態では、図１１に示されるように、表面８０ａが上面２ａと面一になるまで封止材８０が研磨される。これにより、上面２ａが封止材８０から露出する。
　本実施形態では、工程（ｄ）が終了した後に、インターポーザ６０の向きが反転される。工程（ｄ）までの工程では、インターポーザ６０の主面６０ａは、主面６０ｂよりも鉛直方向において上側に位置していた（図１１を参照）。これに対して、工程（ｅ）以降の工程では、インターポーザ６０は、主面６０ａが主面６０ｂよりも鉛直方向において下側に位置するように配置される。
［工程（ｅ）］
　工程（ｅ）は、各溝部６１を構成する２つの溝６１ａに配置された封止材８０ｂが露出するように、インターポーザ６０を研磨する工程である。工程（ｅ）では、インターポーザ６０が、主面６０ｂから主面６０ａに向かって研磨されることにより、インターポーザ６０が薄化される。溝部６１に配置された封止材８０ｂが露出するまでインターポーザ６０を研磨すると、図１１及び図１２に示されるように、インターポーザ６０の第１部分６６が除去され、複数の第２部分６７が残る。インターポーザ６０の厚さ方向から見て、隣り合う第２部分６７同士の間には、封止材８０と溝６１ａ間の凸状部分６１ｂのみが存在している。
　次に、図１３に示されるように、インターポーザ６０にバンプ７が配置される。本実施形態では、バンプ７は、各第２部分６７における再配線層５０とは反対側の表面に配置される。バンプ７は、インターポーザ６０の配線に電気的に接続される。
［工程（ｆ）］
　工程（ｆ）は、各溝部６１に沿って、２つの溝６１ａ内の封止材８０ｂ及び溝６１ａ間の凸状部分６１ｂをまとめて切断することにより構造体１００を複数の設置領域６５毎に個片化し、複数の半導体装置１を取得する工程である。図１２及び図１３に示されるように、工程（ｆ）では、封止材８０ｂ及び凸状部分６１ｂがインターポーザ６０の厚さ方向に切断される。具体的には、封止材８０における溝６１ａに配置された封止材８０ｂと、溝６１ａの間の凸状部分６１ｂと、封止材８０における再配線層５０の開口５２内に配置された封止材８０と、封止材８０における複数の半導体素子２の間に配置された部分とが併せて切断される。これにより、構造体１００が複数の設置領域６５毎に個片化される。上述したように、インターポーザ６０の厚さ方向から見て、隣り合う第２部分６７同士の間には、封止材８０，８０ｂが存在している。そのため、工程（ｆ）において封止材８０，８０ｂを切断する際、インターポーザ６０の本体部分（凸状部分６１ｂを除く部分）は切断されない。本実施形態では、インターポーザ６０の厚さ方向から見て、溝部６１が格子状に形成されている。そのため、インターポーザ６０は、溝部６１に沿って格子状に切断される。
　溝６１ａ内の封止材８０ｂ及び凸状部分６１ｂ等は、例えばブレード７５（第２ブレード）を用いて切断される。一例として、高速回転するブレード７５によって封止材８０ｂ及び凸状部分６１ｂ等が切断される。封止材８０ｂ等を切断するためのブレード７５は、例えば封止材（樹脂材）切削用のダイシングブレードであり、凸状部分６１ｂは少なくとも切断する必要があるため、凸状部分６１ｂの幅Ｗ２以上で且つ溝部６１の幅Ｗ以下であるブレード幅を有していることが好ましい。このようなブレード７５のブレード幅は、例えば１００μｍ～２００μｍである。つまり、個片化する際のブレード７５のブレード幅は、溝６１ａを切削するためのブレード７０（図３参照）のブレード幅よりも広くなっていてもよい。ブレード幅が凸状部分６１ｂの幅Ｗ２に近いブレード７５を用いた場合、個片化された半導体装置１の側面における封止材８０の厚みを十分に確保することができ、パッケージの保護機能を向上することができる。また、個片化の際に封止材８０ｂ等を切断するためのブレード７５が有する砥粒の粒度（番手）は、例えば♯３２０～♯６００であってもよい。砥粒は、ダイヤモンド砥粒（ＳＤ）であってもよい。工程（ａ）においてインターポーザ６０を切削するためのブレード７０（溝部６１を形成するためのブレード）が有する砥粒の粒度は、工程（ｆ）において封止材８０ｂを切断するためのブレード７５が有する砥粒の粒度よりも大きくてもよい。
　工程（ｆ）により構造体１００が個片化され、複数の半導体装置１（図１を参照）が取得される。個片化後のインターポーザ６０は、半導体装置１のインターポーザ６に対応し、個片化後の再配線層５０は、半導体装置１の再配線層５に対応する。以上で、半導体装置１の製造工程が終了する。
　以上、本実施形態に係る半導体装置１の製造方法によれば、インターポーザ６０の主面６０ａを複数の設置領域６５に分割する複数の溝部６１に封止材８０ｂが配置され、各溝部６１に配置された封止材８０ｂが露出するようにインターポーザ６０が主面６０ｂから主面６０ａに向かって研磨される。そして、各溝部６１に配置された封止材８０ｂを含む領域が切断されることにより構造体１００が個片化され、複数の半導体装置１が取得される。この場合、インターポーザ６０の本体部分を切断することなく、各溝部６１に配置された封止材８０ｂを含む領域を切断することにより構造体１００を個片化することができる。そのため、構造体１００を個片化する際に、例えば、封止材８０ｂを切断するためのブレード７５の他にインターポーザ６０を切断するためのブレードを使用する必要が無い。これにより、例えばブレードを交換する手間が不要となり、半導体装置１の製造効率を向上することができる。また、構造体を個片化する際にインターポーザ及び封止材の両者を順に切断する必要がある従来の製造方法では、インターポーザを確実に切断するためにブレードが封止材まで到達するようにインターポーザを切断する場合がある。この場合、インターポーザを切断するためのブレードが封止材に接触する。このように、本来の対象物とは異なる材質の対象物を切断した場合、ブレードに異常磨耗が生じるおそれがある。これに対して、本実施形態に係る半導体装置１の製造方法では、構造体１００を個片化する際に、封止材８０ｂを含む領域を切断するためのブレード７５をインターポーザ６０の本体部分に接触させる必要がないため、ブレードに異常磨耗が生じ難い。これにより、ブレードの寿命が延び、ブレードの交換頻度が低下するため、半導体装置１の製造効率を向上することができる。さらに、本実施形態に係る製造方法によって製造される半導体装置１では、インターポーザ６の側面６ｃが封止材８によって覆われるため、インターポーザ６を保護することができる。インターポーザ６の側面が封止材８によって覆われている上記構成によれば、相対的に硬くて脆い性質を有するシリコン等によってインターポーザ６が形成されている場合であっても、インターポーザ６をより確実に保護することができる。また、上記の製造方法では、２本の並列な溝６１ａの間にインターポーザの一部が残存することになるが、当該インターポーザの一部（凸状部分６１ｂ）は、製造される半導体装置１を構成する部分ではないため、インターポーザ６０を切断するためのブレードを用いなくても問題がない（即ち、ブレード７５でまとめて切断しても問題ない）。また、インターポーザ６０に溝部６１を形成する際、個片化する際の切断幅に対応する幅広の溝を形成しようとすると、溝部の形成に時間がかかる場合がある。しかしながら、上記の製造方法によれば、溝部における各溝６１ａの幅を狭くして溝部６１の形成にかかる時間を短くすることもできる。よって、この製造方法によれば、この点においても半導体装置の製造効率を向上することができる。
　本実施形態の半導体装置１の製造方法において、構造体１００を準備する工程は、インターポーザ６０の厚さＴ１に対して１０％～６０％の深さＡ１を有する溝部６１（溝６１ａ）を形成する工程を含んでいてもよい。溝部６１の深さＡ１が、インターポーザ６０の厚さＴ１に対して１０％よりも小さい場合、インターポーザ６０を研磨する工程において封止材８０ｂを露出させ難い。また、溝部６１の深さＡ１が、インターポーザ６０の厚さＴ１に対して６０％よりも大きい場合、インターポーザ６０の強度が低下し、半導体装置１の製造工程においてインターポーザ６０に割れが生じる可能性があり、この割れを生じさせないために製造効率が低下する虞がある。これに対して、上記の製造方法によれば、インターポーザ６０を研磨する工程において封止材８０ｂを容易に露出させることができると共に、半導体装置１の製造工程においてインターポーザ６０に割れが生じ難く製造効率を低下させない。これにより、半導体装置１の製造効率を向上することができる。
　本実施形態の半導体装置１の製造方法において、構造体１００を準備する工程は、７０μｍ～４７０μｍの深さＡ１を有する溝部６１（溝６１ａ）を形成する工程を含んでいてもよい。溝部６１の深さＡ１が７０μｍよりも小さい場合、インターポーザ６０を研磨する工程において封止材８０ｂを露出させ難い。また、溝部６１の深さＡ１が４７０μｍよりも大きい場合、インターポーザ６０の強度が低下し、半導体装置１の製造工程においてインターポーザ６０に割れが生じる可能性があり、この割れを生じさせないために製造効率が低下する虞がある。これに対して、上記の製造方法によれば、インターポーザ６０を研磨する工程において封止材８０ｂを容易に露出させることができると共に、半導体装置１の製造工程においてインターポーザ６０に割れが生じ難く製造効率を低下させない。これにより、半導体装置１の製造効率を向上することができる。
　本実施形態の半導体装置１の製造方法において、並列な溝６１ａそれぞれの幅は、２０μｍ～５０μｍであってもよい。この場合、溝部６１を形成する際の切削屑等の発生量を少なくして、半導体素子２を含む半導体装置１にコンタミが付着することを防止できる。これにより、個片化された半導体装置１における不良率を低減し、半導体装置１の製造効率を更に向上することができる。また、並列な溝６１ａの幅が上記の範囲であることにより、例えばインターポーザ６０がシリコンインターポーザの場合であっても、ブレード７０等を用いて並列な溝６１ａを迅速に形成することが可能となる。
　本実施形態の半導体装置１の製造方法において、構造体１００を準備する工程は、並列な溝６１ａの間に凸状部分６１ｂが残存するように各溝部６１を形成する工程を含んでいる。また、複数の半導体装置１を取得する工程では、各溝部６１の溝６１ａに配置された封止材８０ｂ及び凸状部分６１ｂをまとめて切断する。この場合、溝部６１を形成する工程を迅速に行うことができると共に、個片化する際の切断も迅速に行うことができるため、半導体装置１の製造効率を更に高めることが可能となる。なお、この場合において、凸状部分６１ｂの幅は、１００μｍ～２００μｍであってもよい。この場合、個片化する際の切断をより確実に行うことができる。
　本実施形態の半導体装置１の製造方法において、インターポーザ６０は、シリコン（Ｓｉ）によって形成されている。この場合、インターポーザ６０に形成される配線の微細化を実現することができる。
　本実施形態の半導体装置１の製造方法において、構造体１００を準備する工程は、複数の溝部６１が形成される前の主面６０ａ上に再配線層５０を形成する工程と、再配線層５０における、複数の溝部６１の形成予定部分（部分６１Ａ）との重畳部分を除去する工程と、インターポーザ６０に複数の溝部６１を形成する工程と、を含んでいる。この場合、再配線層５０において、複数の溝部６１の形成予定部分との重畳部分が除去される。これにより、例えば、ブレードを用いてインターポーザ６０に溝部６１を形成する際に、ブレードが再配線層５０に接触し難い。これにより、再配線層５０の剥離及びチッピング（微小欠損）を抑制することができる。
　本実施形態の半導体装置１の製造方法において、再配線層５０を形成する材料は、感光性を有する材料を含んでいてもよい。重畳部分を除去する工程では、再配線層５０に対して露光及び現像を行うことにより重畳部分を除去してもよい。この場合、再配線層５０における重畳部分が複雑な形状、又は微細な形状であっても、重複部分を容易に除去することができる。
　本実施形態の半導体装置１の製造方法は、封止材８０を配置する工程の前に、複数の半導体素子２と主面６０ａとの間にアンダーフィル４を配置する工程を更に備えている。この場合、アンダーフィル４によって半導体素子２がインターポーザ６０に対してより安定して固定される。
　本実施形態の半導体装置１の製造方法において、封止材８０を配置する工程では、各半導体素子２の側面２ｃ及び上面２ａを覆うように封止材８０を配置し、各半導体素子２の上面２ａが封止材８０から露出するように、封止材８０を研磨する工程を更に備えている。この場合、半導体素子２の側面２ｃが封止材８０によって覆われるため、半導体素子２を保護することができる。また、半導体素子２の上面２ａが封止材８から露出するため、半導体素子２の放熱性を向上することができる。
　本実施形態の半導体装置１の製造方法において、構造体１００を準備する工程は、少なくとも２つのブレード７０を用いてインターポーザ６０を切削することにより少なくとも２本の並列な溝６１ａを同時に形成する工程を含んでいる。この場合、インターポーザに並列な溝６１ａを形成する工程をより迅速に行うことができ、半導体装置１の製造効率を更に向上させることが可能となる。
　本実施形態の半導体装置１の製造方法において、複数の半導体装置１を取得する工程では、ブレード７５を用いて溝部６１に沿って封止材８０ｂを含む領域を切断する。この場合、封止材８０ｂを含む領域をより確実に切断することができる。
　本実施形態の半導体装置１の製造方法において、構造体１００を準備する工程は、ブレード７０を用いてインターポーザ６０を切削することにより複数の溝部６１を形成する工程を含んでいる。また、溝部６１を形成する工程においてインターポーザ６０を切削するためのブレード７０が有する砥粒の粒度は、複数の半導体装置１を取得する工程において封止材８０ｂを含む領域を切断するためのブレード７５が有する砥粒の粒度よりも大きい。この場合、ブレード７０を用いて、インターポーザ６０に対して溝部６１をより確実に形成することができる。また、インターポーザ６０に形成する溝部６１を微細な切削面を有する溝とすることができる。更に、インターポーザ６０及び封止材８０を、それぞれの材質に適した砥粒を有するブレードによって切削又は切断することができる。
　本実施形態の半導体装置１の製造方法において、溝部６１を形成する工程においてインターポーザ６０を切削するためのブレード７０が有する砥粒の粒度は、♯２０００～♯４０００であってもよい。複数の半導体装置１を取得する工程において封止材８０ｂ等を切断するためのブレード７５が有する砥粒の粒度は、♯３２０～♯６００であってもよい。この場合、インターポーザ６０及び封止材８０を、それぞれの材質に適した砥粒を有するブレードによって切削又は切断することができる。
　本実施形態に係る構造体１００では、インターポーザ６０に主面６０ａを複数の設置領域６５に分割する複数の溝部６１が形成されている。この構造体１００を用いて上記製造方法により半導体装置１を製造する場合、上記同様、インターポーザ６０の本体部分を切断することなく、溝部６１に配置された封止材８０ｂ等を切断することによって構造体１００を個片化することができる。そのため、構造体１００を個片化する際に、例えば、封止材８０を切断するためのブレード７５の他にインターポーザ６０を切断するためのブレードを使用する必要が無い。これにより、半導体装置１の製造効率を向上することができる。なお、この構造体１００では、２本の並列な溝６１ａの間にインターポーザ６０の一部（凸状部分６１ｂ）が残存することになるが、当該インターポーザの一部は、製造される半導体装置１を構成する部分ではないため、個片化する際にインターポーザ６０を切断するためのブレードを用いなくても問題がない。また、インターポーザ６０に溝部６１を形成する際、個片化する際の切断幅に対応する幅広の溝を形成しようとすると、溝部６１の形成に時間がかかる場合がある。しかしながら、構造体１００によれば、溝部６１における各溝６１ａの幅Ｗ１を狭くして溝部６１の形成にかかる時間を短くすることができる。よって、構造体１００によれば、この点においても半導体装置１の製造効率を向上することができる。
　本実施形態の構造体１００において、複数の溝部６１の各溝６１ａは、インターポーザ６０の厚さＴ１に対して１０％～６０％の深さＡ１を有していてもよい。構造体１００を用いて上記製造方法により半導体装置１を製造する場合、上記同様、インターポーザ６０を研磨する工程において封止材８０を容易に露出させることができると共に、半導体装置１の製造工程においてインターポーザ６０に割れが生じ難い。これにより、半導体装置１の製造効率を向上することができる。
　本実施形態の構造体１００において、複数の溝部６１の各溝６１ａは、７０μｍ～４７０μｍの深さＡ１を有していてもよい。構造体１００を用いて上記製造方法により半導体装置１を製造する場合、上記同様、インターポーザ６０を研磨する工程において封止材８０を容易に露出させることができると共に、半導体装置１の製造工程においてインターポーザ６０に割れが生じ難い。これにより、半導体装置１の製造効率を向上することができる。
　本実施形態の構造体１００において、並列な溝６１ａそれぞれの幅は、２０μｍ～５０μｍであってもよい。この場合、上記同様、溝部６１を形成する際の切削屑等の発生量を少なくして、半導体装置１にコンタミが付着することを防止できる。これにより、半導体装置１における不良率を低減し、半導体装置１の製造効率を更に向上することができる。
　本実施形態の構造体１００において、並列な溝６１ａの間には凸状部分６１ｂが設けられていてもよく、凸状部分６１ｂの幅は、１００μｍ～２００μｍであってもよい。この場合、上記同様、個片化する際の切断を迅速に行うことができるため、半導体装置の製造効率を更に高めることが可能となる。
　本実施形態の構造体１００において、複数の溝部６１は、第１方向Ｄ１に沿う複数の第１溝部６２と、第１方向に垂直な第２方向Ｄ２に沿う複数の第２溝部６３とを含む格子状に形成されている。複数の第１溝部６２のそれぞれが２本の並列な溝６２ａを有すると共に、複数の第２溝部６３のそれぞれが２本の並列な溝６３ａを有してもよい。互いに隣り合う第１溝部６２同士の間隔は、１０ｍｍ～１００ｍｍであってもよい。互いに隣り合う第２溝部６３同士の間隔は、２０ｍｍ～１００ｍｍであってもよい。構造体１００を用いて上記製造方法により半導体装置１を製造する場合、一般的な電子部品に実装することができるサイズを有する汎用性の高い半導体装置１を製造することができる。
　以上、本開示の実施形態について詳細に説明してきたが、本開示は上記実施形態に限定されるものではない。
　再配線層５０の絶縁部分５１は、無機材料により形成されていてもよい。絶縁部分５１を形成する無機材料は、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、又は酸窒化ケイ素（ＳｉＯＮ）であってもよい。絶縁部分５１が無機材料により形成されている場合、工程（ａ）において再配線層５０における部分６１Ａとの重畳部分が除去される際に（図３を参照）、ブレードによって再配線層５０が切削されることにより、当該重畳部分が除去されてもよい。再配線層５０における当該重畳部分の除去と、溝部６１の形成（図４を参照）とは、同一のブレードを用いて併せて行われてもよい。
　構造体１００を準備する工程（ａ）において、各溝部６１は、２本よりも多くの並列な溝６１ａから形成されてもよく、例えば３本の並列な溝６１ａから形成されてもよい。
　半導体装置１の製造工程において、工程（ｂ）は省略されてもよい。すなわち、複数の半導体素子２と主面６０ａとの間にアンダーフィル４が配置されなくてもよい。
　半導体装置１の製造工程において、工程（ｄ）は省略されてもよい。すなわち、各半導体素子２の上面２ａが封止材８０から露出するように、封止材８０が研磨されて薄化されなくてもよい。具体的には、封止材８０は、一切研磨されなくてもよいし、上面２ａが封止材８０から露出しない程度に研磨されてもよい。
　インターポーザ６０に形成される溝部６１（溝６１ａ）の深さＡ１の大きさは限定されない。深さＡ１は、インターポーザ６０の厚さＴ１に対して１０％よりも小さくてもよいし、厚さＴ１に対して６０％よりも大きくてもよい。深さＡ１は、７０μｍよりも小さくてもよいし、４７０μｍよりも大きくてもよい。
　半導体装置１が他の電子部品に実装される際の半導体装置１の向きは限定されない。すなわち、半導体素子２の上面２ａが下面２ｂよりも鉛直方向において上側に位置するように半導体装置１が実装されてもよいし、上面２ａが下面２ｂよりも鉛直方向において下側に位置するように半導体装置１が実装されてもよい。
　１…半導体装置、２…半導体素子、２ａ…上面、２ｃ…側面、３…バンプ、４…アンダーフィル、５，５０…再配線層、６，６０…インターポーザ、８，８０，８０ｂ…封止材、６０ａ…主面（第１主面）、６０ｂ…主面（第２主面）、６１…溝部、６１Ａ…部分（形成予定部分）、６１ａ…溝、６１ｂ…凸状部分、６２…第１溝部、６２ａ…溝、６２ｂ…凸状部分、６３…第２溝部、６３ａ…溝、６３ｂ…凸状部分、６５…設置領域、７０…ブレード（第１ブレード）、７５…ブレード（第２ブレード）、１００…構造体。

Claims (20)

  1. 　第１主面及び前記第１主面に対向する第２主面を含み、前記第１主面を複数の設置領域に分割する複数の溝部が形成されたインターポーザと、各前記設置領域上に少なくとも一つずつ設置された複数の半導体素子と、を有する構造体を準備する工程であって、各前記溝部が少なくとも２本の並列な溝を含む、準備する工程と、
    　少なくとも前記複数の溝部に封止材が配置されるように前記複数の半導体素子それぞれの少なくとも一部を前記封止材で封止する工程と、
    　前記複数の溝部に配置された前記封止材が露出するように、前記インターポーザを前記第２主面から前記第１主面に向かって研磨する工程と、
    　各前記溝部に沿って前記封止材を切断することにより前記構造体を前記複数の設置領域毎に個片化し、複数の半導体装置を取得する工程と、
    を備える、半導体装置の製造方法。
  2. 　前記構造体を準備する工程は、研磨する前の前記インターポーザの厚さに対して１０％～６０％の深さを有する前記複数の溝部を形成する工程を含む、
    請求項１に記載の半導体装置の製造方法。
  3. 　前記構造体を準備する工程は、７０μｍ～４７０μｍの深さを有する前記複数の溝部を形成する工程を含む、
    請求項１又は２に記載の半導体装置の製造方法。
  4. 　前記並列な溝それぞれの幅は、２０μｍ～５０μｍである、
    請求項１～３のいずれか一項に記載の半導体装置の製造方法。
  5. 　前記構造体を準備する工程は、前記並列な溝の間に凸状部分が残存するように各前記溝部を形成する工程を含み、
    　前記複数の半導体装置を取得する工程では、各前記溝部に配置された前記封止材及び前記凸状部分をまとめて切断する、
    請求項１～４のいずれか一項に記載の半導体装置の製造方法。
  6. 　前記凸状部分の幅は、１００μｍ～２００μｍである、
    請求項５に記載の半導体装置の製造方法。
  7. 　前記構造体を準備する工程は、
    　前記複数の溝部が形成される前の前記第１主面上に再配線層を形成する工程と、
    　前記再配線層における、前記複数の溝部の形成予定部分との重畳部分を除去する工程と、
    　前記インターポーザに前記複数の溝部を形成する工程と、を含む、
    請求項１～６のいずれか一項に記載の半導体装置の製造方法。
  8. 　前記再配線層を形成する材料は、感光性を有する材料を含んでおり、
    　前記重畳部分を除去する工程では、前記再配線層に対して露光及び現像を行うことにより前記重畳部分を除去する、
    請求項７に記載の半導体装置の製造方法。
  9. 　前記封止材を配置する工程の前に、前記複数の半導体素子と前記第１主面との間にアンダーフィルを配置する工程を更に備える、
    請求項１～８のいずれか一項に記載の半導体装置の製造方法。
  10. 　前記封止する工程では、各前記半導体素子の側面及び上面を覆うように前記封止材を配置し、
    　各前記半導体素子の前記上面が前記封止材から露出するように、前記封止材を研磨する工程を更に備える、
    請求項１～９のいずれか一項に記載の半導体装置の製造方法。
  11. 　前記構造体を準備する工程は、少なくとも２つの第１ブレードを用いて前記インターポーザを切削することにより前記少なくとも２本の並列な溝を同時に形成する工程、又は、１つの第１ブレードを用いて前記インターポーザを切削することにより前記少なくとも２本の並列な溝を順に形成する工程、を含む、
    請求項１～１０のいずれか一項に記載の半導体装置の製造方法。
  12. 　前記複数の半導体装置を取得する工程では、第２ブレードを用いて前記溝部に沿って前記封止材を切断する、
    請求項１～１１のいずれか一項に記載の半導体装置の製造方法。
  13. 　前記構造体を準備する工程は、第１ブレードを用いて前記インターポーザを切削することにより前記複数の溝部を形成する工程を含み、
    　前記第１ブレードが有する砥粒の粒度は、前記第２ブレードが有する砥粒の粒度よりも大きい、
    請求項１２に記載の半導体装置の製造方法。
  14. 　前記第１ブレードが有する砥粒の粒度は、♯２０００～♯４０００であり、
    　前記第２ブレードが有する砥粒の粒度は、♯３２０～♯６００である、
    請求項１３に記載の半導体装置の製造方法。
  15. 　第１主面及び前記第１主面に対向する第２主面を含むインターポーザと、
    　前記第１主面に配置された複数の半導体素子と、を備え、
    　前記インターポーザには、前記第１主面を複数の設置領域に分割する複数の溝部が形成されており、
    　各前記溝部は、少なくとも２本の並列な溝を含み、
    　前記複数の半導体素子は、各前記設置領域上に少なくとも一つずつ配置されている、構造体。
  16. 　前記複数の溝部は、前記インターポーザの厚さに対して１０％～６０％の深さを有する、
    請求項１５に記載の構造体。
  17. 　前記複数の溝部は、７０μｍ～４７０μｍの深さを有する、
    請求項１５又は１６に記載の構造体。
  18. 　前記並列な溝それぞれの幅は、２０μｍ～５０μｍである、
    請求項１５～１７のいずれか一項に記載の構造体。
  19. 　前記並列な溝の間には凸状部分が設けられており、
    　前記凸状部分の幅は、１００μｍ～２００μｍである、
    請求項１５～１８のいずれか一項に記載の構造体。
  20. 　前記複数の溝部は、第１方向に沿う複数の第１溝部と、前記第１方向と交差する第２方向に沿う複数の第２溝部とを含む格子状に形成されており、
    　前記複数の第１溝部のそれぞれが少なくとも２本の並列な溝を有すると共に、前記複数の第２溝部のそれぞれが少なくとも２本の並列な溝を有し、
    　互いに隣り合う前記第１溝部同士の間隔は、１０ｍｍ～１００ｍｍであり、
    　互いに隣り合う前記第２溝部同士の間隔は、２０ｍｍ～１００ｍｍである、
    請求項１５～１９のいずれか一項に記載の構造体。

     
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