CN117637631A - 封装结构、半导体管芯及其形成方法 - Google Patents

Abstract

提供了具有堆叠的半导体管芯的封装结构及其形成方法，该堆叠的半导体管芯具有波浪形侧壁。封装结构包括：接合在一起的第一管芯和第二管芯；横向密封所述第一管芯的第一密封剂；以及横向密封所述第二管芯的第二密封剂，其中，在横截面中，与所述第二密封剂接触的所述第二管芯的第二界面为波浪形界面。本发明的实施例还提供了半导体管芯及其形成方法。

Description

封装结构、半导体管芯及其形成方法

技术领域

本发明的实施例涉及封装结构、半导体管芯及其形成方法。

背景技术

将半导体器件用于各种电子应用中，作为实例，诸如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上方依次沉积绝缘层或介电层、导电层和半导体材料层，以及使用光刻图案化各个材料层以在其上形成电路组件和元件来制造半导体器件。通常在单个半导体晶圆上制造数十个或数百个集成电路。通过沿着划线锯切集成电路来切单单独的管芯。然后，例如在多芯片模块或其他类型的封装中，分别封装单独的管芯。

半导体行业通过不断减小最小部件尺寸来不断改善各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。随着先进半导体制造节点中的部件尺寸不断缩小，出现了必须应对新的挑战。

发明内容

本发明的一些实施例提供了一种半导体管芯，该半导体管芯包括：器件区域；切割区域，横向围绕器件区域；以及密封环区域，横向设置在器件区域和切割区域之间，其中，在切割区域中的截面图中，半导体管芯具有波浪形侧壁。

本发明的另一些实施例提供了一种封装结构，该封装结构包括：第一管芯和第二管芯，接合在一起；第一密封剂，横向密封第一管芯；以及第二密封剂，横向密封第二管芯，其中，在横截面中，与第二密封剂接触的第二管芯的第二界面为波浪形界面。

本发明的又一些实施例提供了一种形成半导体管芯的方法，该方法包括：提供半导体器件，半导体器件具有器件区域、切割区域和密封环区域，密封环区域横向设置在器件区域和切割区域之间；在半导体器件上方形成光刻胶图案；通过使用光刻胶图案执行等离子体切割工艺，以在切割区域中形成多个第一开口，其中，多个第一开口在切割区域中横向围绕测试键；以及去除多个第一开口之间的半导体器件的部分，以在切割区域中形成穿透半导体器件的第二开口，从而将半导体器件切单成多个半导体管芯，其中，在切割区域中的截面图中，多个半导体管芯具有波浪形侧壁。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本公开的方面。需要注意的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1至图4是根据一些实施例的形成半导体管芯的方法的截面图。

图5A至图5F是根据各个实施例的半导体管芯的俯视图。

图6至图7是根据一些实施例的形成封装结构的方法的截面图。

图8至图10是根据各个实施例的封装结构的截面图。

具体实施方式

以下公开内容提供了许多用于实施所提供主题的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本公开。当然，这些仅仅是实例，而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成的额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…下面”、“在…之下”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

还可以包括其他部件和工艺。例如，可以包括测试结构以辅助3D封装或3DIC器件的验证测试。例如，测试结构可以包括在再分布层中或在衬底上形成的测试焊盘，测试焊盘允许测试3D封装或3DIC，探针和/或探针卡的使用等。验证测试可以在中间结构以及最终结构上执行。另外，本文公开的结构和方法可以与测试方法结合使用，测试方法结合已知良好管芯的中间验证以增加良率以及降低成本。

图1至图4是根据一些实施例的形成半导体管芯的方法的截面图。

参考图1，提供了半导体器件100。在一些实施例中，半导体器件100可以是例如包括多个半导体管芯的晶圆，该晶圆之后被切单以形成多个单独的半导体管芯。半导体器件100可以包括衬底101、一个或多个电气组件103和互连结构110。电气组件103形成在衬底101中或形成在衬底101上。互连结构110可以形成在衬底101上方并且电耦接至电气组件103。如图1中所示，半导体器件100可以包括不同的区域，诸如器件区域210、密封环区域220和切割区域230(也可以称为划线区域)。在一些实施例中，功能电路(诸如包括电气组件103和对应的互连结构110的集成电路)形成在器件区域210中。密封环104可以形成在器件区域210周围的密封环区域220中。例如，密封环104可以形成在密封环区域220中，以横向围绕相应器件区域210的周边。测试键130可以形成在切割区域230中。在一些实施例中，切割区域230设置在例如相邻的密封环区域220之间。在后续的切割工艺中，沿着切割区域230(例如，在切割区域230中)执行切割以将晶圆切单成多个单独的半导体管芯。应注意，为简单起见，图1可以仅显示半导体器件100的部分，并且并未示出半导体器件100的所有细节。

衬底101可以是半导体衬底(诸如掺杂或未掺杂的硅)或者绝缘体上半导体(SOI)衬底的有源层。半导体衬底可以包括其他半导体材料，诸如锗；化合物半导体，包括碳化硅、镓砷、磷化镓、氮化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。也可以使用其他衬底，诸如多层衬底或梯度衬底。

可以使用任何合适的形成方法在衬底101中和/或衬底101上形成诸如晶体管、二极管、电容器、电阻器等的电气组件103，并且可以通过互连结构110互连电气组件103以形成功能电路。例如，每个器件区域210中的电气组件103通过该器件区域210中的各自(例如，上面的)互连结构110互连，以在器件区域210中形成集成电路管芯的功能电路。

在一些实施例中，互连结构110包括形成在半导体衬底101上方的一个或多个介电层中的金属化图案(例如，导电的部件)。例如，互连结构110可以包括导电的部件，诸如形成在多个介电层115中的导线114和通孔112。在一些实施例中，介电层115包括合适的介电材料，诸如氧化硅、氮化硅、氮氧化硅、它们的组合、它们的多层等，并且可以使用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、层压等合适的形成方法来形成介电层115。互连结构110的导电的部件(例如，114、112)可以由诸如铜的导电材料形成，并且可以由诸如镶嵌、双镶嵌、镀覆等合适的形成方法来形成互连结构110的导电部件。应注意，为简单起见，图1将介电层115示出为单层，应理解互连结构110的介电层115可以包括多个介电层。

图1进一步示出了形成在密封环区域220中的密封环104。如图1中所示，密封环104可以包括形成在介电层115中的通孔层和导线层。在一些实施例中，使用与导电部件114/112相同的材料在相同的处理步骤中形成密封环104。在一些实施例中，在俯视图中，密封环104围绕(例如，环绕)各自的器件区域210。密封环104可以保护器件区域210中的功能电路免受机械应力的影响，并且还可以在切割工艺期间保护功能电路免受因开裂或剥落带来的损伤。在一些实施例中，密封环104是电隔离的，并且因此密封环104不执行任何控制或信号处理功能。

接下来，可以通过使用诸如CVD、PVD等合适的形成方法在互连结构110上方形成诸如氧化硅的介电层121。可以执行诸如化学和机械平坦化(CMP)的平坦化工艺以实现介电层121的平整上表面。

此后，通过使用诸如CVD、PVD等合适的形成方法，在介电层121上方形成诸如氧化硅或氮化硅的介电层123。在介电层123中形成多个导电焊盘124，并且形成延伸穿过介电层121的多个通孔122，以将导电焊盘124与互连结构110的导电部件电耦接，从而完成接合结构120。在一些实施例中，通孔122还可以形成为接触导电焊盘124和导线114。可以使用工业中已知或使用的合适方法，导电焊盘124和通孔122由合适的导电材料形成，诸如铜、金、钨、钴、它们的合金、它们的组合等。在一些实施例中，导电焊盘124通过导电焊盘124和电气组件103之间的互连结构110电连接至下面的电气组件103。在示例性实施例中，导电焊盘124包括例如一个或多个输入/输出(I/O)焊盘、凸块焊盘或接合焊盘。

图1进一步示出了形成在切割区域230中的测试键130。如图1中所示，测试键130可以包括形成在衬底101中的测试器件133和测试器件133上方的测试焊盘134。在一些实施例中，位于器件区域210内的导电焊盘124和位于切割区域230内的测试焊盘134是在相同的制造工艺期间一起形成的。在某些实施例中，测试焊盘134和导电焊盘124的材料包括铝(Al)、铝合金或它们的组合。

在一些实施例中，测试焊盘134通过测试焊盘134和测试器件或测试电路133之间的互连结构电连接至下面的测试器件或测试电路133。在一些实施例中，测试焊盘134包括晶圆验收测试(WAT)焊盘和/或光学临界尺寸(OCD)焊盘。在晶圆测试期间，位于划线道上的测试焊盘134通过探针电耦接至外部端子以进行测试。选择测试焊盘134以测试晶圆的不同特性，诸如漏电流、击穿电压、阈值电压和有效沟道长度、饱和电流、栅极氧化物厚度、临界尺寸、接触电阻和连接。也就是说，在这样的实施例中，测试焊盘134仅电连接至切割区域230中的测试器件133，而没有电连接至器件区域210中的电气组件103。

在形成接合结构120之后，可以在图1的结构上方形成光刻胶材料。在一些实施例中，光刻胶材料覆盖介电层123、导电焊盘124和测试焊盘134。图2示出了当光刻胶材料包括负性光刻胶时，通过使用具有开口255的掩模250作为光掩模，用激光束260辐照光刻胶材料。在执行显影工艺之后，如图2所示，图案化光刻胶材料以形成具有开口245的光刻胶图案240。在一些实施例中，掩模250中的开口255可以对应于光刻胶图案240中的开口245。在俯视图中，开口245可以横向围绕切割区域230中的测试键130，以在后续切割工艺期间避免向下延伸的开口245接触测试键130。

应注意，掩模250中的开口255具有圆形或波浪形侧壁255s。在一些实施例中，波浪形侧壁255s通过光学邻近校正(OPC)形成，光学邻近校正(OPC)使用光刻增强技术来调整侧壁255s的轮廓。在这种情况下，波浪形侧壁255s的轮廓被复制到光刻胶图案240中，从而使得开口245也具有相同的波浪形侧壁245s。此外，通过使用OPC，开口245和/或开口255的俯视图形状也可以具有各种弧形、圆形和波浪形轮廓等的周边。

参考图3，可以沿着切割区域230中的切割路径执行切割工艺360(诸如等离子体切割工艺)，以形成开口345(例如，俯视图中的沟槽)。等离子体切割工艺360可以蚀刻由光刻胶图案240中的图案(例如，开口245)暴露的半导体器件100的部分。在一些实施例中，开口345可以延伸穿过介电层123/121/115以到达衬底101的底表面。换句话说，开口345也延伸穿过衬底101。在一些可选的实施例中，开口345可以延伸到衬底101中但不穿过衬底101，以及然后可以从衬底101的背侧(例如，背离互连结构110的一侧)执行诸如CMP的背侧研磨工艺，以降低衬底101的厚度，因此将半导体器件100(例如，晶圆)分离。

在一些实施例中，等离子体切割工艺是干式等离子体工艺，诸如深反应离子蚀刻(DRIE)，深反应离子蚀刻(DRIE)包括使用含氟蚀刻剂，诸如CF₄、SF₆、基于F的相关气体等、或它们的组合。等离子切割工艺可以将非常窄、深的垂直沟槽蚀刻到衬底中，以将单独的管芯分离。等离子切割工艺可以避免使用刀片进行切割的问题(诸如管芯碎片或开裂)，从而提高制造工艺的良率。与使用刀片进行切割不同，等离子切割工艺避免或降低了对晶圆表面和/或侧壁的损伤，从而带来了更大的管芯强度、提高的器件可靠性以及增加的器件寿命。由于等离子体切割工艺的切割路径较窄，可以使切割区域更窄，从而允许在晶圆中形成更多管芯以降低每个管芯的生产成本。另外，可以同时沿着多个切割路径执行等离子体切割工艺，从而增加了制造工艺的生产量。

需注意，光刻胶图案240中的开口245被设计为去除横向围绕切割区域230中的测试键130的介电层123/121/115，从而使得开口345不接触测试键130。也就是说，在等离子切割工艺360期间，仅去除开口245正下方的介电层123/121/115，而不会碰到互连结构110中的导电部件、接合结构120中的导电部件和测试键130。在一些实施例中，在等离子切割工艺期间，导电部件(例如，金属)的蚀刻速率低于介电层(例如，氧化硅)的蚀刻速率。如果等离子体切割工艺碰到导电部件(例如金属)，则开口345将不容易穿透半导体器件100并且开口345的侧壁的轮廓将变得更尖锐。尖锐的侧壁可能导致应力集中，从而产生不希望的裂纹。

在本实施例中，等离子体切割工艺360可以容易地复制开口245的轮廓，从而使得开口345具有相同的波浪形侧壁345s。与使用刀片进行切割不同，开口345的侧壁345s可以在等离子切割工艺360之后具有更光滑的表面和轮廓。在一些实施例中，开口345具有在约1μm至约100μm范围内的平均宽度345w，诸如10μm。当平均宽度345w小于1μm时，开口345难以保持光滑的或波浪形侧壁345s。当平均宽度345w大于100μm时，开口345可能与测试键130接触，从而形成尖锐的侧壁。此外，通过限定等离子体切割工艺360和光刻胶图案240中的开口245的形状，开口345的俯视图形状也可以具有各种弧形、圆形和波浪形轮廓等的周边。在一些实施例中，开口345不与互连结构110中的导电部件、接合结构120中的导电部件以及测试键130接触。也就是说，开口345的侧壁345s没有金属材料。

参考图4，在去除光刻胶图案240和开口345之间的半导体器件100的部分之后，将半导体器件100切单以形成多个单独的半导体管芯400。在一些实施例中，形成穿透半导体器件100的开口445以将半导体器件100分成半导体管芯400。在一些实施例中，开口445可以具有在约10μm至约500μm范围内的平均宽度445w，诸如120μm。如上所述，每个半导体管芯400可以具有光滑的或波浪形侧壁400s，并且每个半导体管芯400的俯视图形状也可以具有各种弧形、圆形和波浪形轮廓等的周边，其细节在下面讨论。在一些实施例中，半导体管芯400的侧壁400s通过介电层115与密封环104物理分隔开约1μm至约1000μm的距离D1，诸如200μm。

图5A至图5F是根据各个实施例的半导体管芯的俯视图。

参考图5A，所提供的半导体管芯400A具有四个拐角C1和四个边缘E1。在一些实施例中，拐角C1具有平坦侧边，并且边缘E1具有弧形侧边。与平坦侧边相比，弧形侧边可以具有一个波峰。也就是说，边缘E1的各点的斜率是连续变化的。

参考图5B，所提供的半导体管芯400B具有四个拐角C2和四个边缘E2。在一些实施例中，拐角C2具有平坦侧边，并且边缘E2具有波浪形侧边。与具有一个波峰的弧形侧边相比，波浪形侧边可以具有彼此连接的至少一个波峰和至少一个波谷。也就是说，边缘E2的各点的斜率是连续变化的。在一些实施例中，边缘E2具有彼此连接的多个波峰和多个波谷。在这种情况下，由相邻两个波峰测量的波长可以大于或等于1μm，并且波峰的振幅可以大于或等于1μm。

参考图5C，所提供的半导体管芯400C以具有四个拐角C3和四个边缘E3。在一些实施例中，拐角C3具有弧形侧边，并且边缘E3具有波浪形侧边。与具有平坦侧边的拐角C2相比，弧形的或弯曲的拐角C3可以具有一个波峰。在一些实施例中，弧形的或弯曲的拐角C3具有在约1μm至约100μm范围内的曲率半径，诸如10μm。

参考图5D，所提供的半导体管芯400D具有四个拐角C4和四个边缘E4。在一些实施例中，拐角C4具有波浪形侧边，并且边缘E4具有波浪形侧边。与弧形拐角C3相比，具有波浪形侧边的拐角C4可以具有彼此连接的至少一个波峰和至少一个波谷。也就是说，拐角C4的各点的斜率是连续变化的。在一些实施例中，拐角C4具有彼此连接的多个波峰和多个波谷。在这种情况下，由相邻两个波峰测量的波长可以大于或等于1μm，并且波峰的振幅可以大于或等于1μm。

参考图5E，所提供的半导体管芯400E具有四个拐角C5和四个边缘E5。在一些实施例中，拐角C5具有弧形侧边，并且边缘E5具有平坦侧边。

参考图5F，所提供的半导体管芯400F具有四个拐角C6和四个边缘E6。在一些实施例中，拐角C6具有波浪形侧边，并且边缘E6具有平坦侧边。

图6至图7是根据一些实施例的形成封装结构的方法的截面图。

参考图6，提供了载体602。在一些实施例中，载体602可以由诸如硅、聚合物、聚合物复合材料、金属箔、陶瓷、玻璃、环氧玻璃、氧化铍、胶带或用于结构支撑的其它材料的材料制成。在实施例中，载体602是玻璃衬底。

在载体602上形成介电层604。例如，在一些实施例中，介电层604可以是形成在载体602上的光敏聚苯并恶唑(PBO)或聚酰亚胺(PI)层。在可选实施例中，介电层604可以由其他光敏或非光敏介电材料制成，诸如氧化硅、氮化硅、诸如碳掺杂的氧化物的低k电介质、诸如多孔碳掺杂的二氧化硅的极低k电介质、这些的组合等。

提供第一管芯600。在一些实施例中，第一管芯600包括片上系统或包括许多不同集成电路(即，IC或处理器)以及存储器和I/O接口的片上系统(SoC)。每个集成电路将计算机或其他电子系统的各个组件集成到一个半导体芯片中。各个组件包含数字、模拟、混合信号和通常的射频功能。同样，SoC将处理器(或控制器)与先进外围设备(如图形处理单元(GPU)、Wi-Fi模块或协处理器)集成在一起。在SoC的体系结构中，在相同的硅晶圆中制造逻辑组件和存储器组件两者。对于高效计算或移动器件，使用多核处理器，并且多核处理器包括大量存储器，诸如几千兆字节。在一些可选实施例中，第一管芯600可以是专用集成电路(ASIC)管芯。在一些其他实施例中，第一管芯600是逻辑管芯。

具体地，第一管芯600可以包括衬底601和衬底601上方的互连结构610。衬底601和互连结构610的材料和形成方法与上面实施例中所示出的衬底101和互连结构110的材料和形成方法类似。因此，这里省略它们的细节。

第一管芯600还包括第一钝化层627、导电焊盘628和第二钝化层629。第一钝化层627可以形成在互连结构110上方，以便为下面的结构提供一定程度的保护。第一钝化层627可以由一种或多种合适的介电材料形成，诸如氧化硅、氮化硅、诸如碳掺杂的氧化物的低k电介质、诸如多孔碳掺杂的二氧化硅的极低k电介质、这些的组合等。可以通过诸如CVD的工艺来形成第一钝化层627，然而可以采用任何合适的工艺。导电焊盘628形成在第一钝化层627上方并且电耦接至下面的互连结构110的导电的部件。导电焊盘628可以包括铝，但可选地可以使用其它材料，诸如铜。可以通过使用任何其他合适的工艺形成导电焊盘628。第二钝化层629可以形成为置于第一钝化层627和导电焊盘628的表面上面。第二钝化层629可以由一种或多种合适的介电材料形成，诸如氧化硅、氮化硅、诸如碳掺杂的氧化物的低k电介质、诸如多孔碳掺杂的二氧化硅的极低k电介质、这些的组合等。可以通过诸如CVD的工艺形成第二钝化层629，然而可以采用任何合适的工艺。

拾取第一管芯600并将第一管芯600放置在载体602上。具体地，第一管芯600可以具有彼此相对的前侧600a和背侧600b。第一管芯600的前侧600a面向载体602，而第一管芯600的背侧600b面向上。可以通过非金属对非金属接合(诸如电介质对电介质接合或熔融接合)来将第一管芯600的前侧600a接合至载体602上。在一些实施例中，通过使介电层604与第二钝化层629接触来将第一管芯600附接至载体602。

接下来，在载体602上形成第一密封剂615以横向密封第一管芯600。在一些实施例中，第一密封剂615包括无机电介质，该无机电介质可以是基于氧化物的电介质，诸如氧化硅。例如，氧化硅可以由四乙氧基硅烷(TEOS)形成。形成方法可以包括化学气相沉积(CVD)、高密度等离子体化学气相沉积(HDPCVD)等。在本实施例中，可以将第一密封剂615称为间隙填充层。在一些可选实施例中，第一密封剂615包括模塑料、模塑底部填充物、诸如环氧树脂的树脂、它们的组合等。第一密封剂615的形成方法包括模塑工艺、模塑底部填充(MUF)工艺或它们的组合。

应注意，第一管芯600具有通过图1至图4所示的步骤形成的波浪形侧壁600s。在这样的实施例中，第一管芯600的侧壁600s与第一密封剂615接触的界面S1在图6的横截面中也是光滑的或波浪形界面。与平坦的或垂直的界面相比，波浪形界面S1能够增加第一管芯600的侧壁600s和第一密封剂615之间的接触面积，从而增强第一管芯600的侧壁600s和第一密封剂615之间的粘附。另外，光滑的界面S1能够减小应力，从而避免第一密封剂615的裂纹和/或分层问题并提高可靠性。与平坦的或垂直的界面相比，光滑的或波浪形界面S1可以具有彼此连接的至少一波峰和至少一个波谷。也就是说，界面S1的各点的斜率是连续变化的。在一些实施例中，界面S1没有金属材料。

此后，通过使用诸如CVD、PVD等合适的形成方法，在第一密封剂615和第一管芯600的背侧600b上方形成诸如氧化硅或氮化硅的介电层630。在介电层630中形成导电焊盘634以通过嵌入在衬底601中的半导体贯通孔(TSV)605电耦接互连结构610的导电部件。

在介电层630中形成导电焊盘634之后，拾取第二管芯400和第三管芯500，并将第二管芯400和第三管芯500并排放置在第一管芯600的背侧600b上。具体地，第二管芯400可以具有彼此相对的前侧400a和背侧400b。第二管芯400的前侧400a面向第一管芯600的背侧600b，而第二管芯400的背侧400b面向上。可以通过混合接合将第二管芯400的前侧400a接合至第一管芯600的背侧600b上。在一些实施例中，混合接合至少涉及两种类型的接合，包括金属对金属接合和非金属对非金属接合(诸如电介质对电介质接合或熔融接合)。在一些实施例中，通过使导电焊盘124与导电焊盘634接触并且使介电层123与介电层630接触来将第二管芯400附接至第一管芯600。在一些实施例中，第一管芯600和第二管芯400可以是相同类型的管芯或不同类型的管芯。第二管芯400可以包括诸如高带宽存储器(HBM)管芯的存储器管芯。在本实施例中，第一管芯600是逻辑管芯，并且第二管芯400是存储器管芯。

另一方面，可以通过非金属对非金属接合(诸如电介质对电介质接合或熔融接合)将第三管芯500接合至第一管芯600的背侧600b上。在一些实施例中，通过使介电层523与介电层630接触来将第三管芯500附接至第一管芯600。在实施例中，第三晶粒500为伪管芯。这里，当元件被描述为“伪”时，该元件是电浮置的或是与其他元件电隔离的。例如，第三管芯500中不包括功能电路、器件或金属化结构。

接下来，在介电层630上形成第二密封剂625以横向密封第二管芯400和第三管芯500。在一些实施例中，第二密封剂625包括无机电介质，该无机电介质可以是基于氧化物的电介质，诸如氧化硅。例如，氧化硅可以由四乙氧基硅烷(TEOS)形成。形成方法可以包括化学气相沉积(CVD)、高密度等离子体化学气相沉积(HDPCVD)等。在本实施例中，可以将第二密封剂625称为间隙填充层。在一些可选实施例中，第二密封剂625包括模塑料、模塑底部填充物、诸如环氧树脂的树脂、它们的组合等。第二密封剂625的形成方法包括模塑工艺、模塑底部填充(MUF)工艺或它们的组合。

应注意，第二管芯400具有通过图1至图4所示的步骤形成的波浪形侧壁400s。在这样的实施例中，第二管芯400的侧壁400s与第二密封剂625接触的界面S2在图6的横截面中也是光滑的或波浪形界面。与平坦的或垂直的界面相比，波浪形界面S2能够增加第二管芯400的侧壁400s与第二密封剂625之间的接触面积，从而增强第二管芯400的侧壁400s和第二密封剂625之间的粘附。另外，光滑的界面S2能够减小应力，从而避免第二密封剂625的裂纹和/或分层问题并提高可靠性。在一些实施例中，界面S2没有金属材料。此外，第三管芯500也具有光滑的或波浪形侧壁500s，该光滑的或波浪形侧壁500s可以进一步增加粘附并减小应力，从而避免第二密封剂625的裂纹和/或分层问题并提高可靠性。

此后，在第二管芯400的背侧400b、第三管芯500和第二密封剂625上方形成其上具有介电层644的附加载体642。

参考图7，将图6中所示的结构翻转倒置，从而使得第一管芯600的前侧600a面向上。接下来，通过研磨工艺去除载体602和介电层604以暴露第二钝化层629和第一密封剂615。然后图案化第二钝化层629以形成开口705，从而完成封装结构P1。在一些实施例中，开口705暴露导电焊盘628用以连接至外部电路或组件。

虽然上述实施例提供了具有面对背配置的封装结构，但本公开的实施例不限于此。在一些可选的实施例中，以下还提供了具有面对面配置的其他封装结构。

图8至图10是根据各个实施例的封装结构的截面图。

参考图8，提供底部管芯800。在一些实施例中，底部管芯800可以是例如专用集成电路(ASIC)芯片、模拟芯片、传感器芯片、无线和射频芯片、稳压器芯片或存储器芯片。在本实施例中，底部管芯800可以是具有多个管芯的晶圆，该多个管芯具有相同的功能或不同的功能。详细而言，底部管芯800包括衬底、互连结构以及接合结构，这些已经在上面的段落中进行了描述，并且这里不再重复。

接下来，将顶部管芯400倒置并安装至底部管芯800上。详细而言，通过混合接合将顶部管芯400和底部管芯800面对面地接合在一起。在一些实施例中，混合接合至少涉及两种类型的接合，包括金属对金属接合和非金属对非金属接合(诸如电介质对电介质接合或熔融接合)。

在接合之后，在底部管芯800上形成密封剂815以横向密封顶部管芯400。在一些实施例中，密封剂815包括无机电介质，该无机电介质可以是基于氧化物的电介质，诸如氧化硅。例如，氧化硅可以由四乙氧基硅烷(TEOS)形成。形成方法可以包括化学气相沉积(CVD)、高密度等离子体化学气相沉积(HDPCVD)等。在本实施例中，可以将密封剂815称为间隙填充层。在一些可选实施例中，密封剂815包括模塑料、模塑底部填充物、诸如环氧树脂的树脂、它们的组合等。密封剂815的形成方法包括模塑工艺、模塑底部填充(MUF)工艺或它们的组合。

应注意，顶部管芯400具有通过图1至图4所示的步骤形成的波浪形侧壁400s。在这样的实施例中，顶部管芯400的侧壁400s与密封剂815接触的界面S2在图8的横截面中也是光滑的或波浪形界面。与平坦的或垂直的界面相比，波浪形界面S2能够增加顶部管芯400的侧壁400s与密封剂815之间的接触面积，从而增强顶部管芯400的侧壁400s与密封剂815之间的粘附。另外，光滑的界面S2能够减小应力，从而避免密封剂815的裂纹和/或分层问题并提高可靠性。

此后，在密封剂815中形成至少一个介电贯通孔(TDV)805以电连接至底部管芯800和要形成的导电焊盘828。在一些实施例中，TDV 805包括导电通孔。导电通孔由铜、铜合金、铝、铝合金或它们的组合制成。在一些其他实施例中，TDV 805还包括围绕导电通孔的扩散阻挡层(未示出)。扩散阻挡层由Ta、TaN、Ti、TiN、CoW或它们的组合制成，并且可以通过诸如电化学镀工艺、CVD、原子层沉积(ALD)、PVD等的合适工艺来形成扩散阻挡层。

在形成TDV 805之后，可以在顶部管芯400和密封剂815上方形成第一钝化层827，以便为下面的结构提供一定程度的保护。第一钝化层827可以由一种或多种合适的介电材料形成，诸如氧化硅、氮化硅、诸如碳掺杂的氧化物的低k电介质、诸如多孔碳掺杂的二氧化硅的极低k电介质、这些的组合等。可以通过诸如CVD的工艺来形成第一钝化层827，然而可以采用任何合适的工艺。在第一钝化层827上方形成导电焊盘828，并且导电焊盘828电耦接至下面的TDV 805。导电焊盘828可以包括铝，但可选地可以使用其它材料，诸如铜。可以通过使用任何其他合适的工艺形成导电焊盘828。可以形成第二钝化层829以置于第一钝化层827和导电焊盘828的部分上面，从而完成封装结构P2。第二钝化层829可以由一种或多种合适的介电材料形成，诸如氧化硅、氮化硅、诸如碳掺杂的氧化物的低k电介质、诸如多孔碳掺杂的二氧化硅的极低k电介质、这些的组合等。可以通过诸如CVD的工艺形成第二钝化层829，然而可以采用任何合适的工艺。

参考图9，图9的封装结构P3类似于图8的封装结构P2。两者之间的主要差异在于封装结构P3还包括嵌入在顶部管芯400中的TSV 905，以将顶部管芯400的互连结构与用于连接至外部电路或组件的导电焊盘828电耦接。

参考图10，图10的封装结构P4类似于图9的封装结构P3。两者之间的主要差异在于封装结构P4还包括嵌入在底部管芯800中的TSV 1005，以将底部管芯800的互连结构与用于连接至外部电路或组件的导电焊盘1028电耦接。在这样的实施例中，可以将封装结构P4称为具有双侧端子的晶圆上芯片(CoW)封装结构。

同时，虽然所述实施例使用集成芯片上系统(SoIC)封装结构作为实例来示出具有波浪形侧壁的一个或多个半导体管芯的封装结构，但本公开的实施例不限于此。在其他实施例中，具有波浪形侧壁的半导体管芯可以应用于任何合适的封装结构，诸如叠层封装(PoP)封装结构、集成扇出(InFO)封装结构、衬底上晶圆上芯片封装结构等。

本公开的一些实施例提供了一种半导体管芯，该半导体管芯包括：器件区域；切割区域，横向围绕器件区域；以及密封环区域，横向设置在器件区域和切割区域之间，其中，在切割区域中的截面图中，半导体管芯具有波浪形侧壁。

在一些实施例中，波浪形侧壁具有彼此连接的至少一个波峰和至少一个波谷。

在一些实施例中，在俯视图中，半导体管芯具有四个边缘和四个拐角，并且四个边缘的所有边缘都具有波浪形侧边。

在一些实施例中，四个拐角的所有拐角包括平坦侧边、弧形侧边或波浪形侧边。

在一些实施例中，该半导体管芯还包括：衬底；互连结构，设置在衬底上方；密封环，嵌入在密封环区域的互连结构中；以及接合结构，设置在互连结构上方，其中，衬底、互连结构的介电层、以及接合结构的介电层由波浪形侧壁暴露。

在一些实施例中，波浪形侧壁通过互连结构的介电层与密封环物理分隔开。

本公开的另一些实施例提供了一种封装结构，该封装结构包括：第一管芯和第二管芯，接合在一起；第一密封剂，横向密封第一管芯；以及第二密封剂，横向密封第二管芯，其中，在横截面中，与第二密封剂接触的第二管芯的第二界面为波浪形界面。

在一些实施例中，在俯视图中，第二管芯具有四个边缘和四个拐角，并且四个边缘的所有边缘都具有波浪形侧边。

在一些实施例中，四个拐角的所有拐角包括平坦侧边、弧形侧边或波浪形侧边。

在一些实施例中，第二界面没有金属材料。

在一些实施例中，在横截面中，与第一密封剂接触的第一管芯的第一界面为波浪形界面。

在一些实施例中，第一界面没有金属材料。

在一些实施例中，该封装结构还包括：第三管芯，与第二管芯并排设置并且设置在第一管芯上方，其中，第二密封剂横向密封第三管芯，并且在横截面中，与第二密封剂接触的第三管芯的第三界面为波浪形界面。

在一些实施例中，第三管芯为伪管芯。

在一些实施例中，第一管芯的背侧面向第二管芯的前侧，并且第一管芯的背侧通过金属对金属接合和电介质对电介质接合而接合至第二管芯的前侧上。

在一些实施例中，第一管芯的前侧面向第二管芯的前侧，并且第一管芯的前侧通过金属对金属接合和电介质对电介质接合而接合至第二管芯的前侧上。

本公开的又一些实施例提供了一种形成半导体管芯的方法，该方法包括：提供半导体器件，半导体器件具有器件区域、切割区域和密封环区域，密封环区域横向设置在器件区域和切割区域之间；在半导体器件上方形成光刻胶图案；通过使用光刻胶图案执行等离子体切割工艺，以在切割区域中形成多个第一开口，其中，多个第一开口在切割区域中横向围绕测试键；以及去除多个第一开口之间的半导体器件的部分，以在切割区域中形成穿透半导体器件的第二开口，从而将半导体器件切单成多个半导体管芯，其中，在切割区域中的截面图中，多个半导体管芯具有波浪形侧壁。

在一些实施例中，多个第一开口不与测试键接触。

在一些实施例中，形成光刻胶图案包括：在半导体器件上方形成光刻胶材料；通过使用具有多个第三开口的光掩模曝光光刻胶材料；以及执行显影工艺以形成具有多个第四开口的光刻胶图案，其中，多个第三开口分别对应于多个第四开口，并且多个第四开口分别对应于多个第一开口。

在一些实施例中，多个第一开口、多个第三开口和多个第四开口均具有波浪形侧壁。

根据一些实施例，半导体管芯包括：器件区域；切割区域，横向围绕器件区域；以及密封环区域，横向设置在器件区域和切割区域之间，其中，在切割区域中的截面处，半导体管芯具有波浪形侧壁。

根据一些实施例，半导体管芯包括：接合在一起的第一管芯和第二管芯；第一密封剂，横向密封第一管芯；以及第二密封剂，横向密封第二管芯，其中，在横截面中，与第二密封剂接触的第二管芯的第二界面为波浪形界面。

根据一些实施例，形成半导体管芯的方法包括：提供半导体器件，该半导体器件具有器件区域、切割区域和密封环区域，密封环区域横向设置在器件区域和切割区域之间；在半导体器件上方形成光刻胶图案；通过使用光刻胶图案执行等离子体切割工艺，以在切割区域中形成多个第一开口，其中，多个第一开口在切割区域中横向围绕测试键；以及去除位于多个第一开口之间的半导体器件的部分，以在切割区域中形成穿透半导体器件的第二开口，从而将半导体器件切单成多个半导体管芯，其中，在切割区域中的截面处，多个半导体管芯具有波浪形侧壁。

前面概述了落干实施例的特征，使得本领域技术人员可以更好地理解本公开的方面。本领域技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体管芯，包括：

器件区域；

切割区域，横向围绕所述器件区域；以及

密封环区域，横向设置在所述器件区域和所述切割区域之间，其中，在所述切割区域中的截面图中，所述半导体管芯具有波浪形侧壁。

2.根据权利要求1所述的半导体管芯，其中，所述波浪形侧壁具有彼此连接的至少一个波峰和至少一个波谷。

3.根据权利要求1所述的半导体管芯，其中，在俯视图中，所述半导体管芯具有四个边缘和四个拐角，并且所述四个边缘的所有边缘都具有波浪形侧边。

4.根据权利要求3所述的半导体管芯，其中，所述四个拐角的所有拐角包括平坦侧边、弧形侧边或波浪形侧边。

5.根据权利要求1所述的半导体管芯，还包括：

衬底；

互连结构，设置在所述衬底上方；

密封环，嵌入在所述密封环区域的所述互连结构中；以及

接合结构，设置在所述互连结构上方，其中，所述衬底、所述互连结构的介电层、以及所述接合结构的介电层由所述波浪形侧壁暴露。

6.根据权利要求5所述的半导体管芯，其中，所述波浪形侧壁通过所述互连结构的所述介电层与所述密封环物理分隔开。

7.一种封装结构，包括：

第一管芯和第二管芯，接合在一起；

第一密封剂，横向密封所述第一管芯；以及

第二密封剂，横向密封所述第二管芯，其中，在横截面中，与所述第二密封剂接触的所述第二管芯的第二界面为波浪形界面。

8.根据权利要求7所述的封装结构，其中，在俯视图中，所述第二管芯具有四个边缘和四个拐角，并且所述四个边缘的所有边缘都具有波浪形侧边。

9.根据权利要求8所述的封装结构，其中，所述四个拐角的所有拐角包括平坦侧边、弧形侧边或波浪形侧边。

10.一种形成半导体管芯的方法，包括：

提供半导体器件，所述半导体器件具有器件区域、切割区域和密封环区域，所述密封环区域横向设置在所述器件区域和所述切割区域之间；

在所述半导体器件上方形成光刻胶图案；

通过使用所述光刻胶图案执行等离子体切割工艺，以在所述切割区域中形成多个第一开口，其中，所述多个第一开口在所述切割区域中横向围绕测试键；以及

去除所述多个第一开口之间的所述半导体器件的部分，以在所述切割区域中形成穿透所述半导体器件的第二开口，从而将所述半导体器件切单成多个半导体管芯，其中，在所述切割区域中的截面图中，所述多个半导体管芯具有波浪形侧壁。