CN113517205A - 半导体器件及其形成方法 - Google Patents
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Abstract
形成半导体器件的方法，包括：在该半导体器件的第一器件区域中的衬底中形成第一电子组件；在该第一电子组件上方形成第一互连结构，并将该第一互连结构电耦合到该第一电子组件；在该第一互连结构上方形成第一钝化层，该第一钝化层从第一器件区域延伸到与第一器件区域相邻的划线区域；在形成第一钝化层之后，从划线区域去除第一钝化层，同时将第一钝化层的剩余部分保持在第一器件区域中；以及在去除第一钝化层之后沿划线区域切割。本申请的实施例还涉及半导体器件。
Description
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
半导体器件用于各种电子应用，诸如个人电脑、手机、数码相机和其他电子设备。半导体器件通常通过在半导体衬底上方依次淀积绝缘或介电层、导电层和半导体层，并使用光刻图案化各材料层以形成其中的电路组件和元件的方法制造。在单个半导体晶圆上，通常制造了数十或数百个集成电路。通过沿划线切割集成电路来分割单个管芯。然后分别将单个管芯单独地封装为多芯片模块，或进行其他类型的封装。
半导体行业通过不断减小最小部件尺寸以提高各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，从而能让更多的组件集成到给定区域内。随着高级半导体制造节点的部件尺寸不断缩小，出现了必须解决的新的挑战。
发明内容
本申请的一些实施例提供了一种形成半导体器件的方法，所述方法包括：在所述半导体器件的第一器件区域中的衬底中形成第一电子组件；在所述第一电子组件上方形成电耦合到所述第一电子组件的第一互连结构；在所述第一互连结构上方形成第一钝化层，所述第一钝化层从所述第一器件区域延伸到与所述第一器件区域相邻的划线区域；在形成所述第一钝化层之后，从所述划线区域去除所述第一钝化层，同时将所述第一钝化层的剩余部分保持在所述第一器件区域中；以及在去除所述第一钝化层之后，沿所述划线区域切割。
本申请的另一些实施例提供了一种形成半导体器件的方法，所述方法包括：分别在所述半导体器件的第一器件区域和第二器件区域中的衬底上方形成第一互连结构和第二互连结构，其中，所述半导体器件的划线区域介于所述第一器件区域与所述第二器件区域之间；在所述第一互连结构上方和所述第二互连结构上方形成第一钝化层，其中，所述第一钝化层从所述第一器件区域连续地延伸到所述第二器件区域；从所述划线区域去除所述第一钝化层的第一部分；以及在从所述划线区域去除所述第一钝化层之后，执行等离子体切割工艺，以在所述划线区域中形成沟槽，所述沟槽从面向所述第一钝化层的所述衬底的第一侧延伸到所述衬底中。
本申请的又一些实施例提供了一种半导体器件，包括：衬底；电子组件，位于所述衬底中；互连结构，位于所述衬底上方并电耦合到所述电子组件；密封环，围绕所述互连结构；第一钝化层，位于所述互连结构和所述密封环上方；以及介电层，位于所述第一钝化层上方，其中，最靠近所述密封环的所述第一钝化层的第一侧壁与最靠近所述密封环的所述介电层的侧壁之间存在第一横向距离。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至6示出了根据一实施例的半导体器件在各个制造阶段的截面图；
图7和图8示出了根据另一实施例的半导体器件在各个制造阶段的截面图；
图9和图10示出了根据另一实施例的半导体器件在各个制造阶段的截面图；
图11和图12示出了根据另一实施例的半导体器件在各个制造阶段的截面图；
图13和图14示出了根据又一实施例的半导体器件在各个制造阶段的截面图；
图15示出了根据一些实施例的形成半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。在本文的整个讨论中，除非另有说明，否则不同附图中的相同或相似参考标号表示通过使用相同或相似材料的相同或相似工艺形成的相同或相似部件。
在一些实施例中，提供了用于形成半导体器件的方法，包括：在半导体器件的器件区域中的衬底中形成电子组件(例如，晶体管、电阻器、电容器等)；在电子组件上方形成电耦合到电子组件的互连结构；以及在互连结构上方形成钝化层，钝化层从器件区域延伸到与器件区域相邻的划线区域。方法还包括，在形成钝化层之后，从划线区域去除钝化层，同时将钝化层的剩余部分保持在器件区域中；以及在去除钝化层之后，沿划线区域切割。在一些实施例中，钝化层是含氮化物的层，且切割工艺是等离子体切割工艺。对于等离子体切割工艺来说，含氮化物的钝化层的蚀刻速率可能太低。通过从切割区域去除含氮化物的钝化层，等离子体蚀刻工艺可以容易地蚀刻穿过半导体器件，而不需要厚掩模层来保护半导体器件的其它区域。
图1至6示出了根据实施例的半导体器件100在各个制造阶段的截面图。半导体器件100可以是例如包括多个半导体管芯的晶圆，该晶圆稍后被分割以形成多个单独的半导体管芯。
参考图1，半导体器件100包括：衬底101；电子组件103，形成在衬底101中或衬底101上；以及互连结构106，形成在衬底101上方，并且电耦合到电子组件103。如图1所示，半导体器件100可以包括不同的区域，例如器件区域210、密封环区域220和切割区域230(也可以称为划线区域)。在一些实施例中，在器件区域210中形成诸如包括电子组件103和相应的互连结构106的集成电路之类的功能电路。在围绕器件区域210的密封环区域220中形成密封环104。例如，可以在围绕相应器件区域210的周边的密封环区域220中形成每个密封环104。每个切割区域230设置在例如相邻的密封环区域220之间。在随后的切割工艺期间，沿着切割区域230(例如，在切割区域230中)执行切割，以将晶圆分割成多个单独的半导体管芯。请注意，为了简单起见，图1可以仅示出部分半导体器件100，并未示出半导体器件100的所有细节。
衬底101可以是半导体衬底(例如，掺杂或未掺杂的硅)或绝缘体上半导体(SOI)衬底的有源层。半导体衬底可以包括其它半导体材料，例如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟，砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。此外，还可以使用其它衬底，例如多层或梯度衬底。
可以使用任何合适的形成方法在衬底101中和/或衬底101上形成诸如晶体管、二极管、电容器、电阻器等的电子组件103，并且可以通过互连结构106互连电子组件103以形成功能电路。例如，可以通过器件区域210中相应的(例如，位于其上面)互连结构106互连每个器件区210中的电子组件103，以在器件区域210中形成集成电路管芯的功能电路。
在一些实施例中，每个互连结构106包括在半导体衬底101上方的一个或多个介电层中形成的金属化图案(例如，导电部件)。例如，互连结构106可以包括导电部件，例如在多个介电层109中形成的导线105和通孔107。在一些实施例中，介电层109包括合适的介电材料(例如，氧化硅、氮化硅、氮氧化硅、其组合、其多层等)，并且可以使用合适的形成方法(如，化学气相沉积(CVD)、物理气相沉积(PVD)、层压等)形成。互连结构106的导电部件(例如，105、107)可以由导电材料(例如，铜)形成，并且可以由合适的形成方法(例如，镶嵌、双镶嵌、镀等)形成。请注意，为了简单起见，图1以单层的方式示出了介电层109，应当理解的是，互连结构106的介电层109可以包括多个介电层。
图1还示出了在密封环区域220中形成的密封环104。如图1所示，密封环104可以包括在介电层109中形成的通孔和导线层。在一些实施例中，使用与导电部件105/107相同的材料在相同的处理步骤中形成密封环104。在一些实施例中的俯视图中，每个密封环104围绕(例如，环绕)相应的器件区域210。密封环104可以保护器件区域210中的功能电路免受机械应力，并且还可以保护功能电路免于在切割工艺期间由于破裂或剥离而损坏。在一些实施例中，密封环104具有电绝缘特性，因此没有任何控制或信号处理功能。
接下来，在图1中，在互连结构106上方形成钝化层111，以便为底层结构提供一定程度的保护。钝化层111可以由一种或多种合适的介电材料(例如，氧化硅、氮化硅)、低k电介质(例如，碳掺杂氧化物)、极低k电介质(例如，多孔碳掺杂二氧化硅)或其组合等形成。钝化层111可以通过CVD等工艺形成，尽管可以利用任何合适的方法。在示例性实施例中，钝化层111由含氮化物材料(例如，氮化硅)形成。钝化层111可以是形成于互连结构106上方的覆盖层，因此，沉积后的钝化层111可以从第一器件区域210(例如，图1中左侧的器件区域210)连续地延伸到第二器件区域210(例如，图1中右侧的器件区域210)，从而覆盖器件区域210、密封环区域220和切割区域230中的介电层109的最上表面。
接下来，在钝化层111上方形成图案化掩模113，例如图案化光刻胶层。可以使用图案化掩模113作为蚀刻掩模来执行各向异性蚀刻工艺(如，干蚀刻)，以去除部分钝化层111。在各向异性蚀刻工艺之后，在器件区域210中的钝化层111中形成开口116，以暴露互连结构106的底层导电部件。此外，在切割区域230中的钝化层111中形成开口114，以暴露底层介电层109。请注意，在随后的处理中，用导电材料填充开口116，以形成随后形成的导电焊盘115的通孔部分115V(参见图2)，从而在俯视图中呈现合适的形状，例如圆形、椭圆形、矩形等。相比之下，形成开口114的目的是从切割区域230去除部分钝化层111，使得更容易在随后的等离子体切割工艺中分割半导体器件100，下面将进行详细讨论。因此，当从顶部(例如，在俯视图中)查看时，每个开口114是沿着切割区域230(例如，在切割区域230中)延伸的沟槽。为此，开口114也可以称为沟槽。在形成开口114/116之后，通过合适的去除工艺(如，灰化)去除图案化掩模113。
接下来，参考图2，在钝化层111上方的器件区域210中形成导电焊盘115，并将导电焊盘115电耦合到互连结构106的底层导电部件。导电焊盘115可以包括铝，但是也可以使用其它材料，例如铜。可以通过在钝化层111上方和钝化层111的开口116(参见图1)中沉积(例如，使用溅射)导电材料(例如，铝)层，然后通过合适的工艺(如，光刻和蚀刻技术)去除部分导电材料层以形成导电焊盘115来形成导电焊盘115。但是，也可使用其它合适的工艺来形成导电焊盘115。在图2的实例中，导电焊盘115包括通孔部分115V，通孔部分115V延伸到钝化层111中，以电耦合到互连结构106的导电部件。导电焊盘115可用于测试半导体器件100的功能电路，以识别已知良好管芯(KGD)。
接下来，在钝化层111、导电焊盘115和互连结构106上方形成(例如，共形地形成)钝化层117。钝化层117可以由一种或多种合适的介电材料(例如，氧化硅、氮化硅)、低k电介质(例如，碳掺杂氧化物)、极低k电介质(例如，多孔碳掺杂二氧化硅)或其组合等形成。钝化层117可以通过CVD等工艺形成，尽管可以利用任何合适的方法。在示例性实施例中，钝化层117由含氮化物材料(例如，氮化硅)形成。钝化层117可以是形成的覆盖层，因此，沉积后的钝化层117可以从第一器件区域210(例如，图2中左侧的器件区域210)连续地延伸到第二器件区域210(例如，图2中右侧的器件区域210)，从而覆盖导电焊盘115、钝化层111和切割区域230中的介电层109的最上表面。
接下来，在钝化层117上方形成图案化掩模(例如，图案化光刻胶层)，并执行各向异性蚀刻工艺(例如，干蚀刻)以去除部分钝化层117。然后，在各向异性蚀刻工艺之后，去除图案化掩模层。在各向异性蚀刻工艺之后，在器件区域210中的钝化层117中形成开口118，以暴露导电焊盘115。此外，从切割区域230去除部分钝化层117，且形成开口119(例如，沟槽)以暴露切割区域230中的底层介电层109。在图2的实例中，面向切割区域230的钝化层117的侧壁117S与面向切割区域230的钝化层111的相应侧壁111S对齐(例如，沿着相同的垂直线)，并且开口119具有与开口114相同的尺寸。换言之，在俯视图中，每个开口119是与相应(例如，底层)开口114重叠的沟槽。
接下来，在图3中，使用合适的形成方法(例如，CVD、PVD等)在图2的结构上方形成介电层121(例如，氧化硅)。可以执行平坦化工艺(例如，化学机械平坦化(CMP))，以获得介电层121的水平上表面。
接下来，在图4中，使用合适的形成方法(例如，CVD、PVD等)在介电层121上方形成介电层123(例如，氧化硅)。在介电层123中形成导电焊盘125，并且形成通孔127以延伸穿过介电层121和钝化层117/111，以将导电焊盘125与互连结构106的导电部件电耦合。此外，还可以形成通孔127，以将导电焊盘125与导电焊盘115电耦合。可以通过行业已知或已使用的合适的方法，使用合适的导电材料(例如，铜、金、钨、钴、其合金或其组合等)形成导电焊盘125和通孔127。
在图4的实例中，在面向切割区域230的钝化层117的相对侧壁之间测得的距离WPA2与在面向切割区域230的钝化层111的相对侧壁之间测得的距离WPA1相同。图4中的虚线进一步示出了用于随后的等离子体切割工艺的切割区域230中的切割路径。在示出的实施例中，切割路径的宽度WPD小于WPA1或WPA2。在一些实施例中，宽度WPD与距离WPA1和WPA2之间的差值小于2μm(例如，0<WPA1-WPD<2μm，且WPA1＝WPA2)。在本文的讨论中，距离WPA1也可以称为钝化层111中的开口114的宽度，且距离WPA2也可以称为钝化层117中的开口119的宽度。
接下来，在图5中，在图4的结构上方形成图案化掩模129，例如图案化光刻胶层。接下来，沿着切割区域230中的切割路径执行切割工艺(例如，等离子体切割工艺)，以形成凹槽131(例如，俯视图中的沟槽)。等离子体切割工艺蚀刻由图案化掩模129中的图案(例如，开口)暴露的部分半导体器件100。如图5所示，凹槽131延伸穿过介电层123/121/109并进入衬底101。凹槽131的底部位于衬底101的上表面与下表面之间。换言之，凹槽131延伸进入但不穿过图5中的衬底101。
在一些实施例中，等离子体切割是干等离子体工艺，例如深反应离子蚀刻(DRIE)，可以将非常窄的深垂直沟槽蚀刻到衬底中以分离单独的管芯。通过等离子体切割工艺可以避免使用刀片进行切割带来的问题，例如管芯碎裂或破裂，从而提高制造工艺的良率。不同于使用刀片进行切割，等离子体切割避免或减少了对晶圆表面和/或侧壁造成的损坏，从而提高了管芯强度和器件可靠性，并延长了器件寿命。由于等离子体切割的切割路径较窄，切割区域可能会变窄，从而允许在晶圆中形成更多管芯，继而降低每个管芯的生产成本。此外，可沿多条切割路径同时进行等离子体切割，从而增加制造工艺的生产量。此外，通过限定图案化掩模129中开口的形状，使用等离子体切割可容易地呈现非矩形管芯形状。
在一些实施例中，钝化层111/117是含氮化物的层，并且使用等离子体切割工艺(例如，等离子体蚀刻工艺)的钝化层111/117的蚀刻速率较低。如果未从切割区域230去除钝化层111/117，则可能需要较长的等离子体蚀刻时间来蚀刻穿过钝化层111/117，这进而需要非常厚的图案化掩模129(例如，较厚的图案化光刻胶层)来保护晶圆的其它区域，例如，器件区域210。由于光刻胶层的高蚀刻速率，可能没有足够的光刻胶预算来适应所需的图案化掩模129(例如，光刻胶层)厚度。通过从切割区域230去除钝化层111/117，本发明允许等离子体切割工艺以较快的速率蚀刻穿过半导体器件100，从而免于采用非常厚的图案化掩模129，并增加制造工艺的生产量。
接下来，在图6中，减小衬底101的厚度。可以从衬底101的背面(例如，背向互连结构106的一侧)执行背面研磨工艺(例如，CMP)，以减小衬底101的厚度。在一些实施例中，当凹槽131延伸穿过(减薄的)衬底101时，中止研磨工艺，从而将半导体器件100(例如，晶圆)分离成多个单独的半导体管芯140/150。在示出的实施例中，每个半导体管芯140/150包括在衬底101中形成的电子组件103、上覆互连结构106、钝化层111/117、介电层121/123、导电焊盘115/125和通孔127。请注意，为了简单起见，图6仅示出了部分半导体管芯140/150(例如，与图6中的凹槽131相邻的部分)。
在图6的实例中，钝化层117的侧壁117S与钝化层111的相应侧壁111S沿着同一条垂直线对齐，并且侧壁117S/111S与介电层121的相应(例如，最近的)侧壁121S之间存在横向距离(例如，偏移)。在示出的实施例中，侧壁121S与衬底101的相应(例如，最近的)侧壁101S沿着同一条垂直线对齐，且与介电层109的相应(例如，最近的)侧壁109S沿着同一条垂直线对齐。
图7和图8示出了根据另一实施例的半导体器件100A在各个制造阶段的截面图。图7中的半导体器件100A类似于图4中的半导体器件100，但是在图7的实例中省略了钝化层111。图7进一步示出了切割路径，该切割路径的宽度WPD小于切割区域230中的钝化层117中的开口(例如，俯视图中的沟槽)的宽度WPA2。与图6类似，图8示出了执行等离子体切割工艺和背面减薄工艺之后的半导体器件100A。半导体器件100A被分割成多个单独的半导体管芯140A和150A。
图9和图10示出了根据另一实施例的半导体器件100B在各个制造阶段的截面图。图9中的半导体器件100B类似于图4中的半导体器件100，但是钝化层117中的开口的宽度WPA2小于钝化层111中的开口的宽度WPA1，使得钝化层117覆盖钝化层111的侧壁111S。在一些实施例中，在图案化工艺(旨在在钝化层117中形成开口119)期间(例如，参见图2)，所形成的开口119的尺寸(例如，宽度)小于钝化层111的开口114的尺寸，从而形成图9中示出的钝化层111/117的形状。图9还示出了具有宽度WPD的切割路径，该宽度WPD小于宽度WPA2和宽度WPA1。在一些实施例中，宽度WPA1与WPA2之间的差值小于1μm(例如，0<WPA1-WPA2<1μm)，且宽度WPA2与WPD之间的差值小于2μm(例如，0<WPA2-WPD<2μm)。
与图6类似，图10示出了执行等离子体切割工艺和背面减薄工艺之后的半导体器件100B。半导体器件100B被分割成多个单独的半导体管芯140B和150B。在图10的实例中，钝化层117的侧壁117S与钝化层111的相应侧壁111S之间存在横向距离(例如，偏移)。例如，与侧壁111S相比，侧壁1117S更靠近介电层121的相应(例如，最近的)侧壁121S。在示出的实施例中，侧壁121S与衬底101的侧壁101S沿着同一条垂直线对齐，且与介电层109的相应(例如，最近的)侧壁109S沿着同一条垂直线对齐。
图11和图12示出了根据另一实施例的半导体器件100C在各个制造阶段的截面图。图11中的半导体器件100C类似于图4中的半导体器件100，但是钝化层117中的开口的宽度WPA2大于钝化层111中的开口的宽度WPA1，使得与钝化层111的相应侧壁111S相比，钝化层117的侧壁117S与切割区域之间的距离更远230。在一些实施例中，在图案化工艺(旨在在钝化层117中形成开口119)期间(例如，参见图2)，所形成的开口119的尺寸(例如，宽度)大于钝化层111的开口114的尺寸，从而形成图11中示出的钝化层111/117的形状。图11还示出了具有宽度WPD的切割路径，该宽度WPD小于宽度WPA2和宽度WPA1。在一些实施例中，宽度WPA1与WPA2之间的差值小于1μm(例如，0<WPA2-WPA1<1μm)，且宽度WPA1与WPD之间的差值小于2μm(例如，0<WPA1-WPD<2μm)。
与图6类似，图12示出了执行等离子体切割工艺和背面减薄工艺之后的半导体器件100C。半导体器件100C被分割成多个单独的半导体管芯140C和150C。在图12的实例中，钝化层117的侧壁117S与钝化层111的相应侧壁111S之间存在横向距离(例如，偏移)。例如，与侧壁111S相比，侧壁1117S与介电层121的相应(例如，最近的)侧壁121S之间的距离更远。在示出的实施例中，侧壁121S与衬底101的侧壁101S沿着同一条垂直线对齐，且与介电层109的相应(例如，最近的)侧壁109S沿着同一条垂直线对齐。
图13和图14示出了根据又一实施例的半导体器件100D在各个制造阶段的截面图。图13中的半导体器件100D类似于图4中的半导体器件100，但是钝化层111未从切割区域230去除(因此仍保留在其中)，并且钝化层117已从切割区域230去除。当钝化层111的厚度较小(例如，小于8000nm)和/或钝化层111由用于等离子体切割工艺的具有高蚀刻速率(例如，蚀刻速率高于每分钟200nm(nm/min)(例如，范围介于约200nm/min到约1000nm/min之间)的材料形成时，可以使用该实施例，在这种情况下，仅在钝化层117中形成宽度为WPA2的开口119(参见图2中的标记)。图13还示出了具有宽度WPD的切割路径，该宽度WPD小于宽度WPA2。在一些实施例中，宽度WPA2与WPD之间的差值小于2μm(例如，0<WPA2-WPD<2μm)。
与图6类似，图14示出了执行等离子体切割工艺和背面减薄工艺之后的半导体器件100D。半导体器件100D被分割成多个单独的半导体管芯140D和150D。在图14的实例中，钝化层117的侧壁117S与钝化层111的侧壁111S之间存在横向距离(例如，偏移)。例如，与侧壁111S相比，侧壁1117S与介电层121的相应(例如，最近的)侧壁121S之间的距离更远。在示出的实施例中，钝化层111的侧壁111S、介电层121的侧壁121S、介电层109的侧壁109S和衬底101的侧壁101S沿着同一条垂直线对齐。
图15示出了根据一些实施例的一种形成半导体器件的方法1000的流程图。应该理解的是，图15中示出的实施例方法仅仅是许多可能的实施例方法的一实例。本领域普通技术人员将认识到许多变化、替换以及修改。例如，可以添加、去除、替换、重新排列或重复图15中示出的各种步骤。
参考图15，在框1010，在半导体器件的第一器件区域中的衬底中形成第一电子组件。在步骤1020，在第一电子组件上方形成第一互连结构，并将该第一互连结构电耦合到该第一电子组件。在步骤1030，在第一互连结构上方形成第一钝化层，该第一钝化层从第一器件区域延伸到与第一器件区域相邻的划线区域。在步骤1040，在形成第一钝化层之后，从划线区域去除第一钝化层，同时将第一钝化层的剩余部分保持在第一器件区域中。在步骤1050，在去除第一钝化层之后，沿着划线区域执行切割工艺。
实施例可获得优势。例如，通过去除切割区域中的钝化层111和/或117，等离子体切割工艺更容易蚀刻穿过晶圆的切割区域，从而免于形成用于保护晶圆其它区域的较厚光刻胶层。这允许将等离子体切割工艺用于分割具有难蚀刻(例如，含氮化物的)钝化层的晶圆。通过使用等离子体切割工艺，增加了切割工艺的生产量，因为可以通过离子体切割工艺同时蚀刻多个切割区域。通过设计用于等离子体切割工艺的图案化掩模层中的开口的形状，可以容易地形成非矩形管芯。此外，等离子体切割避免或减少了对管芯造成的损坏，从而提高了管芯强度和器件可靠性，并延长了器件寿命。
根据一实施例，提供了一种形成半导体器件的方法，包括：在所述半导体器件的第一器件区域中的衬底中形成第一电子组件；在所述第一电子组件上方形成电耦合到所述第一电子组件的第一互连结构；在所述第一互连结构上方形成第一钝化层，所述第一钝化层从所述第一器件区域延伸到与所述第一器件区域相邻的划线区域；在形成所述第一钝化层之后，从所述划线区域去除所述第一钝化层，同时将所述第一钝化层的剩余部分保持在所述第一器件区域中；以及在去除所述第一钝化层之后，沿所述划线区域切割。在一实施例中，所述方法还包括，在形成所述第一钝化层之前，在所述第一器件区域与所述划线区域之间的第一密封环区域中形成第一密封环。在一实施例中，在从所述划线区域去除所述第一钝化层之后，所述第一密封环区域仍由所述第一钝化层覆盖。在一实施例中，沿着所述划线区域中的切割路径执行所述切割，其中，所述切割路径的宽度小于所述划线区域的宽度。在一实施例中，所述切割在所述衬底中形成凹槽，其中所述凹槽的底部位于面向所述第一互连结构的所述衬底的第一侧和与所述衬底的所述第一侧相对的所述衬底的第二侧之间。在一实施例中，使用等离子体切割工艺执行所述切割。在一实施例中，所述方法还包括，在所述切割之后，从所述衬底的所述第二侧减小所述衬底的厚度，其中在减小所述衬底的所述厚度之后，所述凹槽延伸穿过所述衬底。在一实施例中，所述方法还包括，在从所述划线区域去除所述第一钝化层之后且在所述切割之前：穿过所述第一钝化层形成电耦合到所述第一互连结构的导电部件的导电焊盘；在所述导电焊盘上方和所述第一钝化层上方形成第二钝化层，其中，所述第二钝化层从所述第一器件区域延伸到所述划线区域；以及从所述划线区域去除所述第二钝化层，同时将所述第二钝化层的剩余部分保持在所述第一器件区域中。在一实施例中，在从所述划线区域去除所述第二钝化层之后，面向所述划线区域的所述第一钝化层的第一侧壁和面向所述划线区域的所述第二钝化层的第二侧壁沿着同一条线对齐。在一实施例中，在从所述划线区域去除所述第二钝化层之后，与面向所述划线区域的所述第二钝化层的第二侧壁相比，面向所述划线区域的所述第一钝化层的第一侧壁更靠近所述划线区域。在一实施例中，在从所述划线区域去除所述第二钝化层之后，与面向所述划线区域的所述第二钝化层的第二侧壁相比，面向所述划线区域的所述第一钝化层的第一侧壁更远离所述划线区域。在一实施例中，所述方法还包括：在所述半导体器件的第二器件区域中的所述衬底中形成第二电子组件，所述划线区域位于第一器件区域与第二器件区域之间；以及在所述第二电子组件上方形成电耦合到所述第二电子组件的第二互连结构；其中，形成所述第一钝化层包括形成所述第一钝化层，以从所述第一器件区域连续地延伸到所述第二器件区域，其中，在从所述划线区域去除所述第一钝化层之后，所述第一钝化层覆盖所述第一互连结构的上表面且覆盖所述第二互连结构的上表面。
根据一实施例，提供了一种形成半导体器件的方法，包括：分别在所述半导体器件的第一器件区域和第二器件区域中的衬底上方形成第一互连结构和第二互连结构，其中，所述半导体器件的划线区域介于所述第一器件区域与所述第二器件区域之间；在所述第一互连结构上方和所述第二互连结构上方形成第一钝化层，其中，所述第一钝化层从所述第一器件区域连续地延伸到所述第二器件区域；从所述划线区域去除所述第一钝化层的第一部分；以及在从所述划线区域去除所述第一钝化层之后，执行等离子体切割工艺，以在所述划线区域中形成沟槽，所述沟槽从面向所述第一钝化层的所述衬底的第一侧延伸到所述衬底中。在一实施例中，所述第一钝化层由含氮化物材料形成。在一实施例中，所述沟槽进入所述衬底的深度小于所述衬底的厚度。在一实施例中，所述方法还包括，在执行所述等离子体切割工艺之后，从背向所述第一钝化层的所述衬底的第二侧减小所述衬底的所述厚度，使得所述沟槽延伸穿过所述衬底。在一实施例中，所述方法还包括，在去除所述第一钝化层的所述第一部分之后且在执行所述等离子体切割工艺之前：在所述第一钝化层上方形成第二钝化层，所述第二钝化层从所述第一器件区域连续地延伸到所述第二器件区域；以及从所述划线区域去除所述第二钝化层的第二部分。在一实施例中，在去除所述第二钝化层的所述第二部分之后，面向所述划线区域的所述第一钝化层的第一侧壁具有距所述划线区域的第一距离，且最靠近所述第一侧壁的所述第二钝化层的第二侧壁具有距所述划线区域的第二距离，其中，所述第一距离不同于所述第二距离。
根据一实施例，提供了一种半导体器件，包括：衬底；所述衬底中的电子组件；互连结构，位于所述衬底上方并电耦合到所述电子组件；密封环，围绕所述互连结构；第一钝化层，位于所述互连结构和所述密封环上方；以及介电层，位于所述第一钝化层上方，其中，最靠近所述密封环的所述第一钝化层的第一侧壁与最靠近所述密封环的所述介电层的侧壁之间存在第一横向距离。在一实施例中，所述第二钝化层还包括第二钝化层，所述第二钝化层位于所述第一钝化层与所述介电层之间的，其中，最靠近所述密封环的所述第二钝化层的第二侧壁与最靠近所述密封环的所述介电层的侧壁之间存在第二横向距离，其中所述第一横向距离不同于所述第二横向距离。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。
Claims (10)
1.一种形成半导体器件的方法，所述方法包括：
在所述半导体器件的第一器件区域中的衬底中形成第一电子组件；
在所述第一电子组件上方形成电耦合到所述第一电子组件的第一互连结构；
在所述第一互连结构上方形成第一钝化层，所述第一钝化层从所述第一器件区域延伸到与所述第一器件区域相邻的划线区域；
在形成所述第一钝化层之后，从所述划线区域去除所述第一钝化层，同时将所述第一钝化层的剩余部分保持在所述第一器件区域中；以及
在去除所述第一钝化层之后，沿所述划线区域切割。
2.根据权利要求1所述的方法，还包括，在形成所述第一钝化层之前，在所述第一器件区域与所述划线区域之间的第一密封环区域中形成第一密封环。
3.根据权利要求2所述的方法，其中，在从所述划线区域去除所述第一钝化层之后，所述第一密封环区域仍由所述第一钝化层覆盖。
4.根据权利要求1所述的方法，其中，沿着所述划线区域中的切割路径执行所述切割，其中，所述切割路径的宽度小于所述划线区域的宽度。
5.根据权利要求1所述的方法，其中，所述切割在所述衬底中形成凹槽，其中所述凹槽的底部位于面向所述第一互连结构的所述衬底的第一侧和与所述衬底的所述第一侧相对的所述衬底的第二侧之间。
6.根据权利要求5所述的方法，其中，使用等离子体切割工艺执行所述切割。
7.根据权利要求5所述的方法，还包括，在所述切割之后，从所述衬底的所述第二侧减小所述衬底的厚度，其中在减小所述衬底的所述厚度之后，所述凹槽延伸穿过所述衬底。
8.根据权利要求1所述的方法，还包括，在从所述划线区域去除所述第一钝化层之后且在所述切割之前：
穿过所述第一钝化层形成电耦合到所述第一互连结构的导电部件的导电焊盘；
在所述导电焊盘上方和所述第一钝化层上方形成第二钝化层，其中，所述第二钝化层从所述第一器件区域延伸到所述划线区域；以及
从所述划线区域去除所述第二钝化层，同时将所述第二钝化层的剩余部分保持在所述第一器件区域中。
9.一种形成半导体器件的方法，所述方法包括：
分别在所述半导体器件的第一器件区域和第二器件区域中的衬底上方形成第一互连结构和第二互连结构，其中，所述半导体器件的划线区域介于所述第一器件区域与所述第二器件区域之间；
在所述第一互连结构上方和所述第二互连结构上方形成第一钝化层，其中，所述第一钝化层从所述第一器件区域连续地延伸到所述第二器件区域；
从所述划线区域去除所述第一钝化层的第一部分；以及
在从所述划线区域去除所述第一钝化层之后，执行等离子体切割工艺，以在所述划线区域中形成沟槽，所述沟槽从面向所述第一钝化层的所述衬底的第一侧延伸到所述衬底中。
10.一种半导体器件，包括：
衬底；
电子组件，位于所述衬底中；
互连结构，位于所述衬底上方并电耦合到所述电子组件；
密封环，围绕所述互连结构；
第一钝化层，位于所述互连结构和所述密封环上方；以及
介电层，位于所述第一钝化层上方，其中，最靠近所述密封环的所述第一钝化层的第一侧壁与最靠近所述密封环的所述介电层的侧壁之间存在第一横向距离。
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