CN112086435A - 半导体元件及其制备方法 - Google Patents

半导体元件及其制备方法 Download PDF

Info

Publication number
CN112086435A
CN112086435A CN202010155807.8A CN202010155807A CN112086435A CN 112086435 A CN112086435 A CN 112086435A CN 202010155807 A CN202010155807 A CN 202010155807A CN 112086435 A CN112086435 A CN 112086435A
Authority
CN
China
Prior art keywords
conductive
region
layers
recess
disposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010155807.8A
Other languages
English (en)
Inventor
卢立翰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN112086435A publication Critical patent/CN112086435A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings

Abstract

本公开提供一种半导体元件及其制备方法。该半导体元件具有至少一晶粒。该至少一晶粒具有一集成电路区、围绕该集成电路区的一第一凹陷区以及围绕该第一凹陷区的一第二凹陷区。一第一凹陷部配置在该第一凹陷区中，且一第二凹陷部配置在该第二凹陷区中。

Description

半导体元件及其制备方法
技术领域
本公开主张2019/06/13申请的美国正式申请案第16/440,376号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开涉及一种半导体元件及其制备方法。特别涉及一种具有多个凹陷的半导体元件及其制备方法。
背景技术
半导体元件是使用在不同的电子应用中，例如个人电脑、移动电话、数码相机，以及其他电子设备。在半导体元件的制备期间，开裂(cracks)或湿气(moisture)可能影响半导体元件的功能。因此在达到改善品质、良率以及可靠度上仍具有挑战性。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开提供一种可靠的半导体元件及其制备方法。
本公开的一实施例提供一种在一半导体元件。该半导体元件包括至少一晶粒。该至少一晶粒具有一集成电路区、围绕该集成电路区的一第一凹陷区以及围绕该第一凹陷区的一第二凹陷区。一第一凹陷部配置在该第一凹陷区中，且一第二凹陷部配置在该第二凹陷区中。
在本公开的一些实施例中，所述的半导体元件还包括一第一导电结构，其中该第一导电结构配置在该第一凹陷部与该第二凹陷部之间。
在本公开的一些实施例中，所述的半导体元件还包括一第二导电结构，其中该第二导电结构围绕该第二凹陷部设置。
在本公开的一些实施例中，所述的半导体元件还包括一缓冲区，其中该缓冲区围绕该集成电路区设置，并以该第一凹陷区插置在其间。
在本公开的一些实施例中，该第一导电结构包括多个隔离层以及多个导电层，其中所述隔离层叠置在该晶粒的一基底上，所述导电层配置在一些所述隔离层之间。
在本公开的一些实施例中，该第二导电结构包括多个隔离层以及多个导电层，其中所述隔离层叠置在该晶粒的一基底上，所述导电层配置在一些所述隔离层之间。
在本公开的一些实施例中，该第一导电结构包括多个隔离层、多个导电层以及多个通孔，其中所述隔离层叠置在该晶粒的一基底上，所述导电层配置在一些所述隔离层之间，而所述通孔穿经其他所述隔离层以电性连接所述导电层。
在本公开的一些实施例中，该第二导电结构包括多个隔离层、多个导电层以及多个通孔，其中所述隔离层叠置在该晶粒的一基底上，所述导电层配置在一些所述隔离层之间，而所述通孔穿经其他所述隔离层以电性连接所述导电层。
在本公开的一些实施例中，该第一导电结构为电性接地。
在本公开的一些实施例中，该第二导电结构为电性接地。
在本公开的另一实施例中提供一种半导体元件。该半导体元件包括至少一晶粒。该至少一晶粒具有一集成电路区、围绕该集成电路区的一第一凹陷区以及围绕该第一凹陷区的一第二凹陷区。一第一柱状阻挡结构配置在该第一凹陷区中，且一第二柱状阻挡结构配置在该第二凹陷区中。
在本公开的一些实施例中，所述的半导体元件还包括一第一导电结构，其中该第一导电结构配置在该第一柱状阻挡结构与该第二柱状阻挡结构之间。
在本公开的一些实施例中，所述的半导体元件还包括一第二导电结构，其中该第二导电结构围绕该第二柱状阻挡结构设置。
在本公开的一些实施例中，所述的半导体元件还包括一缓冲区，其中该缓冲区围绕该集成电路区设置，并以该第一凹陷区插置在其间。
在本公开的一些实施例中，该第一导电结构包括多个隔离层以及多个导电层，其中所述隔离层叠置在该晶粒的一基底上，所述导电层配置在一些所述隔离层之间。
在本公开的一些实施例中，该第二导电结构包括多个隔离层以及多个导电层，其中所述隔离层叠置在该晶粒的一基底上，所述导电层配置在一些所述隔离层之间。
在本公开的一些实施例中，该第一导电结构包括多个隔离层、多个导电层以及多个通孔，其中所述隔离层叠置在该晶粒的一基底上，所述导电层配置在一些所述隔离层之间，而所述通孔穿经其他所述隔离层以电性连接所述导电层。
在本公开的一些实施例中，该第二导电结构包括多个隔离层、多个导电层以及多个通孔，其中所述隔离层叠置在该晶粒的一基底上，所述导电层配置在一些所述隔离层之间，而所述通孔穿经其他所述隔离层以电性连接所述导电层。
在本公开的一些实施例中，该第一导电结构为电性接地。
在本公开的另一实施例中提供一种半导体元件的制备方法。该制备方法的步骤包括提供一基底，该基底上形成有多个功能电路；形成多个隔离层，其中所述隔离层叠置在该基底上；形成多个导电层以及多个通孔，其中所述导电层配置在一些所述隔离层之间，所述通孔穿经其他的所述隔离层以电性连接所述导电层；形成一第一凹陷部以及一第二凹陷部，其中该第一凹陷部延伸穿经所述隔离层并围绕所述功能电路设置，且该第二凹陷部延伸穿经所述隔离层并围绕该第一凹陷部设置。
由于半导体元件的设计，是可停止蔓延到所述功能电路的一开裂；是可减少开裂的应力，特别是侧向应力；以及是可避免污染物(contaminant)进入所述功能电路；因此是可提供一可靠的半导体元件以及其制备方法。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1为依据本公开一些实施例的一种半导体元件的制备方法的流程示意图。
图2、图4、图6、图9到图12以及图15为依据本公开一些实施例的制备一种半导体元件的一流程的剖视示意图。
图3为依据如图2所示的一种半导体元件的顶视示意图。
图5为依据如图4所示的一种半导体元件的顶视示意图。
图7为依据如图6所示的一种半导体元件的顶视示意图。
图8为依据如图6所示的一种半导体元件另一实施例的顶视示意图。
图13为依据如图12所示的一种半导体元件的顶视示意图。
图14为依据本公开一些实施例的一种半导体元件的剖视示意图。
图16为依据本公开一些实施例的一种半导体元件的剖视示意图。
图17到图31以及图33为依据本公开一些实施例的一种半导体元件的剖视示意图。
图32为依据如图33所示的一种半导体元件另一实施例的顶视示意图。
其中，附图标记说明如下：
99切割线边界
100基底
101隔离膜
102半导体组件
103第一隔离层
104接触点
105第二隔离层
106第一导电层
107第三隔离层
108第四隔离层
109第二导电层
110第一通孔(连续通孔条)
111第五隔离层
112第六隔离层
113第三导电层
114第二通孔
115第七隔离层
116第八隔离层
117第三通孔
118第四导电层
119第一钝化层
120第一凹陷部
121第二凹陷部
122第一导电结构
123第二导电结构
124第一柱状阻挡结构
125第二柱状阻挡结构
126第三凹陷部
140集成电路区
150缓冲区
160第一凹陷区
170第一密封区
180第二凹陷区
190第二密封区
S02步骤
S04步骤
S06步骤
S08步骤
S10步骤
S12步骤
S14步骤
S16步骤
S18步骤
S20步骤
S22步骤
S24步骤
S26步骤
S28步骤
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
应当理解，尽管这里可以使用术语第一、第二、第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进部性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
在本公开中，一半导体元件通常是指可通过使用半导体特性工作的一元件，且一光电元件、一发光显示元件、一半导体电路以及一电子元件，是均包含在半导体元件的范围中。
在半导体制程中，每一个均包含一集成电路的多个晶粒是同时制造在一半导体晶圆上。在每两个相邻晶粒之间提供多个切割线(scribe lines)，以使所述晶粒可通过沿着所述切割线切割该半导体晶圆而相互分开。在切割制程期间，一开裂(crack)可能蔓延到晶粒的中心，而晶粒的中心则配置所有的功能电路，因此增加了所述功能电路的一可靠度问题(reliability issue)。
本公开中描述一可靠的半导体元件以及其制备方法。
请参考图1及图2，在步骤S02中，提供一半导体晶圆的一部分。在所描述的实施例中，半导体晶圆的该部分是位在一切割线边界99内，其中一晶粒是被制造在半导体晶圆上。半导体晶圆的该部分是区分为一集成电路区140、一缓冲区150、一第一凹陷区160、一第一密封区170、一第二凹陷区180以及一第二密封区190。集成电路区140界定出一半导体晶圆表面区，其是多个半导体组件(components)形成在一基底中，且耦接在一起以形成多个功能电路的地方。缓冲区150界定出一半导体表面区域，其是围绕集成电路区140设置，且位在集成电路区140与第一凹陷区160之间。缓冲区150的一宽度是可大于3μm。缓冲区150是可当作一减震垫(cushion)，以避免缺陷(defects)，而缺陷是可在不同半导体制程期间或之后用其他方法发生，以及影响在集成电路区140中的所述功能电路的结构或功能性。第一凹陷区160界定出一半导体表面区，其是围绕缓冲区160设置；一凹陷部(recess)是形成在依据一预定设计的第一凹陷区160中。第一密封区170界定出一半导体晶圆表面区，其是围绕第一凹陷区160设置，并位在第一凹陷区160与第二凹陷区180之间。第二凹陷区180界定出一半导体晶圆表面区，其是围绕第一密封区170设置；一凹陷部是形成在依据一预定设计的第二凹陷区180中。第二密封区190是界定出一半导体晶圆表面区，其是围绕第二凹陷区180，并邻近切割线边界99设置。
请参考图1及图2，晶粒具有一基底100。举例来说，基底是由硅、掺杂硅(dopedsilicon)、硅锗(silicon germanium)、绝缘体上覆硅(silicon on insulator)、蓝宝石上覆硅(silicon on sapphire)、绝缘体上覆硅锗(silicon germanium on insulator)、碳化硅(silicon carbide)、锗、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷砷化镓(gallium arsenide phosphide)、磷化铟(indium phosphide)、磷化铟镓(indiumgallium phosphide)或任何其他IV-IV族、III-V族或II-VI族半导体材料所制。在所描述的实施例中，基底100是由绝缘体上覆硅所制，其是为p型硅，其内具有一隔离膜101。举例来说，隔离膜101是由氧化硅或其类似物所制。多个半导体组件102形成在位在集成电路区140中的基底100中。半导体组件102形成在隔离膜101上，为了图示目的，仅显示三个半导体组件102，但本公开并不以此为限。
请参考图1、图2、图3，在步骤S04中，一第一隔离层103形成在基底100上。举例来说，第一隔离层103是由氧化硅、未经掺杂的硅酸盐玻璃(undoped silicate glass)、磷硅酸盐玻璃(phosphosilicate glass)、硼硅酸盐玻璃(borosilicate glass)、硼磷硅酸盐玻璃(borophosphosilicate glass)、掺杂氟的硅酸盐玻璃(fluorinated silicate glass)，或其类似物所制。在所描述的实施例中，第一隔离层103是通过化学气相沉积或其类似制程并由未经掺杂的硅酸盐玻璃所制。接下来，在步骤S06中，多个接触点(contacts)104是形成在第一隔离层103中。一第一微影制程(first photolithography process)是可被使用来图案化第一隔离层103，以界定出所述接触点104的位置。在第一微影制程之后，可执行例如一非等向性干式蚀刻制程(anisotropic dry etch process)的一第一蚀刻制程，以在第一隔离层103中形成多个接触开口(contact openings)。在第一蚀刻制程之后，一导电材料是通过一第一金属化制程(first metallization process)而填入所述接触开口中，以形成所述接触点104，举例来说，金属材料为铝、铜、钨(tungsten)、钴(cobalt)，或其他适合的金属或金属合金，而第一金属化制程为化学气相沉积、物理气相沉积、喷溅，或其类似制程。在第一金属化制程之后是可执行如化学机械研磨(chemical mechanical polishing)的一第一平坦化制程，以移除多余的填充材料，并提供给接下来的制程步骤一大致平坦表面。此外，在第一金属化制程之前，多个阻障层(barrier layer)(图未示)是可分别地形成在所述接触开口的侧壁及底部上。所述阻障层是可由钛、氮化钛、钛钨合金、钽、氮化坦，或其组合所制，并可通过物理气相沉积、喷溅(sputtering)，或其类似制程所形成。所述阻障层是可避免在第一金属化制程期间沉积的材料浸析(leaching)到隔离层103与基底100中。
请参考图1、图2、图3，多个接触点104是形成在集成电路区140、第一密封区170以及第二密封区190中。从顶视图来看，形成在第一密封区170中的所述接触点104是位在邻近第一凹陷区160的一周围(perimeter)处，并围绕第一凹陷区160设置。形成在第二密封区190中的所述接触点104是位在邻近第二凹陷区180的一周围，并围绕第二凹陷区180设置。从剖视图来看，形成在集成电路区140中的所述接触点104是分别地电性连接所述半导体组件102。形成在第一密封区170与第二密封区190中的所述接触点104是分别地电性连接在基底100中的所述高掺杂主动区(highly-doped active regions)(图未示)，以电性接地。或者是，在所述的其他实施例中，所述接触点104仅形成在集成电路区140中。
请参考图1、图4、图5，在步骤S08中，一第二隔离层105形成在第一隔离层103上。举例来说，第二隔离层105是由一介电材料所制，例如氧化硅、氮化硅、掺杂氟的硅酸盐玻璃、或是多孔氧化硅(porous silicon oxide)所制。优选者，第二隔离层105是由具有小于3.9的一介电常数的一材料所制。在所述的实施例中，第二隔离层105是通过化学气相沉积或其类似制程并由氧化硅所制。之后，在步骤S10中，多个第一导电层106是形成在第二隔离层105中。一第二微影制程是可被使用来图案化第二隔离层105，以界定出所述第一导电层106的位置。在第二微影制程之后，是可执行如一非等向性干式蚀刻制程的一第二蚀刻制程，以在第二隔离层105中形成多个沟槽开口(trench openings)。在第二蚀刻制程之后，一导电材料是通过一第二金属化制程而填充到所述沟槽开口中，以形成所述第一导电层106，举例来说，导电材料是例如铝、铜、钨、钴或其他适合的金属或金属合金，而第二金属化制程是例如化学气相沉积、物理气相沉积、喷溅或其类似制程。在第二金属化制程之后，是可执行如化学机械研磨的一第二平坦化制程，以移除多余的填充材料，并提供给接下来的流程步骤一大致平坦表面。
请参考图1、图4、图5，多个第一导电层106是形成在集成电路区140、第一密封区170以及第二密封区190中。从顶视图来看，形成在第一密封区170中的所述第一导电层106其中之一是围绕第一凹陷区160的周围设置，形成在第二密封区190中的所述第一导电层106其中之一是围绕第二凹陷区180的周围设置。形成在集成电路区140中的所述第一导电层106是分别地电性连接形成在集成电路区140中的所述接触点104。形成在第一密封区170的所述第一导电层106其中之一是电性连接形成在第一密封区170中的所述接触点104。形成在第二密封区190的所述第一导电层106其中之一是电性连接形成在第二密封区190中的所述接触点104。此外，在第二金属化制程之前，多个阻障层(图未示)是可分别地形成在所述沟槽开口的侧壁及底部上。所述阻障层是可由钽、氮化坦，或其组合所制，并可通过物理气相沉积、喷溅，或其类似制程所形成。所述阻障层是可避免在第二金属化制程期间沉积的材料扩散到第一隔离层103与第二隔离层105中。
请参考图1、图6、图7，在步骤S12中，一第三隔离层107是形成在第二隔离层105上，且一第四隔离层108是形成在第三隔离层107上。举例来说，第三隔离层107是由一介电材料所制，例如氧化硅、多孔氧化硅、掺杂碳的氧化硅、氮化硅、有机硅玻璃(organic silicateglass)、多孔甲基硅酸盐(porous methylsilsesquioxane)、三氧化硅烷(hydrogensilsesquioxane)、掺杂氟的硅酸盐玻璃(fluorinated silicate glass)，或是磷硅酸盐玻璃(phosphosilicate glass)。第四隔离层108是由一介电材料所制，例如氧化硅、多孔氧化硅、掺杂碳的氧化硅、氮化硅、有机硅玻璃、多孔甲基硅酸盐、三氧化硅烷、掺杂氟的硅酸盐玻璃，或是磷硅酸盐玻璃。在所述的实施例中，第三隔离层107是由掺杂碳的氧化硅所制，并由化学气相沉积或其类似制程所形成。第四隔离层108是由有机硅玻璃所制，并由化学气相沉积或其类似制程所形成。优选者，一通孔蚀刻终止层(via etch stop layer)(图未示)是形成在第三隔离层107与第二隔离层105之间。通孔蚀刻终止层是在第三隔离层107沉积之前所形成。举例来说，通孔蚀刻终止层是由碳化硅、氮化硅、氮氧化硅、碳氮化硅(siliconcarbo-nitride)，或其类似物所制。一沟槽蚀刻终止层(trench etch stop layer)(图未示)是形成在第三隔离层107与第四隔离层108之间。沟槽蚀刻终止层是在第四隔离层沉积之前所形成。举例来说，沟槽蚀刻终止层是由碳化硅、氮化硅、氮氧化硅、碳氮化硅或其类似物所制。
接下来，请参考图1、图6、图7，在步骤S14中，多个第二导电层109是形成在第四隔离层108中，且多个第一通孔(first vias)110是形成在第三隔离层107中。在所述的实施例中，一第三微影制程是可被用来图案化第四隔离层108，以界定出所述第二导电层109的位置。在第三微影制程之后，是可执行如一非等向性干式蚀刻制程的一第三蚀刻制程，以在第四隔离层108中形成多个沟槽开口。在第三蚀刻制程之后，一第四微影制程是可被用来图案化第三隔离层107，以界定出所述第一通孔110的位置。在第三微影制程之后，是可执行如一非等向性干式蚀刻制程的一第四蚀刻制程，以在第三隔离层107中形成多个通孔开口。在第四蚀刻制程之后，一导电材料是可通过一第三金属化制程填充到所述沟槽开口与所述通孔开口中，以形成所述第二导电层109以及所述第一通孔110，举例来说，导电材料是如铝、铜、钨、钴或其他适合的金属或金属合金，而第三金属化制程是如化学气相沉积、物理气相沉积、喷溅、电镀、无电镀覆(electroless plating)或其类似制程。在第三金属化制程之后，是可执行如化学机械研磨的一第三平坦化制程，以移除多余的填充材料，并提供给接下来的流程步骤一大致平坦表面。
请参考图1、图6、图7，多个第二导电层是形成在集成电路区140、第一密封区170以及第二密封区190中。多个第一通孔110是形成在集成电路区140、第一密封区170以及第二密封区190中。从顶视图来看，形成在第一密封区170中的所述第二导电层109其中之一是围绕第一凹陷区160的周围设置，且形成在第二密封区190中的所述第二导电层109其中之一是围绕第二凹陷区180设置。形成在第一密封区170中的所述第一通孔110是位在邻近第一凹陷区160的周围处，并围绕第一凹陷区160设置。形成在第二密封区190中的所述第一通孔110是位在邻近第二凹陷区180的周围处，并围绕第二凹陷区180设置。形成在集成电路区140中的所述第一通孔110是分别地电性连接形成在集成电路区140的所述第一导电层106。形成在第一密封区170的所述第一通孔110是分别地电性连接形成在第一密封区170中的所述第一导电层106其中之一。形成在第二密封区190中的所述第一通孔110是分别地电性连接形成在第二密封区190中的所述第一导电层106其中之一。形成在集成电路区140中的所述第二导电层109是分别地电性连接形成在集成电路区140中的所述第一通孔110。形成在第一密封区170中的所述第二导电层109其中之一是电性连接形成在第一密封区170的所述第一通孔110。形成在第二密封区190中的所述第二导电层190其中之一是电性连接形成在第二密封区190中的所述第一通孔110。此外，在第三金属化制程之前，多个阻障层(图未示)是可分别地形成在所述沟层开口的侧壁及底部上以及所述通孔开口的侧壁及底部上。所述阻障层是可由钽、氮化坦，或其组合所制，并可通过物理气相沉积、喷溅，或其类似制程所形成。所述阻障层是可避免在第三金属化制程沉积的材料扩散到第三隔离层107与第四隔离层108中。
或者是，在所述的其他实施例中，请参考图8，形成在第一密封区170中的所述第一通孔110是可内连接(interconnected)以形成一连续通孔条(continuous via bar)110。形成在第二密封区190中的所述第一通孔110是可内连接已形成一连续通孔条110。相较于由所述第一通孔110提供给半导体元件而言，所述连续通孔条110是可提供给半导体元件更佳的机械强度。
请参考图1及图9，在步骤S16中，一第五隔离层111是形成在第四隔离层108上。举例来说，第五隔离层111是由一介电材料所制，例如氧化硅、多孔氧化硅、掺杂碳的氧化硅、氮化硅、有机硅玻璃、多孔甲基硅酸盐、三氧化硅烷、掺杂氟的硅酸盐玻璃，或是磷硅酸盐玻璃。在所述的实施例中，第五隔离层111是由三氧化硅烷所制，并由化学气相沉积或其类似制程所形成。在第五隔离层111沉积之前，是形成一通孔蚀刻终止层(图未示)，且形成在第四隔离层108与第五隔离层111之间。举例来说，通孔蚀刻终止层是由碳化硅、氮化硅、氮氧化硅、碳氮化硅，或其类似物所制。通孔蚀刻终止层是由化学气相沉积或其类似制程所形成化学气相沉积或其类似制程所形成。一遮罩层(mask layer)(图未示)是形成在第五隔离层111上，举例来说，并由碳化硅、氮化硅、氮氧化硅、碳氮化硅，或其类似物所制。遮罩层是由化学气相沉积或其类似制程所形成。一第五微影制程是被使用来图案化遮罩层，以界定出多个第二通孔114的位置。在第五微影制程之后，是可执行一第五蚀刻制程，以在遮罩层中形成多个开口(openings)。
请参考图1以及图9，在步骤S18中，一第六隔离层112形成在遮罩层上，多个第三导电层113形成在第六隔离层112中，多个第二通孔114形成在第五隔离层111中。举例来说，第六隔离层112是由一介电材料所制，例如氧化硅、多孔氧化硅、掺杂碳的氧化硅、氮化硅、有机硅玻璃、多孔甲基硅酸盐、三氧化硅烷、掺杂氟的硅酸盐玻璃，或是磷硅酸盐玻璃。在所述的实施例中，第六隔离层112是由掺杂氟的硅酸盐玻璃所制，并由化学气相沉积或其类似制程所形成。一第六微影制程是可被使用来图案化第六隔离层112，以界定出所述第三导电层113的位置。所述第三导电层113的位置是分别地与形成在遮罩层中的所述通孔重叠。在第六微影制程之后，是可执行如一异相性干式蚀刻制程的一第六蚀刻制程，以在第六隔离层112中形成所述沟槽开口以及在第五隔离层111中形成所述通孔开口。在第六蚀刻制程之后，一导电材料是以一第四金属化制程填充到所述沟槽开口以及所述通孔开口，以形成所述第三导电层113与所述第二通孔114，举例来说，导电材料是例如铝、铜、钨、钴或其他适合的金属或金属合金，第四金属化制程是例如化学气相沉积、物理气相沉积、喷溅、电镀、无电镀覆或其类似制程。在第四金属化制程之后，是可执行如化学机械研磨的一第四平坦化制程，以移除多余的填充材料，并提供给接下来的流程步骤一大致平坦表面。
请参考图1及图9，多个第三导电层113形成在集成电路区140、第一密封区170以及第二密封区190中。多个第二通孔114形成在集成电路区140、第一密封区170以及第二密封区190中。形成在集成电路区140的所述第二通孔114分别地电性连接形成在集成电路区140中的所述第二导电层109。形成在第一密封区170中的所述第二通孔114分别电性连接形成在第一密封区170中的所述第二导电层109。形成在第二密封区190中的所述第二通孔114分别地电性连接形成在第二密封区190中的所述第二导电层109。形成在集成电路区140中的所述第三导电层113分别地电性连接形成在集成电路区140中的所述第二通孔114。形成在该第一密封区170中的所述第三导电层113其中之一电性连接形成在第一密封区170中的所述第二通孔114。形成在第二密封区190中的所述第三导电层113其中之一电性连接形成在第二密封区190中的所述第二通孔114。此外，在第四金属化制程之前，多个阻障层(图未示)是可形成在所述沟槽开口的侧壁及底部上以及形成在所述通孔开口的侧壁与底部上。所述阻障层是可由钽、氮化坦，或其组合所制，并可通过物理气相沉积、喷溅，或其类似制程所形成。所述阻障层是可避免在第一金属化制程沉积的材料扩散到第五隔离层111与第六隔离层112中。
请参考图1及图10，在步骤S20中，一第七隔离层115形成在第六隔离层112上，以及一第八隔离层116形成在第七隔离层115上。举例来说，第七隔离层115是由一介电材料所制，例如氧化硅、多孔氧化硅、掺杂碳的氧化硅、氮化硅、有机硅玻璃、多孔甲基硅酸盐、三氧化硅烷、掺杂氟的硅酸盐玻璃，或是磷硅酸盐玻璃。举例来说，第八隔离层116是由一介电材料所制，例如氧化硅、多孔氧化硅、掺杂碳的氧化硅、氮化硅、有机硅玻璃、多孔甲基硅酸盐、三氧化硅烷、掺杂氟的硅酸盐玻璃，或是磷硅酸盐玻璃。在所述的实施例中，第七隔离层115是由氮化硅所制，并由化学气相沉积或其类似制程所形成。第八隔离层116是由多孔甲基硅酸盐所制，并由化学气相沉积或其类似制程所形成。一通孔蚀刻终止层(图未示)是形成在第六隔离层112与第七隔离层115之间。通孔蚀刻终止层是在第七隔离层115沉积之前所形成。举例来说，通孔蚀刻终止层是由碳化硅、氮化硅、氮氧化硅、碳氮化硅，或其类似物所制。一沟槽蚀刻终止层(图未示)是形成在第七隔离层115与第八隔离层116之间。沟槽蚀刻终止层是在第八隔离层沉积116之前所形成。举例来说，沟槽蚀刻终止层是由碳化硅、氮化硅、氮氧化硅、碳氮化硅或其类似物所制。
之后，请参考图1及图10，在步骤S22中，多个第三通孔117形成在第七隔离层115中，且多个第四导电层118形成在第八隔离层116中。在所述的实施例中，一第七微影制程是可被使用来图案化第八隔离层116，以界定出所述第三通孔117的位置。在第七微影制程之后，是可执行如一异相性干式蚀刻制程的一第七蚀刻制程，以在第七隔离层115中形成多个通孔开口。在第七蚀刻制程之后，一第八微影制程是可被使用来图案化第八隔离层116，以界定出该所述第四导电层118的位置。所述第四导电层118的位置硅与位在该第七隔离层115中的所述通孔开口重叠。在第八微影制程期间，在第七隔离层115中的所述通孔开口是填满光阻(photoresist)。在第八微影制程之后，是可执行如一异相性干式蚀刻制程的一第八蚀刻制程，以在第八隔离层116中形成多个沟槽开口。在第八蚀刻制程之后，一导电材料是通过一第五金属化制程而填入所述沟槽开口中以及所述通孔开口中，以形成所述第四导电层118以及所述第三通孔117，举例来说，金属材料为铝、铜、钨、钴，或其他适合的金属或金属合金，而第五金属化制程为化学气相沉积、物理气相沉积、喷溅、电镀、无电镀覆，或其类似制程。在第五金属化制程之后是可执行如化学机械研磨的一第五平坦化制程，以移除多余的填充材料，并提供给接下来的制程步骤一大致平坦表面。
请参考图1及图10，多个第四导电层118形成在集成电路区140、第一密封区170以及第二密封区190中。多个第三通孔117形成在集成电路区140、第一密封区170以及第二密封区190中。形成在集成电路区140中的所述第三通孔117是分别地电性连接形成在集成电路区140中的所述第三导电层113。形成在第一密封区170中的所述第三通孔117是分别地电性连接形成在第一密封区170中的所述第三导电层113其中之一。形成在第二密封区190中的所述第三通孔117是分别地电性连接形成在第二密封区190中的所述第三导电层113其中之一。形成在集成电路区140ㄥ的所述第四导电层118分别地电性连接形成在集成电路区140中的所述第三通孔117。形成在第一密封区170中的所述第四导电层118其中之一电性连接形成在第一密封区170中的所述第三通孔117。形成在第二密封区190中的所述第四导电层118其中之一电性连接形成在第二密封区190中的所述第三通孔117。此外，在第五金属化制程之前，多个阻障层(图未示)是可分别地形成在所述沟槽开口的侧壁及底部上以及所述通孔开口的侧壁与顶部上。所述阻障层是可由钽、氮化坦，或其组合所制，并可通过物理气相沉积、喷溅，或其类似制程所形成。所述阻障层是可避免在第五金属化制程期间沉积的材料扩散到第七隔离层115与第八隔离层116中。虽然在图10中仅显示四个导电层以及三个通孔，但理应理解的是，更多的导电层或通孔是可以前述程序形成在其上；意即，本公开相等地可应用到具有任何导电层及通孔的数量的制造流程。
请参考图1及图11，在步骤S24中，一第一钝化层(passivation layer)119形成在第八隔离层116上。举例来说，第一钝化层119是由一隔离材料所制，例如氧化硅、氮化硅、氮氧化硅(silicon-oxy-nitride)、未掺杂硅化玻璃(undoped silicate glass)，或是其组合。第一钝化层119由化学气相沉积或其类似制程所形成。第一钝化层119的一厚度可约为0.2μm到1.2μm。在所述的实施例中，第一钝化层119由未掺杂硅化玻璃所制。多个第四导电层118(换言之，即最上层的导电层)是易受电性短路影响，所述电性短路是由与一晶粒切割制程(或晶粒锯切制程)相关的导电性残余物(conductive debris)所造成。由隔离材料所制的第一钝化层119是可当作在最上层的导电层的隔离罩(insulating shield)，以避免电性短路。此外，第一钝化层119是可改善半导体元件的机械强度(mechanical strength)，并避免从其上进入的湿气。
请参考图1、图12以及图13，在步骤S26中，一第一凹陷部120形成在第一凹陷区160中，且一第二凹陷部121形成在第二凹陷区180中。从剖视图来看，每一第一凹陷部120与第二凹陷部121延伸穿经第一钝化层119、第八隔离层116、第七隔离层115、第六隔离层112、第五隔离层111、第四隔离层108、第三隔离层107、第二隔离层105以及第一隔离层103，并延伸到第一凹陷区160与第二凹陷区180中的基底100的一顶表面。从顶视图来看，第一凹陷部120围绕缓冲区50设置。第二凹陷部121围绕第一密封区170设置。第一凹陷部120与第二凹陷部121一起形成一同心结构(concentricstructure)。第一凹陷部120的一宽度大于约1μm到2μm。第二凹陷部121的一宽度大于约1μm到2μm。第一凹陷部120的宽度可与第二凹陷部121的宽度相同，但并不以此为限。若是在晶粒切割制程期间发生开裂(crack)并传递至集成电路区140的话，则第一凹陷部120与第二凹陷部121可终止开裂。甚至若是开裂传递经过第二凹陷部121与第一凹陷部120的话，则第二凹陷部121与第一凹陷部120是会大致地减少开裂的应力；换言之，第二凹陷部121与第一凹陷部120是可增加晶粒的抗应力能力(stressresistance capability)，特别是侧向应力(lateral stress)。或者是，在所述的另一实施例中，第一凹陷部120与第二凹陷部121是可仅延伸到第一钝化层1149的一顶表面与基底100的顶表面之间的任一水平面(level)。请参考图14，第一凹陷部120与第二凹陷部121延伸到第二隔离层105的一顶表面。第一凹陷部120与第二凹陷部121是由单步骤蚀刻、多步骤蚀刻、激光撞击(laserbombardment)或其类似制程所形成。
请参考图12及图13，第一凹陷部120与第二凹陷部121一同隔离在第一密封区170中的一第一导电结构122。第二凹陷部121与切割线边界99在第二密封区190中界定出一第二导电结构123。形成在第一密封区170中的所述第四导电层118其中之一、形成在第一密封区170中的所述第三通孔117、形成在第一密封区170中的所述第三导电层113其中之一、形成在第一密封区170中的所述第二通孔114、形成在第一密封区170中的所述第二导电层109其中之一、形成在第一密封区170中的所述第一通孔110、形成在第一密封区170中的所述第一导电层106其中之一以及形成在第一密封区170中的所述接触点104，是一起形成该第一导电结构122。形成在第二密封区190中的所述第四导电层118其中之一、形成在第二密封区190中的所述第三通孔117、形成在第二密封区190中的所述第三导电层113其中之一、形成在第二密封区190中的所述第二通孔114、形成在第二密封区190中的所述第二导电层109其中之一、形成在第二密封区190中的所述第一通孔110、形成在第二密封区190中的所述第一导电层106其中之一以及形成在第二密封区190中的所述接触点104，是一起形成该第二导电结构123。
请参考图12及图13，第一导电结构122与第二导电结构123分别地形成一导电材料壁，以保护在集成电路区140中的所述功能电路免于潜在损伤(potential damages)。第一导电结构122与第二导电结构123分别地提供实体缓冲区(physical buffer areas)，其是允许在晶粒切割制程、线接合(wire bonding)制程或焊接(soldering)制程期间，或者是在严格环境测试期间所产生的能量或应力消散。第一导电结构122与第二导电结构123亦分别地提供在集成电路区140中的所述功能电路的一保护阻障(protective barrier)，以保护免于如湿气或化学杂质的污染物(contaminants)的渗透(infiltration)，而化学杂质是可在如晶粒切割制程或焊接制程期间所产生。再者，第一导电结构122与第二导电结构123通过形成在第一密封区170中的所述接触点104以及形成在第二密封区190的所述接触点104而分别地耦接在基底100中的所述高掺杂主动区(图未示)，以电性接地。这些接地是可排去在不同半导体制程期间所产生的离子污染物(ionic contaminations)，且该接地因此避免电磁干扰(electromagnetic interference)。此外，第一导电结构122与第二导电结构123是以相同程序制造以当成在集成电路区140中的所述功能电路；换言之，无须多于半导体制程来制造第一导电结构122与第二导电结构123。
请参考图1及图15，在步骤S28中，第一凹陷部120与第二凹陷部121分别地再填充(refilled)，以形成一第一柱状阻挡结构(first columnar blocking structure)124以及一第二柱状阻挡结构125。第一柱状阻挡结构124由一导电材料或一介电材料所制。第二柱状阻挡结构125由一导电材料或一介电材料所制。举例来说，导电材料为铝、铜、钨、钴或其他适合的金属或金属合金。举例来说，介电材料为未掺杂硅化玻璃、氮化硅、氮氧化硅、钛酸锶钡(barium strontium titanate)、锆钛酸铅(lead zirconium titanate)、氧化钛、氧化铝、氧化铪(hafnium oxide)或氧化锆(zirconium oxide)。为了保护从一侧进入的湿气，第一柱状阻挡结构124以及第二柱状阻挡结构125是可呈现一阻障(barrier)。第一柱状阻挡结构124以及第二柱状阻挡结构125是可由相同材料所制，但并不以此为限。当第一柱状阻挡结构124以及第二柱状阻挡结构125由相同材料所制时，第一凹陷部120与第二凹陷部121的再填充(refilling)是可同时实施，以降低半导体元件的制造复杂度。
请参考图12及图16，在所述的一实施例中，一半导体元件具有一晶粒，其中晶粒的一面积(area)是由一切割线边界99所界定。晶粒具有一集成电路区140、一缓冲区150、一第一凹陷区160、一第一密封区170、一第二凹陷区180以及一第二密封区190。集成电路区140具有配置在其中的多个半导体组件102以及相互耦接在一起的多个半导体组件102，以形成多个功能电路。缓冲区150围绕集成电路区140设置，并位在集成电路区140与第一凹陷区160之间。第一凹陷区160围绕缓冲区150设置，并与夹置在其间的缓冲区150围绕集成电路区140。第一密封区170围绕第一凹陷区160设置，并与夹置在其间的缓冲区150与第一凹陷区160围绕集成电路区140。第二凹陷区180围绕第一密封区170设置，并与夹置在其间的缓冲区150、第一凹陷区160以及第一密封区170围绕集成电路区140。第二密封区190围绕第二凹陷区180设置，且邻近切割线边界99设置。第二密封区190与夹置在其间的缓冲区150、第一凹陷区160、第一密封区170以及第二凹陷区180围绕集成电路区140。
请参考图12及图16，一第一导电结构122是配置在第一密封区170中，且一第二导电结构123是配置在第二密封区190中。第一导电结构122具有位在第一密封区170中的多个隔离层103、105、107、108、111、112、115、116、位在第一密封区170中的多个导电层106、109、113、118以及位在第一密封区170中的多个通孔104、110、114、117。位在第一密封区170中的多个隔离层103、105、107、108、111、112、115、116是叠置在晶粒的一基底100上。位在第一密封区170中的多个导电层106、109、113、118配置在位在第一密封区170中的其中一些隔离层105、108、112、116之间。位在第一密封区170中的多个通孔104、110、114、117穿经位在第一密封区170中的其他的隔离层103、107、111、115，以电性连接位在第一密封区170中的多个导电层106、109、113、118。位在第一密封区170中的所述最低通孔104分别地耦接在基底100中的所述高掺杂主动区(图未示)，以电性接地。
请参考图12及图16，第二导电结构123具有位在第二密封区190中的多个隔离层103、105、107、108、111、112、115、116、位在第二密封区190中的多个导电层106、109、113、118以及位在第二密封区190中的多个通孔104、110、114、117。位在第二密封区190中的多个隔离层103、105、107、108、111、112、115、116是叠置在晶粒的一基底100上。位在第二密封区190中的多个导电层106、109、113、118配置在位在第二密封区190中的其中一些隔离层105、108、112、116之间。位在第二密封区190中的多个通孔104、110、114、117穿经位在第二密封区190中的其他的隔离层103、107、111、115，以电性连接位在第二密封区190中的多个导电层106、109、113、118。位在第二密封区190中的所述最低通孔104分别地耦接在基底100中的所述高掺杂主动区(图未示)，以电性接地。
请注意，多个导电层106、109、113、118是可代表成多个第一导电层、多个第二导电层，依此类推。此具有的实施例，是为多个导电层106代表为多个第一导电层，多个导电层109代表为多个第二导电层，依此类推。多个通孔104、110、114、117是可代表成多个第一通孔、多个第二通孔，以此类推。此具有的实施例，是为多个通孔104代表为多个第一通孔，多个通孔110代表为多个第二通孔，依此类推。多个隔离层103、105、107、108、111、112、115、116是可代表成多个第一隔离层、多个第二隔离层，依此类推。此具有的实施例，是为多个隔离层103代表为多个第一隔离层，多个隔离层105代表为多个第二隔离层，依此类推。
请参考图12及图16，一第一钝化层119是配置在第一导电结构122与第二导电结构123上，以覆盖第一导电结构122与第二导电结构123。一第一凹陷部120配置在第一凹陷区160中，且一第二凹陷部121配置在第二凹陷区180中。第一导电结构122与第二导电结构123是通过第二凹陷部121而相互分开。第一导电结构122与在集成电路区140中的所述半导体组件102是通过第一凹陷部120而相互分开。
半导体元件的第一凹陷部120与第二凹陷部121是可终止依开裂传递至集成电路区140，或降低开裂的应力，特别是侧向应力。半导体元件的第一导电结构122与第二导电结构123是可分别地当作一导电壁，以保护集成电路区140免于由应力或污染物的渗透所造成的潜在损害。此外，半导体元件的接地的第一导电结构122与接地的第二导电结构123，是可保护半导体元件免于受到电磁干扰的影响。再者，半导体元件的一第一钝化层119是可改善半导体元件的机械强度，并避免从其上进入的湿气。因此，是提供一可靠的半导体元件。
请参考图15及图16，是提供依据另一实施例的一半导体元件。在所述的实施例中，一第一导电结构122配置在第一密封区170中，且一第二导电结构123配置在第二密封区190中。一第一柱状阻挡结构124与一第二柱状阻挡结构125分别地配置在第一凹陷区160中与第二凹陷区180中。
请参考图17，是提供依据另一实施例的一半导体元件。在所述的实施例中，一第一导电结构122配置在第一密封区170中，第二导电结构123配置在第二密封区190中。一第一凹陷部120配置在第一凹陷区160中。一第二柱状阻挡结构125配置在第二凹陷区180中。
请参考图18，是提供依据另一实施例的一半导体元件。在所述的实施例中，一第一导电结构122配置在第一密封区170中，第二导电结构123配置在第二密封区190中。一第一柱状阻挡结构124配置在第一凹陷区160中。一第二凹陷部121配置在第二凹陷区180中。
请参考图19，是提供依据另一实施例的一半导体元件。在所述的实施例中，一第一导电结构122配置在第一密封区170中，第二导电结构123配置在第二密封区190中。第一导电结构122具有位在第一密封区170中的多个隔离层103、105、107、108、111、112、115、116以及位在第一密封区170中的多个导电层106、109、113、118。位在第一密封区170中的多个隔离层103、105、107、108、111、112、115、116是叠置在晶粒的基底100上。位在第一密封区170中的多个导电层106、109、113、118配置在位在第一密封区170中的一些隔离层105、108、112、116之间。位在第一密封区170中的多个导电层106、109、113、118并未相互电性连接。第二导电结构123具有位在第二密封区190中的多个隔离层103、105、107、108、111、112、115、116以及位在第二密封区190中的多个导电层106、109、113、118。位在第二密封区190中的多个隔离层103、105、107、108、111、112、115、116是叠置在晶粒的基底100上。位在第二密封区190中的多个导电层106、109、113、118配置在位在第二密封区190中的一些隔离层105、108、112、116之间。位在第二密封区190中的多个导电层106、109、113、118并未相互电性连接。
请参考图20，是提供依据另一实施例的一半导体元件。在所述的实施例中，一第一柱状阻挡结构124与一第二柱状阻挡结构125分别地配置在第一凹陷区160中与第二凹陷区180中。没有导电结构配置在第一密封区170中或第二密封区190中。
请参考图21，是提供依据另一实施例的一半导体元件。在所述的实施例中，一第一凹陷部120与一第二凹陷部121分别地配置在第一凹陷区160中及第二凹陷区180中。没有导电结构配置在第一密封区170中或第二密封区190中。
请参考图22，是提供依据另一实施例的一半导体元件。在所述的实施例中，一第一凹陷部120配置在第一凹陷区160中。一第二柱状阻挡结构125配置在第二凹陷区180中。没有导电结构配置在第一密封区170中或第二密封区190中。
请参考图23，是提供依据另一实施例的一半导体元件。在所述的实施例中，一第一柱状阻挡结构124配置在第一凹陷区160中。一第二凹陷部121配置在第二凹陷区180中。没有导电结构配置在第一密封区170中或第二密封区190中。
请参考图24，是提供依据另一实施例的一半导体元件。在所述的实施例中，一第一柱状阻挡结构124与一第二柱状阻挡结构125分别地配置在第一凹陷区160中与第二凹陷区180中。一第二导电结构123配置在第二密封区190中。没有导电结构配置在第一密封区170中。
请参考图25，是提供依据另一实施例的一半导体元件。在所述的实施例中，一第一凹陷部120与一第二凹陷部121分别地配置在第一凹陷区160中与第二凹陷区180中。一第二导电结构123配置在第二密封区190中。没有导电结构配置在第一密封区170中。
请参考图26，是提供依据另一实施例的一半导体元件。在所述的实施例中，一第一凹陷部120配置在第一凹陷区160中。一第二柱状阻挡结构125配置在第二凹陷区180中。一第二导电结构123配置在第二密封区190中。没有导电结构配置在第一密封区170中。
请参考图27，是提供依据另一实施例的一半导体元件。在所述的实施例中，一第一柱状阻挡结构124配置在第一凹陷区160中。一第二凹陷部121配置在第二凹陷区180中。一第二导电结构123配置在第二密封区190中。没有导电结构配置在第一密封区170中。
请参考图28，是提供依据另一实施例的一半导体元件。在所述的实施例中，一第一柱状阻挡结构124与一第二柱状阻挡结构125分别地配置在第一凹陷区160中与第二凹陷区180中。一第一导电结构122配置在第一凹陷区170中。没有导电结构配置在第二密封区190中。
请参考图29，是提供依据另一实施例的一半导体元件。在所述的实施例中，一第一凹陷部120与一第二凹陷部121分别地配置在第一凹陷区160中与第二凹陷区180中。一第一导电结构122配置在第一密封区170中。没有导电结构配置在第二密封区190中。
请参考图30，是提供依据另一实施例的一半导体元件。在所述的实施例中，一第一凹陷部120配置在第一凹陷区160中。一第二柱状阻挡结构125配置在第二凹陷区180中。一第一导电结构122配置在第一密封区170中。没有导电结构配置在第二密封区190中。
请参考图31，是提供依据另一实施例的一半导体元件。在所述的实施例中，一第一柱状阻挡结构124配置在第一凹陷区160中。一第二凹陷部121配置在第二凹陷区180中。一第一导电结构122配置在第一密封区170中。没有导电结构配置在第二密封区190中。
请参考图32及图33，是提供依据另一实施例的一半导体元件。在所述的实施例中，至少二第三凹陷部126配置在第一密封区170中，并将第一凹陷部120连接到第二凹陷部121。该至少二第三凹陷部126将第一密封区170区分为至少二子区域(sub-regions)；意即，该至少二第三凹陷部126将第一导电结构区分成至少二子单元(sub-units)。
举例来说，第一柱状阻挡结构124与第二柱状阻挡结构125由一导电材料或一介电材料所制。举例来说，导电材料为铝、铜、钨、钴或其他适合的金属或金属合金。举例来说，介电材料为未掺杂硅化玻璃、氮化硅、氮氧化硅、钛酸锶钡、锆钛酸铅、氧化钛、氧化铝、氧化铪或氧化锆。举例来说，第一导电结构122与第二导电结构123由一导电材料所制，例如铝、铜、钨、钴，或其他适合的金属或金属合金。
半导体元件的第一凹陷部120与第二凹陷部121是可终止开列传递至集成电路区140，或降低开裂的应力，特别是侧向应力。半导体元件的第一导电结构122或第二导电结构123可分别地当作一导电壁，以保护集成电路区140免于由应力或污染物所渗透的潜在损害。为了避免从一侧进入的湿气，第一柱状阻挡结构124或第二柱状阻挡结构125可呈现一阻障。第一钝化层119是可改善从其上进入的湿气。由于上述的有利的特征，是可提供一可靠的半导体元件。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本公开的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，这些制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (20)

1.一种半导体元件，包括：
至少一晶粒，包括：
一集成电路区；
一第一凹陷区，围绕该集成电路区设置；以及
一第二凹陷区，围绕该第一凹陷区设置；
其中一第一凹陷部配置在该第一凹陷区中，且一第二凹陷部配置在该第二凹陷区中。
2.如权利要求1所述的半导体元件，还包括一第一导电结构，其中，该第一导电结构配置在该第一凹陷部与该第二凹陷部之间。
3.如权利要求1所述的半导体元件，还包括一第二导电结构，其中，该第二导电结构围绕该第二凹陷部设置。
4.如权利要求1所述的半导体元件，还包括一缓冲区，其中，该缓冲区围绕该集成电路区设置，并以该第一凹陷区插置在其间。
5.如权利要求2所述的半导体元件，其中，该第一导电结构包括多个隔离层以及多个导电层，其中所述隔离层叠置在该晶粒的一基底上，所述导电层配置在一些所述隔离层之间。
6.如权利要求3所述的半导体元件，其中，该第二导电结构包括多个隔离层以及多个导电层，其中所述隔离层叠置在该晶粒的一基底上，所述导电层配置在一些所述隔离层之间。
7.如权利要求2所述的半导体元件，其中，该第一导电结构包括多个隔离层、多个导电层以及多个通孔，其中所述隔离层叠置在该晶粒的一基底上，所述导电层配置在一些所述隔离层之间，而所述通孔穿经其他所述隔离层以电性连接所述导电层。
8.如权利要求3所述的半导体元件，其中，该第二导电结构包括多个隔离层、多个导电层以及多个通孔，其中所述隔离层叠置在该晶粒的一基底上，所述导电层配置在一些所述隔离层之间，而所述通孔穿经其他所述隔离层以电性连接所述导电层。
9.如权利要求2所述的半导体元件，其中，该第一导电结构为电性接地。
10.如权利要求3所述的半导体元件，其中，该第二导电结构为电性接地。
11.一种半导体元件，包括：
至少一晶粒，包括：
一集成电路区；
一第一凹陷区，围绕该集成电路区设置；以及
一第二凹陷区，围绕该第一凹陷区设置；
其中一第一柱状阻挡结构配置在该第一凹陷区中，且一第二柱状阻挡结构配置在该第二凹陷区中。
12.如权利要求11所述的半导体元件，还包括一第一导电结构，其中，该第一导电结构配置在该第一柱状阻挡结构与该第二柱状阻挡结构之间。
13.如权利要求11所述的半导体元件，还包括一第二导电结构，其中，该第二导电结构围绕该第二柱状阻挡结构设置。
14.如权利要求11所述的半导体元件，还包括一缓冲区，其中，该缓冲区围绕该集成电路区设置，并以该第一凹陷区插置在其间。
15.如权利要求12所述的半导体元件，其中，该第一导电结构包括多个隔离层以及多个导电层，其中所述隔离层叠置在该晶粒的一基底上，所述导电层配置在一些所述隔离层之间。
16.如权利要求13所述的半导体元件，其中，该第二导电结构包括多个隔离层以及多个导电层，其中所述隔离层叠置在该晶粒的一基底上，所述导电层配置在一些所述隔离层之间。
17.如权利要求12所述的半导体元件，其中，该第一导电结构包括多个隔离层、多个导电层以及多个通孔，其中所述隔离层叠置在该晶粒的一基底上，所述导电层配置在一些所述隔离层之间，而所述通孔穿经其他所述隔离层以电性连接所述导电层。
18.如权利要求13所述的半导体元件，其中，该第二导电结构包括多个隔离层、多个导电层以及多个通孔，其中所述隔离层叠置在该晶粒的一基底上，所述导电层配置在一些所述隔离层之间，而所述通孔穿经其他所述隔离层以电性连接所述导电层。
19.如权利要求12所述的半导体元件，其中，该第一导电结构为电性接地。
20.一种半导体元件的制备方法，包括：
提供一基底，该基底上形成有多个功能电路；
形成多个隔离层，其中所述隔离层叠置在该基底上；
形成多个导电层以及多个通孔，其中所述导电层配置在一些所述隔离层之间，所述通孔穿经其他的所述隔离层以电性连接所述导电层；以及
形成一第一凹陷部以及一第二凹陷部，其中该第一凹陷部延伸穿经所述隔离层并围绕所述功能电路设置，且该第二凹陷部延伸穿经所述隔离层并围绕该第一凹陷部设置。
CN202010155807.8A 2019-06-13 2020-03-09 半导体元件及其制备方法 Pending CN112086435A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/440,376 2019-06-13
US16/440,376 US11456247B2 (en) 2019-06-13 2019-06-13 Semiconductor device and fabrication method for the same

Publications (1)

Publication Number Publication Date
CN112086435A true CN112086435A (zh) 2020-12-15

Family

ID=73734662

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010155807.8A Pending CN112086435A (zh) 2019-06-13 2020-03-09 半导体元件及其制备方法

Country Status (3)

Country Link
US (2) US11456247B2 (zh)
CN (1) CN112086435A (zh)
TW (1) TWI762800B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11348881B2 (en) * 2019-10-01 2022-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Device crack-stop structure to prevent damage due to dicing crack
US11482490B1 (en) * 2021-04-12 2022-10-25 Nanya Technology Corporation Semiconductor device with branch type programmable structure and method for fabricating the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090294897A1 (en) * 2008-05-29 2009-12-03 Tung-Hsing Lee Seal ring structure for integrated circuits
CN101770992A (zh) * 2008-12-30 2010-07-07 中芯国际集成电路制造(上海)有限公司 半导体芯片保护结构以及半导体芯片
CN101950743A (zh) * 2009-07-08 2011-01-19 Lsi公司 对切割的集成电路中的破裂的抑制
US20140264931A1 (en) * 2013-03-13 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Stress Tuning for Reducing Wafer Warpage
CN104810351A (zh) * 2014-01-23 2015-07-29 台湾积体电路制造股份有限公司 具有应力降低结构的互连装置及其制造方法
CN106711140A (zh) * 2015-11-13 2017-05-24 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3380465B2 (ja) * 1998-06-29 2003-02-24 松下電器産業株式会社 半導体装置
JP4118029B2 (ja) * 2001-03-09 2008-07-16 富士通株式会社 半導体集積回路装置とその製造方法
JP2004153015A (ja) * 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置及びその製造方法
JP4502173B2 (ja) * 2003-02-03 2010-07-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP4401874B2 (ja) * 2004-06-21 2010-01-20 株式会社ルネサステクノロジ 半導体装置
US7223673B2 (en) * 2004-07-15 2007-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device with crack prevention ring
JP4689244B2 (ja) * 2004-11-16 2011-05-25 ルネサスエレクトロニクス株式会社 半導体装置
US7405108B2 (en) * 2004-11-20 2008-07-29 International Business Machines Corporation Methods for forming co-planar wafer-scale chip packages
US7170144B2 (en) * 2005-02-25 2007-01-30 United Microelectronics Corp. System-on-chip with shield rings for shielding functional blocks therein from electromagnetic interference
JP5090696B2 (ja) * 2006-09-12 2012-12-05 ルネサスエレクトロニクス株式会社 半導体装置
US8227902B2 (en) * 2007-11-26 2012-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structures for preventing cross-talk between through-silicon vias and integrated circuits
US8125054B2 (en) * 2008-09-23 2012-02-28 Texas Instruments Incorporated Semiconductor device having enhanced scribe and method for fabrication
US8859390B2 (en) * 2010-02-05 2014-10-14 International Business Machines Corporation Structure and method for making crack stop for 3D integrated circuits
US8338917B2 (en) * 2010-08-13 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple seal ring structure
US8587089B2 (en) * 2010-11-03 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure with polyimide layer adhesion
JPWO2012095907A1 (ja) * 2011-01-14 2014-06-09 パナソニック株式会社 半導体装置及びフリップチップ実装品
TWI467695B (zh) * 2011-03-24 2015-01-01 Sony Corp 半導體裝置及其製造方法
US8703542B2 (en) * 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US9082781B2 (en) * 2013-10-03 2015-07-14 International Business Machines Corporation Semiconductor article having a zig-zag guard ring and method of forming the same
US9806119B2 (en) * 2014-01-09 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC seal ring structure and methods of forming same
US9299697B2 (en) * 2014-05-15 2016-03-29 Texas Instruments Incorporated High breakdown voltage microelectronic device isolation structure with improved reliability
US9972603B2 (en) * 2015-12-29 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Seal-ring structure for stacking integrated circuits
US9904776B2 (en) * 2016-02-10 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Fingerprint sensor pixel array and methods of forming same
US10026716B2 (en) 2016-04-15 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC formation with dies bonded to formed RDLs
US20170317166A1 (en) 2016-04-29 2017-11-02 Globalfoundries Inc. Isolation structures for circuits sharing a substrate
US10685911B2 (en) * 2016-06-30 2020-06-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and manufacturing method of the same
US9741690B1 (en) * 2016-09-09 2017-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution layers in semiconductor packages and methods of forming same
US10128201B2 (en) 2017-02-16 2018-11-13 Globalfoundries Singapore Pte. Ltd. Seal ring for wafer level package
US10163831B2 (en) * 2017-04-26 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with post passivation structure and fabrication method therefor
US10515908B2 (en) * 2017-10-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring for bonded dies
US10998274B2 (en) * 2017-11-30 2021-05-04 Mediatek Inc. Seal ring structure, semiconductor die, and method for detecting cracks on semiconductor die
US10629592B2 (en) * 2018-05-25 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Through silicon via design for stacking integrated circuits
US10665607B1 (en) * 2019-01-18 2020-05-26 Sandisk Technologies Llc Three-dimensional memory device including a deformation-resistant edge seal structure and methods for making the same
US10985101B2 (en) * 2019-03-14 2021-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
US10692786B1 (en) * 2019-03-28 2020-06-23 Vanguard International Semiconductor Corporation Semiconductor structures
US11201124B2 (en) * 2019-07-29 2021-12-14 Omnivision Technologies, Inc. Semiconductor devices, semiconductor wafers, and methods of manufacturing the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090294897A1 (en) * 2008-05-29 2009-12-03 Tung-Hsing Lee Seal ring structure for integrated circuits
CN101770992A (zh) * 2008-12-30 2010-07-07 中芯国际集成电路制造(上海)有限公司 半导体芯片保护结构以及半导体芯片
CN101950743A (zh) * 2009-07-08 2011-01-19 Lsi公司 对切割的集成电路中的破裂的抑制
US20140264931A1 (en) * 2013-03-13 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Stress Tuning for Reducing Wafer Warpage
CN104810351A (zh) * 2014-01-23 2015-07-29 台湾积体电路制造股份有限公司 具有应力降低结构的互连装置及其制造方法
CN106711140A (zh) * 2015-11-13 2017-05-24 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Also Published As

Publication number Publication date
TW202046446A (zh) 2020-12-16
TWI762800B (zh) 2022-05-01
US11456247B2 (en) 2022-09-27
US11676893B2 (en) 2023-06-13
US20200395296A1 (en) 2020-12-17
US20220045000A1 (en) 2022-02-10

Similar Documents

Publication Publication Date Title
US9640489B2 (en) Seal ring structure with capacitor
US8836084B2 (en) Structure for reducing integrated circuit corner peeling
US8247876B2 (en) Semiconductor device
US7402903B2 (en) Semiconductor device
US8048761B2 (en) Fabricating method for crack stop structure enhancement of integrated circuit seal ring
CN107452672B (zh) 半导体结构、制造其的方法及制造密封环结构的方法
US10692786B1 (en) Semiconductor structures
US11676893B2 (en) Semiconductor device and fabrication method for the same
CN115528008A (zh) 三维装置结构
CN115528007A (zh) 三维元件结构及其形成方法
CN115527985A (zh) 三维装置结构
US10867908B2 (en) Semiconductor device having buffer structure surrounding through via
US9768132B2 (en) Semiconductor structure and method of forming the same
KR101496550B1 (ko) 상호연결 구조물을 형성하는 방법
US20230268435A1 (en) Semiconductor structure and method of forming thereof
US11127626B2 (en) Method of manufacturing a semiconductor device
CN109727952B (zh) 互连图案结构、半导体结构及其制造方法
US11810973B2 (en) Semiconductor structure and method of forming thereof
US20230386909A1 (en) Manufacturing method of semiconductor structure having elastic member within via
US20230386968A1 (en) Semiconductor structure having elastic member within via
US11171085B2 (en) Semiconductor device structure with magnetic layer and method for forming the same
CN112838048A (zh) 互连结构以及其制作方法
CN112017968A (zh) 半导体结构及其形成方法
KR20100073430A (ko) 반도체 칩, 상기 반도체 칩의 제조 방법 및 적층 패키지

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination