JP3380465B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 60
- 238000009792 diffusion process Methods 0.000 claims description 38
- 238000000034 method Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 description 15
- 229910052782 aluminium Inorganic materials 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
るもので、特に半導体集積回路における入出力セルの配
置および構成に係るものである。
るもので、特に半導体集積回路における入出力セルの配
置および構成に係るものである。
【０００２】
【従来の技術】外部装置との間で信号の授受を行うため
の２つの入出力セル群を、内部論理回路領域を２重（２
段）に包囲するように方形に環状配置した従来の半導体
装置を図７に示す。図７において、１０は方形に環状配
置された内側の入出力セル群で、多数の入出力セル１１
および４個のコーナーセル（空きセル）１１Ａからな
る。２０は方形に環状配置された外側の入出力セル群
で、多数の入出力セル２１および４個のコーナーセル
（空きセル）２１Ａからなる。
の２つの入出力セル群を、内部論理回路領域を２重（２
段）に包囲するように方形に環状配置した従来の半導体
装置を図７に示す。図７において、１０は方形に環状配
置された内側の入出力セル群で、多数の入出力セル１１
および４個のコーナーセル（空きセル）１１Ａからな
る。２０は方形に環状配置された外側の入出力セル群
で、多数の入出力セル２１および４個のコーナーセル
（空きセル）２１Ａからなる。
【０００３】３１は内側の入出力セル群１０の内側に形
成された内部論理回路領域である。４１は内部論理回路
領域３１と外側の入出力セル群２０との間の配線を行う
ためのスペースである。１２は内側の入出力セル１１に
設けられて高電位電源電圧Ｖ DDが加えられる高電位側ガ
ードバンドである。１３は内側の入出力セル１１に設け
られて低電位電源電圧ＶSSが加えられる低電位側ガード
バンドである。２２は外側の入出力セル２１に設けられ
て高電位電源電圧ＶDDが加えられる高電位側ガードバン
ドである。２３は外側の入出力セル２１に設けられて低
電位電源電圧Ｖ SSが加えられる低電位側ガードバンドで
ある。
成された内部論理回路領域である。４１は内部論理回路
領域３１と外側の入出力セル群２０との間の配線を行う
ためのスペースである。１２は内側の入出力セル１１に
設けられて高電位電源電圧Ｖ DDが加えられる高電位側ガ
ードバンドである。１３は内側の入出力セル１１に設け
られて低電位電源電圧ＶSSが加えられる低電位側ガード
バンドである。２２は外側の入出力セル２１に設けられ
て高電位電源電圧ＶDDが加えられる高電位側ガードバン
ドである。２３は外側の入出力セル２１に設けられて低
電位電源電圧Ｖ SSが加えられる低電位側ガードバンドで
ある。
【０００４】なお、コーナーセル１１Ａにはガードバン
ドは形成されていないが、コーナーセル２１Ａには、低
電位側ガードバンド２３につながる低電位側ガードバン
ド２３Ａが形成されている。１４は内側の入出力セル１
１に設けられて外部装置との間で信号の授受を行うため
のボンディングパッドである。２４は外側の入出力セル
２１に設けられて外部装置との間で信号の授受を行うた
めのボンディングパッドである。５１は内部論理回路領
域３１と外側の入出力セル２１との間の配線（信号線）
であり、例えばアルミ、銅などの金属配線からなる。
ドは形成されていないが、コーナーセル２１Ａには、低
電位側ガードバンド２３につながる低電位側ガードバン
ド２３Ａが形成されている。１４は内側の入出力セル１
１に設けられて外部装置との間で信号の授受を行うため
のボンディングパッドである。２４は外側の入出力セル
２１に設けられて外部装置との間で信号の授受を行うた
めのボンディングパッドである。５１は内部論理回路領
域３１と外側の入出力セル２１との間の配線（信号線）
であり、例えばアルミ、銅などの金属配線からなる。
【０００５】入出力セル１１，２１は、半導体装置と外
部装置との間で信号のやりとりをするために、半導体装
置に内蔵されているものであり、この入出力セル１１，
２１には外部からの高電圧の印加から半導体装置を保護
する素子や外部装置との信号の授受を行うためのボンデ
ィングパッドが含まれている。このため、入出力セル１
１，２１には通常ガードバンド１２，１３，２２，２３
を施し、内部論理回路領域３１に対する保護を行ってい
る。そして、入出力セル１１，２１を環状に並べること
により、ガードバンド１２，１３，２２，２３が内部論
理回路領域３１に対してリング状に形成されることにな
る（ガードリング）。
部装置との間で信号のやりとりをするために、半導体装
置に内蔵されているものであり、この入出力セル１１，
２１には外部からの高電圧の印加から半導体装置を保護
する素子や外部装置との信号の授受を行うためのボンデ
ィングパッドが含まれている。このため、入出力セル１
１，２１には通常ガードバンド１２，１３，２２，２３
を施し、内部論理回路領域３１に対する保護を行ってい
る。そして、入出力セル１１，２１を環状に並べること
により、ガードバンド１２，１３，２２，２３が内部論
理回路領域３１に対してリング状に形成されることにな
る（ガードリング）。
【０００６】なお、外部からの高電圧の印加から半導体
装置を保護する素子は、以下のような目的で設けられて
いる。すなわち、外部からの信号がボンディングパッド
を介して直接印加されるので、高電圧が印加された場合
などは、高電位側に過電流を逃がす素子を保護のために
設けている。高電位側はＰチャネルトランジスタのドレ
イン部、低電位側はＮチャネルトランジスタのドレイン
部などである。そして、このような過電流が流れる部分
の周辺を例えば方形環状のガードバンドで囲むことによ
り保護しているのである。
装置を保護する素子は、以下のような目的で設けられて
いる。すなわち、外部からの信号がボンディングパッド
を介して直接印加されるので、高電圧が印加された場合
などは、高電位側に過電流を逃がす素子を保護のために
設けている。高電位側はＰチャネルトランジスタのドレ
イン部、低電位側はＮチャネルトランジスタのドレイン
部などである。そして、このような過電流が流れる部分
の周辺を例えば方形環状のガードバンドで囲むことによ
り保護しているのである。
【０００７】また、従来の配置方法では、内部論理回路
領域３１と外側の入出力セル２１とを接続する配線５１
は、内側の入出力セル１１の上を通ることになる。具体
的に説明すると、入出力セル１１の中には、トランジス
タを構成するためのポリシリコンやアルミ配線が存在す
るので、この入出力セル１１で使用していない別の金属
線で入出力セル１１の上を通す。例えば、入出力セル１
１が第１層，第２層のアルミ配線を使用している場合、
第３層のアルミ配線を配線５１として使用することにな
る。また、ボンディングパッド１４があるので、ボンデ
ィングパッド１４はさらにその上の層で形成することが
必要である。
領域３１と外側の入出力セル２１とを接続する配線５１
は、内側の入出力セル１１の上を通ることになる。具体
的に説明すると、入出力セル１１の中には、トランジス
タを構成するためのポリシリコンやアルミ配線が存在す
るので、この入出力セル１１で使用していない別の金属
線で入出力セル１１の上を通す。例えば、入出力セル１
１が第１層，第２層のアルミ配線を使用している場合、
第３層のアルミ配線を配線５１として使用することにな
る。また、ボンディングパッド１４があるので、ボンデ
ィングパッド１４はさらにその上の層で形成することが
必要である。
【０００８】図８は代表的な入出力セルのレイアウトの
概略図である。図８に示すように、入出力セルのレイア
ウトにおいては、入出力セル１１の最下部（環状配置し
たときに外側となる部分）に外部装置との間で信号の授
受を行うためのボンディングパッド１４が配置され、ボ
ンディングパッド１４より上部（環状配置したときに内
側となる部分）に方形環状の高電位側ガードバンド１２
と、方形環状の低電位側ガードバンド１３とが形成され
て。高電位側ガードバンド１２には、高電位電源電圧Ｖ
DDが印加され、低電位側ガードバンド１３には、低電位
電源電圧ＶSSが印加される。
概略図である。図８に示すように、入出力セルのレイア
ウトにおいては、入出力セル１１の最下部（環状配置し
たときに外側となる部分）に外部装置との間で信号の授
受を行うためのボンディングパッド１４が配置され、ボ
ンディングパッド１４より上部（環状配置したときに内
側となる部分）に方形環状の高電位側ガードバンド１２
と、方形環状の低電位側ガードバンド１３とが形成され
て。高電位側ガードバンド１２には、高電位電源電圧Ｖ
DDが印加され、低電位側ガードバンド１３には、低電位
電源電圧ＶSSが印加される。
【０００９】また、高電位側ガードバンド１２および低
電位側ガードバンド１３は、入出力セル１１におけるＰ
チャネル入力素子・保護素子形成領域１２Ａ，Ｎチャネ
ル入力素子・保護素子形成領域１３Ａの周囲にそれぞれ
方形環状に形成されている。入出力セル２１についても
同様である。なお、図７では、各ガードバンド１２，１
３を各々１本の線で描いているが、これは図面を簡略化
するためであり、実際には上述のように、各ガードバン
ドともに方形環状になっている。この点は、以下に説明
する実施の形態の場合も同様である。
電位側ガードバンド１３は、入出力セル１１におけるＰ
チャネル入力素子・保護素子形成領域１２Ａ，Ｎチャネ
ル入力素子・保護素子形成領域１３Ａの周囲にそれぞれ
方形環状に形成されている。入出力セル２１についても
同様である。なお、図７では、各ガードバンド１２，１
３を各々１本の線で描いているが、これは図面を簡略化
するためであり、実際には上述のように、各ガードバン
ドともに方形環状になっている。この点は、以下に説明
する実施の形態の場合も同様である。
【００１０】そして、半導体装置を構成する場合は、例
えば入出力セル１１を図７のように、論理回路領域３１
の周囲に方形に環状配列することによって、高電位側ガ
ードバンド１２および低電位側ガードバンド１３が電気
的に接続されて各々ガードリングを形成するようにして
いる。ここで、入出力セル１１の断面構造の一例を図９
に基づいて説明する。図９において、６１はＰ型半導体
基板である。６２はＰ型半導体基板６１に形成したＮ +
型ウェルである。６３はＰ型半導体基板６１に形成した
Ｐ+ 型ウェルである。６４はＮ+ 型領域６２の外周縁部
分に方形環状に形成した高電位側ガードバンド用の拡散
層である。６５はＰ型領域６３の外周縁部分に方形環状
に形成した低電位側ガードバンド用の拡散層である。６
６は拡散層６４の上に方形環状に形成された高電位側ガ
ードバンド用のアルミ等の金属層で、コンタクトによっ
て拡散層６４と接続されている。６７は拡散層６５の上
に方形環状に形成された低電位側ガードバンド用のアル
ミ等の金属層で、コンタクトによって拡散層６５と接続
されている。６８は高電位側ガードバンドで囲まれたＰ
チャネル入出力素子・保護素子形成領域である。６９は
低電位側ガードバンドで囲まれたＮチャネル入出力素子
・保護素子形成領域である。７０はＰ型半導体基板６１
の表面に形成した保護膜（ＳＯＧ）である。ガードバン
ドは、上記のように基本的には、拡散層と金属層の２層
構造となっている。
えば入出力セル１１を図７のように、論理回路領域３１
の周囲に方形に環状配列することによって、高電位側ガ
ードバンド１２および低電位側ガードバンド１３が電気
的に接続されて各々ガードリングを形成するようにして
いる。ここで、入出力セル１１の断面構造の一例を図９
に基づいて説明する。図９において、６１はＰ型半導体
基板である。６２はＰ型半導体基板６１に形成したＮ +
型ウェルである。６３はＰ型半導体基板６１に形成した
Ｐ+ 型ウェルである。６４はＮ+ 型領域６２の外周縁部
分に方形環状に形成した高電位側ガードバンド用の拡散
層である。６５はＰ型領域６３の外周縁部分に方形環状
に形成した低電位側ガードバンド用の拡散層である。６
６は拡散層６４の上に方形環状に形成された高電位側ガ
ードバンド用のアルミ等の金属層で、コンタクトによっ
て拡散層６４と接続されている。６７は拡散層６５の上
に方形環状に形成された低電位側ガードバンド用のアル
ミ等の金属層で、コンタクトによって拡散層６５と接続
されている。６８は高電位側ガードバンドで囲まれたＰ
チャネル入出力素子・保護素子形成領域である。６９は
低電位側ガードバンドで囲まれたＮチャネル入出力素子
・保護素子形成領域である。７０はＰ型半導体基板６１
の表面に形成した保護膜（ＳＯＧ）である。ガードバン
ドは、上記のように基本的には、拡散層と金属層の２層
構造となっている。
【００１１】なお、電源配線とガードバンドの違いにつ
いて説明する。電源配線は、基本的にアルミ層で、配線
される電源ラインにつながる線である。これに対して、
ガードバンドは、電源ラインにつながるものであるが、
直接的にはウェル電位（基板電位）につながる。つぎ
に、ガードバンドの機能について、図１０を参照しなが
ら説明する。図１０は入出力セルの等価回路図である。
図１０において、８１はＰ型半導体基板である。８２は
Ｐ型半導体基板８１に形成したＮ+ 型ウェルである。８
３はＮ+ 型ウェル８２に形成したＰ+ 型拡散層で、Ｐチ
ャネルＭＯＳトランジスタのドレインとなる。８４はＮ
+ 型ウェル８２に形成したＰ+ 型拡散層で、Ｐチャネル
ＭＯＳトランジスタのソースとなる。８５は上記Ｐチャ
ネルＭＯＳトランジスタのゲートとなるポリシリコン層
である。
いて説明する。電源配線は、基本的にアルミ層で、配線
される電源ラインにつながる線である。これに対して、
ガードバンドは、電源ラインにつながるものであるが、
直接的にはウェル電位（基板電位）につながる。つぎ
に、ガードバンドの機能について、図１０を参照しなが
ら説明する。図１０は入出力セルの等価回路図である。
図１０において、８１はＰ型半導体基板である。８２は
Ｐ型半導体基板８１に形成したＮ+ 型ウェルである。８
３はＮ+ 型ウェル８２に形成したＰ+ 型拡散層で、Ｐチ
ャネルＭＯＳトランジスタのドレインとなる。８４はＮ
+ 型ウェル８２に形成したＰ+ 型拡散層で、Ｐチャネル
ＭＯＳトランジスタのソースとなる。８５は上記Ｐチャ
ネルＭＯＳトランジスタのゲートとなるポリシリコン層
である。
【００１２】８６はＰ+ 型ウェル８２に形成したＮ+ 型
拡散層で、Ｎ型ウェル８２とのコンタクト用である。８
７はＰ型半導体基板８１に形成したＮ+ 拡散層で、Ｎチ
ャネルＭＯＳトランジスタのドレインとなる。８８はＰ
型半導体基板８１に形成したＮ+ 拡散層で、Ｎチャネル
ＭＯＳトランジスタのソースとなる。８９は上記Ｎ型Ｍ
ＯＳトランジスタのゲートとなるポリシリコン層であ
る。９０はＰ型半導体基板に形成したＰ+ 型拡散層で、
Ｐ型半導体基板８１とのコンタクト用である。
拡散層で、Ｎ型ウェル８２とのコンタクト用である。８
７はＰ型半導体基板８１に形成したＮ+ 拡散層で、Ｎチ
ャネルＭＯＳトランジスタのドレインとなる。８８はＰ
型半導体基板８１に形成したＮ+ 拡散層で、Ｎチャネル
ＭＯＳトランジスタのソースとなる。８９は上記Ｎ型Ｍ
ＯＳトランジスタのゲートとなるポリシリコン層であ
る。９０はＰ型半導体基板に形成したＰ+ 型拡散層で、
Ｐ型半導体基板８１とのコンタクト用である。
【００１３】９１は出力ＶOUT を得るための出力端子で
あり、Ｐ+ 型拡散層８３とＮ+ 型拡散層８７とに接続さ
れている。９２は高電位電源配線であり、Ｐ+ 型拡散層
８４とＮ+ 型拡散層８６とに接続されていて、高電位電
源電圧ＶDDが印加される。９３はＮ+ 型拡散層８８とＰ
+ 型拡散層９０とに接続されていて、低電位電源電圧Ｖ
SSが印加される。
あり、Ｐ+ 型拡散層８３とＮ+ 型拡散層８７とに接続さ
れている。９２は高電位電源配線であり、Ｐ+ 型拡散層
８４とＮ+ 型拡散層８６とに接続されていて、高電位電
源電圧ＶDDが印加される。９３はＮ+ 型拡散層８８とＰ
+ 型拡散層９０とに接続されていて、低電位電源電圧Ｖ
SSが印加される。
【００１４】９４および９５はＰＮＰ型の寄生トランジ
スタ、９６および９７はＮＰＮ型の寄生トランジスタ、
９８および９９は寄生抵抗である。以上のような構成に
おいて、例えば出力端子９１に高電位電源電圧ＶDDより
高い電圧が印加されると、寄生トランジスタ９４へ出力
端子９１より順方向にエミッタ電流としてトリガ電流が
注入される。そして、寄生トランジスタ９４のコレクタ
電流がＰ型半導体基板８１に流れる。これによってラッ
チアップが起こる。これに対し、トリガ電流の発生する
付近にガードバンドを設けることによって、上記のトリ
ガ電流を吸収することができ、これによって、ラッチア
ップ耐量の向上を図ることができる。
スタ、９６および９７はＮＰＮ型の寄生トランジスタ、
９８および９９は寄生抵抗である。以上のような構成に
おいて、例えば出力端子９１に高電位電源電圧ＶDDより
高い電圧が印加されると、寄生トランジスタ９４へ出力
端子９１より順方向にエミッタ電流としてトリガ電流が
注入される。そして、寄生トランジスタ９４のコレクタ
電流がＰ型半導体基板８１に流れる。これによってラッ
チアップが起こる。これに対し、トリガ電流の発生する
付近にガードバンドを設けることによって、上記のトリ
ガ電流を吸収することができ、これによって、ラッチア
ップ耐量の向上を図ることができる。
【００１５】
【発明が解決しようとする課題】半導体装置において
は、年々高速化、高集積化、多ピン化の技術の進展があ
る。この技術の進展において、高集積化と多ピン化によ
り、入出力回路部のサイズによるチップサイズの影響が
問題となっている。それは、前項でも述べたように、入
出力回路においては外部より印加される高電圧（ノイズ
等）から半導体装置を保護する回路などが内蔵されるた
め、内部素子ほど高集積化できない。そのため、ピン数
が増大している半導体装置においては、多数の入出力回
路が配置されることになり、入出力回路によりチップサ
イズが決められてしまう。そこで、チップサイズを小さ
くするために、従来例で示したように入出力セル群を多
重の環状に配置するようにしているが、多重に入出力セ
ル群を配置した場合、内側に入出力セル群があるため
に、外側（最外周）の入出力セル群と内部論理回路領域
とを接続するのが困難であった。
は、年々高速化、高集積化、多ピン化の技術の進展があ
る。この技術の進展において、高集積化と多ピン化によ
り、入出力回路部のサイズによるチップサイズの影響が
問題となっている。それは、前項でも述べたように、入
出力回路においては外部より印加される高電圧（ノイズ
等）から半導体装置を保護する回路などが内蔵されるた
め、内部素子ほど高集積化できない。そのため、ピン数
が増大している半導体装置においては、多数の入出力回
路が配置されることになり、入出力回路によりチップサ
イズが決められてしまう。そこで、チップサイズを小さ
くするために、従来例で示したように入出力セル群を多
重の環状に配置するようにしているが、多重に入出力セ
ル群を配置した場合、内側に入出力セル群があるため
に、外側（最外周）の入出力セル群と内部論理回路領域
とを接続するのが困難であった。
【００１６】したがって、本発明の目的は、内部論理回
路領域と外側の入出力セル群とを容易に接続することが
できる半導体装置を提供することである。
路領域と外側の入出力セル群とを容易に接続することが
できる半導体装置を提供することである。
【００１７】
【課題を解決するための手段】本発明の請求項１記載の
セル配置方法は、外部装置との間で信号の授受を行うた
めのボンディングパッドを有する入出力セル群を、内部
論理回路領域を多重に包囲するように環状に配置するセ
ル配置方法において、内側の入出力セル群に任意の間隔
でスペースが空くように入出力セルを配置する工程と、
外側の入出力セル群と前記内部論理回路領域との配線を
前記スペースを通して行う工程と、拡散層からなる第２
のガードバンドのみを有する空きセルを前記入出力セル
の有する第１のガードバンドに接合するように前記スペ
ースに配置する工程とからなる。
セル配置方法は、外部装置との間で信号の授受を行うた
めのボンディングパッドを有する入出力セル群を、内部
論理回路領域を多重に包囲するように環状に配置するセ
ル配置方法において、内側の入出力セル群に任意の間隔
でスペースが空くように入出力セルを配置する工程と、
外側の入出力セル群と前記内部論理回路領域との配線を
前記スペースを通して行う工程と、拡散層からなる第２
のガードバンドのみを有する空きセルを前記入出力セル
の有する第１のガードバンドに接合するように前記スペ
ースに配置する工程とからなる。
【００１８】
【００１９】請求項２記載の半導体装置は、外部装置と
の間で信号の授受を行うための複数のボンディングパッ
ドを有する入出力セル群を、内部論理回路領域を多重に
包囲するように環状に配置した半導体装置であって、前
記内側と外側の入出力セル群の間に設けた内部論理回路
領域と、前記外側の入出力セル群に設けたボンディング
パッドの内側且つ外側の入出力セル群上に第３のガード
バンドとを有する。
の間で信号の授受を行うための複数のボンディングパッ
ドを有する入出力セル群を、内部論理回路領域を多重に
包囲するように環状に配置した半導体装置であって、前
記内側と外側の入出力セル群の間に設けた内部論理回路
領域と、前記外側の入出力セル群に設けたボンディング
パッドの内側且つ外側の入出力セル群上に第３のガード
バンドとを有する。
【００２０】請求項３記載の半導体装置は、外部装置と
の間で信号の授受を行うための複数のボンディングパッ
ドを有する入出力セル群を、内部論理回路領域を多重に
包囲するように環状に配置した半導体装置であって、第
１のガードバンド同士が接するように又は任意の間隔で
スペースが空くように配置した内側の入出力セル群と、
前記第１のガードバンドに接合するように前記スペース
に配置した拡散層からなる第２のガードバンドのみを有
する空きセルと、内側と外側の入出力セル群の間に設け
た内部論理回路領域と、前記外側の入出力セル群に設け
たボンディングパッドの内側且つ外側の入出力セル群上
に配置した第３のガードバンドとを有する。
の間で信号の授受を行うための複数のボンディングパッ
ドを有する入出力セル群を、内部論理回路領域を多重に
包囲するように環状に配置した半導体装置であって、第
１のガードバンド同士が接するように又は任意の間隔で
スペースが空くように配置した内側の入出力セル群と、
前記第１のガードバンドに接合するように前記スペース
に配置した拡散層からなる第２のガードバンドのみを有
する空きセルと、内側と外側の入出力セル群の間に設け
た内部論理回路領域と、前記外側の入出力セル群に設け
たボンディングパッドの内側且つ外側の入出力セル群上
に配置した第３のガードバンドとを有する。
【００２１】この構成によると、内側および外側の入出
力セル群に各々ガードバンドが設けられるため、内部論
理回路領域に対する保護機能を高めることができる。請
求項４記載の半導体装置は、請求項２又は３記載の半導
体装置において、内側の入出力セル群に設けたボンディ
ングパッドの外側且つ内側の入出力セル群上に設けた第
４のガードバンドを有する。
力セル群に各々ガードバンドが設けられるため、内部論
理回路領域に対する保護機能を高めることができる。請
求項４記載の半導体装置は、請求項２又は３記載の半導
体装置において、内側の入出力セル群に設けたボンディ
ングパッドの外側且つ内側の入出力セル群上に設けた第
４のガードバンドを有する。
【００２２】この構成によると、内側の入出力セル群と
外側の入出力セル群との間に他の内部論理回路領域を形
成する場合において、他の内部論理回路領域を保護する
ことができる。請求項５記載の半導体装置は、請求項４
記載の半導体装置において、第４のガードバンドが内側
の入出力セル群のボンディングパッドを包囲した状態に
形成されている。
外側の入出力セル群との間に他の内部論理回路領域を形
成する場合において、他の内部論理回路領域を保護する
ことができる。請求項５記載の半導体装置は、請求項４
記載の半導体装置において、第４のガードバンドが内側
の入出力セル群のボンディングパッドを包囲した状態に
形成されている。
【００２３】この構成によると、第４のガードバンドが
ボンディングパッドを包囲しているので、他の内部論理
回路領域の保護能力を高めることができる。請求項６記
載の半導体装置は、外部装置との間で信号の授受を行う
ための入出力セル群を、内部論理回路領域を多重に包囲
するように各々環状に配置した半導体装置であって、前
記複数の入出力セル群のうちの内側および外側の入出力
セル群に前記外部装置との間で信号の授受を行うための
ボンディングパッドを設け、前記内側の入出力セル群の
前記ボンディングパッドより前記内部論理回路領域側に
第１のガードバンドを配置し、前記内側の入出力セル群
を前記内部論理回路領域と前記外側の入出力セル群との
間の配線を行うための第１のスペースを設けた状態に配
置し、前記第１のスペースに拡散層のみの第２のガード
バンドを有する空きセルを配置し、内側の入出力セル群
の第１のガードバンドと前記第２のガードバンドとで内
部論理回路領域に対するガードリングを形成し、前記内
側および外側の入出力セル群の間に他の内部論理回路領
域を設け、前記外側の入出力セル群のボンディングパッ
ドより内部論理回路領域側に第３のガードバンドを配置
したことを特徴とする。
ボンディングパッドを包囲しているので、他の内部論理
回路領域の保護能力を高めることができる。請求項６記
載の半導体装置は、外部装置との間で信号の授受を行う
ための入出力セル群を、内部論理回路領域を多重に包囲
するように各々環状に配置した半導体装置であって、前
記複数の入出力セル群のうちの内側および外側の入出力
セル群に前記外部装置との間で信号の授受を行うための
ボンディングパッドを設け、前記内側の入出力セル群の
前記ボンディングパッドより前記内部論理回路領域側に
第１のガードバンドを配置し、前記内側の入出力セル群
を前記内部論理回路領域と前記外側の入出力セル群との
間の配線を行うための第１のスペースを設けた状態に配
置し、前記第１のスペースに拡散層のみの第２のガード
バンドを有する空きセルを配置し、内側の入出力セル群
の第１のガードバンドと前記第２のガードバンドとで内
部論理回路領域に対するガードリングを形成し、前記内
側および外側の入出力セル群の間に他の内部論理回路領
域を設け、前記外側の入出力セル群のボンディングパッ
ドより内部論理回路領域側に第３のガードバンドを配置
したことを特徴とする。
【００２４】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図を用いて説明する。 （第１の実施の形態：請求項１に対応）外部装置との間
で信号の授受を行うための２つの入出力セル群を、内部
論理回路領域を２重に包囲するように方形に環状配置し
た本発明の第１の実施の形態の半導体装置を図１に示
す。図１において、１０は方形に環状配置された外側の
入出力セル群で、多数の入出力セル１１と４個のコーナ
ーセル（空きセル）１１Ｂと空きセル１５とからなる。
２０は環状配置された内側の入出力セル群で、多数の入
出力セル２１と４個のコーナーセル（空きセル）２１Ａ
とからなる。
いて図を用いて説明する。 （第１の実施の形態：請求項１に対応）外部装置との間
で信号の授受を行うための２つの入出力セル群を、内部
論理回路領域を２重に包囲するように方形に環状配置し
た本発明の第１の実施の形態の半導体装置を図１に示
す。図１において、１０は方形に環状配置された外側の
入出力セル群で、多数の入出力セル１１と４個のコーナ
ーセル（空きセル）１１Ｂと空きセル１５とからなる。
２０は環状配置された内側の入出力セル群で、多数の入
出力セル２１と４個のコーナーセル（空きセル）２１Ａ
とからなる。
【００２５】３１は内側の入出力セル群１０の内側に形
成された内部論理回路領域である。４１は内部論理回路
領域３１と外側の入出力セル２１との間の配線を行うた
めのスペースである。１２は内側の入出力セル１１に設
けられて高電位電源電圧ＶDDが印加される高電位側ガー
ドバンドであり、従来例と同様の拡散層とアルミ層の２
層構造となっている。１３は内側の入出力セル１１に設
けられて低電位電源電圧ＶSSが印加される低電位側ガー
ドバンドであり、従来例と同様の拡散層とアルミ層の２
層構造となっている。２２は外側の入出力セル２１に設
けられて高電位電源電圧ＶDDが印加される高電位側ガー
ドバンドであり、従来例と同様の拡散層とアルミ層の２
層構造となっている。２３は外側の入出力セル２１に設
けられて低電位電源電圧ＶSSが印加される低電位側ガー
ドバンドであり、従来例と同様の拡散層とアルミ層の２
層構造となっている。
成された内部論理回路領域である。４１は内部論理回路
領域３１と外側の入出力セル２１との間の配線を行うた
めのスペースである。１２は内側の入出力セル１１に設
けられて高電位電源電圧ＶDDが印加される高電位側ガー
ドバンドであり、従来例と同様の拡散層とアルミ層の２
層構造となっている。１３は内側の入出力セル１１に設
けられて低電位電源電圧ＶSSが印加される低電位側ガー
ドバンドであり、従来例と同様の拡散層とアルミ層の２
層構造となっている。２２は外側の入出力セル２１に設
けられて高電位電源電圧ＶDDが印加される高電位側ガー
ドバンドであり、従来例と同様の拡散層とアルミ層の２
層構造となっている。２３は外側の入出力セル２１に設
けられて低電位電源電圧ＶSSが印加される低電位側ガー
ドバンドであり、従来例と同様の拡散層とアルミ層の２
層構造となっている。
【００２６】１４は内側の入出力セル１１に設けられて
外部装置との間で信号の授受を行うためのボンディング
パッドである。２４は外側の入出力セル２１に設けられ
て外部装置との間で信号の授受を行うためのボンディン
グパッドである。５１は内部論理回路領域３１と外側の
入出力セル２１との間のアルミ配線等の配線（信号線）
であり、５２は外側の入出力セル２１同士の間のアルミ
配線等の配線であり、ガードバンド１６，１７の上を通
ることになる。４２は内側の入出力セル群１０に内部論
理回路領域３１と外側の入出力セル２１との間の配線を
行うために設けたスペースである。１５はスペース４２
に形成されて拡散層のみの高電位側ガードバンド１６お
よび低電位側ガードバンド１７を有する空きセルであ
る。また、コーナーセル１１Ｂには拡散層のみのガード
バンド１７Ａが形成され、コーナーセル２１Ａには拡散
層とアルミ層の２層構造のガードバンド２３Ａが形成さ
れている。
外部装置との間で信号の授受を行うためのボンディング
パッドである。２４は外側の入出力セル２１に設けられ
て外部装置との間で信号の授受を行うためのボンディン
グパッドである。５１は内部論理回路領域３１と外側の
入出力セル２１との間のアルミ配線等の配線（信号線）
であり、５２は外側の入出力セル２１同士の間のアルミ
配線等の配線であり、ガードバンド１６，１７の上を通
ることになる。４２は内側の入出力セル群１０に内部論
理回路領域３１と外側の入出力セル２１との間の配線を
行うために設けたスペースである。１５はスペース４２
に形成されて拡散層のみの高電位側ガードバンド１６お
よび低電位側ガードバンド１７を有する空きセルであ
る。また、コーナーセル１１Ｂには拡散層のみのガード
バンド１７Ａが形成され、コーナーセル２１Ａには拡散
層とアルミ層の２層構造のガードバンド２３Ａが形成さ
れている。
【００２７】高電位側ガードバンド１６および低電位側
ガードバンド１７は、各々高電位側ガードバンド１２お
よび低電位側ガードバンド１３と接続されて、ガードリ
ングを構成することになる。このガードリングは、ノイ
ズの発生源の近くの部分で電源を安定化させるため、閉
じたリング構造としている。なお、ガードリングは、部
分的に開いている部分があっても、ノイズに対する保護
が基本的に可能である。
ガードバンド１７は、各々高電位側ガードバンド１２お
よび低電位側ガードバンド１３と接続されて、ガードリ
ングを構成することになる。このガードリングは、ノイ
ズの発生源の近くの部分で電源を安定化させるため、閉
じたリング構造としている。なお、ガードリングは、部
分的に開いている部分があっても、ノイズに対する保護
が基本的に可能である。
【００２８】ここで、図１における入出力セル１つの単
位のレイアウトは図８に示したとおりである。この入出
力セルを従来は隙間なく周囲に配置していたが、この実
施の形態では、図１に示すように、内側の入出力セル１
１の入出力セルを任意の間隔で配置し、スペース４２を
形成する。また、外側に配置した入出力セル２１と内側
の入出力セル１１との間にも、任意のスペース４１を形
成する。そして、内部論理回路領域３１を内側の入出力
セル１１の内側に配置する。ここで、外側の入出力セル
２１と内部論理回路領域３１とを接続するための配線５
１をスペース４１より、スペース４２の方向に向かって
配線し、そしてその配線５１をスペース４２を通して内
側の内部論理回路領域３１と接続する。
位のレイアウトは図８に示したとおりである。この入出
力セルを従来は隙間なく周囲に配置していたが、この実
施の形態では、図１に示すように、内側の入出力セル１
１の入出力セルを任意の間隔で配置し、スペース４２を
形成する。また、外側に配置した入出力セル２１と内側
の入出力セル１１との間にも、任意のスペース４１を形
成する。そして、内部論理回路領域３１を内側の入出力
セル１１の内側に配置する。ここで、外側の入出力セル
２１と内部論理回路領域３１とを接続するための配線５
１をスペース４１より、スペース４２の方向に向かって
配線し、そしてその配線５１をスペース４２を通して内
側の内部論理回路領域３１と接続する。
【００２９】従来例の図７における内側の入出力セル群
１０の入出力セル１１を単に任意の間隔で配置してスペ
ース４２を確保する構成であると、内部論理回路領域３
１を保護するガードバンドのリングが開いてしまい（切
断されてしまい）、保護が不完全になるが、この実施の
形態では、拡散層のみのガードバンド１６，１７を有す
る空きセル１５をスペース４２に形成したことにより、
ガードリングの開き（切断）が回避されることになり、
内部論理回路領域３１の保護機能を高めている。
１０の入出力セル１１を単に任意の間隔で配置してスペ
ース４２を確保する構成であると、内部論理回路領域３
１を保護するガードバンドのリングが開いてしまい（切
断されてしまい）、保護が不完全になるが、この実施の
形態では、拡散層のみのガードバンド１６，１７を有す
る空きセル１５をスペース４２に形成したことにより、
ガードリングの開き（切断）が回避されることになり、
内部論理回路領域３１の保護機能を高めている。
【００３０】ここで、図２を基に、さらに詳細に説明す
る。図２において、１６は高電位側ガードバンドである
が、ここにはＮ+ 型の拡散層のみを形成する。そして、
１７低電位側ガードバンドであるが、ここにはＰ+ 型の
拡散層のみを形成する。これにより、図３に示すよう
に、元からある入出力セル１１にある高電位側ガードバ
ンド１２および低電位側ガードバンド１３とこの空きセ
ル１５の高電位側ガードバンド１６および低電位側ガー
ドバンド１７とが電気的につながり、図１に示すように
内部論理回路領域３１に対してのガードバンドがリング
状に形成される。なお、入出力セル１１における拡散層
・アルミ配線の２層構造の高電位側ガードバンド１２お
よび低電位側ガードバンド１３と、空きセル１２３にお
ける拡散層のみの高電位側ガードバンド１６および低電
位側ガードバンド１７とは、両者の接合部付近で例えば
コンタクト（図示せず）によって電気的に接続される。
また、電気的に接続するために、高電位側ガードバンド
１２と高電位側ガードバンド１６の拡散層同士を接合さ
せ、低電位側ガードバンド１３と低電位側ガードバンド
１７の拡散層同士を接合させてもよい。
る。図２において、１６は高電位側ガードバンドである
が、ここにはＮ+ 型の拡散層のみを形成する。そして、
１７低電位側ガードバンドであるが、ここにはＰ+ 型の
拡散層のみを形成する。これにより、図３に示すよう
に、元からある入出力セル１１にある高電位側ガードバ
ンド１２および低電位側ガードバンド１３とこの空きセ
ル１５の高電位側ガードバンド１６および低電位側ガー
ドバンド１７とが電気的につながり、図１に示すように
内部論理回路領域３１に対してのガードバンドがリング
状に形成される。なお、入出力セル１１における拡散層
・アルミ配線の２層構造の高電位側ガードバンド１２お
よび低電位側ガードバンド１３と、空きセル１２３にお
ける拡散層のみの高電位側ガードバンド１６および低電
位側ガードバンド１７とは、両者の接合部付近で例えば
コンタクト（図示せず）によって電気的に接続される。
また、電気的に接続するために、高電位側ガードバンド
１２と高電位側ガードバンド１６の拡散層同士を接合さ
せ、低電位側ガードバンド１３と低電位側ガードバンド
１７の拡散層同士を接合させてもよい。
【００３１】ここで、空きセル１５の断面構造の一例を
図４に基づいて説明する。図４において、１０１はＰ型
半導体基板である。１０２はＰ型半導体基板１０１に形
成したＮ+ 型ウェルである。１０３はＰ型半導体基板１
０１に形成したＰ+ 型ウェルである。１０４はＮ+ 型領
域１０２の外周縁部分に方形環状に形成した高電位側ガ
ードバンド用の拡散層である。１０５はＰ型領域１０３
の外周縁部分に方形環状に形成した低電位側ガードバン
ド用の拡散層である。
図４に基づいて説明する。図４において、１０１はＰ型
半導体基板である。１０２はＰ型半導体基板１０１に形
成したＮ+ 型ウェルである。１０３はＰ型半導体基板１
０１に形成したＰ+ 型ウェルである。１０４はＮ+ 型領
域１０２の外周縁部分に方形環状に形成した高電位側ガ
ードバンド用の拡散層である。１０５はＰ型領域１０３
の外周縁部分に方形環状に形成した低電位側ガードバン
ド用の拡散層である。
【００３２】この実施の形態の半導体装置によれば、内
部論理回路領域３１と外側の入出力セル２１とを接続す
る配線５１をスペース４１，４２を通して行うことがで
き、内部論理回路領域３１と外側の入出力セル２１とを
容易に接続することができる。また、高電位側ガードバ
ンド１２，１６および低電位側ガードバンド１３，１７
によって、開き（切断）のないガードリングが形成さ
れ、内部論理回路領域３１の保護能力を高めることがで
きる。しかも、高電位側ガードバンド１６および低電位
側ガードバンド１７は拡散層のみで形成されており、高
電位側ガードバンド１６および低電位側ガードバンド１
７が配線の妨げになることはない。
部論理回路領域３１と外側の入出力セル２１とを接続す
る配線５１をスペース４１，４２を通して行うことがで
き、内部論理回路領域３１と外側の入出力セル２１とを
容易に接続することができる。また、高電位側ガードバ
ンド１２，１６および低電位側ガードバンド１３，１７
によって、開き（切断）のないガードリングが形成さ
れ、内部論理回路領域３１の保護能力を高めることがで
きる。しかも、高電位側ガードバンド１６および低電位
側ガードバンド１７は拡散層のみで形成されており、高
電位側ガードバンド１６および低電位側ガードバンド１
７が配線の妨げになることはない。
【００３３】なお、上記の実施の形態では、複数の入出
力セル群のうちの内側および外側の両方の入出力セル群
に各々ガードバンドを設けたが、内側の入出力セル群の
内部に内部論理回路領域３１を形成するのみであれば、
内側の入出力セル群に設けたガードバンドで保護を十分
に行うことができるので、外側の入出力セル群について
は、ガードバンドを省くことも可能である。
力セル群のうちの内側および外側の両方の入出力セル群
に各々ガードバンドを設けたが、内側の入出力セル群の
内部に内部論理回路領域３１を形成するのみであれば、
内側の入出力セル群に設けたガードバンドで保護を十分
に行うことができるので、外側の入出力セル群について
は、ガードバンドを省くことも可能である。
【００３４】（第２の実施の形態）本発明の第２の実施
の形態の半導体装置を図５および図６を参照しながら説
明する。この半導体装置は、図１における入出力セル１
１に代えて入出力セル１８を用いたもので、その他の構
成は図１と同じである。入出力セル１８は、ボンディン
グパッド１４の内部論理回路領域３１側に高電位側ガー
ドバンド１２および低電位側ガードバンド１３を設ける
他、内側の入出力セル１８のボンディングパッド１４の
内部論理回路領域３１側と反対側の位置に低電位側ガー
ドバンド１９を設けたものである。この低電位側ガード
バンド１９はボンディングパッド１４を包囲するように
形成されている。
の形態の半導体装置を図５および図６を参照しながら説
明する。この半導体装置は、図１における入出力セル１
１に代えて入出力セル１８を用いたもので、その他の構
成は図１と同じである。入出力セル１８は、ボンディン
グパッド１４の内部論理回路領域３１側に高電位側ガー
ドバンド１２および低電位側ガードバンド１３を設ける
他、内側の入出力セル１８のボンディングパッド１４の
内部論理回路領域３１側と反対側の位置に低電位側ガー
ドバンド１９を設けたものである。この低電位側ガード
バンド１９はボンディングパッド１４を包囲するように
形成されている。
【００３５】半導体装置において、外側の入出力セル群
２０と内側の入出力セル群１０の間のスペース４１にも
他の内部論理回路領域３２を形成する場合には、図６に
示すように各入出力セル１８のボンディングパッド１４
の下の部分（環状に配置したときに外側になる部分）に
も低電位側ガードバンド１９をあらかじめ設けておく。
これにより、図６に示すように外側の入出力セル群２０
と内側の入出力セル群１０の間のスペース４１が低電位
側ガードバンド１９と、高電位側ガードバンド２２およ
び低電位側ガードバンド２３よりなるガードリングとで
囲まれることにより、この部分にも他の内部論理回路領
域３２を形成しても外部から入力される信号に対して保
護され、ラッチアップや耐ノイズに強い構成となる。
２０と内側の入出力セル群１０の間のスペース４１にも
他の内部論理回路領域３２を形成する場合には、図６に
示すように各入出力セル１８のボンディングパッド１４
の下の部分（環状に配置したときに外側になる部分）に
も低電位側ガードバンド１９をあらかじめ設けておく。
これにより、図６に示すように外側の入出力セル群２０
と内側の入出力セル群１０の間のスペース４１が低電位
側ガードバンド１９と、高電位側ガードバンド２２およ
び低電位側ガードバンド２３よりなるガードリングとで
囲まれることにより、この部分にも他の内部論理回路領
域３２を形成しても外部から入力される信号に対して保
護され、ラッチアップや耐ノイズに強い構成となる。
【００３６】ここで、本明細書では入出力セルが２重配
置での構成における説明を行ったが、入出力セル群を３
群または４群以上として、３重または４重以上に環状配
置してもよい。
置での構成における説明を行ったが、入出力セル群を３
群または４群以上として、３重または４重以上に環状配
置してもよい。
【００３７】
【発明の効果】本発明の半導体装置によれば、多重の入
出力セルを配置する半導体集積装置において、外側の入
出力セル群と内部論理回路領域とを容易に配線させるこ
とが可能とする。また、入出力セルを任意の間隔で配置
したことで、開いてしまう（切断されてしまう）ガード
バンドに対しては、拡散層のみの第２のガードバンドを
有する空きセルにより、内部論理回路領域と外側の入出
力セル群との間の配線の妨げになることなく容易にガー
ドバンドをリング状に形成することを可能とし、保護能
力を高めることができる。また、内側の入出力セルのボ
ンディングパッド側にもガードバンドを設けることで、
外側と内側の入出力セル群の間のスペースに、他の内部
論理回路領域を形成したときに、他の内部論理回路領域
を保護することが可能になる。
出力セルを配置する半導体集積装置において、外側の入
出力セル群と内部論理回路領域とを容易に配線させるこ
とが可能とする。また、入出力セルを任意の間隔で配置
したことで、開いてしまう（切断されてしまう）ガード
バンドに対しては、拡散層のみの第２のガードバンドを
有する空きセルにより、内部論理回路領域と外側の入出
力セル群との間の配線の妨げになることなく容易にガー
ドバンドをリング状に形成することを可能とし、保護能
力を高めることができる。また、内側の入出力セルのボ
ンディングパッド側にもガードバンドを設けることで、
外側と内側の入出力セル群の間のスペースに、他の内部
論理回路領域を形成したときに、他の内部論理回路領域
を保護することが可能になる。
【図１】本発明の第１の実施の形態における半導体装置
の構成を示す概略図である。
の構成を示す概略図である。
【図２】図１の半導体装置の詳細を示す拡大図である。
【図３】入出力セルと空きセルの接合部付近の概略図で
ある。
ある。
【図４】空きセルの構成を示す断面斜視図である。
【図５】本発明の第２の実施の形態における半導体装置
の構成を示す概略図である。
の構成を示す概略図である。
【図６】同じく本発明の第２の実施の形態における半導
体装置の主要部の構成を示す概略図である。
体装置の主要部の構成を示す概略図である。
【図７】従来例の半導体装置の構成を示す概略図であ
る。
る。
【図８】従来例の入出力セルの構成を示す概略図であ
る。
る。
【図９】入出力セルの断面斜視図である。
【図１０】入出力セルの等価回路である。
１０ 内側の入出力セル群
１１ 入出力セル
１２ 高電位側ガードバンド
１３ 低電位側ガードバンド
１４ ボンディングパッド
１５ 空きセル
１６ 高電位側ガードバンド
１７ 低電位側ガードバンド
１８ 入出力セル
１９ 低電位側ガードバンド
２０ 外側の入出力セル群
２１ 入出力セル
２２ 高電位側ガードバンド
２３ 低電位側ガードバンド
２４ ボンディングパッド
３１ 内部論理回路領域
３２ 他の内部論理回路領域
４１，４２ スペース
５２，５２ 配線
─────────────────────────────────────────────────────
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 27/04
Claims (6)
- 【請求項１】 外部装置との間で信号の授受を行うため
のボンディングパッドを有する入出力セル群を、内部論
理回路領域を多重に包囲するように環状に配置するセル
配置方法において、 内側の入出力セル群に任意の間隔でスペースが空くよう
に入出力セルを配置する工程と、 外側の入出力セル群と前記内部論理回路領域との配線を
前記スペースを通して行う工程と、 拡散層からなる第２のガードバンドのみを有する空きセ
ルを前記入出力セルの有する第１のガードバンドに接合
するように前記スペースに配置する工程とからなるセル
配置方法。 - 【請求項２】 外部装置との間で信号の授受を行うため
の複数のボンディングパッドを有する入出力セル群を、
内部論理回路領域を多重に包囲するように環状に配置し
た半導体装置であって、 前記内側と外側の入出力セル群の間に設けた内部論理回
路領域と、 前記外側の入出力セル群に設けたボンディングパッドの
内側且つ外側の入出力セル群上に第３のガードバンドと
を有する半導体装置。 - 【請求項３】 外部装置との間で信号の授受を行うため
の複数のボンディングパッドを有する入出力セル群を、
内部論理回路領域を多重に包囲するように環状に配置し
た半導体装置であって、 第１のガードバンド同士が接するように又は任意の間隔
でスペースが空くように配置した内側の入出力セル群
と、 前記第１のガードバンドに接合するように前記スペース
に配置した拡散層からなる第２のガードバンドのみを有
する空きセルと、 内側と外側の入出力セル群の間に設けた内部論理回路領
域と、 前記外側の入出力セル群に設けたボンディングパッドの
内側且つ外側の入出力セル群上に配置した第３のガード
バンドとを有する半導体装置。 - 【請求項４】 内側の入出力セル群に設けたボンディン
グパッドの外側且つ内側の入出力セル群上に設けた第４
のガードバンドを有する請求項２又は３記載の半導体装
置。 - 【請求項５】 第４のガードバンドは内側の入出力セ
ル群のボンディングパッドを包囲した状態に形成されて
いる請求項４記載の半導体装置。 - 【請求項６】 外部装置との間で信号の授受を行うため
の入出力セル群を、 内部論理回路領域を多重に包囲するように各々環状に配
置した半導体装置であって、 前記複数の入出力セル群のうちの内側および外側の入出
力セル群に前記外部装置との間で信号の授受を行うため
のボンディングパッドを設け、 前記内側の入出力セル群の前記ボンディングパッドより
前記内部論理回路領域側に第１のガードバンドを配置
し、 前記内側の入出力セル群を前記内部論理回路領域と前記
外側の入出力セル群との間の配線を行うための第１のス
ペースを設けた状態に配置し、 前記第１のスペースに拡散層のみの第２のガードバンド
を有する空きセルを配置し、 内側の入出力セル群の第１のガードバンドと前記第２の
ガードバンドとで内部論理回路領域に対するガードリン
グを形成し、 前記内側および外側の入出力セル群の間に他の内部論理
回路領域を設け、 前記外側の入出力セル群のボンディングパッドより内部
論理回路領域側に第３のガードバンドを配置したことを
特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18188598A JP3380465B2 (ja) | 1998-06-29 | 1998-06-29 | 半導体装置 |
| US09/336,781 US6222213B1 (en) | 1998-06-29 | 1999-06-21 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18188598A JP3380465B2 (ja) | 1998-06-29 | 1998-06-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000021987A JP2000021987A (ja) | 2000-01-21 |
| JP3380465B2 true JP3380465B2 (ja) | 2003-02-24 |
Family
ID=16108586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18188598A Expired - Fee Related JP3380465B2 (ja) | 1998-06-29 | 1998-06-29 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6222213B1 (ja) |
| JP (1) | JP3380465B2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486066B2 (en) * | 2001-02-02 | 2002-11-26 | Matrix Semiconductor, Inc. | Method of generating integrated circuit feature layout for improved chemical mechanical polishing |
| JP2005516417A (ja) * | 2002-01-31 | 2005-06-02 | ミクロナス ゲーエムベーハー | プログラム可能な電子処理装置用のマウント |
| US6638793B1 (en) | 2002-03-04 | 2003-10-28 | Taiwan Semiconductor Manufacturing Company | Methodology to pack standard staggered bond input-output buffer into linear input-output buffer |
| US6861762B1 (en) * | 2002-05-01 | 2005-03-01 | Marvell Semiconductor Israel Ltd. | Flip chip with novel power and ground arrangement |
| JP4497791B2 (ja) * | 2002-05-09 | 2010-07-07 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| US6858945B2 (en) * | 2002-08-21 | 2005-02-22 | Broadcom Corporation | Multi-concentric pad arrangements for integrated circuit pads |
| US6836026B1 (en) * | 2003-01-14 | 2004-12-28 | Lsi Logic Corporation | Integrated circuit design for both input output limited and core limited integrated circuits |
| FR2868222A1 (fr) * | 2004-03-25 | 2005-09-30 | St Microelectronics Sa | Circuit integre comprenant une partie de coeur et une partie peripherique formee sur plusieurs rangees |
| US20050285281A1 (en) * | 2004-06-29 | 2005-12-29 | Simmons Asher L | Pad-limited integrated circuit |
| JP4693428B2 (ja) * | 2005-01-27 | 2011-06-01 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP2007220753A (ja) * | 2006-02-14 | 2007-08-30 | Nec Electronics Corp | エリアｉ／ｏ、半導体集積回路及びそのレイアウト方法 |
| US7872283B2 (en) * | 2006-11-09 | 2011-01-18 | Panasonic Corporation | Semiconductor integrated circuit and multi-chip module |
| JP2008177491A (ja) * | 2007-01-22 | 2008-07-31 | Renesas Technology Corp | 半導体装置 |
| JP2008305852A (ja) * | 2007-06-05 | 2008-12-18 | Toshiba Corp | 半導体装置 |
| US7554133B1 (en) * | 2008-05-13 | 2009-06-30 | Lsi Corporation | Pad current splitting |
| US20100148218A1 (en) * | 2008-12-10 | 2010-06-17 | Panasonic Corporation | Semiconductor integrated circuit device and method for designing the same |
| CN102272917B (zh) * | 2009-11-30 | 2014-03-19 | 松下电器产业株式会社 | 半导体集成电路 |
| US8549447B2 (en) | 2010-04-24 | 2013-10-01 | Robert Eisenstadt | Integrated circuits with multiple I/O regions |
| US9391032B2 (en) | 2013-11-27 | 2016-07-12 | Samsung Electronics Co., Ltd. | Integrated circuits with internal pads |
| CN107112280B (zh) | 2014-10-24 | 2020-08-04 | 株式会社索思未来 | 半导体集成电路装置 |
| JP6506163B2 (ja) * | 2015-12-28 | 2019-04-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN108886020B (zh) | 2016-03-28 | 2022-09-09 | 株式会社索思未来 | 半导体集成电路装置 |
| US20200194421A1 (en) * | 2018-12-17 | 2020-06-18 | Nathan Jack | Latchup guard ring grid |
| US10892236B2 (en) * | 2019-04-30 | 2021-01-12 | Qualcomm Incorporated | Integrated circuit having a periphery of input/output cells |
| US11456247B2 (en) * | 2019-06-13 | 2022-09-27 | Nanya Technology Corporation | Semiconductor device and fabrication method for the same |
| CN113745213B (zh) * | 2020-05-29 | 2023-12-08 | 龙芯中科技术股份有限公司 | 一种芯片和电子设备 |
| CN113919275A (zh) | 2020-09-21 | 2022-01-11 | 台积电(南京)有限公司 | 用于优化集成电路的布局的方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61150259A (ja) | 1984-12-24 | 1986-07-08 | Toshiba Corp | ＧａＡｓ集積回路 |
| US4731643A (en) | 1985-10-21 | 1988-03-15 | International Business Machines Corporation | Logic-circuit layout for large-scale integrated circuits |
| US4746966A (en) | 1985-10-21 | 1988-05-24 | International Business Machines Corporation | Logic-circuit layout for large-scale integrated circuits |
| US5023689A (en) | 1987-03-18 | 1991-06-11 | Nec Corporation | Complementary integrated circuit device equipped with latch-up preventing means |
| US5300796A (en) * | 1988-06-29 | 1994-04-05 | Hitachi, Ltd. | Semiconductor device having an internal cell array region and a peripheral region surrounding the internal cell array for providing input/output basic cells |
| JPH04256338A (ja) | 1991-02-08 | 1992-09-11 | Nec Corp | 集積回路の自動レイアウト方式 |
| JPH04368175A (ja) | 1991-06-17 | 1992-12-21 | Mitsubishi Electric Corp | マスタスライスｌｓｉ |
| JPH05102442A (ja) | 1991-10-04 | 1993-04-23 | Nec Corp | 半導体集積回路装置 |
| US5641978A (en) * | 1995-07-07 | 1997-06-24 | Intel Corporation | Input/output buffer layout having overlapping buffers for reducing die area of pad-limited integrated circuit |
| JP3466064B2 (ja) * | 1997-10-20 | 2003-11-10 | ローム株式会社 | 半導体集積回路装置 |
-
1998
- 1998-06-29 JP JP18188598A patent/JP3380465B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-21 US US09/336,781 patent/US6222213B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6222213B1 (en) | 2001-04-24 |
| JP2000021987A (ja) | 2000-01-21 |
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Legal Events
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071213 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081213 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091213 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091213 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101213 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101213 Year of fee payment: 8 |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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