JP3380465B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3380465B2 JP3380465B2 JP18188598A JP18188598A JP3380465B2 JP 3380465 B2 JP3380465 B2 JP 3380465B2 JP 18188598 A JP18188598 A JP 18188598A JP 18188598 A JP18188598 A JP 18188598A JP 3380465 B2 JP3380465 B2 JP 3380465B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- guard band
- output cell
- logic circuit
- internal logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 60
- 238000009792 diffusion process Methods 0.000 claims description 38
- 238000000034 method Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 description 15
- 229910052782 aluminium Inorganic materials 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
るもので、特に半導体集積回路における入出力セルの配
置および構成に係るものである。
の2つの入出力セル群を、内部論理回路領域を2重(2
段)に包囲するように方形に環状配置した従来の半導体
装置を図7に示す。図7において、10は方形に環状配
置された内側の入出力セル群で、多数の入出力セル11
および4個のコーナーセル(空きセル)11Aからな
る。20は方形に環状配置された外側の入出力セル群
で、多数の入出力セル21および4個のコーナーセル
(空きセル)21Aからなる。
成された内部論理回路領域である。41は内部論理回路
領域31と外側の入出力セル群20との間の配線を行う
ためのスペースである。12は内側の入出力セル11に
設けられて高電位電源電圧V DDが加えられる高電位側ガ
ードバンドである。13は内側の入出力セル11に設け
られて低電位電源電圧VSSが加えられる低電位側ガード
バンドである。22は外側の入出力セル21に設けられ
て高電位電源電圧VDDが加えられる高電位側ガードバン
ドである。23は外側の入出力セル21に設けられて低
電位電源電圧V SSが加えられる低電位側ガードバンドで
ある。
ドは形成されていないが、コーナーセル21Aには、低
電位側ガードバンド23につながる低電位側ガードバン
ド23Aが形成されている。14は内側の入出力セル1
1に設けられて外部装置との間で信号の授受を行うため
のボンディングパッドである。24は外側の入出力セル
21に設けられて外部装置との間で信号の授受を行うた
めのボンディングパッドである。51は内部論理回路領
域31と外側の入出力セル21との間の配線(信号線)
であり、例えばアルミ、銅などの金属配線からなる。
部装置との間で信号のやりとりをするために、半導体装
置に内蔵されているものであり、この入出力セル11,
21には外部からの高電圧の印加から半導体装置を保護
する素子や外部装置との信号の授受を行うためのボンデ
ィングパッドが含まれている。このため、入出力セル1
1,21には通常ガードバンド12,13,22,23
を施し、内部論理回路領域31に対する保護を行ってい
る。そして、入出力セル11,21を環状に並べること
により、ガードバンド12,13,22,23が内部論
理回路領域31に対してリング状に形成されることにな
る(ガードリング)。
装置を保護する素子は、以下のような目的で設けられて
いる。すなわち、外部からの信号がボンディングパッド
を介して直接印加されるので、高電圧が印加された場合
などは、高電位側に過電流を逃がす素子を保護のために
設けている。高電位側はPチャネルトランジスタのドレ
イン部、低電位側はNチャネルトランジスタのドレイン
部などである。そして、このような過電流が流れる部分
の周辺を例えば方形環状のガードバンドで囲むことによ
り保護しているのである。
領域31と外側の入出力セル21とを接続する配線51
は、内側の入出力セル11の上を通ることになる。具体
的に説明すると、入出力セル11の中には、トランジス
タを構成するためのポリシリコンやアルミ配線が存在す
るので、この入出力セル11で使用していない別の金属
線で入出力セル11の上を通す。例えば、入出力セル1
1が第1層,第2層のアルミ配線を使用している場合、
第3層のアルミ配線を配線51として使用することにな
る。また、ボンディングパッド14があるので、ボンデ
ィングパッド14はさらにその上の層で形成することが
必要である。
概略図である。図8に示すように、入出力セルのレイア
ウトにおいては、入出力セル11の最下部(環状配置し
たときに外側となる部分)に外部装置との間で信号の授
受を行うためのボンディングパッド14が配置され、ボ
ンディングパッド14より上部(環状配置したときに内
側となる部分)に方形環状の高電位側ガードバンド12
と、方形環状の低電位側ガードバンド13とが形成され
て。高電位側ガードバンド12には、高電位電源電圧V
DDが印加され、低電位側ガードバンド13には、低電位
電源電圧VSSが印加される。
電位側ガードバンド13は、入出力セル11におけるP
チャネル入力素子・保護素子形成領域12A,Nチャネ
ル入力素子・保護素子形成領域13Aの周囲にそれぞれ
方形環状に形成されている。入出力セル21についても
同様である。なお、図7では、各ガードバンド12,1
3を各々1本の線で描いているが、これは図面を簡略化
するためであり、実際には上述のように、各ガードバン
ドともに方形環状になっている。この点は、以下に説明
する実施の形態の場合も同様である。
えば入出力セル11を図7のように、論理回路領域31
の周囲に方形に環状配列することによって、高電位側ガ
ードバンド12および低電位側ガードバンド13が電気
的に接続されて各々ガードリングを形成するようにして
いる。ここで、入出力セル11の断面構造の一例を図9
に基づいて説明する。図9において、61はP型半導体
基板である。62はP型半導体基板61に形成したN +
型ウェルである。63はP型半導体基板61に形成した
P+ 型ウェルである。64はN+ 型領域62の外周縁部
分に方形環状に形成した高電位側ガードバンド用の拡散
層である。65はP型領域63の外周縁部分に方形環状
に形成した低電位側ガードバンド用の拡散層である。6
6は拡散層64の上に方形環状に形成された高電位側ガ
ードバンド用のアルミ等の金属層で、コンタクトによっ
て拡散層64と接続されている。67は拡散層65の上
に方形環状に形成された低電位側ガードバンド用のアル
ミ等の金属層で、コンタクトによって拡散層65と接続
されている。68は高電位側ガードバンドで囲まれたP
チャネル入出力素子・保護素子形成領域である。69は
低電位側ガードバンドで囲まれたNチャネル入出力素子
・保護素子形成領域である。70はP型半導体基板61
の表面に形成した保護膜(SOG)である。ガードバン
ドは、上記のように基本的には、拡散層と金属層の2層
構造となっている。
いて説明する。電源配線は、基本的にアルミ層で、配線
される電源ラインにつながる線である。これに対して、
ガードバンドは、電源ラインにつながるものであるが、
直接的にはウェル電位(基板電位)につながる。つぎ
に、ガードバンドの機能について、図10を参照しなが
ら説明する。図10は入出力セルの等価回路図である。
図10において、81はP型半導体基板である。82は
P型半導体基板81に形成したN+ 型ウェルである。8
3はN+ 型ウェル82に形成したP+ 型拡散層で、Pチ
ャネルMOSトランジスタのドレインとなる。84はN
+ 型ウェル82に形成したP+ 型拡散層で、Pチャネル
MOSトランジスタのソースとなる。85は上記Pチャ
ネルMOSトランジスタのゲートとなるポリシリコン層
である。
拡散層で、N型ウェル82とのコンタクト用である。8
7はP型半導体基板81に形成したN+ 拡散層で、Nチ
ャネルMOSトランジスタのドレインとなる。88はP
型半導体基板81に形成したN+ 拡散層で、Nチャネル
MOSトランジスタのソースとなる。89は上記N型M
OSトランジスタのゲートとなるポリシリコン層であ
る。90はP型半導体基板に形成したP+ 型拡散層で、
P型半導体基板81とのコンタクト用である。
あり、P+ 型拡散層83とN+ 型拡散層87とに接続さ
れている。92は高電位電源配線であり、P+ 型拡散層
84とN+ 型拡散層86とに接続されていて、高電位電
源電圧VDDが印加される。93はN+ 型拡散層88とP
+ 型拡散層90とに接続されていて、低電位電源電圧V
SSが印加される。
スタ、96および97はNPN型の寄生トランジスタ、
98および99は寄生抵抗である。以上のような構成に
おいて、例えば出力端子91に高電位電源電圧VDDより
高い電圧が印加されると、寄生トランジスタ94へ出力
端子91より順方向にエミッタ電流としてトリガ電流が
注入される。そして、寄生トランジスタ94のコレクタ
電流がP型半導体基板81に流れる。これによってラッ
チアップが起こる。これに対し、トリガ電流の発生する
付近にガードバンドを設けることによって、上記のトリ
ガ電流を吸収することができ、これによって、ラッチア
ップ耐量の向上を図ることができる。
は、年々高速化、高集積化、多ピン化の技術の進展があ
る。この技術の進展において、高集積化と多ピン化によ
り、入出力回路部のサイズによるチップサイズの影響が
問題となっている。それは、前項でも述べたように、入
出力回路においては外部より印加される高電圧(ノイズ
等)から半導体装置を保護する回路などが内蔵されるた
め、内部素子ほど高集積化できない。そのため、ピン数
が増大している半導体装置においては、多数の入出力回
路が配置されることになり、入出力回路によりチップサ
イズが決められてしまう。そこで、チップサイズを小さ
くするために、従来例で示したように入出力セル群を多
重の環状に配置するようにしているが、多重に入出力セ
ル群を配置した場合、内側に入出力セル群があるため
に、外側(最外周)の入出力セル群と内部論理回路領域
とを接続するのが困難であった。
路領域と外側の入出力セル群とを容易に接続することが
できる半導体装置を提供することである。
セル配置方法は、外部装置との間で信号の授受を行うた
めのボンディングパッドを有する入出力セル群を、内部
論理回路領域を多重に包囲するように環状に配置するセ
ル配置方法において、内側の入出力セル群に任意の間隔
でスペースが空くように入出力セルを配置する工程と、
外側の入出力セル群と前記内部論理回路領域との配線を
前記スペースを通して行う工程と、拡散層からなる第2
のガードバンドのみを有する空きセルを前記入出力セル
の有する第1のガードバンドに接合するように前記スペ
ースに配置する工程とからなる。
の間で信号の授受を行うための複数のボンディングパッ
ドを有する入出力セル群を、内部論理回路領域を多重に
包囲するように環状に配置した半導体装置であって、前
記内側と外側の入出力セル群の間に設けた内部論理回路
領域と、前記外側の入出力セル群に設けたボンディング
パッドの内側且つ外側の入出力セル群上に第3のガード
バンドとを有する。
の間で信号の授受を行うための複数のボンディングパッ
ドを有する入出力セル群を、内部論理回路領域を多重に
包囲するように環状に配置した半導体装置であって、第
1のガードバンド同士が接するように又は任意の間隔で
スペースが空くように配置した内側の入出力セル群と、
前記第1のガードバンドに接合するように前記スペース
に配置した拡散層からなる第2のガードバンドのみを有
する空きセルと、内側と外側の入出力セル群の間に設け
た内部論理回路領域と、前記外側の入出力セル群に設け
たボンディングパッドの内側且つ外側の入出力セル群上
に配置した第3のガードバンドとを有する。
力セル群に各々ガードバンドが設けられるため、内部論
理回路領域に対する保護機能を高めることができる。請
求項4記載の半導体装置は、請求項2又は3記載の半導
体装置において、内側の入出力セル群に設けたボンディ
ングパッドの外側且つ内側の入出力セル群上に設けた第
4のガードバンドを有する。
外側の入出力セル群との間に他の内部論理回路領域を形
成する場合において、他の内部論理回路領域を保護する
ことができる。請求項5記載の半導体装置は、請求項4
記載の半導体装置において、第4のガードバンドが内側
の入出力セル群のボンディングパッドを包囲した状態に
形成されている。
ボンディングパッドを包囲しているので、他の内部論理
回路領域の保護能力を高めることができる。請求項6記
載の半導体装置は、外部装置との間で信号の授受を行う
ための入出力セル群を、内部論理回路領域を多重に包囲
するように各々環状に配置した半導体装置であって、前
記複数の入出力セル群のうちの内側および外側の入出力
セル群に前記外部装置との間で信号の授受を行うための
ボンディングパッドを設け、前記内側の入出力セル群の
前記ボンディングパッドより前記内部論理回路領域側に
第1のガードバンドを配置し、前記内側の入出力セル群
を前記内部論理回路領域と前記外側の入出力セル群との
間の配線を行うための第1のスペースを設けた状態に配
置し、前記第1のスペースに拡散層のみの第2のガード
バンドを有する空きセルを配置し、内側の入出力セル群
の第1のガードバンドと前記第2のガードバンドとで内
部論理回路領域に対するガードリングを形成し、前記内
側および外側の入出力セル群の間に他の内部論理回路領
域を設け、前記外側の入出力セル群のボンディングパッ
ドより内部論理回路領域側に第3のガードバンドを配置
したことを特徴とする。
いて図を用いて説明する。 (第1の実施の形態:請求項1に対応)外部装置との間
で信号の授受を行うための2つの入出力セル群を、内部
論理回路領域を2重に包囲するように方形に環状配置し
た本発明の第1の実施の形態の半導体装置を図1に示
す。図1において、10は方形に環状配置された外側の
入出力セル群で、多数の入出力セル11と4個のコーナ
ーセル(空きセル)11Bと空きセル15とからなる。
20は環状配置された内側の入出力セル群で、多数の入
出力セル21と4個のコーナーセル(空きセル)21A
とからなる。
成された内部論理回路領域である。41は内部論理回路
領域31と外側の入出力セル21との間の配線を行うた
めのスペースである。12は内側の入出力セル11に設
けられて高電位電源電圧VDDが印加される高電位側ガー
ドバンドであり、従来例と同様の拡散層とアルミ層の2
層構造となっている。13は内側の入出力セル11に設
けられて低電位電源電圧VSSが印加される低電位側ガー
ドバンドであり、従来例と同様の拡散層とアルミ層の2
層構造となっている。22は外側の入出力セル21に設
けられて高電位電源電圧VDDが印加される高電位側ガー
ドバンドであり、従来例と同様の拡散層とアルミ層の2
層構造となっている。23は外側の入出力セル21に設
けられて低電位電源電圧VSSが印加される低電位側ガー
ドバンドであり、従来例と同様の拡散層とアルミ層の2
層構造となっている。
外部装置との間で信号の授受を行うためのボンディング
パッドである。24は外側の入出力セル21に設けられ
て外部装置との間で信号の授受を行うためのボンディン
グパッドである。51は内部論理回路領域31と外側の
入出力セル21との間のアルミ配線等の配線(信号線)
であり、52は外側の入出力セル21同士の間のアルミ
配線等の配線であり、ガードバンド16,17の上を通
ることになる。42は内側の入出力セル群10に内部論
理回路領域31と外側の入出力セル21との間の配線を
行うために設けたスペースである。15はスペース42
に形成されて拡散層のみの高電位側ガードバンド16お
よび低電位側ガードバンド17を有する空きセルであ
る。また、コーナーセル11Bには拡散層のみのガード
バンド17Aが形成され、コーナーセル21Aには拡散
層とアルミ層の2層構造のガードバンド23Aが形成さ
れている。
ガードバンド17は、各々高電位側ガードバンド12お
よび低電位側ガードバンド13と接続されて、ガードリ
ングを構成することになる。このガードリングは、ノイ
ズの発生源の近くの部分で電源を安定化させるため、閉
じたリング構造としている。なお、ガードリングは、部
分的に開いている部分があっても、ノイズに対する保護
が基本的に可能である。
位のレイアウトは図8に示したとおりである。この入出
力セルを従来は隙間なく周囲に配置していたが、この実
施の形態では、図1に示すように、内側の入出力セル1
1の入出力セルを任意の間隔で配置し、スペース42を
形成する。また、外側に配置した入出力セル21と内側
の入出力セル11との間にも、任意のスペース41を形
成する。そして、内部論理回路領域31を内側の入出力
セル11の内側に配置する。ここで、外側の入出力セル
21と内部論理回路領域31とを接続するための配線5
1をスペース41より、スペース42の方向に向かって
配線し、そしてその配線51をスペース42を通して内
側の内部論理回路領域31と接続する。
10の入出力セル11を単に任意の間隔で配置してスペ
ース42を確保する構成であると、内部論理回路領域3
1を保護するガードバンドのリングが開いてしまい(切
断されてしまい)、保護が不完全になるが、この実施の
形態では、拡散層のみのガードバンド16,17を有す
る空きセル15をスペース42に形成したことにより、
ガードリングの開き(切断)が回避されることになり、
内部論理回路領域31の保護機能を高めている。
る。図2において、16は高電位側ガードバンドである
が、ここにはN+ 型の拡散層のみを形成する。そして、
17低電位側ガードバンドであるが、ここにはP+ 型の
拡散層のみを形成する。これにより、図3に示すよう
に、元からある入出力セル11にある高電位側ガードバ
ンド12および低電位側ガードバンド13とこの空きセ
ル15の高電位側ガードバンド16および低電位側ガー
ドバンド17とが電気的につながり、図1に示すように
内部論理回路領域31に対してのガードバンドがリング
状に形成される。なお、入出力セル11における拡散層
・アルミ配線の2層構造の高電位側ガードバンド12お
よび低電位側ガードバンド13と、空きセル123にお
ける拡散層のみの高電位側ガードバンド16および低電
位側ガードバンド17とは、両者の接合部付近で例えば
コンタクト(図示せず)によって電気的に接続される。
また、電気的に接続するために、高電位側ガードバンド
12と高電位側ガードバンド16の拡散層同士を接合さ
せ、低電位側ガードバンド13と低電位側ガードバンド
17の拡散層同士を接合させてもよい。
図4に基づいて説明する。図4において、101はP型
半導体基板である。102はP型半導体基板101に形
成したN+ 型ウェルである。103はP型半導体基板1
01に形成したP+ 型ウェルである。104はN+ 型領
域102の外周縁部分に方形環状に形成した高電位側ガ
ードバンド用の拡散層である。105はP型領域103
の外周縁部分に方形環状に形成した低電位側ガードバン
ド用の拡散層である。
部論理回路領域31と外側の入出力セル21とを接続す
る配線51をスペース41,42を通して行うことがで
き、内部論理回路領域31と外側の入出力セル21とを
容易に接続することができる。また、高電位側ガードバ
ンド12,16および低電位側ガードバンド13,17
によって、開き(切断)のないガードリングが形成さ
れ、内部論理回路領域31の保護能力を高めることがで
きる。しかも、高電位側ガードバンド16および低電位
側ガードバンド17は拡散層のみで形成されており、高
電位側ガードバンド16および低電位側ガードバンド1
7が配線の妨げになることはない。
力セル群のうちの内側および外側の両方の入出力セル群
に各々ガードバンドを設けたが、内側の入出力セル群の
内部に内部論理回路領域31を形成するのみであれば、
内側の入出力セル群に設けたガードバンドで保護を十分
に行うことができるので、外側の入出力セル群について
は、ガードバンドを省くことも可能である。
の形態の半導体装置を図5および図6を参照しながら説
明する。この半導体装置は、図1における入出力セル1
1に代えて入出力セル18を用いたもので、その他の構
成は図1と同じである。入出力セル18は、ボンディン
グパッド14の内部論理回路領域31側に高電位側ガー
ドバンド12および低電位側ガードバンド13を設ける
他、内側の入出力セル18のボンディングパッド14の
内部論理回路領域31側と反対側の位置に低電位側ガー
ドバンド19を設けたものである。この低電位側ガード
バンド19はボンディングパッド14を包囲するように
形成されている。
20と内側の入出力セル群10の間のスペース41にも
他の内部論理回路領域32を形成する場合には、図6に
示すように各入出力セル18のボンディングパッド14
の下の部分(環状に配置したときに外側になる部分)に
も低電位側ガードバンド19をあらかじめ設けておく。
これにより、図6に示すように外側の入出力セル群20
と内側の入出力セル群10の間のスペース41が低電位
側ガードバンド19と、高電位側ガードバンド22およ
び低電位側ガードバンド23よりなるガードリングとで
囲まれることにより、この部分にも他の内部論理回路領
域32を形成しても外部から入力される信号に対して保
護され、ラッチアップや耐ノイズに強い構成となる。
置での構成における説明を行ったが、入出力セル群を3
群または4群以上として、3重または4重以上に環状配
置してもよい。
出力セルを配置する半導体集積装置において、外側の入
出力セル群と内部論理回路領域とを容易に配線させるこ
とが可能とする。また、入出力セルを任意の間隔で配置
したことで、開いてしまう(切断されてしまう)ガード
バンドに対しては、拡散層のみの第2のガードバンドを
有する空きセルにより、内部論理回路領域と外側の入出
力セル群との間の配線の妨げになることなく容易にガー
ドバンドをリング状に形成することを可能とし、保護能
力を高めることができる。また、内側の入出力セルのボ
ンディングパッド側にもガードバンドを設けることで、
外側と内側の入出力セル群の間のスペースに、他の内部
論理回路領域を形成したときに、他の内部論理回路領域
を保護することが可能になる。
の構成を示す概略図である。
ある。
の構成を示す概略図である。
体装置の主要部の構成を示す概略図である。
る。
る。
Claims (6)
- 【請求項1】 外部装置との間で信号の授受を行うため
のボンディングパッドを有する入出力セル群を、内部論
理回路領域を多重に包囲するように環状に配置するセル
配置方法において、 内側の入出力セル群に任意の間隔でスペースが空くよう
に入出力セルを配置する工程と、 外側の入出力セル群と前記内部論理回路領域との配線を
前記スペースを通して行う工程と、 拡散層からなる第2のガードバンドのみを有する空きセ
ルを前記入出力セルの有する第1のガードバンドに接合
するように前記スペースに配置する工程とからなるセル
配置方法。 - 【請求項2】 外部装置との間で信号の授受を行うため
の複数のボンディングパッドを有する入出力セル群を、
内部論理回路領域を多重に包囲するように環状に配置し
た半導体装置であって、 前記内側と外側の入出力セル群の間に設けた内部論理回
路領域と、 前記外側の入出力セル群に設けたボンディングパッドの
内側且つ外側の入出力セル群上に第3のガードバンドと
を有する半導体装置。 - 【請求項3】 外部装置との間で信号の授受を行うため
の複数のボンディングパッドを有する入出力セル群を、
内部論理回路領域を多重に包囲するように環状に配置し
た半導体装置であって、 第1のガードバンド同士が接するように又は任意の間隔
でスペースが空くように配置した内側の入出力セル群
と、 前記第1のガードバンドに接合するように前記スペース
に配置した拡散層からなる第2のガードバンドのみを有
する空きセルと、 内側と外側の入出力セル群の間に設けた内部論理回路領
域と、 前記外側の入出力セル群に設けたボンディングパッドの
内側且つ外側の入出力セル群上に配置した第3のガード
バンドとを有する半導体装置。 - 【請求項4】 内側の入出力セル群に設けたボンディン
グパッドの外側且つ内側の入出力セル群上に設けた第4
のガードバンドを有する請求項2又は3記載の半導体装
置。 - 【請求項5】 第4のガードバンドは内側の入出力セ
ル群のボンディングパッドを包囲した状態に形成されて
いる請求項4記載の半導体装置。 - 【請求項6】 外部装置との間で信号の授受を行うため
の入出力セル群を、 内部論理回路領域を多重に包囲するように各々環状に配
置した半導体装置であって、 前記複数の入出力セル群のうちの内側および外側の入出
力セル群に前記外部装置との間で信号の授受を行うため
のボンディングパッドを設け、 前記内側の入出力セル群の前記ボンディングパッドより
前記内部論理回路領域側に第1のガードバンドを配置
し、 前記内側の入出力セル群を前記内部論理回路領域と前記
外側の入出力セル群との間の配線を行うための第1のス
ペースを設けた状態に配置し、 前記第1のスペースに拡散層のみの第2のガードバンド
を有する空きセルを配置し、 内側の入出力セル群の第1のガードバンドと前記第2の
ガードバンドとで内部論理回路領域に対するガードリン
グを形成し、 前記内側および外側の入出力セル群の間に他の内部論理
回路領域を設け、 前記外側の入出力セル群のボンディングパッドより内部
論理回路領域側に第3のガードバンドを配置したことを
特徴とする半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18188598A JP3380465B2 (ja) | 1998-06-29 | 1998-06-29 | 半導体装置 |
US09/336,781 US6222213B1 (en) | 1998-06-29 | 1999-06-21 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18188598A JP3380465B2 (ja) | 1998-06-29 | 1998-06-29 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000021987A JP2000021987A (ja) | 2000-01-21 |
JP3380465B2 true JP3380465B2 (ja) | 2003-02-24 |
Family
ID=16108586
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18188598A Expired - Fee Related JP3380465B2 (ja) | 1998-06-29 | 1998-06-29 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6222213B1 (ja) |
JP (1) | JP3380465B2 (ja) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6486066B2 (en) * | 2001-02-02 | 2002-11-26 | Matrix Semiconductor, Inc. | Method of generating integrated circuit feature layout for improved chemical mechanical polishing |
EP1472733B1 (de) * | 2002-01-31 | 2015-10-28 | Micronas GmbH | Aufnahmevorrichtung für eine programmierbare, elektronische verarbeitungseinrichtung |
US6638793B1 (en) | 2002-03-04 | 2003-10-28 | Taiwan Semiconductor Manufacturing Company | Methodology to pack standard staggered bond input-output buffer into linear input-output buffer |
US6861762B1 (en) * | 2002-05-01 | 2005-03-01 | Marvell Semiconductor Israel Ltd. | Flip chip with novel power and ground arrangement |
JP4497791B2 (ja) * | 2002-05-09 | 2010-07-07 | 株式会社ルネサステクノロジ | 半導体集積回路 |
US6858945B2 (en) * | 2002-08-21 | 2005-02-22 | Broadcom Corporation | Multi-concentric pad arrangements for integrated circuit pads |
US6836026B1 (en) * | 2003-01-14 | 2004-12-28 | Lsi Logic Corporation | Integrated circuit design for both input output limited and core limited integrated circuits |
FR2868222A1 (fr) * | 2004-03-25 | 2005-09-30 | St Microelectronics Sa | Circuit integre comprenant une partie de coeur et une partie peripherique formee sur plusieurs rangees |
US20050285281A1 (en) * | 2004-06-29 | 2005-12-29 | Simmons Asher L | Pad-limited integrated circuit |
JP4693428B2 (ja) * | 2005-01-27 | 2011-06-01 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
JP2007220753A (ja) * | 2006-02-14 | 2007-08-30 | Nec Electronics Corp | エリアi/o、半導体集積回路及びそのレイアウト方法 |
US7872283B2 (en) * | 2006-11-09 | 2011-01-18 | Panasonic Corporation | Semiconductor integrated circuit and multi-chip module |
JP2008177491A (ja) * | 2007-01-22 | 2008-07-31 | Renesas Technology Corp | 半導体装置 |
JP2008305852A (ja) * | 2007-06-05 | 2008-12-18 | Toshiba Corp | 半導体装置 |
US7554133B1 (en) * | 2008-05-13 | 2009-06-30 | Lsi Corporation | Pad current splitting |
US20100148218A1 (en) * | 2008-12-10 | 2010-06-17 | Panasonic Corporation | Semiconductor integrated circuit device and method for designing the same |
JP5530439B2 (ja) * | 2009-11-30 | 2014-06-25 | パナソニック株式会社 | 半導体集積回路 |
US8549447B2 (en) | 2010-04-24 | 2013-10-01 | Robert Eisenstadt | Integrated circuits with multiple I/O regions |
US9391032B2 (en) | 2013-11-27 | 2016-07-12 | Samsung Electronics Co., Ltd. | Integrated circuits with internal pads |
CN107112280B (zh) | 2014-10-24 | 2020-08-04 | 株式会社索思未来 | 半导体集成电路装置 |
JP6506163B2 (ja) * | 2015-12-28 | 2019-04-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
CN108886020B (zh) | 2016-03-28 | 2022-09-09 | 株式会社索思未来 | 半导体集成电路装置 |
US20200194421A1 (en) * | 2018-12-17 | 2020-06-18 | Nathan Jack | Latchup guard ring grid |
US10892236B2 (en) * | 2019-04-30 | 2021-01-12 | Qualcomm Incorporated | Integrated circuit having a periphery of input/output cells |
US11456247B2 (en) * | 2019-06-13 | 2022-09-27 | Nanya Technology Corporation | Semiconductor device and fabrication method for the same |
CN113745213B (zh) * | 2020-05-29 | 2023-12-08 | 龙芯中科技术股份有限公司 | 一种芯片和电子设备 |
CN113919275A (zh) * | 2020-09-21 | 2022-01-11 | 台积电(南京)有限公司 | 用于优化集成电路的布局的方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61150259A (ja) | 1984-12-24 | 1986-07-08 | Toshiba Corp | GaAs集積回路 |
US4746966A (en) | 1985-10-21 | 1988-05-24 | International Business Machines Corporation | Logic-circuit layout for large-scale integrated circuits |
US4731643A (en) | 1985-10-21 | 1988-03-15 | International Business Machines Corporation | Logic-circuit layout for large-scale integrated circuits |
US5023689A (en) | 1987-03-18 | 1991-06-11 | Nec Corporation | Complementary integrated circuit device equipped with latch-up preventing means |
US5300796A (en) * | 1988-06-29 | 1994-04-05 | Hitachi, Ltd. | Semiconductor device having an internal cell array region and a peripheral region surrounding the internal cell array for providing input/output basic cells |
JPH04256338A (ja) | 1991-02-08 | 1992-09-11 | Nec Corp | 集積回路の自動レイアウト方式 |
JPH04368175A (ja) | 1991-06-17 | 1992-12-21 | Mitsubishi Electric Corp | マスタスライスlsi |
JPH05102442A (ja) | 1991-10-04 | 1993-04-23 | Nec Corp | 半導体集積回路装置 |
US5641978A (en) * | 1995-07-07 | 1997-06-24 | Intel Corporation | Input/output buffer layout having overlapping buffers for reducing die area of pad-limited integrated circuit |
JP3466064B2 (ja) * | 1997-10-20 | 2003-11-10 | ローム株式会社 | 半導体集積回路装置 |
-
1998
- 1998-06-29 JP JP18188598A patent/JP3380465B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-21 US US09/336,781 patent/US6222213B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6222213B1 (en) | 2001-04-24 |
JP2000021987A (ja) | 2000-01-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3380465B2 (ja) | 半導体装置 | |
US6858885B2 (en) | Semiconductor apparatus and protection circuit | |
EP0280236B1 (en) | Method of manufacturing an insulated-gate semicustom integrated circuit | |
US20180197850A1 (en) | Semiconductor integrated circuit device | |
JP3926011B2 (ja) | 半導体装置の設計方法 | |
JP2006049846A (ja) | 半導体装置 | |
JP3147849B2 (ja) | 半導体集積回路装置の保護回路 | |
KR100197989B1 (ko) | 정전기 보호회로를 구비한 반도체장치 | |
JP3123984B2 (ja) | 半導体集積回路装置 | |
JP3102391B2 (ja) | 半導体集積回路 | |
JPS62119936A (ja) | コンプリメンタリ−lsiチツプ | |
JP3962441B2 (ja) | 半導体装置 | |
JP3570180B2 (ja) | 半導体集積装置 | |
JPH08181219A (ja) | 半導体集積回路装置 | |
JP3211871B2 (ja) | 入出力保護回路 | |
JP3271435B2 (ja) | 半導体集積回路装置 | |
JPS58222573A (ja) | 半導体集積回路装置 | |
JP3010911B2 (ja) | 半導体装置 | |
JP2001223277A (ja) | 入出力保護回路 | |
JP3038896B2 (ja) | 半導体装置 | |
JPH056964A (ja) | 半導体集積回路装置 | |
JP2003229428A (ja) | 半導体装置 | |
JPH0566737B2 (ja) | ||
JPS61180467A (ja) | 積層型半導体装置 | |
JPH0270229A (ja) | 半導体集積回路の入力保護回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071213 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081213 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091213 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091213 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101213 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101213 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111213 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111213 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121213 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |