JP2006049846A - 半導体装置 - Google Patents

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Abstract

【課題】 内部回路への配線に制約を与えることなく、静電破壊の耐性を向上させることのできる半導体装置を提供することを目的とする。
【解決手段】 電源電圧が供給される電源パッド２及び３と、電源パッド２及び３に夫々接続される電源配線４及び５と、信号を入出力する入出力パッドＰ1、Ｐ2、・・・、Ｐ14と、該入出力パッドＰ1等に電気的に接続され、且つ電源配線４及び５を夫々介して電源パッド２及び３に電気的に接続される静電保護素子Ｑ1、Ｑ2、・・・、Ｑ14と、信号配線Ｒ1等を介して入出力パッドＰ1等と電気的に接続される内部回路６と、を備えたＩＣチップ１において、静電保護素子Ｑ1等並びに電源配線４及び５を、入出力パッドＰ1等の外側に配置する。
【選択図】 図１

Description

本発明は、半導体集積回路（以下、「ＩＣ」という）チップ等の半導体装置に関し、特に静電破壊保護機能を備えた半導体装置に関する。
ＩＣチップ等は入力端子、出力端子等が外部に露出した状態でパッケージングされており、ボンディングワイヤやバンプを伝わってきた過電圧が、ボンディングパッド（以下、「パッド」という）を介して内部回路に印加されると、静電破壊を起こしてしまう場合がある。このため、一般的に、パッドと内部回路との間に静電保護用の素子を設けている。
図５は、従来のＩＣチップの静電保護回路の一例を示す平面図である。図５において、Ｐａは外部からの信号の入力または外部へ信号を出力する入出力パッドであり、１０６は内部回路、Ｑａは静電保護素子、Ｒａは入出力パッドＰａと内部回路１０６を接続する信号配線である。１０４は負側の電源配線であり、負側の電源電圧（グランド電圧；０Ｖ）が供給される負側の電源パッド（不図示）に接続される。１０５は正側の電源配線であり、正側の電源電圧Ｖｃｃ（例えば５Ｖ）が供給される正側の電源パッド（不図示）に接続される。
図６は、図５におけるＡ−Ａ線の模式的な断面図である。図６において、金属の導通部分は斜線を用いて表わされている。図６に示す如く、このＩＣチップは下層側の第１金属配線層（以下、単に「第１層」ということがある）と上層側の第２金属配線層（以下、単に「第２層」ということがある）との２層の金属配線層を備えた多層配線構造を有しており、入出力パッドＰａは、第１層に形成される金属膜１２１と第２層に形成される金属膜１２２とから構成されている。金属膜１２１と金属膜１２２は、少なくとも第１層と第２層の間に存在する絶縁膜１３０に設けられたコンタクトホール１４０を介して電気的に接続されている。信号配線Ｒａは、一端が金属膜１２２に、他端が内部回路１０６に接続されている。
シリコン基板１１０の上部には、イオン注入及び拡散工程を経てＰ型ウェル１１１、及びＮ型ウェル１１２が形成されており、Ｐ型ウェル１１１の上部にはＮ型拡散層１１３及びＰ型拡散層１１４、Ｎ型ウェル１１２の上部にはＰ型拡散層１１５及びＮ型拡散層１１６が形成されている。Ｎ型拡散層１１３とＰ型ウェル１１１とのＰＮ接合によって保護ダイオード１１７が形成されると共に、Ｐ型拡散層１１５とＮ型ウェル１１２とのＰＮ接合によって保護ダイオード１１８が形成されており、静電保護素子Ｑａはこれらの保護ダイオード１１７及び１１８から構成されることとなる。
形成されたＰ型ウェル１１１等を含むシリコン基板１１０上には、シリコン酸化物の絶縁膜１５０が形成されているが、Ｎ型拡散層１１３と金属膜１２１、Ｐ型拡散層１１４と負側の電源配線１０４、Ｎ型拡散層１１６と正側の電源配線１０５、Ｐ型拡散層１１５と金属膜１４２は、夫々電気的に接続されている。また、金属膜１４２と信号配線Ｒａは、コンタクトホール１４１を介して電気的に接続されている。
金属膜１２１、負側の電源配線１０４、正側の電源配線１０５及び金属膜１４２は、第１層に形成されており、金属膜１２２及び信号配線Ｒａは、第２層に形成されている。また、一般的に、第２層の層の厚さは、第１層の層の厚さより厚く、（第２層のシート抵抗値）＜（第１層のシート抵抗値）が成立している。尚、シート抵抗値とは、一定の長さ及び一定の幅における配線の抵抗値である。
図７は、図６の構造を等価的な回路で表わしたものである。ボンディングワイヤ（不図示）を介して入出力パッドＰａに正の過電圧が印加されると、電流は入出力パッドＰａから保護ダイオード１１８、正側の電源配線１０５及び正側の電源パッド（不図示）を介してＶｃｃ電源側に流れ込む。一方、ボンディングワイヤ（不図示）を介して入出力パッドＰａに負の過電圧が印加されると、電流はグランドから負側の電源パッド（不図示）、負側の電源配線１０４及び保護ダイオード１１７を介して入出力パッドＰａに流れる。これにより、内部回路１０６への過電圧の印加が防止される。
また、上記保護ダイオード１１７や１１８に電流が流れる際の保護ダイオード１１７等における電圧降下は、内部抵抗の存在等から電流量に依らず一定（例えば、０．７Ｖ）というわけではなく、その電流量によっては、内部回路１０６に過電圧が加わってしまう。即ち、保護ダイオード１１７や１１８のみを用いたのでは、静電保護が十分とは言えない。そこで、図５〜図７における静電保護素子Ｑａに代えて、または静電保護素子Ｑａと並列に、図８の等価回路で表わされる静電保護素子Ｑｂを設ける手法が知られている。
図８に示す如く、静電保護素子ＱｂはＰチャンネル（Ｐ型半導体）のＭＯＳトランジスタ（絶縁ゲート型の電界効果トランジスタ）１１８ａと、Ｎチャンネル（Ｎ型半導体）のＭＯＳトランジスタ１１７ａとから構成されている。そして、入出力パッドＰａをＭＯＳトランジスタ１１８ａのソース及びＭＯＳトランジスタ１１７ａのドレインに夫々接続し、ＭＯＳトランジスタ１１８ａのゲート及びドレインに、正側の電源配線１０５を介して電源電圧Ｖｃｃが加わるように、ＭＯＳトランジスタ１１７ａのゲート及びソースに負側の電源配線１０４を介して０Ｖのグランド電圧が加わるようにする。また、入出力パッドＰａと内部回路１０６は信号配線Ｒｂを介して接続されている。
このように構成された回路においては、ＭＯＳトランジスタ１１７ａ及び１１８ａのバイポーラ・アクション（リニア動作）によるスナップバック特性から、大きなサージ電流の流れ込みに対しても内部回路１０６に過電圧が加わりにくくなり、保護ダイオードから構成される静電保護素子Ｑａのみを用いた回路に比べて静電破壊の耐性が向上する。
ところで、図５における負側の電源配線１０４及び正側の電源配線１０５は、第１層を用いて形成されると共に、内部回路１０６を囲むように複数の入出力パッド（入出力パッドＰａ等）と内部回路１０６の間に配置されて電源パッド（不図示）に接続されることとなるが、近年の回路規模の複雑化に起因するＩＣチップの大型化に伴い、それらの電源配線の長さが長くなり、電源配線の有するインピーダンス（抵抗値）が無視できなくなってきている。
つまり、静電保護素子が理想的に機能しても、電源配線のインピーダンスが大きいため、内部回路１０６に過電圧が印加されてしまうという事態が発生してしまう。
また、Ｑｂのような静電破壊の耐性を向上させる静電保護素子は、アクティブクランパーと呼ばれ、様々な変形を加えたものが存在するが、それらの構造は保護ダイオードから構成される静電保護素子Ｑａより複雑であるため、その素子を形成するに当たって、通常、２層（または２層以上）の金属配線層が必要なる。
従って、２層構造のＩＣチップにアクティブクランパーを配置する場合、図５のように静電保護素子の上に信号配線Ｒａを配置することができない。一方において、静電保護素子は、入出力パッドに印加される過電圧が内部回路に加わらないようにさせるという機能上、入出力パッドに近くに配置する必要があるため、２層構造のＩＣチップにアクティブクランパーを配置するのは難しい。
仮に配置できたとしても、図９のように、静電保護素子Ｑｂと重ならないように信号配線Ｒｂを迂回して配置するとともに、静電保護素子Ｑｂを形成する配線を負側の電源配線１０４や正側の電源配線１０５と短絡しないようにする必要がある。尚、信号配線Ｒｂは第２層に形成されており、負側の電源配線１０４及び正側の電源配線１０５は、図５と同様に第１層に形成されている。
図９のような信号配線の迂回は、配線の寄生容量の増大を招き、信号の遅延や信号波形の歪みを増大させる。また、迂回している配線部分は無駄な部分であるため、ＩＣの集積度の低下を招くことにもなる。逆に言えば、信号速度や集積度を優先させる場合は、アクティブクランパーの採用を控える必要があり、この場合は静電破壊の耐性が低下してしまう（例えば、図５〜図７におけるものと同等となる）。
本発明は、上記の点に鑑み、内部回路への配線に制約を与えることなく、静電破壊の耐性を向上させることのできる半導体装置を提供することを目的とする。
上記目的を達成するために本発明に係る半導体装置は、電源電圧が供給される電源パッドと、該電源パッドに電気的に接続される電源配線と、信号を入力または信号を出力する入出力パッドと、該入出力パッドに電気的に接続され、且つ前記電源配線を介して前記電源パッドに電気的に接続される静電保護素子と、信号配線を介して前記入出力パッドと電気的に接続される内部回路と、を備えた半導体装置において、当該半導体装置の外側から内側に向かって、前記静電保護素子、前記入出力パッド、前記内部回路の順に配置されている。
上記構成によれば、静電保護素子を入出力パッドの外側に配置しているため、２層構造の半導体装置においても、２層の金属配線層が必要な静電保護素子を容易に設けることができ、容易に静電破壊の耐性を向上させることができる。そして、その静電保護素子の配置が、入出力パッドと内部回路を接続する信号配線に制約を与えることもないため、信号の遅延増大や信号波形の歪み増大の防止等も図られる。
そして、具体的には、前記電源配線を、前記入出力パッドより外側に配置すればよい。
これにより、電源配線を配置するにあたって信号配線との配置関係を考慮する必要がないため、電源配線を最もシート抵抗値の小さい金属配線層を用いて形成したり、複数の金属配線層を用いて形成したりすることが可能となる。この結果、電源配線のインピーダンスが減少し、静電破壊の耐性が向上する。
つまり、具体的には、前記半導体装置はｎ層（ｎ；２以上の整数）の金属配線層を備えた多層配線構造を有し、前記電源配線は、前記ｎ層の金属配線層のうち、最もシート抵抗値が小さい金属配線層を少なくとも用いて形成されるようにすればよい。
また、前記半導体装置はｎ層（ｎ；２以上の整数）の金属配線層を備えた多層配線構造を有し、前記電源配線は、最下層以外の金属配線層を用いて形成されるようにしてもいい。
また、前記半導体装置はｎ層（ｎ；２以上の整数）の金属配線層を備えた多層配線構造を有し、前記電源配線は、複数の金属配線層を用いて形成されるようにしてもいい。
また、例えば、前記電源パッドは、第１の電源電圧が供給される第１の電源パッドと、前記第１の電源電圧と異なる第２の電源電圧が供給される第２の電源パッドとから成り、前記電源配線は、前記第１の電源パッドに電気的に接続される第１の電源配線と、前記第２の電源パッドに電気的に接続される第２の電源配線とから成る。
ここにおいて、第１の電源電圧とは、例えば負側の電源電圧（グランド電圧；０Ｖ）であり、第２の電源電圧とは、例えば正側の電源電圧（例えば５Ｖ）である。勿論、その逆であってもよい。
上述した通り、本発明に係る半導体装置によれば、内部回路への配線に制約を与えることなく、静電破壊の耐性を向上させることができる。
以下、本発明に係る半導体装置の実施形態につき、図面を参照して説明する。図１は、実施形態の半導体装置であるＩＣチップ１の平面全体図である。
図１に示す如く、ＩＣチップ１は、略四角形状をしている。ＩＣチップ１には、ボンディングワイヤまたはパンプ（共に不図示）が接続され、負側の電源電圧（グランド電圧；０Ｖ）供給される負側の電源パッド２と、ボンディングワイヤ（不図示）が接続され、正側の電源電圧Ｖｃｃ（例えば５Ｖ）が供給される正側の電源パッド３と、負側の電源パッド２に電気的に接続され、後述する入出力パッドＰ1、Ｐ2、・・・、Ｐ14や内部回路６を囲むように配置される負側の電源配線４と、正側の電源パッド３に電気的に接続され、後述する入出力パッドＰ1、Ｐ2、・・・、Ｐ14や内部回路６を囲むように配置される正側の電源配線５と、夫々にボンディングワイヤ（不図示）が接続され、外部から信号を入力または外部へ信号を出力する入出力パッドＰ1、Ｐ2、・・・、Ｐ14と、入力パッドとして機能する入出力パッド（外部から信号を入力する入出力パッド）を介して信号を入力し、その入力信号に応じて、出力パッドとして機能する入出力パッド（外部へ信号を出力する入出力パッド）を介して信号を出力する内部回路６と、入出力パッドＰ1、Ｐ2、・・・、Ｐ14の夫々に印加される過電圧から内部回路６を保護する静電保護素子Ｑ1、Ｑ2、・・・、Ｑ14と、が備えられている。尚、図１において、負側の電源配線４は符号７０の部分で切断されているが、符号７０の部分で図面上方から延びる負側の電源配線４と図面下方から延びる負側の電源配線４とを接続するようにしてもよい。
入出力パッドＰ1は、信号配線Ｒ1を介して内部回路６に電気的に接続されている。同様に、入出力パッドＰ2、Ｐ3、・・・、Ｐ14の夫々も、夫々の信号配線Ｒ2、Ｒ3、・・・、Ｒ14（図１においては符号を省略）を介して内部回路６に電気的に接続されている。また、電源パッド２及び３も、内部回路６に接続されており、内部回路６には電源が供給されている。
また、ＩＣチップ１を図１のように平面視したときにおいて、ＩＣチップ１の４つの辺Ｌ１、Ｌ２、Ｌ３及びＬ４の夫々からＩＣチップ１の中央（中央には内部回路６が配置されている）に向かう方向は、ＩＣチップ１の外側から内側に向かう方向に相当する。
図２に示す、図１におけるＢ−Ｂ線の断面図を用いて入出力パッドＰ１付近の断面構造を説明する。図２において、金属の導通部分は斜線を用いて表わされている。以下は、入出力パッドＰ1、Ｐ2、・・・、Ｐ14の内、入出力パッドＰ1に着目してその構造等を説明するが、他の入出力パッドＰ2、Ｐ3、・・・、Ｐ14の構造等も同様である。
図２に示す如く、ＩＣチップ１は、下層側の第１金属配線層（第１層）と上層側の第２金属配線層（第２層）との２層の金属配線層を備えた多層配線構造（２層構造）を有している。これらの金属配線層は、アルミニウムを材料として形成されているが、銅や金等、アルミニウム以外の材料を用いて形成してもよい。
入出力パッドＰ１は、第１層に形成される金属膜２１と第２層に形成される金属膜２２とから構成されている。金属膜２１と金属膜２２は、少なくとも第１層と第２層の間に存在する絶縁膜３０に設けられたコンタクトホール４０を介して電気的に接続されている。信号配線Ｒ1は、一端が金属膜２２に、他端が内部回路６に接続されている。
シリコン基板１０の上部には、イオン注入及び拡散工程を経てＰ型ウェル１１、及びＮ型ウェル１２が形成されており、Ｐ型ウェル１１の上部にはＮ型拡散層１３、Ｎ型ウェル１２の上部にはＰ型拡散層１５が夫々形成されている。Ｎ型拡散層１３とＰ型ウェル１１とのＰＮ接合によって保護ダイオード１７が形成されると共に、Ｐ型拡散層１５とＮ型ウェル１２とのＰＮ接合によって保護ダイオード１８が形成されており、静電保護素子Ｑ1はこれらの保護ダイオード１７及び１８から構成されることとなる。
形成されたＰ型ウェル１１等を含むシリコン基板１０上には、シリコン酸化物の絶縁膜５０が形成されているが、Ｎ型拡散層１３と金属膜２１、Ｐ型拡散層１５と金属膜２１は、夫々電気的に接続されている。また、Ｐ型ウェル１１は図示されない部分を介して負側の電源配線４に電気的に接続され、Ｎ型ウェル１２は図示されない部分を介して正側の電源配線５に電気的に接続されている。
金属膜２１は第１層に形成されており、金属膜２２、信号配線Ｒ1、負側の電源配線４及び正側の電源配線５は、全て第２層に形成されている。また、第２層の層の厚さは、第１層の層の厚さより厚く、（第２層のシート抵抗値）＜（第１層のシート抵抗値）が成立している。
図３は、図２の構造を等価的な回路で表わしたものである。ボンディングワイヤ（不図示）を介して入出力パッドＰ1に正の過電圧が印加されると、電流は入出力パッドＰ1から保護ダイオード１８、正側の電源配線５及び正側の電源パッド３を介してＶｃｃ電源側に流れ込む。一方、ボンディングワイヤ（不図示）を介して入出力パッドＰ1に負の過電圧が印加されると、電流はグランドから負側の電源パッド２、負側の電源配線４及び保護ダイオード１７を介して入出力パッドＰ1に流れる。これにより、内部回路６への過電圧の印加が防止される。
上記の説明から分かるように、静電保護素子Ｑ1は、入出力パッドＰ1の外側に配置されている。同様に、静電保護素子Ｑ2、Ｑ3、・・・、Ｑ14は、それぞれ入出力パッドＰ2、Ｐ3、・・・、Ｐ14の外側に配置されている。換言すれば、静電保護素子（静電保護素子Ｑ1等）、入出力パッド（入出力パッドＰ1等）、内部回路６は、ＩＣチップ１の外側から内側に向かって、この順に配置されている。
また、負側の電源配線４及び正側の電源配線５は、入出力パッド（入出力パッドＰ1等）より外側に配置されるとともに、第２層の金属配線層を用いて形成されている。第２層のシート抵抗値は、最下層である第１層のシート抵抗値より小さい（例えば、１／２）ので、第１層を用いて電源配線１０４及び１０５を形成していた従来例（図６等参照）より、電源配線（負側の電源配線４及び正側の電源配線５）のインピーダンスが小さくなる。この結果、従来例よりＩＣチップ１の静電破壊の耐性は強い。また、入出力パッドＰ1と内部回路６との間に静電保護素子Ｑ1が配置されていないため、信号配線Ｒ1を極限にまで短くすることができ、信号配線における信号の遅延や信号波形の歪み等を最小限に抑えることができる。
また、静電保護素子Ｑ1に代えて、または静電保護素子Ｑ1と並列に、Ｑｂのような静電保護素子（図８参照）を、ＩＣチップ１に組み込む場合、その静電保護素子Ｑｂを静電保護素子Ｑ1が配置されている領域に配置することは、入出力パッドＰ1の内側に配置する場合よりも容易である。静電保護素子Ｑｂのようなアクティブクランパーは、構造が比較的複雑であることから、その素子を形成するにあたって、通常２層の金属配線層を使用することとなるが、上記と同様に静電保護素子Ｑｂを入出力パッドＰ1の外側に配置すれば、信号配線Ｒ1との配置関係を全く考慮する必要が無い（静電保護素子Ｑｂを配置するにあたり、信号配線Ｒ1を配置するスペースの確保等を考慮する必要が無く、負側の電源配線４や正側の電源配線５との関係のみを考慮すればよいからである）からである。
逆に言えば、静電保護素子Ｑｂのようなアクティブクランパーの配置が、信号配線Ｒ1の配置に制約を与えることがないため、図９のような迂回等を行う必要もない。この結果、その迂回等に起因する信号の遅延増大、信号波形の歪み増大及び集積度の低下を防止することができる。
尚、静電保護素子Ｑｂのようなアクティブクランパーを配置する場合も、第２層を用いて負側の電源配線４及び正側の電源配線５を形成するとよい。
また、ＩＣチップ１が、最下層の第１金属配線層（第１層）、第２金属配線層（第２層）及び最上層の第３金属配線層（第３層）の３層の金属配線層を備えた多層配線構造（３層構造）を有している場合は、負側の電源配線４及び正側の電源配線５の夫々を、第２層及び第３層を用いて形成するようにするとよい。これにより、負側の電源配線４及び正側の電源配線５の同一面積での夫々のインピーダンスが第２層または第３層のみを用いて形成する場合よりも減少するため、静電破壊の耐性が更に向上する。
具体的には、図４のように、第３層に形成される金属膜６０と第２層に形成される金属膜６１にて負側の電源配線４を形成し、第３層に形成される金属膜６２と第２層に形成される金属膜６３にて正側の電源配線５を形成すればよい。図４において、金属の導通部分は斜線を用いて表わされている。ここで、金属膜６０と金属膜６１とは、コンタクトホール６４を介して電気的に接続されており、金属膜６２と金属膜６３とは、コンタクトホール６５を介して電気的に接続されている。尚、図４は、負側の電源配線４及び正側の電源配線５の部分だけを示した断面図である。また、（第３層の層の厚さ）＞（第２層の層の厚さ）＞（第１層の層の厚さ）が成立し、（第３層のシート抵抗値）＜（第２層のシート抵抗値）＜（第１層のシート抵抗値）が成立している。
３層構造である場合は、従来例のように静電保護素子が入出力パッドの内側にあっても、静電保護素子Ｑｂのようなアクティブクランパーを配置することは可能である。その際、第３層を用いて入出力パッドＰａと内部回路１０６を接続することにより図９のような迂回を用いる必要はなくなるが、負側の電源配線４及び正側の電源配線５は第１層のみを用いて形成されることになる（第３層は信号配線に用いられるため、使用不可）。
一方、静電保護素子（静電保護素子Ｑ1や静電保護素子Ｑｂ）を入出力パッドＰ1の外側に配置し、負側の電源配線４及び正側の電源配線５を入出力パッドＰ1の外側に配置すれば、上記のように、負側の電源配線４及び正側の電源配線５の夫々を、第２層及び第３層を用いて形成することが容易に可能となる。
尚、本実施形態のように、静電保護素子Ｑ1等を入出力パッドＰ1の外側に配置した場合、入出力パッドＰ1から内部回路６への配線の間に静電保護素子Ｑ1等が存在しなくなる。しかしながら、入出力パッドＰ1に流入または入出力パッドＰ1から流出する過電圧による電流は、結局のところオームの法則に従い、インピーダンスの小さい部分を流れることとなるため、静電保護素子Ｑ1等を入出力パッドＰ1の外側に配置したこと自体によって、静電破壊の耐性が減少するということはない。
＜＜その他、変形等＞＞
上記の説明においては、２層構造または３層構造を有するＩＣチップを例示したが、本発明は、ｎ層（ｎは２以上の整数）の金属配線層を備えた多層配線構造を有するＩＣチップに、広く適用可能である。尚、４層以上の場合も、上層（半導体基板１０の反対側）に向かえば向かうほど、金属配線層の厚さは増大し、（第ｎ層のシート抵抗値）＜（第（ｎ−１）層のシート抵抗値）＜ ・・・ ＜（第２層のシート抵抗値）＜（第１層のシート抵抗値）が成立している。
そして、電源配線（負側の電源配線４及び正側の電源配線５）を、最もシート抵抗値の小さい金属配線層（即ち、最上層である第ｎ層）を用いて形成するようにしてもいいし、その最もシート抵抗値の小さい金属配線層を含むように形成してもよい。また、最下層である第１層以外の金属配線層（即ち、第２層、第３層、・・・、または第ｎ層）を用いて形成してもいい。また、第ｎ層や最下層以外の金属配線層等を任意に組み合わせたｍ層（ｍは２以上の整数；但し、ｎ≧ｍ）を用いて形成してもいい。
また、上記の実施形態における負側の電源配線４と正側の電源配線５とは、逆の場合もある（例えば、図１において正側の電源配線を負側の電源配線より外側に配置してもいい。）また、負側の電源配線と正側の電源配線との組が１系統のものを例示してきたが、本発明は、２系統以上のマルチ電源、マルチグランドの半導体装置にも適用可能である。
また、ＩＣチップ１に設けられる静電保護素子Ｑ1、Ｑ2、・・・、Ｑ14やＱｂ（図３、図８参照）は、静電保護素子の一例であって、本発明は上記静電保護素子に限定されるものではない。
また、四角形状を形成するＩＣチップ１の４つの角部において、電源配線４や電源配線５が略直角に折れ曲がっている例を、図１に示した。即ち、上記の４つの角部において、電源配線４の中心線（中心を通る線）や電源配線５の中心線は、略９０度の角度にて折れ曲がっている。このような鋭角にて電源配線を曲げることは、電源配線のインピーダンス低減にとって好ましくない場合がある。
そこで、電源配線のインピーダンスを下げることを目的として、電源配線のコーナーカットを行うようにしてもよい。このコーナーカットを施したＩＣチップ１ａを、図１のＩＣチップ１の変形例として図１０に示す。図１０において、図１と同一の部分には、同一の符号を付し重複する説明を省略する。図１０のＩＣチップ１ａが図１のＩＣチップ１と異なる点は、図１の電源配線４及び電源配線５が、それぞれ電源配線４ａ及び電源配線５ａに置換されている点であり、その他の点では一致している。
図１のＩＣチップ１と同様、ＩＣチップ１ａは略四角形状をしており、四角形状を形成する４つの角部Ｇ１、Ｇ２、Ｇ３及びＧ４の夫々において、電源配線４ａ及び電源配線５ａの夫々にはコーナーカットが施されている。
負側の電源配線４ａは、負側の電源パッド２に電気的に接続され、入出力パッドＰ1、Ｐ2、・・・、Ｐ14や内部回路６を囲むように配置されている。角部Ｇ１〜Ｇ４においてコーナーカットが施されている点を除けば、電源配線４ａは図１の電源配線４と同じものである。正側の電源配線５ａは、正側の電源パッド３に電気的に接続され、入出力パッドＰ1、Ｐ2、・・・、Ｐ14や内部回路６を囲むように配置されている。角部Ｇ１〜Ｇ４においてコーナーカットが施されている点を除けば、電源配線５ａは図１の電源配線５と同じものである。
電源配線４ａの中心線（不図示）は、角部Ｇ１〜Ｇ４において、９０度未満の角度にて折れ曲がっている。例えば、各角部において、電源配線４ａ（電源配線４ａの中心線）を４５度の角度にて２回、同方向に曲げることにより、最終的に９０度、電流の流れる方向を変えている。同様に、電源配線５ａの中心線（不図示）は、角部Ｇ１〜Ｇ４において、９０度未満の角度にて折れ曲がっている。例えば、各角部において、電源配線５ａ（電源配線５ａの中心線）を４５度の角度にて２回、同方向に曲げることにより、最終的に９０度、電流の流れる方向を変えている。
また、電源配線４ａの幅をＷとした場合、図１０に示す如く、角部Ｇ１〜Ｇ４におけるコーナーカットの部分の幅を、１．５Ｗ〜２．０Ｗの間（特に、１．８Ｗ）に設定することが望ましい。電源配線５ａについても同様である。また、図１０に示す形状とは異なるが、角部Ｇ１〜Ｇ４において、電源配線４ａや電源配線５ｂの中心線が円弧を描くようにしても良い。
また、本発明は、ゲートアレイなどに代表されるＩＣチップ等の半導体装置に好適である。本発明は、電源用ＩＣやモータの駆動制御を行うＩＣ（モータドライバー）等、比較的大きな電流を扱うＩＣ、及び該ＩＣを用いた電気機器に好適である。また、携帯電話機及びＰＨＳ（Personal Handyphone System）等の移動体通信機、並びにパーソナルコンピュータに代表される情報処理機器等、様々な電気機器に本発明に係る半導体装置は好適である。そのような電気機器は、本発明に係る半導体装置によって動作が制御される。図１１に、ＩＣチップ１又は１ａを備えた電気機器の例として、携帯電話機８０の斜視図を示す。携帯電話機８０には、ＩＣチップ１又は１ａにて構成される演算処理部（不図示）等が内蔵されており、該演算処理部が携帯電話機８０の各種動作を制御する。
本発明の実施形態に係るＩＣチップの全体平面図である。 図１におけるＢ−Ｂ線の断面図である。 図２の構造の等価回路である。 図１の変形例の断面図である。 従来のＩＣチップの一部を示す平面図である。 図５のおけるＡ−Ａ線の断面図である。 図６の構造の等価回路である。 従来の静電保護素子の等価回路の一例である。 従来のＩＣチップの一部を示す他の平面図である。 図１のＩＣチップの変形例を示す全体平面図である。 図１又は図１０のＩＣチップを備えた携帯電話機の斜視図である。
符号の説明
１、１ａ ＩＣチップ
２ 負側の電源パッド
３ 正側の電源パッド
４ 負側の電源配線
５ 正側の電源配線
６ 内部回路
Ｐ1、Ｐ2、・・・、Ｐ14 入出力パッド
Ｑ1、Ｑ2、・・・、Ｑ14、Ｑａ、Ｑｂ 静電保護素子
Ｒ1 信号配線
１０ シリコン基板
１１ Ｐ型ウェル
１２ Ｎ型ウェル
１３ Ｎ型拡散層
１５ Ｐ型拡散層
１７、１８ 保護ダイオード
２１、２２、６０、６１、６２、６３ 金属膜
３０ 絶縁膜
４０、６４、６５ コンタクトホール
１１７ａ、１１８ａ ＭＯＳトランジスタ

Claims (7)

  1. 電源電圧が供給される電源パッドと、
    該電源パッドに電気的に接続される電源配線と、
    信号を入力または信号を出力する入出力パッドと、
    該入出力パッドに電気的に接続され、且つ前記電源配線を介して前記電源パッドに電気的に接続される静電保護素子と、
    信号配線を介して前記入出力パッドと電気的に接続される内部回路と、
    を備えた半導体装置において、
    当該半導体装置の外側から内側に向かって、前記静電保護素子、前記入出力パッド、前記内部回路の順に配置されている
    ことを特徴とする半導体装置。
  2. 前記電源配線は、前記入出力パッドより外側に配置されている
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体装置はｎ層（ｎ；２以上の整数）の金属配線層を備えた多層配線構造を有し、前記電源配線は、前記ｎ層の金属配線層のうち、最もシート抵抗値が小さい金属配線層を少なくとも用いて形成されている
    ことを特徴とする請求項２に記載の半導体装置。
  4. 前記半導体装置はｎ層（ｎ；２以上の整数）の金属配線層を備えた多層配線構造を有し、前記電源配線は、最下層以外の金属配線層を用いて形成されている
    ことを特徴とする請求項２に記載の半導体装置。
  5. 前記半導体装置はｎ層（ｎ；２以上の整数）の金属配線層を備えた多層配線構造を有し、前記電源配線は、複数の金属配線層を用いて形成されている
    ことを特徴とする請求項２〜請求項４の何れかに記載の半導体装置。
  6. 前記電源パッドは、第１の電源電圧が供給される第１の電源パッドと、前記第１の電源電圧と異なる第２の電源電圧が供給される第２の電源パッドとから成り、
    前記電源配線は、前記第１の電源パッドに電気的に接続される第１の電源配線と、前記第２の電源パッドに電気的に接続される第２の電源配線とから成る
    ことを特徴とする請求項１〜請求項５の何れかに記載の半導体装置。
  7. 請求項１〜請求項６の何れかに記載の半導体装置を備えた
    ことを特徴とする電気機器。
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