JPH09199670A - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
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- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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Abstract
(57)【要約】
【課題】静電破壊の耐電圧を高めるとともに、チップ面
積の増大を抑えた半導体装置を提供することにある。 【解決手段】チップの外周に形成する共通放電線１８と
は独立したＳＵＢ配線１をその外側に平行して設ける。
共通放電線１８には、静電保護素子としての電圧クラン
プ素子２Ａ〜２Ｍ及びダイオード素子２Ａ〜２Ｍのみを
接続しフローティング状態にして耐電圧を高める一
方、、ＳＵＢ配線１にはＢＢＧ回路９等のトランジスタ
からなる付加回路を接続し基板と接続する。これら２本
の配線により、共通放電線１８の幅を狭くできるので、
チップ面積の増大も抑えられる。
積の増大を抑えた半導体装置を提供することにある。 【解決手段】チップの外周に形成する共通放電線１８と
は独立したＳＵＢ配線１をその外側に平行して設ける。
共通放電線１８には、静電保護素子としての電圧クラン
プ素子２Ａ〜２Ｍ及びダイオード素子２Ａ〜２Ｍのみを
接続しフローティング状態にして耐電圧を高める一
方、、ＳＵＢ配線１にはＢＢＧ回路９等のトランジスタ
からなる付加回路を接続し基板と接続する。これら２本
の配線により、共通放電線１８の幅を狭くできるので、
チップ面積の増大も抑えられる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に半導体基板上に形成した半導体集積回路の静電破壊
対策を施した半導体装置に関する。
特に半導体基板上に形成した半導体集積回路の静電破壊
対策を施した半導体装置に関する。
【０００２】
【従来の技術】従来、このような半導体集積回路の静電
破壊対策を施した技術としては、例えば特開平７−８６
５１９号公報などに開示されたものがある。
破壊対策を施した技術としては、例えば特開平７−８６
５１９号公報などに開示されたものがある。
【０００３】図３はかかる従来の一例を示す半導体装置
の回路図である。図３に示すように、従来の半導体装置
は、内部回路４やこの内部回路４に接続されるインバー
タ５および出力トランジスタ６あるいは保護抵抗７，Ｂ
ＶＤＳトランジスタ８などを備えた半導体集積回路の各
端子、すなわち電源（ＶＣＣ）端子１０，入力端子１
１，Ｇｎｄ端子１２，出力回路用電源（ＶＣＣＱ）端子
１３，出力端子１４，出力回路用ＧｎｄＱ端子１５，内
部回路用Ｇｎｄ端子１６，その他の端子１７等に対し、
印加される静電パルスを放電するために、保護素子とし
て各端子に並列接続される複数の電圧クランプ素子２Ａ
〜２Ｍおよび複数のダイオード素子３Ａ〜３Ｍと、これ
らの各素子の他端を共通に接続する共通放電線１８とが
設けられている。また、この共通放電線１８は、チップ
の面積の増大を抑制するために、半導体基板に電位を供
給するバックバイアスジェネレータ（ＢＢＧ回路）９と
接続されるＳＵＢ配線と共用した配線構造になってい
る。
の回路図である。図３に示すように、従来の半導体装置
は、内部回路４やこの内部回路４に接続されるインバー
タ５および出力トランジスタ６あるいは保護抵抗７，Ｂ
ＶＤＳトランジスタ８などを備えた半導体集積回路の各
端子、すなわち電源（ＶＣＣ）端子１０，入力端子１
１，Ｇｎｄ端子１２，出力回路用電源（ＶＣＣＱ）端子
１３，出力端子１４，出力回路用ＧｎｄＱ端子１５，内
部回路用Ｇｎｄ端子１６，その他の端子１７等に対し、
印加される静電パルスを放電するために、保護素子とし
て各端子に並列接続される複数の電圧クランプ素子２Ａ
〜２Ｍおよび複数のダイオード素子３Ａ〜３Ｍと、これ
らの各素子の他端を共通に接続する共通放電線１８とが
設けられている。また、この共通放電線１８は、チップ
の面積の増大を抑制するために、半導体基板に電位を供
給するバックバイアスジェネレータ（ＢＢＧ回路）９と
接続されるＳＵＢ配線と共用した配線構造になってい
る。
【０００４】また、ダイナミックメモリ（ＤＲＡＭ）な
どでは、半導体基板にマイナス電位を与えて回路動作さ
せているが、その電位供給方法としては、半導体基板
（チップ）の最外周（スクライブ線領域）にアルミ配線
を引いて基板と接続させ、基板電位を前述したＢＢＧ回
路９によりマイナス電位に引くことが行われている。そ
のため、基板そのものは、外部端子とはフローティング
状態になる。
どでは、半導体基板にマイナス電位を与えて回路動作さ
せているが、その電位供給方法としては、半導体基板
（チップ）の最外周（スクライブ線領域）にアルミ配線
を引いて基板と接続させ、基板電位を前述したＢＢＧ回
路９によりマイナス電位に引くことが行われている。そ
のため、基板そのものは、外部端子とはフローティング
状態になる。
【０００５】このように、従来の半導体装置にあって
は、そのＳＵＢ配線を共通放電線１８として用いること
により、静電破壊保護を図っている。
は、そのＳＵＢ配線を共通放電線１８として用いること
により、静電破壊保護を図っている。
【０００６】図４は図３に示す回路を含む半導体基板上
のスクライブ線領域の断面図である。図４に示すよう
に、従来の半導体装置は、チップの最外周に形成するス
クライブ線領域２５において、Ｐ型基板（Ｐ−Ｓｕｂ）
２１上にフィールド酸化膜２２を形成し、その間にＰｃ
ｈ拡散層２３を設けた後、層間絶縁膜２４を被膜してか
ら共通放電線１８をＰｃｈ拡散層２３上に被着してい
る。このような装置にあっては、基板は外部端子とはフ
ローティング状態になる。
のスクライブ線領域の断面図である。図４に示すよう
に、従来の半導体装置は、チップの最外周に形成するス
クライブ線領域２５において、Ｐ型基板（Ｐ−Ｓｕｂ）
２１上にフィールド酸化膜２２を形成し、その間にＰｃ
ｈ拡散層２３を設けた後、層間絶縁膜２４を被膜してか
ら共通放電線１８をＰｃｈ拡散層２３上に被着してい
る。このような装置にあっては、基板は外部端子とはフ
ローティング状態になる。
【０００７】また、図５は図３に示す回路を含むチップ
の平面配置図である。図５に示すように、チップ３０
は、中央に内部回路４を配置するとともに、最外周（ス
クライブ線部分）に共通放電線１８をループ状に形成し
ている。この内部回路４を保護するために、入力端子１
１やＧｎｄ端子１６から保護素子およびＢＢＧ回路９を
介して共通放電線１８と接続され、しかもこの共通放電
線１８は半導体基板に接続されている。
の平面配置図である。図５に示すように、チップ３０
は、中央に内部回路４を配置するとともに、最外周（ス
クライブ線部分）に共通放電線１８をループ状に形成し
ている。この内部回路４を保護するために、入力端子１
１やＧｎｄ端子１６から保護素子およびＢＢＧ回路９を
介して共通放電線１８と接続され、しかもこの共通放電
線１８は半導体基板に接続されている。
【０００８】上述した従来の半導体装置の各端子１０〜
１７は、並列接続した電圧クランプ素子２Ａ〜２Ｍおよ
びダイオード素子３Ａ〜３Ｍにより共通放電線１８に接
続されると同時に、基板電位を一定に保つＢＢＧ回路９
もその出力トランジスタは共通放電線１８に接続されて
いる。
１７は、並列接続した電圧クランプ素子２Ａ〜２Ｍおよ
びダイオード素子３Ａ〜３Ｍにより共通放電線１８に接
続されると同時に、基板電位を一定に保つＢＢＧ回路９
もその出力トランジスタは共通放電線１８に接続されて
いる。
【０００９】例えば、図３の回路において、Ｇｎｄ端子
１６を対接地端子とし、入力端子１１にプラスの静電パ
ルスが加わったとすると、このときは電圧クランプ素子
２Ｂがオンする。このクランプ素子２Ｂがオンするとき
の電圧は、電源電圧ＶＣＣの絶対最大定格よりも高く、
ゲート酸化膜およびＰＮジャンクションの耐圧よりも低
い電圧でオンするように設定されている。なお、入力端
子１１とインバータ回路５のゲートとの間には、保護抵
抗７が設けられているため、静電パルスのピークが直接
インバータ回路５に影響を与えないような構成となって
いる。
１６を対接地端子とし、入力端子１１にプラスの静電パ
ルスが加わったとすると、このときは電圧クランプ素子
２Ｂがオンする。このクランプ素子２Ｂがオンするとき
の電圧は、電源電圧ＶＣＣの絶対最大定格よりも高く、
ゲート酸化膜およびＰＮジャンクションの耐圧よりも低
い電圧でオンするように設定されている。なお、入力端
子１１とインバータ回路５のゲートとの間には、保護抵
抗７が設けられているため、静電パルスのピークが直接
インバータ回路５に影響を与えないような構成となって
いる。
【００１０】したがって、クランプ素子２Ｂがオンした
後、入力端子１１からは、共通放電線１８を経由してＧ
ｎｄ端子１６へ印加された静電パルスが放電される。
後、入力端子１１からは、共通放電線１８を経由してＧ
ｎｄ端子１６へ印加された静電パルスが放電される。
【００１１】また、電源ＶＣＣ端子１０を対接地端子と
した場合、その際の放電はクランプ素子２Ｂ，共通放電
線１８，ダイオード３Ａ，ＶＣＣ端子１０の経路で放電
される。
した場合、その際の放電はクランプ素子２Ｂ，共通放電
線１８，ダイオード３Ａ，ＶＣＣ端子１０の経路で放電
される。
【００１２】従来の半導体装置は、上述したような放電
経路を設けることにより、内部回路４に対する静電破壊
を防止している。
経路を設けることにより、内部回路４に対する静電破壊
を防止している。
【００１３】
【発明が解決しようとする課題】上述した従来の半導体
装置は、静電破壊保護技術として、共通放電線とＳＵＢ
配線を一体化している。したがって、半導体基板がグラ
ンドレベルのときには、放電パルスが共通放電線を介し
て直接対極のグランドへ放電されるので、静電破壊によ
る問題を生じない。
装置は、静電破壊保護技術として、共通放電線とＳＵＢ
配線を一体化している。したがって、半導体基板がグラ
ンドレベルのときには、放電パルスが共通放電線を介し
て直接対極のグランドへ放電されるので、静電破壊によ
る問題を生じない。
【００１４】しかしながら、ＤＲＡＭ等の半導体装置に
あっては、半導体基板をマイナス電位に引いていること
が多い。このような場合には、静電パルスの放電経路上
に、半導体基板をマイナスの電位に引く回路としてのＢ
ＢＧ回路等を接地する必要があるため、共通放電線に出
力トランジスタを接続することになり、以下に詳述する
ような問題が生ずる。
あっては、半導体基板をマイナス電位に引いていること
が多い。このような場合には、静電パルスの放電経路上
に、半導体基板をマイナスの電位に引く回路としてのＢ
ＢＧ回路等を接地する必要があるため、共通放電線に出
力トランジスタを接続することになり、以下に詳述する
ような問題が生ずる。
【００１５】すなわち、第１の問題は、図５において対
極の接地点をＧｎｄ端子１６とし、入力端子１１に静電
パルスが印加されたとすると、共通放電線１８を経由し
てＧｎｄ端子１６へ放電されるがＢＢＧ回路９の出力ト
ランジスタのゲートおよびドレインも共通接続線１８に
接続されているので、他の各々の端子を含めて静電パル
スの印加が繰り返し行われると、ＰＮ接合部の破壊を生
ずるということにある。
極の接地点をＧｎｄ端子１６とし、入力端子１１に静電
パルスが印加されたとすると、共通放電線１８を経由し
てＧｎｄ端子１６へ放電されるがＢＢＧ回路９の出力ト
ランジスタのゲートおよびドレインも共通接続線１８に
接続されているので、他の各々の端子を含めて静電パル
スの印加が繰り返し行われると、ＰＮ接合部の破壊を生
ずるということにある。
【００１６】この接合部破壊が起こる理由は、例えば諸
外国のＣ−Ｖチャージ法による静電破壊試験において、
放電電圧±２０００Ｖのパルスが印加されたとすると、
容量１００ｐＦ，抵抗値１５００Ωでの電流として、ピ
ーク時では１．３３Ａもの大電流が流れることによる。
外国のＣ−Ｖチャージ法による静電破壊試験において、
放電電圧±２０００Ｖのパルスが印加されたとすると、
容量１００ｐＦ，抵抗値１５００Ωでの電流として、ピ
ーク時では１．３３Ａもの大電流が流れることによる。
【００１７】しかるに、共通放電線１８の抵抗値は、チ
ップサイズが大きくなればなる程、そのループ距離が長
くなるために増加する。例えば、チップサイズが７ｍｍ
角程度になると、静電パルスが印加される端子とＢＢＧ
回路９の位置が一番遠い関係に位置した場合、そのとき
の抵抗値は数十Ωになることがある。具体的に、共通放
電線１８の抵抗値を２０Ωとしたとき、ＢＢＧ回路９の
拡散層およびゲート酸化膜には、２６．６６Ｖの電圧が
印加されることになり、ＰＮジャンクション部およびゲ
ート酸化膜の耐圧を十数Ｖとすると、この耐圧量を超え
た電圧がかかることがある。
ップサイズが大きくなればなる程、そのループ距離が長
くなるために増加する。例えば、チップサイズが７ｍｍ
角程度になると、静電パルスが印加される端子とＢＢＧ
回路９の位置が一番遠い関係に位置した場合、そのとき
の抵抗値は数十Ωになることがある。具体的に、共通放
電線１８の抵抗値を２０Ωとしたとき、ＢＢＧ回路９の
拡散層およびゲート酸化膜には、２６．６６Ｖの電圧が
印加されることになり、ＰＮジャンクション部およびゲ
ート酸化膜の耐圧を十数Ｖとすると、この耐圧量を超え
た電圧がかかることがある。
【００１８】このため、共通放電線１８とＳＵＢ配線を
共通配線として設けると、ＳＵＢ配線に接続されている
ＢＢＧ回路９などの付加回路のゲート部および接合部分
を破壊することになる。また、かかる破壊の問題を考慮
して、共通放電線１８の抵抗値を数Ω程度に抑えようと
すると、共通放電線１８の配線幅を太くするしかなく、
この場合にはチップサイズに対して致命的な影響を及ぼ
してしまう。
共通配線として設けると、ＳＵＢ配線に接続されている
ＢＢＧ回路９などの付加回路のゲート部および接合部分
を破壊することになる。また、かかる破壊の問題を考慮
して、共通放電線１８の抵抗値を数Ω程度に抑えようと
すると、共通放電線１８の配線幅を太くするしかなく、
この場合にはチップサイズに対して致命的な影響を及ぼ
してしまう。
【００１９】一方、第２の問題は、基板にマイナス電位
を印加する場合、拡散層部分がエレクトロン注入源とな
り、近傍のゲートを介した対極Ｇｎｄ、ＶＣＣのＮｃｈ
拡散層あるいはゲート酸化膜を破壊することになる。こ
のような破壊の問題（破壊モード）は、ここ数年の間に
ＧＣＤ（Ｇａｔａ Ｃｏｎｔｒｏｌｌｅｄ Ｄｉｏｄ
ｅ）モードとして確認されてきている。
を印加する場合、拡散層部分がエレクトロン注入源とな
り、近傍のゲートを介した対極Ｇｎｄ、ＶＣＣのＮｃｈ
拡散層あるいはゲート酸化膜を破壊することになる。こ
のような破壊の問題（破壊モード）は、ここ数年の間に
ＧＣＤ（Ｇａｔａ Ｃｏｎｔｒｏｌｌｅｄ Ｄｉｏｄ
ｅ）モードとして確認されてきている。
【００２０】このように、共通放電線に直接付加回路を
接続すると、すなわちその付加回路を構成しているトラ
ンジスタのゲートや拡散層を接続すると、付加回路自体
が破壊され、総合的に見て静電破壊に弱くなるという欠
点がある。
接続すると、すなわちその付加回路を構成しているトラ
ンジスタのゲートや拡散層を接続すると、付加回路自体
が破壊され、総合的に見て静電破壊に弱くなるという欠
点がある。
【００２１】本発明の目的は、かかる静電破壊の耐電圧
を高めるとともに、チップ面積の増大を抑えることので
きる半導体装置を提供することにある。
を高めるとともに、チップ面積の増大を抑えることので
きる半導体装置を提供することにある。
【００２２】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に形成された半導体集積回路に接続される
複数の端子と、前記複数の端子にそれぞれ一方が並列接
続される保護素子としての複数の電圧クランプ素子およ
び複数のダイオード素子と、前記複数の電圧クランプ素
子および複数のダイオード素子の他方が共通に接続され
且つ金属配線で形成した共通放電線と、前記半導体基板
にバックバイアスを供給するバックバイアス発生回路な
どの付加回路と、前記バックバイアス発生回路などの前
記付加回路にトンネル配線を介して接続され且つ前記共
通放電線とは独立した金属配線からなるＳＵＢ配線とを
有し、前記共通放電線を前記半導体基板に対してフロー
ティング状態にして構成される。
半導体基板上に形成された半導体集積回路に接続される
複数の端子と、前記複数の端子にそれぞれ一方が並列接
続される保護素子としての複数の電圧クランプ素子およ
び複数のダイオード素子と、前記複数の電圧クランプ素
子および複数のダイオード素子の他方が共通に接続され
且つ金属配線で形成した共通放電線と、前記半導体基板
にバックバイアスを供給するバックバイアス発生回路な
どの付加回路と、前記バックバイアス発生回路などの前
記付加回路にトンネル配線を介して接続され且つ前記共
通放電線とは独立した金属配線からなるＳＵＢ配線とを
有し、前記共通放電線を前記半導体基板に対してフロー
ティング状態にして構成される。
【００２３】また、本発明の半導体装置における前記共
通放電線および前記ＳＵＢ配線は、平行に配線して形成
される。
通放電線および前記ＳＵＢ配線は、平行に配線して形成
される。
【００２４】また、本発明の半導体装置における前記Ｓ
ＵＢ配線は、前記バックバイアス発生回路などの前記付
加回路のみを接続して形成される。
ＵＢ配線は、前記バックバイアス発生回路などの前記付
加回路のみを接続して形成される。
【００２５】また、本発明の半導体装置における前記共
通放電線および前記ＳＵＢ配線は、共に前記電圧クラン
プ素子，前記複数のダイオード素子および前記複数の端
子の外側に且つチップ外周に沿って設置するように形成
される。
通放電線および前記ＳＵＢ配線は、共に前記電圧クラン
プ素子，前記複数のダイオード素子および前記複数の端
子の外側に且つチップ外周に沿って設置するように形成
される。
【００２６】また、本発明の半導体装置における前記Ｓ
ＵＢ配線は、前記共通放電線の外側に且つ平行して形成
される。
ＵＢ配線は、前記共通放電線の外側に且つ平行して形成
される。
【００２７】さらに、本発明の半導体装置は、半導体基
板上に形成された半導体集積回路に接続される複数の端
子と、前記複数の端子にそれぞれ一方が並列接続される
保護素子としての複数の電圧クランプ素子および複数の
ダイオード素子と、前記複数の電圧クランプ素子および
複数のダイオード素子の他方が共通に接続され且つ金属
配線で形成した共通放電線と、前記半導体基板にバック
バイアスを供給するバックバイアス発生回路などの付加
回路と、前記バックバイアス発生回路などの前記付加回
路のみにトンネル配線を介して接続されるとともに、前
記共通放電線の外側に平行し且つ前記共通放電線とは独
立した金属配線からなるＳＵＢ配線とを有し、前記共通
放電線を前記半導体基板に対してフローティング状態に
して構成される。
板上に形成された半導体集積回路に接続される複数の端
子と、前記複数の端子にそれぞれ一方が並列接続される
保護素子としての複数の電圧クランプ素子および複数の
ダイオード素子と、前記複数の電圧クランプ素子および
複数のダイオード素子の他方が共通に接続され且つ金属
配線で形成した共通放電線と、前記半導体基板にバック
バイアスを供給するバックバイアス発生回路などの付加
回路と、前記バックバイアス発生回路などの前記付加回
路のみにトンネル配線を介して接続されるとともに、前
記共通放電線の外側に平行し且つ前記共通放電線とは独
立した金属配線からなるＳＵＢ配線とを有し、前記共通
放電線を前記半導体基板に対してフローティング状態に
して構成される。
【００２８】
【発明の実施の形態】次に、本発明の実施の形態ついて
図面を参照して説明する。
図面を参照して説明する。
【００２９】図１は本発明の一実施の形態を説明するた
めの半導体装置の回路図である。図１に示すように、本
実施の形態における半導体装置は、前述した図３の従来
例同様、内部回路４やこの内部回路４に接続されるイン
バータ５および出力トランジスタ６あるいは保護抵抗
７，ＢＶＤＳトランジスタ８などを備えた半導体集積回
路の各端子、すなわち電源（ＶＣＣ）端子１０，入力端
子１１，Ｇｎｄ端子１２出力回路用電源ＶＣＣＱ端子１
３，出力端子１４，出力回路用ＧｎｄＱ端子１５，内部
回路用Ｇｎｄ端子１６，その他の端子１７等に対し、印
加される静電パルスを放電するために、保護素子として
各端子に並列接続される複数の電圧クランプ素子２Ａ〜
２Ｍおよび複数のダイオード素子３Ａ〜３Ｍと、これら
の各素子の他端を共通に接続する金属配線からなる共通
放電線１８とが設けられている。しかし、本実施の形態
では、この共通放電線１８は基板に対してフローティン
グ状態にしている。
めの半導体装置の回路図である。図１に示すように、本
実施の形態における半導体装置は、前述した図３の従来
例同様、内部回路４やこの内部回路４に接続されるイン
バータ５および出力トランジスタ６あるいは保護抵抗
７，ＢＶＤＳトランジスタ８などを備えた半導体集積回
路の各端子、すなわち電源（ＶＣＣ）端子１０，入力端
子１１，Ｇｎｄ端子１２出力回路用電源ＶＣＣＱ端子１
３，出力端子１４，出力回路用ＧｎｄＱ端子１５，内部
回路用Ｇｎｄ端子１６，その他の端子１７等に対し、印
加される静電パルスを放電するために、保護素子として
各端子に並列接続される複数の電圧クランプ素子２Ａ〜
２Ｍおよび複数のダイオード素子３Ａ〜３Ｍと、これら
の各素子の他端を共通に接続する金属配線からなる共通
放電線１８とが設けられている。しかし、本実施の形態
では、この共通放電線１８は基板に対してフローティン
グ状態にしている。
【００３０】また、本実施の形態では、この他に、半導
体基板にバイアス電位を供給するＢＢＧ回路９にトンネ
ル配線１９を介して接続される金属配線からなるＳＵＢ
配線１を共通放電線１８とは独立に設けている。しか
も、これらの共通放電線１８およびＳＵＢ配線１は、共
に電圧クランプ素子２Ａ〜２Ｍ，ダイオード素子３Ａ〜
３Ｍおよび複数の端子１０〜１７の外側に且つチップ外
周に沿って設置される。さらに、このＳＵＢ配線１は、
共通放電線１８の外側に且つ平行してループ状に形成さ
れる。
体基板にバイアス電位を供給するＢＢＧ回路９にトンネ
ル配線１９を介して接続される金属配線からなるＳＵＢ
配線１を共通放電線１８とは独立に設けている。しか
も、これらの共通放電線１８およびＳＵＢ配線１は、共
に電圧クランプ素子２Ａ〜２Ｍ，ダイオード素子３Ａ〜
３Ｍおよび複数の端子１０〜１７の外側に且つチップ外
周に沿って設置される。さらに、このＳＵＢ配線１は、
共通放電線１８の外側に且つ平行してループ状に形成さ
れる。
【００３１】例えば、入力端子１１に静電パルスが印加
されたとすると、接地端子をＧｎｄ端子１６としたと
き、電圧クランプ端子２Ｂがオンし、静電パルスは共通
放電線１８に放電され、ダイオード素子３Ｇを介してＧ
ｎｄ端子に逃がす構造になっている。すなわち、静電パ
ルスはＢＢＧ回路９には印加されない。つまり、ＢＢＧ
回路９の出力は、共通放電線１８とは別の配線層で形成
されるトンネル配線１９によりＳＵＢ配線１にのみ接続
しているからである。
されたとすると、接地端子をＧｎｄ端子１６としたと
き、電圧クランプ端子２Ｂがオンし、静電パルスは共通
放電線１８に放電され、ダイオード素子３Ｇを介してＧ
ｎｄ端子に逃がす構造になっている。すなわち、静電パ
ルスはＢＢＧ回路９には印加されない。つまり、ＢＢＧ
回路９の出力は、共通放電線１８とは別の配線層で形成
されるトンネル配線１９によりＳＵＢ配線１にのみ接続
しているからである。
【００３２】図２は図１示す回路を含む半導体基板上の
スクライブ線領域の断面図である。図２に示すように、
半導体装置のスクライブ線領域２５においては、Ｐ型半
導体基板２１上にＰｃｈ拡散層２３を形成し、その拡散
層２３と金属配線であるＳＵＢ配線１とを接触させるこ
とにより、ＳＵＢ配線１を半導体基板２１に接続してい
る。このとき、共通放電線１８の下には、絶縁層間膜２
４とフィールド酸化膜２２を設けているため、共通放電
線１８は半導体基板２１に対しフローティング状態にな
っている。なお、ここではＳＵＢ配線１に接続されるト
ンネル配線１９については、図示省略している。
スクライブ線領域の断面図である。図２に示すように、
半導体装置のスクライブ線領域２５においては、Ｐ型半
導体基板２１上にＰｃｈ拡散層２３を形成し、その拡散
層２３と金属配線であるＳＵＢ配線１とを接触させるこ
とにより、ＳＵＢ配線１を半導体基板２１に接続してい
る。このとき、共通放電線１８の下には、絶縁層間膜２
４とフィールド酸化膜２２を設けているため、共通放電
線１８は半導体基板２１に対しフローティング状態にな
っている。なお、ここではＳＵＢ配線１に接続されるト
ンネル配線１９については、図示省略している。
【００３３】このような構造にすることにより、共通放
電線１８とＳＵＢ配線１は完全に分離した形となり、Ｓ
ＵＢ配線１に接続されるＢＢＧ回路９等には静電パルス
が印加されないので、静電破壊を起すことがなくなる。
電線１８とＳＵＢ配線１は完全に分離した形となり、Ｓ
ＵＢ配線１に接続されるＢＢＧ回路９等には静電パルス
が印加されないので、静電破壊を起すことがなくなる。
【００３４】以下、このような静電破壊防止の実現につ
いて、より詳細に説明する。
いて、より詳細に説明する。
【００３５】まず、各種規格によるＥＳＤ試験におい
て、Ｇｎｄ端子を対極として、プラス・マイナス２００
０Ｖまでの静電パルスの印加を行った場合でも、本実施
の形態によれば、静電破壊による不良発生率は０％にす
ることができる。すなわち、従来は半導体基板をマイナ
スに引くためのＢＢＧ回路を接続したＳＵＢ配線とＥＳ
Ｄの保護対策として配線されている共通放電線とを共通
の配線により実現していたものを、本実施の形態では分
離構造とし、さらに共通放電線をフローティングとする
ことにより、ＳＵＢ配線に接続されるＢＢＧ回路やその
他の付加回路に静電パルスが印加されないようにするこ
とができる。
て、Ｇｎｄ端子を対極として、プラス・マイナス２００
０Ｖまでの静電パルスの印加を行った場合でも、本実施
の形態によれば、静電破壊による不良発生率は０％にす
ることができる。すなわち、従来は半導体基板をマイナ
スに引くためのＢＢＧ回路を接続したＳＵＢ配線とＥＳ
Ｄの保護対策として配線されている共通放電線とを共通
の配線により実現していたものを、本実施の形態では分
離構造とし、さらに共通放電線をフローティングとする
ことにより、ＳＵＢ配線に接続されるＢＢＧ回路やその
他の付加回路に静電パルスが印加されないようにするこ
とができる。
【００３６】次に、チップ面積の増大抑制についても、
従来の共通放電線は、チップサイズが大きくなると、そ
れにつれて共通放電線の長さも長くなり、配線の抵抗値
が大きくなるため、印加された静電パルスの電流のピー
ク時には、その配線抵抗によって共通放電線にかかる電
圧が高くなり、ＢＢＧ回路等の付加回路のトランジスタ
のＰＮジャンクションおよびゲート酸化膜の耐圧を越え
ることになる。この点を解決するために、共通放電線に
印加される電圧を上がらないようにするために、従来は
配線幅を太くしていたが、チップサイズが大きくなれば
なる程、チップサイズに影響がでてくる。しかし、本実
施の形態では、共通放電線とＳＵＢ配線とを分離して全
体を太くしないで済ませると同時に、ＢＢＧ回路等の付
加回路はすべてＳＵＢ配線側に接続し且つ高電圧のかか
る共通放電線には静電パルスによって破壊される回路を
接続しないことにより、配線抵抗を考慮する必要性を無
くし、チップ面積に対する影響を少なくしている。
従来の共通放電線は、チップサイズが大きくなると、そ
れにつれて共通放電線の長さも長くなり、配線の抵抗値
が大きくなるため、印加された静電パルスの電流のピー
ク時には、その配線抵抗によって共通放電線にかかる電
圧が高くなり、ＢＢＧ回路等の付加回路のトランジスタ
のＰＮジャンクションおよびゲート酸化膜の耐圧を越え
ることになる。この点を解決するために、共通放電線に
印加される電圧を上がらないようにするために、従来は
配線幅を太くしていたが、チップサイズが大きくなれば
なる程、チップサイズに影響がでてくる。しかし、本実
施の形態では、共通放電線とＳＵＢ配線とを分離して全
体を太くしないで済ませると同時に、ＢＢＧ回路等の付
加回路はすべてＳＵＢ配線側に接続し且つ高電圧のかか
る共通放電線には静電パルスによって破壊される回路を
接続しないことにより、配線抵抗を考慮する必要性を無
くし、チップ面積に対する影響を少なくしている。
【００３７】要するに、本実施の形態では、チップの最
外周（スクライブ線領域）に設けた２つの平行する金属
配線のうちの１つを静電パルス放電用の共通放電線と
し、半導体基板とはフローティングにするとともに、こ
の共通放電線と半導体集積回路における複数の金属端子
の各々に設けられた保護素子の一端を共通接続する。ま
た、この共通放電線の外側に且つ平行して形成される他
の金属配線をＳＵＢ配線とし、半導体基板にマイナス電
位を供給するＢＢＧ回路などの付加回路を接続する。こ
れにより、半導体基板にマイナス電位を供給するＢＢＧ
回路等の素子の破壊を防止するとともに、金属配線を分
割して形成することにより、共通放電線の幅を狭く抑え
ることができるので、チップサイズの増大も抑制するこ
とができる。
外周（スクライブ線領域）に設けた２つの平行する金属
配線のうちの１つを静電パルス放電用の共通放電線と
し、半導体基板とはフローティングにするとともに、こ
の共通放電線と半導体集積回路における複数の金属端子
の各々に設けられた保護素子の一端を共通接続する。ま
た、この共通放電線の外側に且つ平行して形成される他
の金属配線をＳＵＢ配線とし、半導体基板にマイナス電
位を供給するＢＢＧ回路などの付加回路を接続する。こ
れにより、半導体基板にマイナス電位を供給するＢＢＧ
回路等の素子の破壊を防止するとともに、金属配線を分
割して形成することにより、共通放電線の幅を狭く抑え
ることができるので、チップサイズの増大も抑制するこ
とができる。
【００３８】
【発明の効果】以上説明したように、本発明の半導体装
置は、金属配線で形成した共通放電線と半導体基板に電
位を供給するＢＢＧ回路等の付加回路を接続するために
金属配線で形成したＳＵＢ配線とを完全に分離し、共通
放電線をフローティング状態にすることにより、静電破
壊耐圧量を向上させるとともに、チップ面積の増大を抑
制することができるという効果がある。
置は、金属配線で形成した共通放電線と半導体基板に電
位を供給するＢＢＧ回路等の付加回路を接続するために
金属配線で形成したＳＵＢ配線とを完全に分離し、共通
放電線をフローティング状態にすることにより、静電破
壊耐圧量を向上させるとともに、チップ面積の増大を抑
制することができるという効果がある。
【図１】本発明の一実施の形態を説明するための半導体
装置の回路図である。
装置の回路図である。
【図２】図１示す回路を含む半導体基板上のスクライブ
線領域の断面図である。
線領域の断面図である。
【図３】従来の一例を示す半導体装置の回路図である。
【図４】図３に示す回路を含む半導体基板上のスクライ
ブ線領域の断面図である。
ブ線領域の断面図である。
【図５】図３に示す回路を含むチップの平面配置図であ
る。
る。
１ ＳＵＢ配線 ２Ａ〜２Ｍ 電圧クランプ素子 ３Ａ〜３Ｍ ダイオード素子 ４ 内部回路 ５ インバータ ６ 出力トランジスタ ９ バックバイアス発生回路（ＢＢＧ回路） １０〜１７ 端子 １８ 共通放電線 １９ トンネル配線
Claims (6)
- 【請求項１】 半導体基板上に形成された半導体集積回
路に接続される複数の端子と、前記複数の端子にそれぞ
れ一方が並列接続される保護素子としての複数の電圧ク
ランプ素子および複数のダイオード素子と、前記複数の
電圧クランプ素子および複数のダイオード素子の他方が
共通に接続され且つ金属配線で形成した共通放電線と、
前記半導体基板にバックバイアスを供給するバックバイ
アス発生回路などの付加回路と、前記バックバイアス発
生回路などの前記付加回路にトンネル配線を介して接続
され且つ前記共通放電線とは独立した金属配線からなる
ＳＵＢ配線とを有し、前記共通放電線を前記半導体基板
に対してフローティング状態にすることを特徴とする半
導体装置。 - 【請求項２】 前記共通放電線および前記ＳＵＢ配線
は、平行に配線される請求項１記載の半導体装置。 - 【請求項３】 前記ＳＵＢ配線は、前記バックバイアス
発生回路などの前記付加回路のみを接続した請求項１記
載の半導体装置。 - 【請求項４】 前記共通放電線および前記ＳＵＢ配線
は、共に前記電圧クランプ素子，前記複数のダイオード
素子および前記複数の端子の外側に且つチップ外周に沿
って設置される請求項１記載の半導体装置。 - 【請求項５】 前記ＳＵＢ配線は、前記共通放電線の外
側に且つ平行して形成する請求項４記載の半導体装置。 - 【請求項６】 半導体基板上に形成された半導体集積回
路に接続される複数の端子と、前記複数の端子にそれぞ
れ一方が並列接続される保護素子としての複数の電圧ク
ランプ素子および複数のダイオード素子と、前記複数の
電圧クランプ素子および複数のダイオード素子の他方が
共通に接続され且つ金属配線で形成した共通放電線と、
前記半導体基板にバックバイアスを供給するバックバイ
アス発生回路などの付加回路と、前記バックバイアス発
生回路などの前記付加回路のみにトンネル配線を介して
接続されるとともに、前記共通放電線の外側に平行し且
つ前記共通放電線とは独立した金属配線からなるＳＵＢ
配線とを有し、前記共通放電線を前記半導体基板に対し
てフローティング状態にすることを特徴とする半導体装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005893A JP2826498B2 (ja) | 1996-01-17 | 1996-01-17 | 半導体装置 |
| KR1019970001017A KR100263866B1 (ko) | 1996-01-17 | 1997-01-15 | 반도체장치 |
| US09/335,725 US6072350A (en) | 1996-01-17 | 1999-06-18 | Electrostatic breakdown protection for a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005893A JP2826498B2 (ja) | 1996-01-17 | 1996-01-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09199670A true JPH09199670A (ja) | 1997-07-31 |
| JP2826498B2 JP2826498B2 (ja) | 1998-11-18 |
Family
ID=11623582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8005893A Expired - Fee Related JP2826498B2 (ja) | 1996-01-17 | 1996-01-17 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6072350A (ja) |
| JP (1) | JP2826498B2 (ja) |
| KR (1) | KR100263866B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973901A (en) * | 1996-08-01 | 1999-10-26 | Nec Corporation | Semiconductor circuit device with high electrostatic breakdown endurance |
| US6201308B1 (en) | 1997-09-16 | 2001-03-13 | Nec Corporation | Semiconductor chip having a low-noise ground line |
| JP2006049846A (ja) * | 2004-07-02 | 2006-02-16 | Rohm Co Ltd | 半導体装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144542A (en) * | 1998-12-15 | 2000-11-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | ESD bus lines in CMOS IC's for whole-chip ESD protection |
| US6756834B1 (en) | 2003-04-29 | 2004-06-29 | Pericom Semiconductor Corp. | Direct power-to-ground ESD protection with an electrostatic common-discharge line |
| US8363365B2 (en) * | 2008-06-17 | 2013-01-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3375659B2 (ja) * | 1991-03-28 | 2003-02-10 | テキサス インスツルメンツ インコーポレイテツド | 静電放電保護回路の形成方法 |
| JP2979709B2 (ja) * | 1991-05-17 | 1999-11-15 | 富士通株式会社 | Ｌｓｉの入出力回路 |
| US5359211A (en) * | 1991-07-18 | 1994-10-25 | Harris Corporation | High voltage protection using SCRs |
| JP2972494B2 (ja) * | 1993-06-30 | 1999-11-08 | 日本電気株式会社 | 半導体装置 |
| US5644460A (en) * | 1994-01-21 | 1997-07-01 | National Semiconductor Corporation | Multi-rail electrostatic discharge protection device |
| US5731940A (en) * | 1995-06-23 | 1998-03-24 | Analog Devices, Inc. | ESD protection scheme |
| JP2830783B2 (ja) * | 1995-07-18 | 1998-12-02 | 日本電気株式会社 | 半導体装置 |
| JP2850801B2 (ja) * | 1995-07-28 | 1999-01-27 | 日本電気株式会社 | 半導体素子 |
| US5721656A (en) * | 1996-06-10 | 1998-02-24 | Winbond Electronics Corporation | Electrostatc discharge protection network |
-
1996
- 1996-01-17 JP JP8005893A patent/JP2826498B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-15 KR KR1019970001017A patent/KR100263866B1/ko not_active IP Right Cessation
-
1999
- 1999-06-18 US US09/335,725 patent/US6072350A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973901A (en) * | 1996-08-01 | 1999-10-26 | Nec Corporation | Semiconductor circuit device with high electrostatic breakdown endurance |
| US6275367B1 (en) | 1996-08-01 | 2001-08-14 | Nec Corporation | Semiconductor circuit device with high electrostatic breakdown endurance |
| US6201308B1 (en) | 1997-09-16 | 2001-03-13 | Nec Corporation | Semiconductor chip having a low-noise ground line |
| JP2006049846A (ja) * | 2004-07-02 | 2006-02-16 | Rohm Co Ltd | 半導体装置 |
| US9812408B2 (en) | 2004-07-02 | 2017-11-07 | Rohm Co., Ltd. | Semiconductor device with electrostatic discharge protection device near the edge of the chip |
Also Published As
| Publication number | Publication date |
|---|---|
| US6072350A (en) | 2000-06-06 |
| KR970060479A (ko) | 1997-08-12 |
| JP2826498B2 (ja) | 1998-11-18 |
| KR100263866B1 (ko) | 2000-08-16 |
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