JP2979709B2 - Ｌｓｉの入出力回路 - Google Patents
Ｌｓｉの入出力回路Info
- Publication number
- JP2979709B2 JP2979709B2 JP3113160A JP11316091A JP2979709B2 JP 2979709 B2 JP2979709 B2 JP 2979709B2 JP 3113160 A JP3113160 A JP 3113160A JP 11316091 A JP11316091 A JP 11316091A JP 2979709 B2 JP2979709 B2 JP 2979709B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- transistor
- lsi
- power supply
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/28—Supervision thereof, e.g. detecting power-supply failure by out of limits supervision
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩの入出力回路に
関し、更に詳しくは、ワンチップマイクロコンピュータ
等のＬＳＩに好適な入出力回路に関する。
関し、更に詳しくは、ワンチップマイクロコンピュータ
等のＬＳＩに好適な入出力回路に関する。
【０００２】機器制御用としてワンチップマイクロコン
ピュータ等のＣ-ＭＯＳトランジスタから成るＬＳＩが
使用されている。かかるＬＳＩでは、その入出力端子に
異常に高い電圧又は低い電圧が印加される環境下で使用
される例がある。このような異常電圧はＣ-ＭＯＳ特有
のラッチアップ現象を引起こし、回路の絶縁を破壊し或
いは回路異常に起因するマイクロコンピュータの暴走を
引起こして機器の異常作動につながる危険性を有してい
る。従って、このような異常電圧が内部回路に侵入する
のを防止するため、入出力回路には異常電圧から内部回
路を保護する保護素子が設けられ、通常、この保護素子
によって異常電圧を生ずる電荷を電源側に流出させるこ
ととしている。
ピュータ等のＣ-ＭＯＳトランジスタから成るＬＳＩが
使用されている。かかるＬＳＩでは、その入出力端子に
異常に高い電圧又は低い電圧が印加される環境下で使用
される例がある。このような異常電圧はＣ-ＭＯＳ特有
のラッチアップ現象を引起こし、回路の絶縁を破壊し或
いは回路異常に起因するマイクロコンピュータの暴走を
引起こして機器の異常作動につながる危険性を有してい
る。従って、このような異常電圧が内部回路に侵入する
のを防止するため、入出力回路には異常電圧から内部回
路を保護する保護素子が設けられ、通常、この保護素子
によって異常電圧を生ずる電荷を電源側に流出させるこ
ととしている。
【０００３】
【従来の技術】図５を参照して従来のＬＳＩの入出力回
路に設けられる保護素子について説明する。図５はワン
チップマイクロコンピュータ等における入力回路の回路
図である。同図において、外部端子を成すパッド１に接
続された入力ノードｎ１は、保護素子を構成するＰチャ
ネル及びＮチャネル保護トランジスタＱ１、Ｑ２の共通
に接続されたドレインに接続され、次に寄生抵抗Ｒ１を
経由して内部回路を成す入力バッファを夫々構成するト
ランジスタＱ３、Ｑ４のゲートに入力されている。
路に設けられる保護素子について説明する。図５はワン
チップマイクロコンピュータ等における入力回路の回路
図である。同図において、外部端子を成すパッド１に接
続された入力ノードｎ１は、保護素子を構成するＰチャ
ネル及びＮチャネル保護トランジスタＱ１、Ｑ２の共通
に接続されたドレインに接続され、次に寄生抵抗Ｒ１を
経由して内部回路を成す入力バッファを夫々構成するト
ランジスタＱ３、Ｑ４のゲートに入力されている。
【０００４】Ｐチャネル保護トランジスタＱ１のゲート
及びソースは共に高電位電源ＶCCに接続され、またＮチ
ャネル保護トランジスタＱ２のゲート及びソースは夫々
低電位電源GNDに接続されており、外部から侵入した高
電位電源ＶCCの電圧より高い異常電圧を生ずる正電荷は
Ｐチャネル保護トランジスタＱ１を経由して高電位電源
ＶCCに、また低電位電源GNDより低い電圧を生ずる負電
荷はＮチャネルト保護ランジスタＱ２を経由して低電位
電源GNDに夫々流出する。またそのとき寄生抵抗Ｒ１は
この異常電圧が入力バッファトランジスタＱ３、Ｑ４の
ゲートに直接侵入することを防止する。
及びソースは共に高電位電源ＶCCに接続され、またＮチ
ャネル保護トランジスタＱ２のゲート及びソースは夫々
低電位電源GNDに接続されており、外部から侵入した高
電位電源ＶCCの電圧より高い異常電圧を生ずる正電荷は
Ｐチャネル保護トランジスタＱ１を経由して高電位電源
ＶCCに、また低電位電源GNDより低い電圧を生ずる負電
荷はＮチャネルト保護ランジスタＱ２を経由して低電位
電源GNDに夫々流出する。またそのとき寄生抵抗Ｒ１は
この異常電圧が入力バッファトランジスタＱ３、Ｑ４の
ゲートに直接侵入することを防止する。
【０００５】図６に上記保護素子の構造及びその配線接
続を断面略図として例示する。同図に示すように、基板
２はｐ形基板を成し、Ｐチャネル及びＮチャネル保護ト
ランジスタＱ１、Ｑ２が隣接してこのｐ形基板２上に設
けられている。Ｐチャネル保護トランジスタＱ１が形成
されるｎ−ウエル３内には、二ヵ所のｐ-領域１１、１
２が形成されると共に、該ｐ-領域１１、１２内にソー
ス４及びドレイン５を構成するｐ+領域が形成されてい
る。ソース４及びゲート１５は高電位電源ＶCCに接続さ
れ、ドレイン５は外部端子を成すパッド１に接続されて
おり、ドレインを囲むｐ-領域１２は内部回路の入力バ
ッファトランジスタに接続されている。ｎ−ウエル領域
３内には、外に、ソース４及びドレイン５を囲んでスト
ッパといわれるｎ+領域６が形成され、このｎ+領域６は
複数箇所において高電位電源ＶCCに接続されている。
続を断面略図として例示する。同図に示すように、基板
２はｐ形基板を成し、Ｐチャネル及びＮチャネル保護ト
ランジスタＱ１、Ｑ２が隣接してこのｐ形基板２上に設
けられている。Ｐチャネル保護トランジスタＱ１が形成
されるｎ−ウエル３内には、二ヵ所のｐ-領域１１、１
２が形成されると共に、該ｐ-領域１１、１２内にソー
ス４及びドレイン５を構成するｐ+領域が形成されてい
る。ソース４及びゲート１５は高電位電源ＶCCに接続さ
れ、ドレイン５は外部端子を成すパッド１に接続されて
おり、ドレインを囲むｐ-領域１２は内部回路の入力バ
ッファトランジスタに接続されている。ｎ−ウエル領域
３内には、外に、ソース４及びドレイン５を囲んでスト
ッパといわれるｎ+領域６が形成され、このｎ+領域６は
複数箇所において高電位電源ＶCCに接続されている。
【０００６】Ｎチャネル保護トランジスタＱ２は、二ヵ
所のｎ-領域１３、１４内に夫々ソース７及びドレイン
８が形成され、ソース７及びゲート１６が低電位電源GN
Dに、ドレイン８がパッド１に夫々接続されると共に、
ｎ-領域１４はＰチャネルトランジスタＱ１のｐ-領域１
２と共に入力バッファトランジスタに接続されている。
ソース７及びドレイン８を囲んで同様にストッパを成す
ｐ+領域９が形成され、このｐ+領域９は複数箇所におい
て低電位電源GNDに接続されている。このｐ+領域９と、
前記高電位電源ＶCCに接続されているｎ+領域とは、基
板電位を所定電位に維持すると共に、Ｐチャネル保護ト
ランジスタＱ１とＮチャネル保護トランジスタＱ２との
双方の領域を分離するダイオード接合面１０に逆方向電
圧を与えるために設けられている。
所のｎ-領域１３、１４内に夫々ソース７及びドレイン
８が形成され、ソース７及びゲート１６が低電位電源GN
Dに、ドレイン８がパッド１に夫々接続されると共に、
ｎ-領域１４はＰチャネルトランジスタＱ１のｐ-領域１
２と共に入力バッファトランジスタに接続されている。
ソース７及びドレイン８を囲んで同様にストッパを成す
ｐ+領域９が形成され、このｐ+領域９は複数箇所におい
て低電位電源GNDに接続されている。このｐ+領域９と、
前記高電位電源ＶCCに接続されているｎ+領域とは、基
板電位を所定電位に維持すると共に、Ｐチャネル保護ト
ランジスタＱ１とＮチャネル保護トランジスタＱ２との
双方の領域を分離するダイオード接合面１０に逆方向電
圧を与えるために設けられている。
【０００７】Ｐチャネル及びＮチャネル保護トランジス
タＱ１、Ｑ２が形成される領域には、寄生的バイポーラ
トランジスタが形成されることが知られている。即ち、
Ｐチャネルトランジスタ側の高電位電源ＶCCに接続され
ているｎ+領域６は、ＰチャネルトランジスタＱ１のド
レイン５をエミッタとし、且つ前記Ｎチャネルトランジ
スタ側の低電位電源GNDに接続されているｐ+領域９をコ
レクタとする寄生的ＰＮＰトランジスタのベースとして
作用する。また、同様に、Ｎチャネル保護トランジスタ
Ｑ２側のｐ+領域９は、Ｎチャネル保護トランジスタＱ
２のドレイン８をエミッタとし、且つ前記高電位電源に
接続されているｎ+領域６をコレクタとする寄生的ＮＰ
Ｎトランジスタのベースとして作用する。かかる寄生的
トランジスタは、従来、ＥＥＰＲＯＭ等の書込み回路に
使用される例があった。
タＱ１、Ｑ２が形成される領域には、寄生的バイポーラ
トランジスタが形成されることが知られている。即ち、
Ｐチャネルトランジスタ側の高電位電源ＶCCに接続され
ているｎ+領域６は、ＰチャネルトランジスタＱ１のド
レイン５をエミッタとし、且つ前記Ｎチャネルトランジ
スタ側の低電位電源GNDに接続されているｐ+領域９をコ
レクタとする寄生的ＰＮＰトランジスタのベースとして
作用する。また、同様に、Ｎチャネル保護トランジスタ
Ｑ２側のｐ+領域９は、Ｎチャネル保護トランジスタＱ
２のドレイン８をエミッタとし、且つ前記高電位電源に
接続されているｎ+領域６をコレクタとする寄生的ＮＰ
Ｎトランジスタのベースとして作用する。かかる寄生的
トランジスタは、従来、ＥＥＰＲＯＭ等の書込み回路に
使用される例があった。
【０００８】図７は、前記ＥＥＰＲＯＭの書込み回路に
使用される寄生的ＰＮＰバイポーラトランジスタＱ５を
含む回路を例示する回路図である。パッド１から高電位
電源ＶCCよりも高い電圧が印加されると寄生的バイポー
ラトランジスタＱ５は導通し、出力抵抗Ｒ２の端子電圧
がインバータＩＮＶよりとりだされるものである。寄生
的トランジスタＱ５は、ベース・エミッタ間の電圧が例
えば０．６Ｖ以上になると導通し、インバータＩＮＶを
作動させる。負荷抵抗Ｒ２は、例えば４０キロオーム以
上必要であり、酸化膜上にポリシリコンシートによって
形成される。
使用される寄生的ＰＮＰバイポーラトランジスタＱ５を
含む回路を例示する回路図である。パッド１から高電位
電源ＶCCよりも高い電圧が印加されると寄生的バイポー
ラトランジスタＱ５は導通し、出力抵抗Ｒ２の端子電圧
がインバータＩＮＶよりとりだされるものである。寄生
的トランジスタＱ５は、ベース・エミッタ間の電圧が例
えば０．６Ｖ以上になると導通し、インバータＩＮＶを
作動させる。負荷抵抗Ｒ２は、例えば４０キロオーム以
上必要であり、酸化膜上にポリシリコンシートによって
形成される。
【０００９】
【発明が解決しようとする課題】従来の入出力回路の場
合、異常電圧が侵入すると保護回路内の保護トランジス
タＱ１、Ｑ２の何れかが導通し、内部回路にこの異常電
圧が侵入しないようにして内部回路を保護している。従
って例えば、このような異常電圧が定常的に印加される
場合であっても、ＬＳＩ内部回路の電源配線の溶断等に
至らない限り、保護トランジスタＱ１またはＱ２を経由
して継続的に電流が流れ続け、ＬＳＩは正常に制御動作
を続けることが期待される。
合、異常電圧が侵入すると保護回路内の保護トランジス
タＱ１、Ｑ２の何れかが導通し、内部回路にこの異常電
圧が侵入しないようにして内部回路を保護している。従
って例えば、このような異常電圧が定常的に印加される
場合であっても、ＬＳＩ内部回路の電源配線の溶断等に
至らない限り、保護トランジスタＱ１またはＱ２を経由
して継続的に電流が流れ続け、ＬＳＩは正常に制御動作
を続けることが期待される。
【００１０】ところが、ＬＳＩに過度の電流が流れる
と、内部回路においてＣＭＯＳトランジスタ特有のラッ
チアップ現象が生じたり、或いは異常電圧が基板から直
接内部回路素子に侵入したりしてＬＳＩの動作に影響を
与え、ワンチップマイクロコンピュータ等の場合にはＣ
ＰＵの暴走により機器の作動に大きな障害を与えること
がある。制御される機器が例えば車両にあっては、その
作動の状況によっては大きな危険を生ずることも考えら
れる。
と、内部回路においてＣＭＯＳトランジスタ特有のラッ
チアップ現象が生じたり、或いは異常電圧が基板から直
接内部回路素子に侵入したりしてＬＳＩの動作に影響を
与え、ワンチップマイクロコンピュータ等の場合にはＣ
ＰＵの暴走により機器の作動に大きな障害を与えること
がある。制御される機器が例えば車両にあっては、その
作動の状況によっては大きな危険を生ずることも考えら
れる。
【００１１】ＣＰＵにおける上記暴走等を防止するた
め、ＬＳＩの外部端子に過電圧の侵入を防止するノイズ
対策回路が考えられ、或いはＣＰＵに対してソフト的な
暴走防止対策も可能である。しかし、かかるＣＰＵ外部
に設けられるノイズ対策回路やソフト的な暴走防止対策
はコストアップにつながるという問題があった。
め、ＬＳＩの外部端子に過電圧の侵入を防止するノイズ
対策回路が考えられ、或いはＣＰＵに対してソフト的な
暴走防止対策も可能である。しかし、かかるＣＰＵ外部
に設けられるノイズ対策回路やソフト的な暴走防止対策
はコストアップにつながるという問題があった。
【００１２】本発明は、上記ワンチップマイクロコンピ
ュータ等のＬＳＩの問題に鑑み、入出力回路から侵入す
る異常電圧からＬＳＩを保護することによってＬＳＩに
制御される機器の異常作動につながる事態を防止し、も
って機器の作動についてその安全を図ることが可能なＬ
ＳＩの入出力回路を提供することを目的とする。
ュータ等のＬＳＩの問題に鑑み、入出力回路から侵入す
る異常電圧からＬＳＩを保護することによってＬＳＩに
制御される機器の異常作動につながる事態を防止し、も
って機器の作動についてその安全を図ることが可能なＬ
ＳＩの入出力回路を提供することを目的とする。
【００１３】
【課題を達成するための手段】図１は本発明の一実施例
の入出力回路の回路図である。同図においてＱ１、Ｑ２
はＰチャネル及びＮチャネル保護トランジスタ、Ｑ５は
寄生的に形成されるバイポーラトランジスタである。
の入出力回路の回路図である。同図においてＱ１、Ｑ２
はＰチャネル及びＮチャネル保護トランジスタ、Ｑ５は
寄生的に形成されるバイポーラトランジスタである。
【００１４】前記目的を達成するため、本発明の入出力
回路は、図１に例示したように、ドレインが共通に接続
されると共に外部端子（１）に接続され、ソースが高電
位電源及び低電位電源に夫々接続される一対のＰチャネ
ル及びＮチャネル保護トランジスタ（Ｑ１、Ｑ２）から
構成される保護素子と、該保護素子部に寄生的に形成さ
れるバイポーラトランジスタ（Ｑ５）とを備えるＬＳＩ
の入出力回路において、前記バイポーラトランジスタ
（Ｑ５）が、前記外部端子（１）から入力される所定値
以上又は以下の異常電圧を検知する異常電圧検知手段と
して構成され、前記異常電圧が検知されるとリセット信
号が出力されることを特徴とするものである。
回路は、図１に例示したように、ドレインが共通に接続
されると共に外部端子（１）に接続され、ソースが高電
位電源及び低電位電源に夫々接続される一対のＰチャネ
ル及びＮチャネル保護トランジスタ（Ｑ１、Ｑ２）から
構成される保護素子と、該保護素子部に寄生的に形成さ
れるバイポーラトランジスタ（Ｑ５）とを備えるＬＳＩ
の入出力回路において、前記バイポーラトランジスタ
（Ｑ５）が、前記外部端子（１）から入力される所定値
以上又は以下の異常電圧を検知する異常電圧検知手段と
して構成され、前記異常電圧が検知されるとリセット信
号が出力されることを特徴とするものである。
【００１５】
【作用】本発明のＬＳＩの入出力回路では、異常電圧が
侵入するとリセット信号を出力してＬＳＩがリセットさ
れるので、異常電圧の侵入に起因するコンピュータの暴
走が避けられ、コンピュータによって制御される機器の
作動の異常が防止でき、これに起因する危険が防止でき
る。
侵入するとリセット信号を出力してＬＳＩがリセットさ
れるので、異常電圧の侵入に起因するコンピュータの暴
走が避けられ、コンピュータによって制御される機器の
作動の異常が防止でき、これに起因する危険が防止でき
る。
【００１６】本発明では、従来からＣＭＯＳ回路に形成
され、例えばＥＥＰＲＯＭの書込み回路に使用されてい
た寄生的トランジスタを利用して、外部端子からＬＳＩ
に侵入する異常電圧の有無を検知することとし、異常電
圧が検知されるとＬＳＩをリセットすることで、ＬＳＩ
に制御される機器の作動の異常を防止するものである。
この目的のために、ストッパを成すＰチャネルトランジ
スタＱ１のｎ+領域及びＮチャネルトランジスタＱ２の
ｐ+領域は、例えばポリシリコンシートから成る抵抗を
介して夫々高電位電源及び低電位電源に接続される。
され、例えばＥＥＰＲＯＭの書込み回路に使用されてい
た寄生的トランジスタを利用して、外部端子からＬＳＩ
に侵入する異常電圧の有無を検知することとし、異常電
圧が検知されるとＬＳＩをリセットすることで、ＬＳＩ
に制御される機器の作動の異常を防止するものである。
この目的のために、ストッパを成すＰチャネルトランジ
スタＱ１のｎ+領域及びＮチャネルトランジスタＱ２の
ｐ+領域は、例えばポリシリコンシートから成る抵抗を
介して夫々高電位電源及び低電位電源に接続される。
【００１７】従来、入出力回路の保護回路では侵入した
異常電圧を電源側に逃す例は知られており、また電源装
置の不足電圧を検知してＬＳＩのリセットをかける例は
知られていたが、本発明のように、異常電圧を寄生的ト
ランジスタによって検知して異常電圧発生の際にＬＳＩ
にリセットをかけてＬＳＩの暴走による危険を防止する
例は全く知られていなかった。
異常電圧を電源側に逃す例は知られており、また電源装
置の不足電圧を検知してＬＳＩのリセットをかける例は
知られていたが、本発明のように、異常電圧を寄生的ト
ランジスタによって検知して異常電圧発生の際にＬＳＩ
にリセットをかけてＬＳＩの暴走による危険を防止する
例は全く知られていなかった。
【００１８】
【実施例】図面を参照して本発明を更に詳しく説明す
る。図２は、図１の実施例の入出力回路における異常電
圧検知手段を成す寄生的トランジスタＱ５の構造を例示
する断面図である。同図の符号は図６で示した符号と対
応させて示してある。寄生的トランジスタＱ５のコレク
タを成すｐ+領域２０及びベースを成すｎ+領域２１は、
夫々Ｐチャネル保護トランジスタＱ１のｎ-領域３内
に、そのチャネル部分を避けて新たに形成されている。
る。図２は、図１の実施例の入出力回路における異常電
圧検知手段を成す寄生的トランジスタＱ５の構造を例示
する断面図である。同図の符号は図６で示した符号と対
応させて示してある。寄生的トランジスタＱ５のコレク
タを成すｐ+領域２０及びベースを成すｎ+領域２１は、
夫々Ｐチャネル保護トランジスタＱ１のｎ-領域３内
に、そのチャネル部分を避けて新たに形成されている。
【００１９】ｐ+領域２０は、ポリシリコン抵抗Ｒ２を
介して低電位電源GNDに接続されると共に、リセット回
路にリセット信号を出力する出力端として構成される。
また、寄生的トランジスタＱ５のエミッタ５は同様にポ
リシリコン抵抗Ｒ１を介して入力パッド１に接続されて
おり、ｎ+領域２１は高電位電源ＶCCに接続されてい
る。この実施例では、このように寄生的トランジスタＱ
５を意識的に形成することで異常電圧の検知を確実とし
ている。しかし、本発明の寄生的トランジスタは、必ず
しもこの構成に限定されるものではない。
介して低電位電源GNDに接続されると共に、リセット回
路にリセット信号を出力する出力端として構成される。
また、寄生的トランジスタＱ５のエミッタ５は同様にポ
リシリコン抵抗Ｒ１を介して入力パッド１に接続されて
おり、ｎ+領域２１は高電位電源ＶCCに接続されてい
る。この実施例では、このように寄生的トランジスタＱ
５を意識的に形成することで異常電圧の検知を確実とし
ている。しかし、本発明の寄生的トランジスタは、必ず
しもこの構成に限定されるものではない。
【００２０】図３は、図１の実施例の入力回路及び同様
な出力回路を多数備えるＬＳＩのリセット信号出力部の
回路図である。このＬＳＩは、例えば車両に搭載される
ワンチップマイクロコンピュータとして構成されるもの
である。同図においてこのリセット信号出力部は、クロ
ック信号φによって周期的に導通し、ＶCC電源とリセッ
トバス線２０とを導通させてリセットバス線２０を周期
的に高電位に設定（プリチャージ）するＰチャネルトラ
ンジスタＱ６と、入出力回路からのリセット信号を受け
て導通し、リセットバス線２０を低電位に設定（ディス
チャージ）する多数のＮチャネルトランジスタＱ１１〜
Ｑ１ｎを備えている。
な出力回路を多数備えるＬＳＩのリセット信号出力部の
回路図である。このＬＳＩは、例えば車両に搭載される
ワンチップマイクロコンピュータとして構成されるもの
である。同図においてこのリセット信号出力部は、クロ
ック信号φによって周期的に導通し、ＶCC電源とリセッ
トバス線２０とを導通させてリセットバス線２０を周期
的に高電位に設定（プリチャージ）するＰチャネルトラ
ンジスタＱ６と、入出力回路からのリセット信号を受け
て導通し、リセットバス線２０を低電位に設定（ディス
チャージ）する多数のＮチャネルトランジスタＱ１１〜
Ｑ１ｎを備えている。
【００２１】リセットバス線２０は、外部端子に対応す
る数だけのＮチャネルトランジスタＱ１１〜Ｑ１ｎの何
れかによって低電位電源GNDに導通可能とされており、
各ＮチャネルトランジスタＱ１１〜Ｑ１ｎの夫々のゲー
トは、図１に構成が示された入出力回路Ａ１〜Ａｎから
の出力信号ラインＳ１１〜Ｓ１ｎに夫々接続されてお
り、何れかの入出力回路の外部端子に異常電圧が侵入す
ると、当該出力信号ラインがレベルＨになるため、リセ
ットバス線２０はＮチャネルトランジスタの導通を介し
てレベルＬに設定される。
る数だけのＮチャネルトランジスタＱ１１〜Ｑ１ｎの何
れかによって低電位電源GNDに導通可能とされており、
各ＮチャネルトランジスタＱ１１〜Ｑ１ｎの夫々のゲー
トは、図１に構成が示された入出力回路Ａ１〜Ａｎから
の出力信号ラインＳ１１〜Ｓ１ｎに夫々接続されてお
り、何れかの入出力回路の外部端子に異常電圧が侵入す
ると、当該出力信号ラインがレベルＨになるため、リセ
ットバス線２０はＮチャネルトランジスタの導通を介し
てレベルＬに設定される。
【００２２】リセットバス線２０はＮＡＮＤゲートNAND
の１つの入力IN1に接続され、ＮＡＮＤゲートNANDの別
の入力IN2、IN3には夫々、例えば電源電圧の”低”を検
知してレベルＬになる信号Ｓ２、及びソフト的にコンピ
ュータの暴走を検知するとレベルＬになる信号Ｓ３が入
力されている。従って、このＬＳＩでは、これらの異常
時には常にリセット信号が出力され、マイクロコンピュ
ータのリセットが行われて、コンピュータの初期化が行
われることで信号異常による機器の暴走が防止される。
異常電圧の侵入がなくなればコンピュータは再び作動し
て機器の制御を行なうことができる。
の１つの入力IN1に接続され、ＮＡＮＤゲートNANDの別
の入力IN2、IN3には夫々、例えば電源電圧の”低”を検
知してレベルＬになる信号Ｓ２、及びソフト的にコンピ
ュータの暴走を検知するとレベルＬになる信号Ｓ３が入
力されている。従って、このＬＳＩでは、これらの異常
時には常にリセット信号が出力され、マイクロコンピュ
ータのリセットが行われて、コンピュータの初期化が行
われることで信号異常による機器の暴走が防止される。
異常電圧の侵入がなくなればコンピュータは再び作動し
て機器の制御を行なうことができる。
【００２３】図４は図３のリセット信号出力部を備える
ワンチップマイクロコンピュータから成るＬＳＩの回路
構成を示す平面略図である。同図において、このワンチ
ップマイクロコンピュータでは、内部回路を成すＣＰ
Ｕ、ＲＯＭ、ＲＡＭ及びコントロール回路を囲んで、入
出力部Ｂ１〜Ｂｎが設けられており、各入出力部Ｂ１〜
Ｂｎには夫々ＮチャネルトランジスタＱ１１〜Ｑ１ｎと
入出力回路Ａ１〜Ａｎとが含まれている。リセットバス
線２０はこれら入出力部Ｂ１〜Ｂｎを巡ってこのＬＳＩ
の周囲領域に配設され、何れかの入出力部からの信号に
よりＬレベルに設定される。リセットバス線２０がＬレ
ベルに設定されると、この信号はリセット回路に入力さ
れ、マイクロコンピュータのリセットが行われる。
ワンチップマイクロコンピュータから成るＬＳＩの回路
構成を示す平面略図である。同図において、このワンチ
ップマイクロコンピュータでは、内部回路を成すＣＰ
Ｕ、ＲＯＭ、ＲＡＭ及びコントロール回路を囲んで、入
出力部Ｂ１〜Ｂｎが設けられており、各入出力部Ｂ１〜
Ｂｎには夫々ＮチャネルトランジスタＱ１１〜Ｑ１ｎと
入出力回路Ａ１〜Ａｎとが含まれている。リセットバス
線２０はこれら入出力部Ｂ１〜Ｂｎを巡ってこのＬＳＩ
の周囲領域に配設され、何れかの入出力部からの信号に
よりＬレベルに設定される。リセットバス線２０がＬレ
ベルに設定されると、この信号はリセット回路に入力さ
れ、マイクロコンピュータのリセットが行われる。
【００２４】上記実施例では、説明の便宜のため、何れ
も寄生的バイポーラトランジスタとしてＰＮＰトランジ
スタを挙げ、これを異常電圧検知手段として採用した例
について説明したが、本発明のＬＳＩの入出力回路で
は、寄生的に形成されるＰＮＰ及びＮＰＮトランジスタ
の何れか又は双方を利用して高電位電源よりも高い異常
電圧と、低電位電源よりも低い異常電圧との何れか又は
双方の侵入時にコンピュータのリセットを行い、コンピ
ュータの暴走を防止するものである。従って、実施例の
ＰＮＰトランジスタの採用に限定されるものではない。
も寄生的バイポーラトランジスタとしてＰＮＰトランジ
スタを挙げ、これを異常電圧検知手段として採用した例
について説明したが、本発明のＬＳＩの入出力回路で
は、寄生的に形成されるＰＮＰ及びＮＰＮトランジスタ
の何れか又は双方を利用して高電位電源よりも高い異常
電圧と、低電位電源よりも低い異常電圧との何れか又は
双方の侵入時にコンピュータのリセットを行い、コンピ
ュータの暴走を防止するものである。従って、実施例の
ＰＮＰトランジスタの採用に限定されるものではない。
【００２５】また、上記実施例では、入出力回路全てに
異常電圧検知手段を設ける例を挙げたが、必ずしも入出
力回路の全てに異常電圧検知手段を設ける必要はなく、
何れかの入出力回路で異常電圧検知の必要度が高いもの
のみに設けることもできる。
異常電圧検知手段を設ける例を挙げたが、必ずしも入出
力回路の全てに異常電圧検知手段を設ける必要はなく、
何れかの入出力回路で異常電圧検知の必要度が高いもの
のみに設けることもできる。
【００２６】
【発明の効果】以上説明したように本発明によると、ワ
ンチップマイクロコンピュータ等のＬＳＩにおける異常
電圧に起因する暴走を防止することができ、ＬＳＩに制
御される機器の異常作動によって生ずる危険を回避でき
るという顕著な効果を奏する。
ンチップマイクロコンピュータ等のＬＳＩにおける異常
電圧に起因する暴走を防止することができ、ＬＳＩに制
御される機器の異常作動によって生ずる危険を回避でき
るという顕著な効果を奏する。
【図１】本発明の一実施例のＬＳＩの入出力回路の回路
図である。
図である。
【図２】図１の寄生的トランジスタの構造を示す断面図
である。
である。
【図３】本発明の一実施例の入出力回路を含むＬＳＩの
リセット信号出力部の回路図である。
リセット信号出力部の回路図である。
【図４】図３のＬＳＩの回路構成を示す平面略図であ
る。
る。
【図５】従来のＬＳＩの入力回路の回路図である。
【図６】従来のＬＳＩの保護回路部の構造及び配線接続
を示す断面略図である。
を示す断面略図である。
【図７】従来のＥＥＰＲＯＭの書込み回路図である。
Ｑ１、Ｑ２ 保護トランジスタ Ｑ３、Ｑ４ 入力バッファトランジスタ Ｑ５ 寄生的トランジスタ Ａ１〜Ａｎ 入出力回路
Claims (1)
- 【請求項１】ドレインが共通に接続されると共に外部端
子（１）に接続され、ソースが高電位電源及び低電位電
源に夫々接続される一対のＰチャネル及びＮチャネル保
護トランジスタ（Ｑ１、Ｑ２）から構成される保護素子
と、該保護素子部に寄生的に形成されるバイポーラトラ
ンジスタ（Ｑ５）とを備えるＬＳＩの入出力回路におい
て、前記バイポーラトランジスタ（Ｑ５）が、前記外部
端子（１）から入力される所定値以上又は以下の異常電
圧を検知する異常電圧検知手段として構成され、前記異
常電圧が検知されるとリセット信号が出力されることを
特徴とする入出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3113160A JP2979709B2 (ja) | 1991-05-17 | 1991-05-17 | Ｌｓｉの入出力回路 |
| US07/883,456 US5379175A (en) | 1991-05-17 | 1992-05-15 | Integrated circuit device having high abnormal voltage detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3113160A JP2979709B2 (ja) | 1991-05-17 | 1991-05-17 | Ｌｓｉの入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04340760A JPH04340760A (ja) | 1992-11-27 |
| JP2979709B2 true JP2979709B2 (ja) | 1999-11-15 |
Family
ID=14605076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3113160A Expired - Fee Related JP2979709B2 (ja) | 1991-05-17 | 1991-05-17 | Ｌｓｉの入出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5379175A (ja) |
| JP (1) | JP2979709B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729419A (en) * | 1995-11-20 | 1998-03-17 | Integrated Device Technology, Inc. | Changed device model electrostatic discharge protection circuit for output drivers and method of implementing same |
| JP2826498B2 (ja) * | 1996-01-17 | 1998-11-18 | 日本電気アイシーマイコンシステム株式会社 | 半導体装置 |
| FR2766594B1 (fr) * | 1997-07-24 | 2000-01-28 | Sgs Thomson Microelectronics | Dispositif de re-initialisation a commande externe pour une memoire non volatile en circuit integre |
| JP7222756B2 (ja) * | 2019-03-07 | 2023-02-15 | ローム株式会社 | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3373759D1 (en) * | 1982-06-09 | 1987-10-22 | Fujitsu Ltd | One-chip semiconductor device incorporating a power-supply-potential detecting circuit with reset function |
| US4520418A (en) * | 1983-04-25 | 1985-05-28 | Susi Roger E | Reset circuit |
| US4835649A (en) * | 1987-12-14 | 1989-05-30 | United Technologies Corporation | Self-latching current limiter |
-
1991
- 1991-05-17 JP JP3113160A patent/JP2979709B2/ja not_active Expired - Fee Related
-
1992
- 1992-05-15 US US07/883,456 patent/US5379175A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04340760A (ja) | 1992-11-27 |
| US5379175A (en) | 1995-01-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4986459B2 (ja) | 半導体集積回路装置 | |
| KR101870995B1 (ko) | 반도체 집적회로의 ｅｓｄ 보호 회로 | |
| US7307822B2 (en) | Semiconductor integrated circuit apparatus | |
| US4851721A (en) | Semiconductor integrated circuit | |
| JP3061260B2 (ja) | 静電気保護回路 | |
| JP2979709B2 (ja) | Ｌｓｉの入出力回路 | |
| US7417837B2 (en) | ESD protection system for multi-power domain circuitry | |
| US6218881B1 (en) | Semiconductor integrated circuit device | |
| JP3526853B2 (ja) | 半導体装置の静電気破壊防止回路 | |
| US5335134A (en) | Circuit configuration for protecting terminals of integrated circuits | |
| JPH0212027B2 (ja) | ||
| US20030230781A1 (en) | Semiconductor device | |
| US6583475B2 (en) | Semiconductor device | |
| US6043968A (en) | ESD protection circuit | |
| JP3789009B2 (ja) | 半導体入出力回路 | |
| JP4285792B2 (ja) | 半導体集積回路装置における静電破壊保護回路 | |
| JP2839624B2 (ja) | 半導体集積回路 | |
| KR100631957B1 (ko) | 정전기 방전 보호 회로 | |
| JP2752680B2 (ja) | 半導体集積回路装置の過電圧吸収回路 | |
| JPH10214905A (ja) | 信号入力回路 | |
| JP3535744B2 (ja) | 半導体集積回路 | |
| JPH1041457A (ja) | 半導体装置の入出力静電保護回路 | |
| JPH023272A (ja) | 過電流保護機能付き半導体集積回路 | |
| JPH01225361A (ja) | 入力保護回路 | |
| JP2659269B2 (ja) | 静電気保護回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990817 |
|
| LAPS | Cancellation because of no payment of annual fees |