JPH023272A - 過電流保護機能付き半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体集積回路においてラッチアップ等によ
る電源電流増大による破壊を防止する職能を備えた過電
流保護機能付き半導体集積回路に関するものである。

（従来の技術） 従来、このような分野の技術としては、日経エレクトロ
ニクス、（１９８２−６−２１＞日経マグロウヒル社、
Ｐ、１９７−２０１に記載されるものがあった。

相補型ＭＯＳトランジスタ（以下、０ＭＯ３という）等
を有する半導体集積回路（以下、ＩＣという）では、ラ
ッチアップの発生や、出力端ショート等によって電源電
流が増大することがある。

大電流が定常的に流れるようになると、配線の断線や、
素子の破壊を招くことになる。そこで、過電流保護のた
めに種々の提案がなされている。

前記文献では、ラッチアップ防止対策について記載され
ている。ラッチアップ現象とは、ＩＣ内にできる奇生ト
ランジスタで構成されるＰＮＰトランジスタ及びＮＰＮ
トランジスタによるサイリスタ素子が、外部からのサー
ジ、ノイズ等の外乱要因、あるいはＩＣ自身のスイッチ
ングにおいて生じる雑音電流等の内部要因によって導通
状態により、−旦導通すると、電源端子間に大電流が流
れ、そのまま放置すれば、配線の断線、素子の破壊を起
こすという現象である。

このラッチアップ現象を回避するために、サージの入り
にくい構造のシャーシを用いたり、あるいはコンデンサ
及びフィルタによるノイズカットによって外乱要因によ
るラッチアップを防止している。また、ラッチアップを
起こしにくいＩＣを作るため、前記文献にも記載されて
いるように、奇生トランジスタの電流増幅率を下げるよ
う、ＣＭＯＳデバイスであれば、Ｐウェルの深さを深く
したり、Ｐ”−Ｐウェル間の距離を大きくしたり、ある
いは基板抵抗を下げる等の提案がなされている。

（発明が解決しようとする課題） しかしながら、上記構成の回路では、次のような課題が
あった。

プロセスによる対策や、ＩＣパターンによる対策では、
プロセスコストの増大、チップ面積の増加が問題となり
、ざらにＩＣ自体を外部から守るためのシャーシやフィ
ルタはそれだけでコスト高につながる。また、それらの
対策のいずれにせよ、ラッチアップ耐量は向上しても、
限界点は必ずあり、それを越えるサージ印加や雑音電流
が発生した場合にはラッチアップ等の異常現象を起こし
、ＩＣの重大欠陥にいたることは避けられず、それらを
的確に防止することが困難であった。

本発明は前記従来技術が持っていた課題として、ラッチ
アップ等による電源電流増大によってＩＣの破壊や誤動
作が生じ、それらを的確に防止することが困難である点
について解決した過電流保護機能付きＩＣを提供するも
のである。

（課題を解決するための手段） 本発明は前記課題を解決するために、電源電圧供給ノー
ドに供給される電源電圧により動作するＩＣにおいて、
電源供給制御素子及び判定回路を備えた保護回路を内蔵
させたものでおる。ここで、電源供給制御素子は、第１
または第２の電源端子と前記電源電圧供給ノードとの間
に接続され、制御信号によりオン、オフ動作して電源電
流を制御する素子である。判定回路は、初期状態設定信
号により初期設定されて前記電源供給制御素子をオン状
態にし、かつ電源供給制御素子間の電圧を検出しその電
圧が所定値以下であれば前記電源供給制御素子をオン状
態にし、所定値以上であれば前記電源供給制御素子をオ
フ状態に保護するような前記制御信号を出力する回路で
ある。

（作　用） 本発明によれば、以上のように過電流保護機能付きＩＣ
を構成したので、判定回路は、電源供給制御素子の端子
間電圧の変化より、過電流状態を検出してその電源供給
制御素子をオフ状態にし、ＩＣ内部回路への電源供給を
遮断するように働く。

これにより、簡易、的確に過電流に対するＩＣの保護が
行える。従って前記課題を解決できるのである。

（実施例） 第１図は、本発明の第１の実施例を示す過電流保護機能
付きＩＣの構成図である。

このＩＣは、電源電圧Ｖｄｄ用の第１の電源端子１、接
地電位用の第２の電源端子２、及びＣＭ　ＯＳ等の動作
素子を有するＩＣ内部回路３を備え、それに保護回路を
付加したものである。保護回路は電源供給制御素子１０
．初期状態設定回路２０、及び判定回路３０より構成さ
れている。

電源供給制御素子１０は、第１の電源端子１から電源電
圧供給ノードＮ１を通してＩＣ内部回路３へ供給される
電源電流を制御信号Ｓ３０によりオン、オフする機能を
有し、例えばソースが第１の電源端子１に、ドレインが
電源電圧供給ノードＮ１に、ゲートが制御信号Ｓ３０に
より接続されたＰチャネルＭＯＳトランジスタ（以下、
１）　Ｍ　ＯＳという）１１で構成されている。初期状
態設定回路２０は、電源電圧Ｖｄｄの印加時に初期状態
設定信＠３２０を出力して判定回路３０を初期設定する
は能を有し、例えば第１の電源端子１とノードＮ２間に
接続された抵抗２１と、ノードＮ２と接地電位間に接続
されたコンデンサ２２とで構成されている。

判定回路３０は、初期設定時に制御信号Ｓ３０によりＰ
ＭＯ３１１をオン状態にし、その後、電源電圧供給ノー
ドＮ１の電圧が所定°値よりも大きいか否かを検出し、
それに応じた制御信号Ｓ３０でＰＭＯ３１１をオン、オ
フ制御する機能を有し、例えばインバータ３１及び２人
力のナントゲート（以下、ＮＡＮＤゲートという）３２
よりなるラッチ回路で構成されている。インバータ３１
はその入力側がノードＮ１に、出力側がＰＭＯ３１１の
ゲート及びＮＡＮＤゲート３２の一方の入力側にそれぞ
れ接続されている。ＮＡＮＤゲート３２はその他方の入
力側がノードＮ２に、出力側がインバータ３１の入力側
にそれぞれ接続されている。

これらのインバータ３１及びＮＡＮＤゲート３２は、第
１の電源端子１及び接地電位にそれぞれ接続されて常時
、動作状態にある。

次に、動作を説明する。

電源投入の際は、初期状態設定回路２０により、そのノ
ードＮ２が充電されていく過程において、ノードＮ２上
の初期状態設定信号３２０で判定回路３０の初期設定を
行う。即ち、判定回路３０においてインバータ３１の出
力は低レベル（以下、パビ′という）となり、それがＮ
ＡＮＤゲート３２を通してラッチされるため、゛ビ′の
制御信号Ｓ３０でＰＭＯ３１１がオン状態となり、ＩＣ
内部回路３に電源が供給されるモードとなる。この状態
で、ＩＣ内部回路３は所定の動作を行う。

つまり、ＩＣ外から見ると、何ら従来のＩＣとは変わら
ない動作をする。

この状態において、ＩＣ内部回路３に接続された人、出
力端子からのノイズ、サージ等により、ラッチアップが
発生した時の動作を、第２図を参照しつつ説明する。な
お、第２図はＰＭＯ３の電圧−電流特性例を示す図であ
る。

ラッチアップが発生すると、第１と第２の電源端子１，
２間に大電流が流れ、ＰＭＯ３１１のドレイン・ソース
間電圧Ｖｄｓが大きくなっていく。

これは、第２図に示すＰＭＯ３の電圧−電流特性により
決められる値で、プロセス及び設計するトランジスタの
物理的寸法により決められる。

例えば、ある寸法のＰＭＯ３１１の時、第２図のような
電圧−電流特性であった場合、電流が５ｍＡ程度のとき
は、ｌ　Ｖｄｓ　ｌ　＝０．５Ｖ程度の電位降下である
が、１５ｍＡのときは、３■もの電位降下が発生するこ
とになる。

このように、電流に対応した電位降下か得られるため、
ラッチアップによってノードＮ１の電圧が変化し、それ
がインバータ３１の閾値レベルＶｔを越えると、そのイ
ンバータ３１の出力制御信号Ｓ３０が反転して高レベル
（以下、“Ｈｌｌという）となり、電源を供給している
ＰＭＯ３１１がオフする。そのため、電源経路が切れ、
ＩＣ内部回路３への電源供給が停止する。ここで、イン
バータ３１及びＮＡＮＤゲート３２は電源電圧Ｖｄｄが
印加されているため、動作を続け、ＩＣ内部回路３への
電流経路を遮断した状態を保持する。従って、ＩＣ内部
回路３のワイヤ断線、アルミニウム配線の溶断、素子の
破壊等といった永久破壊や、ＩＣの誤動作を防止できる
。その上、付加する保護回路は、回路構成が簡単で、小
スペースに形成可能であるため、低コストで突環できる
。

ＰＭＯ３１１のオフ状態を解除するには、−度電源をオ
フし、再度電源を投入することにより、元の状態に復帰
させることができる。

第３図は本発明の第２の実施例を示すＩＣの構成図であ
り、第１図中の要素と共通の要素には同一の符号か付さ
れている。

このＩＣでは、電源供給制御素子１０をＰＮＰトランジ
スタ１２で構成すると共に、判定回路３０内においてイ
ンバータ３１の出力側にバッファ３３を追加接続してい
る。バッファ３３でインバータ３１の出力を駆動してＰ
ＮＰトランジスタ１２をオン、オフ制御することにより
、第１の実施例と同様の作用、効果が得られる。

第４図は本発明の第３の実施例を示すＩＣ構成図であり
、第１図中の要素と共通の要素には同一の符号が付され
ている。

このＩＣでは、第１図の電源供給制御素子１０が、電源
電圧供給ノードＮ１と接地電位の第２の電源端子２との
間に接続され、さらにその電源供給制御素子１０がＮチ
ャネルＭＯＳトランジスタ（以下、ＮＭＯ３という）１
３で構成されている。

これに対応して判定回路３０は、ノードＮ１゜Ｎ２にＮ
ＡＮＤゲート３２の入力側が接続され、そのＮＡＮＤゲ
ート３２の出力側が、インバータ３１を介して該ＮＡＮ
Ｄゲート３２の一方の入力側に接続されると共に、ＮＭ
Ｏ３１３のゲートに接続されている。

以上の構成において、判定回路３０は、初期状態設定回
路２０から出力される初期状態設定信号Ｓ２０により初
期設定され、制御信号Ｓ３０でＮＭＯ３１３をオン状態
にする。その後、判定回路３０はノードＮ１上の電圧が
所定値以上になると、ＮＡＮＤゲート３２から出力する
制御信号Ｓ３０によりＮＭＯ３１３をオフ状態にするた
め、第１図とほぼ同様の利点が１ｑられる。なお、判定
回路３０による検出電流値は、ＮＭＯ３１３のナイスと
該判定回路３０の閾値レベルの設定により、決定される
。

第５図は本発明の第４の実施例を示すＩＣの構成図であ
る。

このＩＣでは、第４図の電源供給制御素子１０をＮＰＮ
トランジスタ１４で構成すると共に、判定回路３０内に
おいてＮＡＮＤゲート３２の出力側にバッファ３４を追
加接続している。バッファ３４でＮＡＮＤゲート３２の
出力を駆動してＮＰＮトランジスタ１４をオン、オフ制
御することにより、第４図と同様の作用、効果が得られ
る。

第６図は本発明の第５の実施例を示すＩＣの構成図であ
る。

このＩＣは、第１図におけるＩＣ内部回路３の出力端子
３ａ、３ｂのうち、一方の出力端子３ａと第１の電源端
子１との間にプルアップ抵抗４１を接続したり、あるい
は他方の出力端子３ｂと第２の電源端子２どの間にプル
ダウン抵抗４２を接続したものである。

判定回路３０が大電流を検出してＰＭＯ３１１をオフし
た後は、ＩＣ内部回路３の出力端子３ａ。

３ｂがオープン状態となるが、これを防止するために、
プルアップ抵抗４１を接続することにより、一方の出力
端子３ａを“Ｈ″に固定したり、あるいはプルダウン抵
抗４２を接続することにより、他方の出力端子３ｂを“
ビ′に固定することができる。これは、ＩＣ内部回路３
をフェイル・セーフモードに固定するような場合に、有
効な手段である。

また、第６図においてＮＡＮＤゲート３２の入力側に外
部端子４３を接続してもよい。１度ラッチアップ等を検
出してＰＭＯ３１１をオフし、ＩＣ内部回路３への電源
供給を停止した後、外部端子４３に信号を供給してＰＭ
Ｏ３１１を強制的にオンすることにより、電源をオフす
ることなく、７１ｊ度ＩＣ内部回路３への電源供給を開
始することが可能となる。なお、初期状態設定回路２０
を省略して、外部端子４３のみにより、外部から判定回
路３０の初期状態を設定する回路構成にしてもよい。

このように本発明は図示の実施例に限定されず、さらに
電源供給制御素子１０、初期状態設定回路２０及び判定
回路３０、図示以外の回路で構成する等、種々の変形が
可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、電源ライ
ンに電源供給制御素子を設け、その素子を、判定回路に
よる過電流検出によりオフする構成にしたので、大電流
によるアルミニウム配線の溶断、ワイヤ断線等の永久破
壊や、ＩＣの誤動作を簡易、的確に防止でき、それによ
ってＩＣの信頼性が向上する。ここで、ＣＭＯＳデバイ
スにおけるラッチアップはもちろんのこと、出力端子の
ショート等、他の要因による電源電流過大によるトンプ
ルも回避することができる。その上、本発明によるＩＣ
は、特別な外部回路が不要であり、通常のＩＣと同様に
使用できるため、あらゆる分野で容易に適用可能である
。また、プルアップ抵抗やプルダウン抵抗を付加すれば
、ＩＣの出力状態の設定、つまりフェルール・セーフモ
ードの設定も可能になる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すＩＣの構成図、第
２図はＰＭＯ３の電圧−電流特性例を示す図、第３図、
第４図、第５図、第６図は本発明の第２、第３、第４、
第５の実施例を示すＩＣの構成図でおる。 １．２・・・・・・第１、第２の電源端子、３・・・・
・・ＩＣ内部回路、１０・・・・・・電源供給制御素子
、２０・・・・・・初期状態設定回路、３０・・・・・
・判定回路。

Claims (1)

1. 【特許請求の範囲】 電源電圧供給ノードに供給される電源電圧により動作す
   る半導体集積回路において、 第１または第２の電源端子と前記電源電圧供給ノードと
   の間に接続され制御信号によりオン、オフ動作して電源
   電流を制御する電源供給制御素子と、 初期状態設定信号により初期設定されて前記電源供給制
   御素子をオン状態にし、かつ前記電源供給制御素子間の
   電圧を検出しその電圧が所定値以下であれば前記電源供
   給制御素子をオン状態にし、所定値以上であれば前記電
   源供給制御素子をオフ状態に保護するような前記制御信
   号を出力する判定回路とを、 備えた保護回路を設けたことを特徴とする過電流保護機
   能付き半導体集積回路。