JPH11289053A - 静電気放電保護装置 - Google Patents
静電気放電保護装置Info
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- JPH11289053A JPH11289053A JP11036076A JP3607699A JPH11289053A JP H11289053 A JPH11289053 A JP H11289053A JP 11036076 A JP11036076 A JP 11036076A JP 3607699 A JP3607699 A JP 3607699A JP H11289053 A JPH11289053 A JP H11289053A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
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Abstract
(57)【要約】
【課題】デジタル・ノイズがアナログ回路に結合しな
い、混載ＩＣのため静電気放電（ＥＳＤ）保護手段を提
供する。 【解決手段】前記デジタル電源バス（３１０）及び前記
アナログ電源バス（３１２）に容量結合されたＥＳＤ電
源バス（３１６）を設ける。ＥＳＤ電源バスと前記接地
基板（３１８）の間のＥＳＤ事象をＥＳＤ事象トリガ装
置（３９０）で検出し、ＥＳＤ電源バスと接地基板を電
気的に分路装置（３８０）で短絡する。入出力パッド
（３０６、３１４）はＥＳＤ電源バス（３１６）と接地
基板に（３１８）に容量結合される。入出力パッドに接
続される被保護回路要素（３３４、３８３）はＥＳＤ電
源バスに接続されない。
い、混載ＩＣのため静電気放電（ＥＳＤ）保護手段を提
供する。 【解決手段】前記デジタル電源バス（３１０）及び前記
アナログ電源バス（３１２）に容量結合されたＥＳＤ電
源バス（３１６）を設ける。ＥＳＤ電源バスと前記接地
基板（３１８）の間のＥＳＤ事象をＥＳＤ事象トリガ装
置（３９０）で検出し、ＥＳＤ電源バスと接地基板を電
気的に分路装置（３８０）で短絡する。入出力パッド
（３０６、３１４）はＥＳＤ電源バス（３１６）と接地
基板に（３１８）に容量結合される。入出力パッドに接
続される被保護回路要素（３３４、３８３）はＥＳＤ電
源バスに接続されない。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、電子回路
を静電気放電（以下「ＥＳＤ」と称する。）から保護す
ることに関するものであり、とりわけ、デジタル及びア
ナログ混載集積回路のＥＳＤ保護装置に関するものであ
る。
を静電気放電（以下「ＥＳＤ」と称する。）から保護す
ることに関するものであり、とりわけ、デジタル及びア
ナログ混載集積回路のＥＳＤ保護装置に関するものであ
る。
【０００２】
【従来の技術】ＥＳＤは、電気部品に取り返しのつかな
い損傷を与えることが分かっている現象である。高電圧
大電流の電気的サージとして表されるＥＳＤ事象は、一
般に、人体と大地の間で発生する。４ｋＶの静電電位は
珍しくも無い。一般に、放電は、数百ナノ秒以内に生
じ、アンペアのオーダのピーク電流を発生する。ＥＳＤ
から電子部品を守る従来の解決法は、一般に、Ｓｉクラ
ンプ・ダイオード、ツェナー・ダイオード、及び、シリ
コン制御整流器（以下「ＳＣＲ」と称する。）に依存す
るものであった。
い損傷を与えることが分かっている現象である。高電圧
大電流の電気的サージとして表されるＥＳＤ事象は、一
般に、人体と大地の間で発生する。４ｋＶの静電電位は
珍しくも無い。一般に、放電は、数百ナノ秒以内に生
じ、アンペアのオーダのピーク電流を発生する。ＥＳＤ
から電子部品を守る従来の解決法は、一般に、Ｓｉクラ
ンプ・ダイオード、ツェナー・ダイオード、及び、シリ
コン制御整流器（以下「ＳＣＲ」と称する。）に依存す
るものであった。
【０００３】入出力（以下「Ｉ／Ｏ」と称する。）パッ
ドは、内部回路要素に接続するため、とりわけ、ＥＳＤ
事象に対する曝露の影響を受けやすい。従来、半導体デ
バイスの場合、Ｉ／Ｏパッドのそれぞれと電源バスの間
には、ＥＳＤ保護回路要素が接続される。半導体デバイ
スのＩ／Ｏパッドに破壊的なＥＳＤ事象が生じると、Ｅ
ＳＤ保護回路要素が導通して、破壊的ＥＳＤ電流の向き
を半導体デバイスの内部回路要素から電源バスに逸ら
し、これによって、Ｉ／Ｏパッドの破壊的ＥＳＤ電流が
半導体デバイスに損傷を加えるのが阻止される。
ドは、内部回路要素に接続するため、とりわけ、ＥＳＤ
事象に対する曝露の影響を受けやすい。従来、半導体デ
バイスの場合、Ｉ／Ｏパッドのそれぞれと電源バスの間
には、ＥＳＤ保護回路要素が接続される。半導体デバイ
スのＩ／Ｏパッドに破壊的なＥＳＤ事象が生じると、Ｅ
ＳＤ保護回路要素が導通して、破壊的ＥＳＤ電流の向き
を半導体デバイスの内部回路要素から電源バスに逸ら
し、これによって、Ｉ／Ｏパッドの破壊的ＥＳＤ電流が
半導体デバイスに損傷を加えるのが阻止される。
【０００４】半導体デバイス内の典型的なＥＳＤ保護回
路要素には、各入力または出力、及び、半導体デバイス
における電源バスに結合された１対のＳＣＲが含まれて
いる。入力または出力と電源バスの間に、ＳＣＲのＥＳ
Ｄ破壊電圧を超える電圧差が生じると、ＳＣＲの一方が
破壊し、それを通じて、電源バスにＥＳＤを放出する。
有効なＥＳＤ保護のため、ＳＣＲのＥＳＤ破壊電圧は、
半導体デバイスにおける入力または出力回路要素のＥＳ
Ｄ破壊電圧よりも低くなければならない。これによっ
て、Ｉ／Ｏパッドに生じるＥＳＤ事象によって、入力ま
たは出力回路要素が損傷を受ける前に、ＳＣＲが破壊す
るという保証が得られる。
路要素には、各入力または出力、及び、半導体デバイス
における電源バスに結合された１対のＳＣＲが含まれて
いる。入力または出力と電源バスの間に、ＳＣＲのＥＳ
Ｄ破壊電圧を超える電圧差が生じると、ＳＣＲの一方が
破壊し、それを通じて、電源バスにＥＳＤを放出する。
有効なＥＳＤ保護のため、ＳＣＲのＥＳＤ破壊電圧は、
半導体デバイスにおける入力または出力回路要素のＥＳ
Ｄ破壊電圧よりも低くなければならない。これによっ
て、Ｉ／Ｏパッドに生じるＥＳＤ事象によって、入力ま
たは出力回路要素が損傷を受ける前に、ＳＣＲが破壊す
るという保証が得られる。
【０００５】一般に、電源バスは、集積回路（以下「Ｉ
Ｃ」と称する。）全体を取り巻くリングのように構成さ
れる。デジタル及びアナログ混載ＩＣの場合、電源バス
は、デジタル回路要素から鋭敏なアナログ部品にノイズ
を結合するポイントになる。これは、ＩＣの性能劣化を
きたすので許容することができない。
Ｃ」と称する。）全体を取り巻くリングのように構成さ
れる。デジタル及びアナログ混載ＩＣの場合、電源バス
は、デジタル回路要素から鋭敏なアナログ部品にノイズ
を結合するポイントになる。これは、ＩＣの性能劣化を
きたすので許容することができない。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
は、デジタル・ノイズがチップのアナログ領域に結合す
るのを有効に阻止し、チップ・スペースの比較的広い領
域を必要としない、混載ＩＣのための有効なＥＳＤ保護
を提供することにある。
は、デジタル・ノイズがチップのアナログ領域に結合す
るのを有効に阻止し、チップ・スペースの比較的広い領
域を必要としない、混載ＩＣのための有効なＥＳＤ保護
を提供することにある。
【０００７】
【課題を解決するための手段】本発明によれば、独立し
たＥＳＤ電源バスを利用して、デジタルＩ／Ｏパッドと
アナログＩ／Ｏパッドの両方を備えたＩＣのための先行
技術によるＥＳＤ保護装置の問題が解決される。独立し
たＥＳＤ電源バスが、チップのデジタル電源バス及びア
ナログ電源バスに容量結合される。ＥＳＤ事象トリガ
が、ＥＳＤ電源バスとＩＣのアナログ接地基板の間に結
合される。ＥＳＤ事象トリガは、ＥＳＤ電源バスに生じ
る急速な上昇電圧スパイクによって表されるＥＳＤ事象
バスを検出する。分路装置が、ＥＳＤ電源バスとアナロ
グ接地基板の間に結合され、ＥＳＤ事象トリガによるＥ
ＳＤ事象の検出に応答して、ＥＳＤ電源バスと前記アナ
ログ接地基板を電気的に接続する。Ｉ／Ｏパッドに結合
された内部回路要素をＥＳＤ事象に起因する損傷から保
護するため、各Ｉ／Ｏパッドが、ＥＳＤ電源バスに容量
結合される。保護される内部回路要素は、デジタル電源
バス及びデジタル接地基板、または、アナログ電源バス
及びアナログ接地基板に結合されるが、ＥＳＤ電源バス
からは電気的に分離される。
たＥＳＤ電源バスを利用して、デジタルＩ／Ｏパッドと
アナログＩ／Ｏパッドの両方を備えたＩＣのための先行
技術によるＥＳＤ保護装置の問題が解決される。独立し
たＥＳＤ電源バスが、チップのデジタル電源バス及びア
ナログ電源バスに容量結合される。ＥＳＤ事象トリガ
が、ＥＳＤ電源バスとＩＣのアナログ接地基板の間に結
合される。ＥＳＤ事象トリガは、ＥＳＤ電源バスに生じ
る急速な上昇電圧スパイクによって表されるＥＳＤ事象
バスを検出する。分路装置が、ＥＳＤ電源バスとアナロ
グ接地基板の間に結合され、ＥＳＤ事象トリガによるＥ
ＳＤ事象の検出に応答して、ＥＳＤ電源バスと前記アナ
ログ接地基板を電気的に接続する。Ｉ／Ｏパッドに結合
された内部回路要素をＥＳＤ事象に起因する損傷から保
護するため、各Ｉ／Ｏパッドが、ＥＳＤ電源バスに容量
結合される。保護される内部回路要素は、デジタル電源
バス及びデジタル接地基板、または、アナログ電源バス
及びアナログ接地基板に結合されるが、ＥＳＤ電源バス
からは電気的に分離される。
【０００８】独立したＥＳＤ電源バスを用いることによ
って、それぞれのデジタルＩ／Ｏパッド及びアナログＩ
／Ｏパッドが位置するＩＣ部分だけに沿って、デジタル
電源バス及びアナログ電源バスを経路指定することが可
能になる。この構成によって、デジタル電源バスで伝送
されるデジタル・ノイズが、ＩＣのデジタル部分から離
して配置されたアナログ回路要素に結合するのが阻止さ
れる。さらに、本発明のＥＳＤ保護装置は、追加スペー
スを必要としない。
って、それぞれのデジタルＩ／Ｏパッド及びアナログＩ
／Ｏパッドが位置するＩＣ部分だけに沿って、デジタル
電源バス及びアナログ電源バスを経路指定することが可
能になる。この構成によって、デジタル電源バスで伝送
されるデジタル・ノイズが、ＩＣのデジタル部分から離
して配置されたアナログ回路要素に結合するのが阻止さ
れる。さらに、本発明のＥＳＤ保護装置は、追加スペー
スを必要としない。
【０００９】
【発明の実施の形態】本発明によって得られる利点がよ
り包括的に理解されるように、まず、混載ＩＣのＩ／Ｏ
パッドのＥＳＤ保護に対する２つの先行技術の説明をお
こなう。
り包括的に理解されるように、まず、混載ＩＣのＩ／Ｏ
パッドのＥＳＤ保護に対する２つの先行技術の説明をお
こなう。
【００１０】図１は、デジタル及びアナログの両方、す
なわち、「混合信号」のＩ／Ｏパッドを備えるＩＣのた
めの第１の先行技術によるＥＳＤ保護装置１００の概略
図である。ＥＳＤ保護装置１００の場合、それぞれのデ
ジタルＩ／Ｏパッド１０６及びアナログＩ／Ｏパッド１
１０は、それぞれ、電源バス１１２とアース１１４の間
に結合されている。内部デジタル回路要素１３０は、内
部ノード１３３において、抵抗器１２８を介してデジタ
ルＩ／Ｏパッド１０６に結合されている。ノード１３３
は、また、電源バス１１２とアース１１４の間にもダイ
オード結合されている。
なわち、「混合信号」のＩ／Ｏパッドを備えるＩＣのた
めの第１の先行技術によるＥＳＤ保護装置１００の概略
図である。ＥＳＤ保護装置１００の場合、それぞれのデ
ジタルＩ／Ｏパッド１０６及びアナログＩ／Ｏパッド１
１０は、それぞれ、電源バス１１２とアース１１４の間
に結合されている。内部デジタル回路要素１３０は、内
部ノード１３３において、抵抗器１２８を介してデジタ
ルＩ／Ｏパッド１０６に結合されている。ノード１３３
は、また、電源バス１１２とアース１１４の間にもダイ
オード結合されている。
【００１１】同様に、保護される内部アナログ回路要素
１４７は、内部ノード１４５に対する接続部を介して、
抵抗器１４３によってアナログＩ／Ｏパッド１１０に結
合される。内部ノード１４５は、また、電源バス１１２
とアース１１４の間にダイオード結合されている。
１４７は、内部ノード１４５に対する接続部を介して、
抵抗器１４３によってアナログＩ／Ｏパッド１１０に結
合される。内部ノード１４５は、また、電源バス１１２
とアース１１４の間にダイオード結合されている。
【００１２】ＥＳＤ事象トリガ１６０は、電源バス１１
２とアース１１４の間においてＥＳＤ分路装置１５８に
並列に結合されている。ＥＳＤ事象トリガ１６０は、電
源バス１１２に急速な上昇電圧が生じると、ＥＳＤ分路
装置１５８をオンにして、電源バス１１２とアース１１
４の間に一時的な短絡を有効に生じさせる働きをする。
ＥＳＤ事象トリガ１６０は、ＥＳＤ事象トリガ１６０の
部品のサイズを変えて同調可能である。ＥＳＤ事象トリ
ガ１６０には、電源バス１１２とアース１１４の間の中
間ノード１５１においてダイオード１５０と直列に結合
された抵抗器１５２が含まれている。ＥＳＤ事象トリガ
１６０には、電源バス１１２とアースの間の出力ノード
１５５に直列に結合された、Ｎ形電界効果トランジスタ
（以下「ＮＦＥＴ」と称する。）１５４とＰ形電界効果
トランジスタ（以下「ＰＦＥＴ」と称する。）１５６を
備えるＦＥＴスイッチング素子１５３も含まれている。
各ＦＥＴ１５４及び１５６のゲートは、入力ノード１５
１における電圧を介して制御される。抵抗器１５２及び
ダイオード１５０は、通常の条件下において、ＮＦＥＴ
１５６をオンに保ち、ＰＦＥＴ１５４をオフに保つのに
十分な高さに、入力ノード１５１における電圧を保持す
るサイズが付与されている。この結果、出力ノード１５
５における電圧レベルが十分に低くなるので、ＥＳＤ分
路１５８がオフになり、これによって、電源バス１１２
とアース１１４の間に開路が有効に生じる。
２とアース１１４の間においてＥＳＤ分路装置１５８に
並列に結合されている。ＥＳＤ事象トリガ１６０は、電
源バス１１２に急速な上昇電圧が生じると、ＥＳＤ分路
装置１５８をオンにして、電源バス１１２とアース１１
４の間に一時的な短絡を有効に生じさせる働きをする。
ＥＳＤ事象トリガ１６０は、ＥＳＤ事象トリガ１６０の
部品のサイズを変えて同調可能である。ＥＳＤ事象トリ
ガ１６０には、電源バス１１２とアース１１４の間の中
間ノード１５１においてダイオード１５０と直列に結合
された抵抗器１５２が含まれている。ＥＳＤ事象トリガ
１６０には、電源バス１１２とアースの間の出力ノード
１５５に直列に結合された、Ｎ形電界効果トランジスタ
（以下「ＮＦＥＴ」と称する。）１５４とＰ形電界効果
トランジスタ（以下「ＰＦＥＴ」と称する。）１５６を
備えるＦＥＴスイッチング素子１５３も含まれている。
各ＦＥＴ１５４及び１５６のゲートは、入力ノード１５
１における電圧を介して制御される。抵抗器１５２及び
ダイオード１５０は、通常の条件下において、ＮＦＥＴ
１５６をオンに保ち、ＰＦＥＴ１５４をオフに保つのに
十分な高さに、入力ノード１５１における電圧を保持す
るサイズが付与されている。この結果、出力ノード１５
５における電圧レベルが十分に低くなるので、ＥＳＤ分
路１５８がオフになり、これによって、電源バス１１２
とアース１１４の間に開路が有効に生じる。
【００１３】ＥＳＤ事象が生じた場合に、分路装置１５
８を迅速にオンにするため、ＰＦＥＴ１５４は、一般
に、ＮＦＥＴ１５６よりかなり大きいサイズが付与され
る。抵抗器１５２及びダイオード１５０は、ＥＳＤ事象
の特徴である急速な上昇電源電圧が生じると、分路装置
１５８をトリガするように、サイズを付与することが可
能な、ＲＣ時定数回路の働きをする。ＲＣフィルタに普
通の電源付勢で電源の短絡を生じさせるほど大きいサイ
ズを付与しないように、注意しなければならない。
８を迅速にオンにするため、ＰＦＥＴ１５４は、一般
に、ＮＦＥＴ１５６よりかなり大きいサイズが付与され
る。抵抗器１５２及びダイオード１５０は、ＥＳＤ事象
の特徴である急速な上昇電源電圧が生じると、分路装置
１５８をトリガするように、サイズを付与することが可
能な、ＲＣ時定数回路の働きをする。ＲＣフィルタに普
通の電源付勢で電源の短絡を生じさせるほど大きいサイ
ズを付与しないように、注意しなければならない。
【００１４】ＥＳＤ事象が、２つのパッド間、例えば、
デジタルＩ／Ｏパッド１０６とアナログＩ／Ｏパッド１
１０の間で生じる場合、ＥＳＤ電流ＩESDを消散させな
ければならない、さもなければ、内部回路要素１３０及
び／または１４７（それぞれ、ノード１３５または１４
５において結合されている）に損傷を生じることにな
る。従って、ＥＳＤ保護回路１００は、ＥＳＤ事象伝送
経路として、電源バス１１２及び接地基板１１４を用い
る。ＥＳＤ電流ＩESDが、Ｉ／Ｏパッド１０６または１
１０に流入し、それぞれ、ダイオード１２０または１４
２を通って、電源バス１１２に流れ、これによって、Ｅ
ＳＤ事象トリガ１６０がトリガされて、分路装置１５８
をオンにし、電源バス１１２とアース１１４の間に短絡
が生じる。
デジタルＩ／Ｏパッド１０６とアナログＩ／Ｏパッド１
１０の間で生じる場合、ＥＳＤ電流ＩESDを消散させな
ければならない、さもなければ、内部回路要素１３０及
び／または１４７（それぞれ、ノード１３５または１４
５において結合されている）に損傷を生じることにな
る。従って、ＥＳＤ保護回路１００は、ＥＳＤ事象伝送
経路として、電源バス１１２及び接地基板１１４を用い
る。ＥＳＤ電流ＩESDが、Ｉ／Ｏパッド１０６または１
１０に流入し、それぞれ、ダイオード１２０または１４
２を通って、電源バス１１２に流れ、これによって、Ｅ
ＳＤ事象トリガ１６０がトリガされて、分路装置１５８
をオンにし、電源バス１１２とアース１１４の間に短絡
が生じる。
【００１５】ＥＳＤ電流ＩESDは、さらに、分路装置１
５８を通って、アース１１４に流れ、それぞれのダイオ
ード１２２または１４４を通って、Ｉ／Ｏパッド１０６
または１１０に戻ることによって、回路を完成する。
５８を通って、アース１１４に流れ、それぞれのダイオ
ード１２２または１４４を通って、Ｉ／Ｏパッド１０６
または１１０に戻ることによって、回路を完成する。
【００１６】内部回路要素１３０または１４７をＥＳＤ
事象による損傷から実際に保護するため、ＥＳＤ事象伝
送経路に関する電圧降下は、ＥＳＤ事象中、シリコン接
合またはＣＭＯＳゲートの破壊電圧Ｖbreakdownより低
く維持しなければならない。電圧降下は、流入ダイオー
ド１２０または１４２に関するしきい値電圧、流出ダイ
オード１２２または１４４に関するしきい値電圧、分路
装置１５８がオンになる際の、分路装置１５８の両端間
におけるＩＲ電圧降下、及び、ＥＳＤ電流ＩESDが寄生
抵抗ＲVDDとＲGNDの間に流れる場合の、電源バス１１２
と接地基板１１４の間におけるＩＲ電圧降下の和であ
る。
事象による損傷から実際に保護するため、ＥＳＤ事象伝
送経路に関する電圧降下は、ＥＳＤ事象中、シリコン接
合またはＣＭＯＳゲートの破壊電圧Ｖbreakdownより低
く維持しなければならない。電圧降下は、流入ダイオー
ド１２０または１４２に関するしきい値電圧、流出ダイ
オード１２２または１４４に関するしきい値電圧、分路
装置１５８がオンになる際の、分路装置１５８の両端間
におけるＩＲ電圧降下、及び、ＥＳＤ電流ＩESDが寄生
抵抗ＲVDDとＲGNDの間に流れる場合の、電源バス１１２
と接地基板１１４の間におけるＩＲ電圧降下の和であ
る。
【００１７】ＣＭＯＳチップの場合、電源バス１１２
は、一般に、チップ全体を取り巻くリングとして構成さ
れる。この構成によれば、電源バス１１２はＩＣの各Ｉ
／Ｏパッドに近接して配置され、この結果、電源バス１
１２の寄生抵抗が小さくなる。混載ＩＣの場合、一般
に、アナログＩ／ＯパッドよりもデジタルＩ／Ｏパッド
のほうが多いので、デジタル電源は、一般に、アナログ
Ｉ／Ｏパッドに対してさえも、ＥＳＤ事象伝送経路とし
て利用される。
は、一般に、チップ全体を取り巻くリングとして構成さ
れる。この構成によれば、電源バス１１２はＩＣの各Ｉ
／Ｏパッドに近接して配置され、この結果、電源バス１
１２の寄生抵抗が小さくなる。混載ＩＣの場合、一般
に、アナログＩ／ＯパッドよりもデジタルＩ／Ｏパッド
のほうが多いので、デジタル電源は、一般に、アナログ
Ｉ／Ｏパッドに対してさえも、ＥＳＤ事象伝送経路とし
て利用される。
【００１８】混載ＩＣにおけるＥＳＤ保護に対するこの
アプローチには、デジタル電源バス１１２によって伝送
されるノイズがチップのアナログ領域内に拡散するとい
う欠点がある。
アプローチには、デジタル電源バス１１２によって伝送
されるノイズがチップのアナログ領域内に拡散するとい
う欠点がある。
【００１９】デジタル回路要素１３０に示されたＰＦＥ
Ｔ１３２及びＮＦＥＴ１３４の組み合わせは、一般に、
デジタル出力パッドのための出力駆動回路要素に用いら
れる。ＰＦＥＴ１３２及びＮＦＥＴ１３４の組み合わせ
が安定状態にある場合（すなわち、高「１」または低
「０」の場合）、静止電流はゼロである。Ｉ／Ｏパッド
１０６が、低から高または高から低にスイッチされる
と、ＦＥＴ１３２及び１３４が、両方とも、オンになる
時間があり、この結果、ノード１３３における大量の充
電及び放電電流に加えて、大量のクロスオーバ短絡電
流、従って、大量の電流スパイクがデジタル電源バス１
１２に生じることになる。
Ｔ１３２及びＮＦＥＴ１３４の組み合わせは、一般に、
デジタル出力パッドのための出力駆動回路要素に用いら
れる。ＰＦＥＴ１３２及びＮＦＥＴ１３４の組み合わせ
が安定状態にある場合（すなわち、高「１」または低
「０」の場合）、静止電流はゼロである。Ｉ／Ｏパッド
１０６が、低から高または高から低にスイッチされる
と、ＦＥＴ１３２及び１３４が、両方とも、オンになる
時間があり、この結果、ノード１３３における大量の充
電及び放電電流に加えて、大量のクロスオーバ短絡電
流、従って、大量の電流スパイクがデジタル電源バス１
１２に生じることになる。
【００２０】内部デジタル回路要素は、これらのスパイ
クを許容するように設計されている。しかし、このタイ
プのノイズは、感度の高いアナログ回路要素の性能を大
幅に劣化させる。
クを許容するように設計されている。しかし、このタイ
プのノイズは、感度の高いアナログ回路要素の性能を大
幅に劣化させる。
【００２１】デジタル出力ドライバの高速スイッチング
によって生じたノイズは、デジタル電源バス１１２によ
って伝送されるので、電源バス１１２の近くに配置され
た高感度のアナログ回路要素をこのノイズから遮蔽する
のを困難にする。混合モード・チップのノイズは、ノイ
ズ源から離れると指数関数的に減少する傾向がある。従
って、装置がノイズ源に近くなるほど、装置の信号に結
合するノイズが多くなる。逆に、装置がノイズ源から離
れるほど、ある点までは結合が弱まって、ノイズがほぼ
一定になるが、これは、接地基板、または、全ての装置
に共通した回路部分のノイズに起因するものと考えられ
る。従って、デジタル電源バス１１２でＩＣを取り囲む
ことによって、バス１１２からのノイズが、ＩＣのアナ
ログ部分に拡散して、結合する。
によって生じたノイズは、デジタル電源バス１１２によ
って伝送されるので、電源バス１１２の近くに配置され
た高感度のアナログ回路要素をこのノイズから遮蔽する
のを困難にする。混合モード・チップのノイズは、ノイ
ズ源から離れると指数関数的に減少する傾向がある。従
って、装置がノイズ源に近くなるほど、装置の信号に結
合するノイズが多くなる。逆に、装置がノイズ源から離
れるほど、ある点までは結合が弱まって、ノイズがほぼ
一定になるが、これは、接地基板、または、全ての装置
に共通した回路部分のノイズに起因するものと考えられ
る。従って、デジタル電源バス１１２でＩＣを取り囲む
ことによって、バス１１２からのノイズが、ＩＣのアナ
ログ部分に拡散して、結合する。
【００２２】従って、ＥＳＤ保護装置１００は、その近
くにデジタル電源バス１１２へのアクセスを必要とする
デジタルＩ／Ｏパッドがない、感度が高く広いアナログ
回路を有する混合信号ＩＣにとって魅力のないものであ
る。
くにデジタル電源バス１１２へのアクセスを必要とする
デジタルＩ／Ｏパッドがない、感度が高く広いアナログ
回路を有する混合信号ＩＣにとって魅力のないものであ
る。
【００２３】代わりに、ＥＳＤ事象を伝送する電源バス
１１２が、独立するが、クリーンなアナログ電源になる
ように選択される場合、デジタル・ノイズが、デジタル
電源バスを介して、アナログ回路要素に直接分配される
ことはなくなる。しかし、こうした実施例では、アナロ
グ電源が、代わりに、混合モード回路のデジタルＩ／Ｏ
パッド１０６のそれぞれを横断するので、デジタルＩ／
Ｏパッドに生じるデジタル・ノイズのアナログ電源バス
１１２に対する重要な結合ポイントの働きをする。
１１２が、独立するが、クリーンなアナログ電源になる
ように選択される場合、デジタル・ノイズが、デジタル
電源バスを介して、アナログ回路要素に直接分配される
ことはなくなる。しかし、こうした実施例では、アナロ
グ電源が、代わりに、混合モード回路のデジタルＩ／Ｏ
パッド１０６のそれぞれを横断するので、デジタルＩ／
Ｏパッドに生じるデジタル・ノイズのアナログ電源バス
１１２に対する重要な結合ポイントの働きをする。
【００２４】図２は、集積回路の混合信号Ｉ／Ｏパッド
のための先行技術による代替ＥＳＤ保護装置２００の概
略図である。ＥＳＤ保護装置２００は、分割ブッシング
を利用して、出力ドライバの高速スイッチングによって
生じ、デジタル電源バスによって伝送されるデジタル・
ノイズが、デジタルＩ／Ｏパッドから離れて配置された
回路のアナログ部分に結合するのを阻止する。
のための先行技術による代替ＥＳＤ保護装置２００の概
略図である。ＥＳＤ保護装置２００は、分割ブッシング
を利用して、出力ドライバの高速スイッチングによって
生じ、デジタル電源バスによって伝送されるデジタル・
ノイズが、デジタルＩ／Ｏパッドから離れて配置された
回路のアナログ部分に結合するのを阻止する。
【００２５】ＥＳＤ保護装置２００の場合、デジタルＩ
／Ｏパッド２０６が、電源バス２１４とアース２１６の
間にダイオード結合されている。内部デジタル回路要素
２３２は、内部ノード２３１に対する接続部を介して、
抵抗器２３０によってデジタルＩ／Ｏパッド２０６に結
合されている。ノード２３１も、デジタル電源バス２１
４とアース２１６の間にダイオード結合されている。Ｅ
ＳＤ事象トリガ２４１は、デジタル電源バス２１４とア
ース２１６の間で、ＥＳＤ分路装置２４８と並列に結合
されている。ＥＳＤ事象トリガ２４１には、図１のＥＳ
Ｄ事象トリガ１６０と同様の、同様に機能する部品が含
まれている。
／Ｏパッド２０６が、電源バス２１４とアース２１６の
間にダイオード結合されている。内部デジタル回路要素
２３２は、内部ノード２３１に対する接続部を介して、
抵抗器２３０によってデジタルＩ／Ｏパッド２０６に結
合されている。ノード２３１も、デジタル電源バス２１
４とアース２１６の間にダイオード結合されている。Ｅ
ＳＤ事象トリガ２４１は、デジタル電源バス２１４とア
ース２１６の間で、ＥＳＤ分路装置２４８と並列に結合
されている。ＥＳＤ事象トリガ２４１には、図１のＥＳ
Ｄ事象トリガ１６０と同様の、同様に機能する部品が含
まれている。
【００２６】しかし、図１のＥＳＤ保護装置１００の場
合とは異なり、アナログＩ／Ｏパッド２１２が、独立し
たクリーンなアナログ電源バス２７６とアース２１６の
間に結合されている。保護されるアナログ回路要素は、
内部ノード２６１に対する接続部を介して、抵抗器２１
３によってアナログＩ／Ｏパッド２１２に結合されてい
る。ノード２６１は、アナログ電源バス２７６とアース
２１６の間にもダイオード結合されている。独立したＥ
ＳＤ事象トリガ２６３が、アナログ電源バス２７６とア
ース２１６の間で、ＥＳＤ分路装置２７４に並列に結合
されている。ＥＳＤ事象トリガ２６３には、図１の事象
トリガ１６０と同様の、同様に機能する部品が含まれて
いる。
合とは異なり、アナログＩ／Ｏパッド２１２が、独立し
たクリーンなアナログ電源バス２７６とアース２１６の
間に結合されている。保護されるアナログ回路要素は、
内部ノード２６１に対する接続部を介して、抵抗器２１
３によってアナログＩ／Ｏパッド２１２に結合されてい
る。ノード２６１は、アナログ電源バス２７６とアース
２１６の間にもダイオード結合されている。独立したＥ
ＳＤ事象トリガ２６３が、アナログ電源バス２７６とア
ース２１６の間で、ＥＳＤ分路装置２７４に並列に結合
されている。ＥＳＤ事象トリガ２６３には、図１の事象
トリガ１６０と同様の、同様に機能する部品が含まれて
いる。
【００２７】ＥＳＤ事象が、デジタルＩ／Ｏパッド２０
６の１つとアナログＩ／Ｏパッド２１２の１つの間に生
じる場合、ＥＳＤ保護回路２００は、ＥＳＤ事象伝送経
路としてデジタル電源バス２１４及び接地基板２１６を
用いる。ＥＳＤ電流ＩESDが、Ｉ／Ｏパッド２０６に流
入し、ダイオード２２２を通って、電源バス２１４に流
れ、これによって、ＥＳＤ事象トリガ２４１がトリガさ
れて、分路装置２４８をオンにし、電源バス２１４とア
ース２１６の間に短絡が生じる。ＥＳＤ電流ＩESDは、
さらに、分路装置２４８を通って、アース２１６に流
れ、ダイオード２５８を通って、アナログＩ／Ｏパッド
２１２に流れることによって、回路を完成する。
６の１つとアナログＩ／Ｏパッド２１２の１つの間に生
じる場合、ＥＳＤ保護回路２００は、ＥＳＤ事象伝送経
路としてデジタル電源バス２１４及び接地基板２１６を
用いる。ＥＳＤ電流ＩESDが、Ｉ／Ｏパッド２０６に流
入し、ダイオード２２２を通って、電源バス２１４に流
れ、これによって、ＥＳＤ事象トリガ２４１がトリガさ
れて、分路装置２４８をオンにし、電源バス２１４とア
ース２１６の間に短絡が生じる。ＥＳＤ電流ＩESDは、
さらに、分路装置２４８を通って、アース２１６に流
れ、ダイオード２５８を通って、アナログＩ／Ｏパッド
２１２に流れることによって、回路を完成する。
【００２８】ＥＳＤ事象が、アナログＩ／Ｏパッド２１
２の１つとデジタルＩ／Ｏパッド２０６の１つの間に生
じる場合、ＥＳＤ保護回路２００は、ＥＳＤ事象伝送経
路としてアナログ電源バス２７６及び接地基板２１６を
用いる。ＥＳＤ電流ＩESDが、アナログＩ／Ｏパッド２
１２に流入し、ダイオード２５６を通って、アナログ電
源バス２７６に流れ、これによって、ＥＳＤ事象トリガ
２６３がトリガされて、分路装置２７４をオンにし、ア
ナログ電源バス２７６とアース２１６の間に短絡が生じ
る。ＥＳＤ電流ＩESDは、さらに、分路装置２７４を通
って、アース２１６に流れ、ダイオード２２４を通っ
て、デジタルＩ／Ｏパッド２０６に流れることによっ
て、回路を完成する。
２の１つとデジタルＩ／Ｏパッド２０６の１つの間に生
じる場合、ＥＳＤ保護回路２００は、ＥＳＤ事象伝送経
路としてアナログ電源バス２７６及び接地基板２１６を
用いる。ＥＳＤ電流ＩESDが、アナログＩ／Ｏパッド２
１２に流入し、ダイオード２５６を通って、アナログ電
源バス２７６に流れ、これによって、ＥＳＤ事象トリガ
２６３がトリガされて、分路装置２７４をオンにし、ア
ナログ電源バス２７６とアース２１６の間に短絡が生じ
る。ＥＳＤ電流ＩESDは、さらに、分路装置２７４を通
って、アース２１６に流れ、ダイオード２２４を通っ
て、デジタルＩ／Ｏパッド２０６に流れることによっ
て、回路を完成する。
【００２９】ＥＳＤ保護装置２００の分割ブッシング・
アプローチでは、回路における同じＩＲ降下のために、
ＥＳＤ事象トリガ及び分路装置の数を倍にすることが必
要になり、とりわけ、中核をなす分路装置は、他の回路
要素のサイズと比べてかなり大きいので、ＩＣの面積が
大幅に増える結果になる。ＥＳＤ保護装置２００を用い
るＩＣの設計及びテスト中、分割ブッシングのために、
設計技師は、共通接地基板に結合された２つの独立した
ＥＳＤネットワークの評価も行わざるを得なくなる。製
作のチップ・レイアウト段階では、単方向電流経路に起
因するＩＲ降下について、デジタルＥＳＤ電源バスとア
ナログＥＳＤ電源バスの分離によって生じるスタブを慎
重に解析しなければならない。
アプローチでは、回路における同じＩＲ降下のために、
ＥＳＤ事象トリガ及び分路装置の数を倍にすることが必
要になり、とりわけ、中核をなす分路装置は、他の回路
要素のサイズと比べてかなり大きいので、ＩＣの面積が
大幅に増える結果になる。ＥＳＤ保護装置２００を用い
るＩＣの設計及びテスト中、分割ブッシングのために、
設計技師は、共通接地基板に結合された２つの独立した
ＥＳＤネットワークの評価も行わざるを得なくなる。製
作のチップ・レイアウト段階では、単方向電流経路に起
因するＩＲ降下について、デジタルＥＳＤ電源バスとア
ナログＥＳＤ電源バスの分離によって生じるスタブを慎
重に解析しなければならない。
【００３０】本発明によれば、上方のＥＳＤ電源バスに
独立した電源バスを利用することによって、独立したデ
ジタル及びアナログ分路電源の必要がなくなり、同時
に、デジタル・ドライバまたはコアから離れて配置され
た高感度なアナログ回路要素からのデジタル・ノイズの
有効な分離が維持される。独立したＥＳＤ電源バスは、
内部回路要素には接続されず、ＥＳＤ保護装置だけに接
続される。
独立した電源バスを利用することによって、独立したデ
ジタル及びアナログ分路電源の必要がなくなり、同時
に、デジタル・ドライバまたはコアから離れて配置され
た高感度なアナログ回路要素からのデジタル・ノイズの
有効な分離が維持される。独立したＥＳＤ電源バスは、
内部回路要素には接続されず、ＥＳＤ保護装置だけに接
続される。
【００３１】図３は、本発明によるＥＳＤ保護回路３０
０の概略図である。ＥＳＤ保護装置３００の場合、それ
ぞれのデジタルＩ／Ｏパッド３０６及びアナログＩ／Ｏ
パッド３１４は、それぞれ、独立したＥＳＤ電源バス３
１６とアース３１８の間にダイオード結合されている。
内部デジタル回路要素３３４は、内部ノード３８４に対
する接続部を介して、抵抗器３３２によってデジタルＩ
／Ｏパッド３０６に結合されている。ノード３８４は、
ＥＳＤ電源バス３１６とアース３１８の間にもダイオー
ド結合されている。
０の概略図である。ＥＳＤ保護装置３００の場合、それ
ぞれのデジタルＩ／Ｏパッド３０６及びアナログＩ／Ｏ
パッド３１４は、それぞれ、独立したＥＳＤ電源バス３
１６とアース３１８の間にダイオード結合されている。
内部デジタル回路要素３３４は、内部ノード３８４に対
する接続部を介して、抵抗器３３２によってデジタルＩ
／Ｏパッド３０６に結合されている。ノード３８４は、
ＥＳＤ電源バス３１６とアース３１８の間にもダイオー
ド結合されている。
【００３２】内部デジタル回路要素３３４は、デジタル
電源バス（デジタル電源パッド３１０として示されてい
る）及びデジタル・アース（デジタル・アース・パッド
３０８として示されている）に対する結合によって電力
供給を受け、接地される。
電源バス（デジタル電源パッド３１０として示されてい
る）及びデジタル・アース（デジタル・アース・パッド
３０８として示されている）に対する結合によって電力
供給を受け、接地される。
【００３３】同様に、保護されるアナログ回路要素は、
内部ノード３８２に対する接続部を介して、抵抗器３１
５によってアナログＩ／Ｏパッド３１４に結合されてい
る。内部ノード３８２は、ＥＳＤ電源バス３１６とアー
ス３１８の間にもダイオード結合されている。ノード３
８２において接続された内部アナログ回路要素は、独立
したアナログ電源バス（アナログ電源パッド３１２とし
て示されている）及びアナログ・アース３１８（ＥＳＤ
伝送経路の一部として利用されている）に対する結合に
よって電力供給を受け、接地される。
内部ノード３８２に対する接続部を介して、抵抗器３１
５によってアナログＩ／Ｏパッド３１４に結合されてい
る。内部ノード３８２は、ＥＳＤ電源バス３１６とアー
ス３１８の間にもダイオード結合されている。ノード３
８２において接続された内部アナログ回路要素は、独立
したアナログ電源バス（アナログ電源パッド３１２とし
て示されている）及びアナログ・アース３１８（ＥＳＤ
伝送経路の一部として利用されている）に対する結合に
よって電力供給を受け、接地される。
【００３４】ＥＳＤ事象トリガ３９０は、ＥＳＤ電源バ
ス３１６とアース３１８の間で、ＥＳＤ分路装置３８０
と並列に結合されている。ＥＳＤ事象トリガ３９０は、
ＥＳＤ電源バス３１６に急速な上昇電圧が生じると、Ｅ
ＳＤ分路装置３８０をオンにして、ＥＳＤ電源バス３１
６とアース３１８の間に一時的な短絡を有効に生じさせ
る働きをする。ＥＳＤ事象トリガ３９０は、ＥＳＤ電源
バス３１６とアース３１８の間のノード３７１において
ダイオード３７２と直列に結合された抵抗器３７０、及
び、ＥＳＤ電源バス３１６とアース３１８の間の出力ノ
ード３７７に直列に結合され、各ゲートがノード３７１
に結合された、ＮＦＥＴ３７８とＰＦＥＴ３７６を含む
ＦＥＴスイッチング素子３７４を含んでいる、ＥＳＤ事
象トリガ３９０の部品のサイジングによって同調可能で
ある。ＥＳＤ事象トリガ３９０は、図１のＥＳＤ事象ト
リガ１６０と同様の働きをするものであり、説明済みで
ある。
ス３１６とアース３１８の間で、ＥＳＤ分路装置３８０
と並列に結合されている。ＥＳＤ事象トリガ３９０は、
ＥＳＤ電源バス３１６に急速な上昇電圧が生じると、Ｅ
ＳＤ分路装置３８０をオンにして、ＥＳＤ電源バス３１
６とアース３１８の間に一時的な短絡を有効に生じさせ
る働きをする。ＥＳＤ事象トリガ３９０は、ＥＳＤ電源
バス３１６とアース３１８の間のノード３７１において
ダイオード３７２と直列に結合された抵抗器３７０、及
び、ＥＳＤ電源バス３１６とアース３１８の間の出力ノ
ード３７７に直列に結合され、各ゲートがノード３７１
に結合された、ＮＦＥＴ３７８とＰＦＥＴ３７６を含む
ＦＥＴスイッチング素子３７４を含んでいる、ＥＳＤ事
象トリガ３９０の部品のサイジングによって同調可能で
ある。ＥＳＤ事象トリガ３９０は、図１のＥＳＤ事象ト
リガ１６０と同様の働きをするものであり、説明済みで
ある。
【００３５】全ての電源バスが、互いに容量結合されて
いる。従って、デジタル電源バス３１０及びアナログ電
源バス３１２は、それぞれ、逆並列接続ダイオード３５
０及び３５２と、３５６及び３５８を介して、それぞ
れ、ＥＳＤ電源バス３１６にダイオード接続されてい
る。通常の動作において、ＥＳＤ電源バス３１６は、デ
ジタル電源バス３１０及びアナログ電源バス３１２の両
方と同じ電圧電位にある。デジタル回路要素の充電及び
放電によって生じる電圧差または揺らぎが、ＥＳＤ電源
バス３１６まで容量結合される。しかし、ダイオード３
５０が、ＥＳＤ電源バス３１６で観測される揺らぎの量
を減衰させる、容量結合装置の働きをする。
いる。従って、デジタル電源バス３１０及びアナログ電
源バス３１２は、それぞれ、逆並列接続ダイオード３５
０及び３５２と、３５６及び３５８を介して、それぞ
れ、ＥＳＤ電源バス３１６にダイオード接続されてい
る。通常の動作において、ＥＳＤ電源バス３１６は、デ
ジタル電源バス３１０及びアナログ電源バス３１２の両
方と同じ電圧電位にある。デジタル回路要素の充電及び
放電によって生じる電圧差または揺らぎが、ＥＳＤ電源
バス３１６まで容量結合される。しかし、ダイオード３
５０が、ＥＳＤ電源バス３１６で観測される揺らぎの量
を減衰させる、容量結合装置の働きをする。
【００３６】ＥＳＤ電源バス３１６は、アナログ電源バ
ス３１２に容量結合されるので、ＥＳＤ電源バス３１６
の揺らぎによって生じる、アナログ電源バス３１２で観
測される揺らぎは、減衰する。従って、ＥＳＤ電源バス
３１６への容量結合及びアナログ電源バス３１２への容
量結合によって、電源ノイズは減衰する。同じ論法に従
うと、ＥＳＤ電源バス３１６への容量結合及びアナログ
電源バス３１２への容量結合によって、この方向におけ
る容量ノイズも減衰する。
ス３１２に容量結合されるので、ＥＳＤ電源バス３１６
の揺らぎによって生じる、アナログ電源バス３１２で観
測される揺らぎは、減衰する。従って、ＥＳＤ電源バス
３１６への容量結合及びアナログ電源バス３１２への容
量結合によって、電源ノイズは減衰する。同じ論法に従
うと、ＥＳＤ電源バス３１６への容量結合及びアナログ
電源バス３１２への容量結合によって、この方向におけ
る容量ノイズも減衰する。
【００３７】本発明の望ましい実施態様の場合、デジタ
ル電源バス３１０は、デジタルＩ／Ｏパッドだけにしか
近接しないように構成されている。クリーンなアナログ
電源バスは、アナログＩ／Ｏパッドだけにしか近接しな
いように構成されている。デジタル電源バス３１０も、
アナログ電源バス３１２も、ＥＳＤ事象伝送経路に含ま
れている、すなわち、ＥＳＤ電流ＩESDは、電源バス３
１０にも３１２にも流れない。さらに、アナログ電源バ
ス３１２は、デジタルＩ／Ｏドライバ及びデジタル内部
回路要素の充電及び放電によって生じるデジタル・ノイ
ズを伝送せず、それどころか、このノイズは、全て、高
感度なアナログ回路要素から遠くはなれていることが望
ましい、デジタル電源バス３１０によって伝送される。
ル電源バス３１０は、デジタルＩ／Ｏパッドだけにしか
近接しないように構成されている。クリーンなアナログ
電源バスは、アナログＩ／Ｏパッドだけにしか近接しな
いように構成されている。デジタル電源バス３１０も、
アナログ電源バス３１２も、ＥＳＤ事象伝送経路に含ま
れている、すなわち、ＥＳＤ電流ＩESDは、電源バス３
１０にも３１２にも流れない。さらに、アナログ電源バ
ス３１２は、デジタルＩ／Ｏドライバ及びデジタル内部
回路要素の充電及び放電によって生じるデジタル・ノイ
ズを伝送せず、それどころか、このノイズは、全て、高
感度なアナログ回路要素から遠くはなれていることが望
ましい、デジタル電源バス３１０によって伝送される。
【００３８】独立したアナログ接地基板３１８は、全て
のＩ／Ｏパッドに共有されており、ＥＳＤ事象伝送経路
の回路を完成するため、Ｉ／Ｏパッド信号に戻るダイオ
ード接続をもたらすようになっている。これは、プロセ
スによって左右される。トレンチで分離されるＳＯＩ
（Silicon-On-Insulator）技術を使えば、アナログ接地
基板（ＡＧＮＤ）３１８以外に、独立した下方のＥＳＤ
レールを備えるように拡張することが可能である。
のＩ／Ｏパッドに共有されており、ＥＳＤ事象伝送経路
の回路を完成するため、Ｉ／Ｏパッド信号に戻るダイオ
ード接続をもたらすようになっている。これは、プロセ
スによって左右される。トレンチで分離されるＳＯＩ
（Silicon-On-Insulator）技術を使えば、アナログ接地
基板（ＡＧＮＤ）３１８以外に、独立した下方のＥＳＤ
レールを備えるように拡張することが可能である。
【００３９】ＥＳＤ事象が、Ｉ／Ｏパッド３０６または
３２４の間で生じると、ＥＳＤ保護回路３００は、ＥＳ
Ｄ事象伝送経路としてＥＳＤ電源バス３１６及び接地基
板３１８を用いる。ＥＳＤ電流ＩESDが、Ｉ／Ｏパッド
３０６または３１４に流入し、それぞれ、ダイオード３
２４または３６２を通って、ＥＳＤ電源バス３１６に流
れ、これによって、ＥＳＤ事象トリガ３９０がトリガさ
れて、分路装置３８０をオンにし、ＥＳＤ電源バス３１
６とアナログ・アース３１８に短絡が生じる。ＥＳＤ電
流ＩESDは、さらに、分路装置３８０を通って、アナロ
グ・アース３１８に流れ、それぞれのダイオード３２６
または３６４を通って、Ｉ／Ｏパッド３０６または３１
４に戻ることによって、回路を完成する。ループに関す
る電圧降下は、内部回路を保護するため、ＥＳＤ事象の
間、破壊電圧（Ｖbreakdown）より低く維持される。
３２４の間で生じると、ＥＳＤ保護回路３００は、ＥＳ
Ｄ事象伝送経路としてＥＳＤ電源バス３１６及び接地基
板３１８を用いる。ＥＳＤ電流ＩESDが、Ｉ／Ｏパッド
３０６または３１４に流入し、それぞれ、ダイオード３
２４または３６２を通って、ＥＳＤ電源バス３１６に流
れ、これによって、ＥＳＤ事象トリガ３９０がトリガさ
れて、分路装置３８０をオンにし、ＥＳＤ電源バス３１
６とアナログ・アース３１８に短絡が生じる。ＥＳＤ電
流ＩESDは、さらに、分路装置３８０を通って、アナロ
グ・アース３１８に流れ、それぞれのダイオード３２６
または３６４を通って、Ｉ／Ｏパッド３０６または３１
４に戻ることによって、回路を完成する。ループに関す
る電圧降下は、内部回路を保護するため、ＥＳＤ事象の
間、破壊電圧（Ｖbreakdown）より低く維持される。
【００４０】以上の説明、及び、ＥＳＤ保護回路３００
の検討から明らかなように、中核となる分路装置が単一
信号レールであるため、分路装置専用ＩＣに与えられる
面積を同じとすれば、分路抵抗が低くなる可能性があ
る。
の検討から明らかなように、中核となる分路装置が単一
信号レールであるため、分路装置専用ＩＣに与えられる
面積を同じとすれば、分路抵抗が低くなる可能性があ
る。
【００４１】ＥＳＤ電源バス３１６にドライバがないの
で、負荷キャパシタンスの充電及び放電に必要な大量の
電流パルスが排除される。チップが動作中にＥＳＤ電源
バス３１６を流れる唯一の電流は、上述の充電電流より
も数桁分も小さい、保護ダイオードのオフ・キャパシタ
ンスを介して信号を結合することによって生じる電流で
ある。
で、負荷キャパシタンスの充電及び放電に必要な大量の
電流パルスが排除される。チップが動作中にＥＳＤ電源
バス３１６を流れる唯一の電流は、上述の充電電流より
も数桁分も小さい、保護ダイオードのオフ・キャパシタ
ンスを介して信号を結合することによって生じる電流で
ある。
【００４２】単一ＥＳＤ電源バスを利用することによっ
て、パッド・フレーム開発に対する標準的なセル・ベー
スのアプローチの利用も可能になる。ＥＳＤ電源バス３
１６は、チップ回りを連続的に取り囲んでおり、短絡と
は程遠い、ＥＳＤ経路抵抗が高い分断スタブとならずに
済む。この連続した特徴は、パッド・フレームのレイア
ウトにおいて望ましい。内部電源は、ＥＳＤ保護に対し
てあまり影響を及ぼすことなく、ノイズ分離のために分
断することが可能である。これによって、接地基板３１
８及びＥＳＤ電源バス３１６に対する容量結合を除い
て、アナログ回路要素とデジタル回路要素を分離するこ
とが可能になる。
て、パッド・フレーム開発に対する標準的なセル・ベー
スのアプローチの利用も可能になる。ＥＳＤ電源バス３
１６は、チップ回りを連続的に取り囲んでおり、短絡と
は程遠い、ＥＳＤ経路抵抗が高い分断スタブとならずに
済む。この連続した特徴は、パッド・フレームのレイア
ウトにおいて望ましい。内部電源は、ＥＳＤ保護に対し
てあまり影響を及ぼすことなく、ノイズ分離のために分
断することが可能である。これによって、接地基板３１
８及びＥＳＤ電源バス３１６に対する容量結合を除い
て、アナログ回路要素とデジタル回路要素を分離するこ
とが可能になる。
【００４３】本発明の広汎な実施の参考に供するため本
発明の実施態様のいくつかを以下に例示する。 実施態様１：デジタルＩ／Ｏパッド（３０６）とアナロ
グＩ／Ｏパッド（３１４）の両方、デジタル電源バス
（３１０）、アナログ電源バス（３１２）、及び、接地
基板（３１８）とを含むＩＣのための静電気放電（ＥＳ
Ｄ）保護装置（３００）であって、前記デジタル電源バ
ス（３１０）及び前記アナログ電源バス（３１２）に容
量結合されたＥＳＤ電源バス（３１６）と、前記ＥＳＤ
電源バス（３１６）と前記接地基板（３１８）の間に結
合されて、前記ＥＳＤ電源バス（３１６）に生じる急速
な上昇スパイクを顕著な特徴とするＥＳＤ事象を検出す
るためのＥＳＤ事象トリガ装置（３９０）と、前記ＥＳ
Ｄ事象の検出に応答して、前記ＥＳＤ電源バス（３１
６）と前記接地基板（３１８）を電気的に接続する分路
装置（３８０）と、前記ＥＳＤ電源バス（３１６）と前
記接地基板（３１８）の容量結合されるＩ／Ｏパッド
（３０６、３０４）と、前記ＥＳＤ電源バス（３１６）
には結合されずに、前記Ｉ／Ｏパッド（３０６、３１
４）に結合される被保護回路要素（３３４、３８３）と
が含まれている、静電気放電保護装置。
発明の実施態様のいくつかを以下に例示する。 実施態様１：デジタルＩ／Ｏパッド（３０６）とアナロ
グＩ／Ｏパッド（３１４）の両方、デジタル電源バス
（３１０）、アナログ電源バス（３１２）、及び、接地
基板（３１８）とを含むＩＣのための静電気放電（ＥＳ
Ｄ）保護装置（３００）であって、前記デジタル電源バ
ス（３１０）及び前記アナログ電源バス（３１２）に容
量結合されたＥＳＤ電源バス（３１６）と、前記ＥＳＤ
電源バス（３１６）と前記接地基板（３１８）の間に結
合されて、前記ＥＳＤ電源バス（３１６）に生じる急速
な上昇スパイクを顕著な特徴とするＥＳＤ事象を検出す
るためのＥＳＤ事象トリガ装置（３９０）と、前記ＥＳ
Ｄ事象の検出に応答して、前記ＥＳＤ電源バス（３１
６）と前記接地基板（３１８）を電気的に接続する分路
装置（３８０）と、前記ＥＳＤ電源バス（３１６）と前
記接地基板（３１８）の容量結合されるＩ／Ｏパッド
（３０６、３０４）と、前記ＥＳＤ電源バス（３１６）
には結合されずに、前記Ｉ／Ｏパッド（３０６、３１
４）に結合される被保護回路要素（３３４、３８３）と
が含まれている、静電気放電保護装置。
【００４４】実施態様２：前記ＥＳＤトリガ装置（３９
０）に、前記ＥＳＤ電源バス（３１６）に結合されたイ
ンバータ入力（３７１）と、前記分路装置（３８０）を
制御するために結合された出力（３７７）を備えるＣＭ
ＯＳインバータ（３７４）が含まれていることを特徴と
する、実施態様１に記載の静電気放電（ＥＳＤ）保護装
置。 実施態様３：前記インバータ入力（３７１）が前記接地
基板（３１８）に容量結合されることを特徴とする、実
施態様２に記載の静電気放電（ＥＳＤ）保護装置。 実施態様４：前記Ｉ／Ｏパッドに、デジタルＩ／Ｏパッ
ド（３０６）が含まれることと、前記被保護回路要素
に、前記デジタル電源バス（３１０）及び前記接地基板
（３１８）に結合されたデジタル回路要素（３３４）が
含まれることを特徴とする、実施態様１、２、または、
３のいずれかに記載の静電気放電（ＥＳＤ）保護装置。
０）に、前記ＥＳＤ電源バス（３１６）に結合されたイ
ンバータ入力（３７１）と、前記分路装置（３８０）を
制御するために結合された出力（３７７）を備えるＣＭ
ＯＳインバータ（３７４）が含まれていることを特徴と
する、実施態様１に記載の静電気放電（ＥＳＤ）保護装
置。 実施態様３：前記インバータ入力（３７１）が前記接地
基板（３１８）に容量結合されることを特徴とする、実
施態様２に記載の静電気放電（ＥＳＤ）保護装置。 実施態様４：前記Ｉ／Ｏパッドに、デジタルＩ／Ｏパッ
ド（３０６）が含まれることと、前記被保護回路要素
に、前記デジタル電源バス（３１０）及び前記接地基板
（３１８）に結合されたデジタル回路要素（３３４）が
含まれることを特徴とする、実施態様１、２、または、
３のいずれかに記載の静電気放電（ＥＳＤ）保護装置。
【００４５】実施態様５：前記Ｉ／Ｏパッドに、アナロ
グＩ／Ｏパッド（３１４）が含まれることと、前記被保
護回路要素に、前記アナログ電源バス（３１２）及び前
記接地基板（３１８）に結合されたアナログ回路要素
（３８３）が含まれることを特徴とする、実施態様１、
２、または、３のいずれかに記載の静電気放電（ＥＳ
Ｄ）保護装置。 実施態様６：前記ＥＳＤ電源バス（３１６）と前記接地
基板（３１８）に容量結合された少なくとも１つの他の
Ｉ／Ｏパッド（３１４、３０６）が含まれていることを
特徴とする、実施態様１、２、３、４、または、５のい
ずれかに記載の静電気放電（ＥＳＤ）保護装置。
グＩ／Ｏパッド（３１４）が含まれることと、前記被保
護回路要素に、前記アナログ電源バス（３１２）及び前
記接地基板（３１８）に結合されたアナログ回路要素
（３８３）が含まれることを特徴とする、実施態様１、
２、または、３のいずれかに記載の静電気放電（ＥＳ
Ｄ）保護装置。 実施態様６：前記ＥＳＤ電源バス（３１６）と前記接地
基板（３１８）に容量結合された少なくとも１つの他の
Ｉ／Ｏパッド（３１４、３０６）が含まれていることを
特徴とする、実施態様１、２、３、４、または、５のい
ずれかに記載の静電気放電（ＥＳＤ）保護装置。
【００４６】実施態様７：前記少なくとも１つの他のＩ
／Ｏパッドに、デジタルＩ／Ｏパッド（３１４）が含ま
れることと、前記被保護回路要素に、前記デジタル電源
バス（３１０）及び前記接地基板（３１８）に結合され
たデジタル回路要素（３３４）が含まれることを特徴と
する、実施態様６に記載の静電気放電（ＥＳＤ）保護装
置。 実施態様８：前記少なくとも１つの他のＩ／Ｏパッド
に、アナログＩ／Ｏパッド（３１４）が含まれること
と、前記被保護回路要素に、前記アナログ電源バス（３
１２）及び前記接地基板（３１８）に結合されたアナロ
グ回路要素（３８３）が含まれることを特徴とする、実
施態様６に記載の静電気放電（ＥＳＤ）保護装置。
／Ｏパッドに、デジタルＩ／Ｏパッド（３１４）が含ま
れることと、前記被保護回路要素に、前記デジタル電源
バス（３１０）及び前記接地基板（３１８）に結合され
たデジタル回路要素（３３４）が含まれることを特徴と
する、実施態様６に記載の静電気放電（ＥＳＤ）保護装
置。 実施態様８：前記少なくとも１つの他のＩ／Ｏパッド
に、アナログＩ／Ｏパッド（３１４）が含まれること
と、前記被保護回路要素に、前記アナログ電源バス（３
１２）及び前記接地基板（３１８）に結合されたアナロ
グ回路要素（３８３）が含まれることを特徴とする、実
施態様６に記載の静電気放電（ＥＳＤ）保護装置。
【００４７】実施態様９：前記Ｉ／Ｏパッドに、デジタ
ルＩ／Ｏパッド（３０６）が含まれることと、前記被保
護回路要素に、前記デジタル電源バス（３１０）及び前
記接地基板（３１８）に結合されたデジタル回路要素
（３３４）が含まれることと、前記少なくとも１つの他
のＩ／Ｏパッドに、アナログＩ／Ｏパッド（３１４）が
含まれることと、前記被保護回路要素に、前記アナログ
電源バス（３１２）及び前記接地基板（３１８）に結合
されたアナログ回路要素（３８３）が含まれることを特
徴とする、実施態様６に記載の静電気放電（ＥＳＤ）保
護装置。
ルＩ／Ｏパッド（３０６）が含まれることと、前記被保
護回路要素に、前記デジタル電源バス（３１０）及び前
記接地基板（３１８）に結合されたデジタル回路要素
（３３４）が含まれることと、前記少なくとも１つの他
のＩ／Ｏパッドに、アナログＩ／Ｏパッド（３１４）が
含まれることと、前記被保護回路要素に、前記アナログ
電源バス（３１２）及び前記接地基板（３１８）に結合
されたアナログ回路要素（３８３）が含まれることを特
徴とする、実施態様６に記載の静電気放電（ＥＳＤ）保
護装置。
【００４８】実施態様１０：前記接地基板（３１８）
に、デジタル接地基板（３０８）と、アナログ接地基板
（３１８）が含まれ、前記デジタル接地基板（３０８）
が、前記アナログ接地基板（３１８）に容量結合され、
前記ＥＳＤ事象トリガ（３９０）が、前記ＥＳＤ電源バ
ス（３１６）と前記アナログ接地基板（３１８）の間に
結合され、前記分路装置（３８０）が、前記ＥＳＤ電源
バス（３１６）と前記アナログ接地基板（３１８）を電
気的に接続し得ることを特徴とする、実施態様１、２、
３、４、５、６、７、８、または、９のいずれかに記載
の静電気放電保護装置。
に、デジタル接地基板（３０８）と、アナログ接地基板
（３１８）が含まれ、前記デジタル接地基板（３０８）
が、前記アナログ接地基板（３１８）に容量結合され、
前記ＥＳＤ事象トリガ（３９０）が、前記ＥＳＤ電源バ
ス（３１６）と前記アナログ接地基板（３１８）の間に
結合され、前記分路装置（３８０）が、前記ＥＳＤ電源
バス（３１６）と前記アナログ接地基板（３１８）を電
気的に接続し得ることを特徴とする、実施態様１、２、
３、４、５、６、７、８、または、９のいずれかに記載
の静電気放電保護装置。
【図１】先行技術によるＥＳＤ保護装置の第１の例に関
する概略図である。
する概略図である。
【図２】先行技術によるＥＳＤ保護装置の第２の例に関
する概略図である。
する概略図である。
【図３】本発明によるＥＳＤ保護装置の概略図である。
３００ ＥＳＤ保護回路 ３０６ デジタルＩ／Ｏパッド ３０８ デジタル接地基板 ３１０ デジタル電源バス ３１２ アナログ電源バス ３１４ アナログＩ／Ｏパッド ３１６ ＥＳＤ電源バス ３１８ アナログ接地基板 ３３２ 内部ノード ３３４ 内部デジタル回路要素 ３７４ ＦＥＴスイッチング素子 ３７６ ＰＦＥＴ ３７７ 出力ノード ３７８ ＮＦＥＴ ３８０ ＥＳＤ分路装置 ３８２ 内部ノード ３８４ 内部ノード ３９０ ＥＳＤ事象トリガ
Claims (1)
- 【請求項１】デジタル入出力パッドとアナログ入出力パ
ッドの両方、デジタル電源バス、アナログ電源バス、及
び、接地基板とを含む集積回路のための静電気放電保護
装置であって、 前記デジタル電源バス及び前記アナログ電源バスに容量
結合された静電気放電電源バスと、 前記静電気放電電源バスと前記接地基板とに結合され
て、前記静電気放電電源バスに生じる急速な上昇スパイ
クを顕著な特徴とする静電気放電事象を検出する ための静電気放電事象トリガ装置と、 前記静電気放電事象の検出に応答して、前記静電気放電
電源バスと前記接地基板を電気的に接続する分路装置
と、 前記静電気放電電源バスと前記接地基板の容量結合され
る入出力パッドと、 前記静電気放電電源バスに結合されず、前記入出力パッ
ドに結合される被保護回路要素とが含まれている、 静電気放電保護装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/033,034 US5926353A (en) | 1998-03-02 | 1998-03-02 | Method for protecting mixed signal chips from electrostatic discharge |
| US033,034 | 1998-03-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11289053A true JPH11289053A (ja) | 1999-10-19 |
Family
ID=21868204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11036076A Pending JPH11289053A (ja) | 1998-03-02 | 1999-02-15 | 静電気放電保護装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5926353A (ja) |
| JP (1) | JPH11289053A (ja) |
| DE (1) | DE19852453B4 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6242814B1 (en) * | 1998-07-31 | 2001-06-05 | Lsi Logic Corporation | Universal I/O pad structure for in-line or staggered wire bonding or arrayed flip-chip assembly |
| WO2000028594A1 (en) * | 1998-11-09 | 2000-05-18 | Koninklijke Philips Electronics N.V. | Over-voltage protection for integrated analog and digital circuits |
| US6667865B2 (en) * | 2000-09-11 | 2003-12-23 | Texas Instruments Incorporated | Efficient design of substrate triggered ESD protection circuits |
| US6701488B2 (en) * | 2001-11-14 | 2004-03-02 | Sun Microsystems, Inc. | Reducing I/O supply noise with digital control |
| EP1453092A3 (en) * | 2003-02-27 | 2004-09-08 | NEC Electronics Corporation | Semiconductor integrated device and apparatus for designing the same |
| US7064942B2 (en) * | 2003-05-19 | 2006-06-20 | Silicon Integrated Systems Corp. | ESD protection circuit with tunable gate-bias |
| TW201240066A (en) * | 2011-03-25 | 2012-10-01 | Realtek Semiconductor Corp | ESD protection circuit |
| CN103378085B (zh) | 2012-04-13 | 2016-12-14 | 快捷半导体(苏州)有限公司 | 一种集成电路的保护方法、电路及集成电路 |
| CN111337762A (zh) * | 2018-12-18 | 2020-06-26 | 聚灿光电科技（宿迁）有限公司 | 一种实时监测esd输出的方法 |
| CN115825705B (zh) * | 2023-02-15 | 2023-05-09 | 芯动微电子科技(珠海)有限公司 | 一种esd事件检测电路和检测方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5301084A (en) * | 1991-08-21 | 1994-04-05 | National Semiconductor Corporation | Electrostatic discharge protection for CMOS integrated circuits |
| US5616943A (en) * | 1993-09-29 | 1997-04-01 | At&T Global Information Solutions Company | Electrostatic discharge protection system for mixed voltage application specific integrated circuit design |
| JPH088391A (ja) * | 1994-06-17 | 1996-01-12 | Mitsubishi Electric Corp | 半導体回路 |
-
1998
- 1998-03-02 US US09/033,034 patent/US5926353A/en not_active Expired - Fee Related
- 1998-11-13 DE DE19852453A patent/DE19852453B4/de not_active Expired - Fee Related
-
1999
- 1999-02-15 JP JP11036076A patent/JPH11289053A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE19852453A1 (de) | 1999-09-09 |
| DE19852453B4 (de) | 2004-08-12 |
| US5926353A (en) | 1999-07-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060113 |