TWI425732B - 積體電路及輸入/輸出(i/o)單元庫以及用於在一積體電路處補償靜電放電(esd)之方法 - Google Patents

積體電路及輸入/輸出(i/o)單元庫以及用於在一積體電路處補償靜電放電(esd)之方法 Download PDF

Info

Publication number
TWI425732B
TWI425732B TW096127119A TW96127119A TWI425732B TW I425732 B TWI425732 B TW I425732B TW 096127119 A TW096127119 A TW 096127119A TW 96127119 A TW96127119 A TW 96127119A TW I425732 B TWI425732 B TW I425732B
Authority
TW
Taiwan
Prior art keywords
unit
transistor device
channel width
clamp transistor
esd
Prior art date
Application number
TW096127119A
Other languages
English (en)
Other versions
TW200824214A (en
Inventor
James W Miller
Melanie Etherton
Michael G Khazhinsky
Michael Stockinger
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of TW200824214A publication Critical patent/TW200824214A/zh
Application granted granted Critical
Publication of TWI425732B publication Critical patent/TWI425732B/zh

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Emergency Protection Circuit Devices (AREA)

Description

積體電路及輸入/輸出(I/O)單元庫以及用於在一積體電路處補償靜電放電(ESD)之方法
本揭示案一般而言係關於積體電路裝置之輸入/輸出(I/O)單元且更特定言之係關於用於輸入/輸出單元之靜電放電(ESD)保護。
對於(例如)線接合及覆晶封裝內的積體電路而言，健固靜電放電(ESD)保護之設計尤為重要。為了在一積體電路(IC)裝置周邊保護I/O環內的該等I/O單元，設計者經常將ESD二極體放置於各I/O墊與該等本地I/O電源(VDD )及接地(VSS )匯流排之間。此外，經常放置活動軌箝位電路(包含一暫態偵測器電路與一金氧場效電晶體(MOSFET))箝位以在該等VDD 與VSS 匯流排之間提供ESD保護。該些箝位電晶體(還稱為"ESD箝位電晶體"、"箝位電晶體"或簡稱為"箝位")一般平行於積體電路之I/O環之電源單元、接地單元、I/O單元或間隔物單元而分散。該等箝位電晶體集中形成一ESD箝位電晶體網路。在某些IC設計中，極少存在或沒有在I/O環內放置之電源/接地單元或間隔物單元。例如，在一設計用於覆晶封裝之IC中，一般經由凸塊來製造該等VDD 及VSS 匯流排之晶片外連接，而不需要I/O環內的任何電源或接地單元。間隔物單元在I/O環內要求額外空間，此點係不利的，尤其對於具有大量I/O單元之設計。對ESD設計者之暗示在於，所有ESD保護電路(包括ESD箝位電晶體)自身應理想地包含於該等I/O單元內。該些ESD保護網路一般採用具有相同相對較大通道寬度之箝位電晶體的I/O單元。此配置一般造成對I/O單元庫內部的I/O單元過保護而對I/O單元庫邊緣的I/O單元保護不足，以及由於該等ESD箝位之過多電流洩漏。因此，一種改良ESD保護技術會比較有利。
依據本揭示案之一方面，一種積體電路裝置包括一第一電壓參考匯流排，其包括一第一終端與一第二終端；及一第二電壓參考匯流排。該積體電路裝置進一步包括沿該第一電壓參考匯流排之一長度而分散之複數個輸入/輸出(I/O)單元。該等I/O單元之一第一子集之各單元包括一第一靜電放電(ESD)箝位電晶體裝置，該第一ESD箝位電晶體裝置包括一耦合至該第一電壓參考匯流排之電流電極與一耦合至該第二電壓參考匯流排之電流電極，其中該第二ESD箝位電晶體裝置具有一第一通道寬度。該等I/O單元之一第二子集之各單元包括一第二ESD箝位電晶體裝置，其包括一耦合至該第一電壓參考匯流排之電流電極與一耦合至該第二電壓參考匯流排之電流電極，其中該第二ESD箝位電晶體裝置具有一第二通道寬度，且其中該第二通道寬度不同於該第一通道寬度。
依據本揭示案之另一方面，一種I/O單元庫包括一第一I/O單元，其包括一第一靜電放電(ESD)箝位電晶體裝置。該第一ESD箝位電晶體裝置包括一控制電極、一耦合至一第一電壓參考匯流排之第一電流電極、及耦合至一第二電壓參考匯流排之第二電流電極。該第一ESD箝位電晶體裝置具有一第一通道寬度。該I/O單元庫進一步包括一第二I/O單元，其包括一第二ESD箝位電晶體裝置。該第二ESD箝位電晶體裝置包括一控制電極、一耦合至該第一電壓參考匯流排之第一電流電極、及耦合至該第二電壓參考匯流排之第二電流電極。該第二ESD箝位電晶體裝置具有一不同於該第一通道寬度之第二通道寬度。
依據本揭示案之另一方面，一種用於在一積體電路處補償靜電放電(ESD)之方法包括形成一第一組輸入/輸出(I/O)單元，其中該第一組表示一I/O單元庫之一第一部分且其中該第一組之各I/O單元包括一第一ESD箝位電晶體裝置，其包括一耦合至一第一電壓參考匯流排之電流電極與一耦合至一第二電壓參考匯流排之電流電極。該第一ESD箝位電晶體裝置具有一第一通道寬度。該方法進一步包括形成一第二組I/O單元，其中該第二組表示該I/O單元庫之一第二部分，且其中該第二組之各I/O單元包括一第二ESD箝位電晶體裝置，其包括一耦合至一第一電壓參考匯流排之電流電極與一耦合至一第二電壓參考匯流排之電流電極。該第二ESD箝位電晶體裝置具有一不同於該第一通道寬度之第二通道寬度。
圖1至10說明用於在一IC裝置之一I/O單元庫中提供ESD保護之範例性技術。該等I/O單元係連接至一第一電壓參考匯流排(例如一VDD 匯流排)與一第二電壓參考匯流排(例如一VSS 匯流排)，藉此將該等I/O單元分散於該第一電壓參考匯流排之該等終端之間。在一具體實施例中，該等I/O單元之某些或全部包括一ESD箝位電晶體裝置(例如一MOSFET電晶體或一MOSFET電晶體或電晶體片斷之陣列)，其具有一連接至該第一電壓參考匯流排之電流電極與另一連接至該第二電壓參考匯流排之電流電極，藉此一特定I/O單元之ESD箝位電晶體裝置之通道寬度係基於在該I/O單元庫/內的I/O單元位置。為了說明，近接該第一電壓參考匯流排之該等終端之該等I/O單元可具有比該I/O單元庫內部(即遠離該等終端)之該等I/O單元具有更大通道寬度的ESD箝位電晶體裝置。依此方式分散可變通道寬度之ESD箝位電晶體裝置，可獲得更均勻的ESD保護位準用於該庫之該等I/O單元。
本文所使用術語"I/O"係指輸入、輸出或其組合。因此，本文所使用之術語"I/O單元"係指一唯輸入單元、一唯輸出單元或一同時組態為一輸入單元及一輸出單元之單元之任一者。本文所使用之術語"電晶體裝置"係指一單一電晶體或一電晶體陣列，其中該單一電晶體或一電晶體陣列之某些或全部電晶體可實施為一單一片斷電晶體或一包含複數個片斷(或指狀物)之電晶體。因此，當引用一箝位電晶體裝置之通道寬度時，應明白此表示並聯佈線以形成該箝位電晶體裝置之所有電晶體片斷之總、累積通道寬度。
出於敍述目的，本揭示案之ESD保護技術在一微處理器之背景下來加以說明。然而，該等ESD保護技術可同樣用於其他類型的電子裝置，例如特定應用積體電路(ASIC)、微控制器、晶片上系統(SOC)及類似等。此外，儘管使用金氧半導體(MOS)電晶體(例如矽基板及絕緣物上矽MOS場效電晶體(MOSFET))來說明本文所揭示之電路實施方案，但適當時可實施其他電晶體類型(例如雙極接面電晶體、多獨立閘極FET(MIGFET))與其他材料(例如鍺化矽)而不脫離本揭示案之範疇。此外，儘管本文中將該等箝位電晶體裝置說明為n通道MOSFET，但可使用其他箝位裝置，包括p通道MOSFET、二或更多串列n通道或p通道MOSFET、一雙極接面電晶體或半導體控制整流器(SCR)，而不脫離本揭示案之範疇。
參考圖1，依據本揭示案之至少一具體實施例說明一種實施ESD保護之範例性積體電路(IC)100(例如一微處理器)。在所示範例中，IC 100包括一基板101、一中央處理單元(CPU)102與複數個周邊組件，例如一記憶體控制器104及一快取記憶體106。IC 100進一步包括複數個輸入/輸出(I/O)單元以從IC 100外部組件接收信號並將信號提供至該組件。在所示範例中，該複數個I/O單元係實施於一I/O單元庫108與一I/O單元庫110內。I/O單元庫108包括置放於基板101處的I/O單元111至123而I/O單元庫110包括置放於基板101處的I/O單元124至130。
I/O單元庫108之該等I/O單元111至123係連接至一第一電源域(由一VDD 匯流排132與一VSS 匯流排134表示)。I/O單元庫110之該等I/O單元124至130係連接至一分離第二電源域(由一VDD 匯流排136與一VSS 匯流排138表示)。VDD 匯流排132係終止於終端140及142而VDD 匯流排136係終止於終端144及146，使得VDD 匯流排132與VDD 匯流排136在IC 100內係不連續的匯流排並組成兩個分離電源域。
在所示範例中，該等I/O單元111至123係連接至一觸發匯流排150與一ESD升壓匯流排152，而I/O單元124至130係連接至一分離觸發匯流排154與ESD升壓匯流排156。然而，其他具體實施例不能實施一ESD升壓匯流排。在至少一具體實施例中，I/O單元庫108之該等I/O單元111 至123係在VDD 匯流排132之終端140與終端142之間沿VDD 匯流排132之長度而(均勻或不均勻地)分散而I/O單元庫110之該等I/O單元124至130係在VDD 匯流排136之終端144與終端146之間沿VDD 匯流排136之長度而(均勻或不均勻地)分散。在所示具體實施例中，VSS 匯流排134、ESD升壓匯流排152及觸發匯流排150係終止於終端140及142以匹配VDD 匯流排132。同樣地，VSS 匯流排138、ESD升壓匯流排156及觸發匯流排154係終止於終端144及146以匹配VDD 匯流排136。或者，VSS 匯流排134與VSS 匯流排138可一起短路，藉此形成一連續單一VSS 匯流排。
IC 100進一步包括一與I/O庫108相關聯之暫態偵測器電路156及一與I/O庫110相關聯之暫態偵測器電路158。暫態偵測器電路156具有一連接至觸發匯流排150之輸出與連接至升壓匯流排152及VSS 匯流排134之多個輸入(未顯示)。暫態偵測器電路158具有一連接至觸發匯流排154之觸發輸出與連接至升壓匯流排156及VSS 匯流排138之多個輸入(未顯示)。如所示，該等暫態偵測器電路156及158可以分別在形成I/O單元庫108及110之該等I/O單元遠端或與之分離。或者，暫態偵測器電路156可實施於該等I/O單元111至123之一或多個處而暫態偵測器電路158可實施於該等I/O單元124至130之一或多個處。此外，在另一替代性具體實施例中，該等I/O單元之某些或全部可包括一直接連接至一本地ESD箝位電晶體裝置之分離暫態偵測器電路。
如參考圖2至8之更詳細所述，在I/O單元庫108之一特定I/O單元內之ESD箝位電晶體裝置之通道寬度係基於I/O單元庫108內的該特定I/O單元之位置。同樣地，在I/O單元庫110之一特定I/O單元內之ESD箝位電晶體裝置之通道寬度係基於I/O單元庫110內的該特定I/O單元之位置。在一具體實施例中，一I/O單元之一ESD箝位電晶體裝置之通道寬度係基於該I/O單元與該I/O單元庫之一邊緣(或者對應電壓參考匯流排之一終端)之近接狀態。為了說明，在一具體實施例中，I/O單元庫108係分成三個區域：末端區域180；內部區域182；及末端區域184。在此範例中，在該等末端區域180及184內的該等I/O單元(即I/O單元111至114及I/O單元120至123)之ESD箝位電晶體裝置具有一第一通道寬度，而在內部區域182內的該等I/O單元之ESD箝位電晶體裝置(即I/O單元115至119)具有一小於該第一通道寬度之第二通道寬度。在I/O單元124至130內的該等ESD箝位電晶體裝置之通道寬度可同樣組態用於I/O單元庫110。在一具體實施例中，該第一通道寬度係在該第二通道寬度之1.5倍與4倍之間。在另一具體實施例中，該第一通道寬度係在該第二通道寬度之4倍與10倍之間。
參考圖2，依據本揭示案之至少一具體實施例說明一I/O單元庫200之I/O單元(例如I/O單元庫108及110，圖1)之一範例性佈局場地佈置圖。為清楚起見，僅說明ESD箝位電晶體裝置與暫態偵測器電路所佔據之區域。在所示範例中，I/O單元庫200包括I/O單元201至216，藉此I/O單元201至206係位於I/O單元庫200之一末端區域220處，I/O單元207至210係位於I/O單元庫200之一內部區域222處，而I/O單元211至216係位於I/O單元庫200之一末端區域224處。除了I/O單元205與I/O單元212，在該等末端區域220及224內的該等I/O單元具有一更大通道寬度之ESD箝位電晶體裝置(大箝位電晶體裝置)而內部區域222之該等I/O單元具有一更小通道寬度之ESD箝位電晶體裝置(小箝位電晶體裝置)。取代一ESD箝位電晶體裝置，該等I/O單元205及212實施本地暫態偵測器電路，其具有連接至一觸發電路(未顯示)之輸出，該觸發電路係用以回應偵測到一ESD事件而致能剩餘I/O單元之ESD箝位電晶體裝置。如圖2所示，該等大箝位電晶體裝置之佈局區域230(由佈局高度234與佈局寬度232所示)係實質上大於該等小箝位電晶體裝置之佈局區域236(由佈局高度240與佈局寬度238所示)。亦如所示，該等大箝位電晶體裝置與該等暫態偵測器電路大約相同實體尺寸，並大約佔據其個別I/O單元之場地佈置之相同實體佈局區域。因此，一單一基底I/O單元之一設計佈局可在此大箝位電晶體裝置/暫態偵測器電路區域內不放置任何裝置來建立。一具有大箝位電晶體裝置之I/O單元與一具有暫態偵測器電路之I/O單元可藉由落下一大箝位電晶體裝置或暫態偵測器電路而由此基底I/O單元產生。此外，一具有小箝位電晶體裝置之I/O單元還可藉由落下一小箝位電晶體裝置而由此基底I/O單元產生。在具有小箝位電晶體裝置之I/O單元中，未使用的剩餘區域可用於解耦電容器或其他I/O電路。利用一具有可互換大箝位電晶體裝置、小箝位電晶體裝置或暫態偵測器電路之一基底I/O單元場地佈置圖，此設計方案可提供一用於在一I/O庫內實施ESD箝位網路之有效率技術。參考圖3，依據本揭示案之至少一具體實施例說明一具有一大箝位電晶體裝置之I/O單元301(例如I/O單元201至204、206、211及213至216，圖2)之一範例性電路圖、一具有一小箝位電晶體裝置之I/O單元302(例如I/O單元207至210，圖2)之範例性電路圖及一具有一暫態偵測器電路之I/O單元303(例如I/O單元205及212，圖2)之範例性電路圖。為清楚起見，圖3之I/O單元示意圖省略需要避免ESD損壞之任何額外I/O電路，例如輸入緩衝器電路、預驅動器電路及一般包括用於正常I/O操作之其他電路組件。
I/O單元301包括一I/O墊304，其係經由一二極體306(二極體A2)而連接至一ESD升壓匯流排352(例如ESD升壓匯流排152，圖1)並經由一二極體308(二極體A1)而連接至一VDD 匯流排332(例如VDD 匯流排132，圖1)，並藉此一VSS 匯流排334(VSS 匯流排134，圖1)係經由一二極體310(二極體B)而連接至I/O墊304。I/O單元301進一步包括一大箝位電晶體裝置320，其具有一連接至VDD 匯流排332之電流電極、一連接至VSS 匯流排334之電流電極、及一連接至一觸發匯流排350(例如觸發匯流排150，圖1)之控制電極。I/O單元301進一步包括一上拉輸出驅動電晶體316(例如一p通道電晶體)，其具有一連接至VDD 匯流排322之電流電極、一連接至I/O墊304之電流電極及一控制電極從預驅動電路(未顯示)接收一OUT1 信號。I/O單元301還包括一下拉輸出驅動電晶體318(例如一n通道電晶體)，其具有一連接至I/O墊304之電流電極、一連接至VSS 匯流排334之電流電極及一控制電極從預驅動電路(未顯示)接收一OUT2 信號。
I/O單元302包括一I/O墊324，其係經由一二極體326(A2二極體)而連接至ESD升壓匯流排352，並經由一二極體328(A1二極體)而連接至VDD 匯流排332，藉此VSS 匯流排334係經由一二極體330(B二極體)將連接至I/O墊324。I/O單元302進一步包括一小箝位電晶體裝置340，其具有一連接至VDD 匯流排332之電流電極、一連接至VSS 匯流排334之電流電極及一連接至一觸發匯流排350之控制電極。I/O單元302進一步包括一解耦電容器341，其具有一連接至VDD 匯流排332之陽極端子與一連接至VSS 匯流排334之陰極端子。在一替代性具體實施例中，可利用其他I/O電路來取代耦合電容器341。I/O單元302還包括一上拉輸出驅動電晶體336(例如一p通道電晶體)，其具有一連接至VDD 匯流排322之電流電極、一連接至I/O墊324之電流電極及一控制電極從預驅動電路(未顯示)接收一OUT3 信號。I/O單元302還包括一下拉輸出驅動電晶體338(例如一n通道電晶體)，其具有一連接至I/O墊324之電流電極、一連接至VSS 匯流排334之電流電極及一控制電極從預驅動電路(未顯示)接收一OUT4 信號。為了所示範例，I/O單元301之箝位電晶體裝置320具有一880微米之繪製通道寬度及一0.28微米之繪製通道寬度，而I/O單元302之箝位電晶體裝置340具有一275微米之繪製通道寬度及一0.28微米之繪製通道長度。
I/O單元303包括一I/O墊344，其係經由一二極體346(A2二極體)而連接至ESD升壓匯流排352並經由一二極體348(A1二極體)而連接至VDD 匯流排332，藉此VSS 匯流排334係經由一二極體351(B二極體)而連接至I/O墊344。I/O單元303進一步包括一暫態偵測器電路360，其具有一連接至ESD觸發匯流排350之輸出。暫態偵測器電路360係也連接至ESD升壓匯流排352及VSS 匯流排334。I/O單元303進一步包括一上拉輸出驅動電晶體356(例如一p通道電晶體)，其具有一連接至VDD 匯流排332之電流電極、一連接至I/O墊344之電流電極及一控制電極從預驅動電路(未顯示)接收一OUT5 信號。I/O單元303還包括一下拉輸出驅動電晶體358(例如一n通道電晶體)，其具有一連接至I/O墊344之電流電極、一連接至VSS 匯流排334之電流電極及一控制電極從預驅動電路(未顯示)接收一OUT6 信號。
在所示範例中，該等A2二極體(在I/O單元301內的二極體306、在I/O單元302內的二極體326及在I/O單元303內的二極體346)各形成為具有一40微米p＋活動周邊之NWELL二極體內的p＋擴散。同樣地，該等A1二極體(在I/O單元301內的二極體308、在I/O單元302內的二極體328及在I/O單元303內的二極體348)各形成為具有一400微米p＋活動周邊之NWELL二極體內的p＋擴散。最後，該等B二極體(在I/O單元301內的二極體310、在I/O單元302內的二極體330及在I/O單元303內的二極體351)各形成為具有一400微米n＋活動周邊之PWELL二極體內的n＋擴散。在其他具體實施例中，可使用其他ESD二極體活動周邊值，且該些值可在I/O單元之間變化。
在施加至(例如)I/O單元301內的I/O墊304(參考圖3)之一正ESD事件期間，相對於VSS 匯流排334接地，主(高電流)ESD路徑係透過正偏壓二極體308至VDD 匯流排332，接著透過大箝位電晶體裝置320與小箝位電晶體裝置340之各裝置至VSS 匯流排334。明顯的電壓降在A1二極體308處沿此高電流路徑以及沿VDD 匯流排出現，使得橫跨該等箝位電晶體裝置之各裝置之汲極至源極端子的本地電壓降(Vds)經常係相對於接地VSS 匯流排334在受壓I/O墊304處所施加之電壓的一半或更小。一次(低電流)ESD路徑係透過正偏壓二極體306至ESD升壓匯流排352，從而給該等暫態偵測器電路(例如暫態偵測器360)供電。該等暫態偵測器電路在與該ESD事件相關聯之ESD升壓匯流排352上偵測到隨時間之較大電壓變化(dV/dt)並經由觸發匯流排350來將該等大及小箝位電晶體裝置閘極驅動至大約該升壓匯流排電壓。驅動該等箝位電晶體驅動閘極一般需要極少電流。因此，由於沿該等ESD上拉及觸發匯流排路由之較小ESD電流，存在由於二極體306所引起之一二極體電壓降(~0.8 V)，但在受壓I/O墊304與該等箝位電晶體裝置320及340之閘極之間存在相對較小的IR電壓降。確實，應瞭解，可使ESD升壓匯流排352及觸發匯流排350相對較窄且相對有電阻性而在ESD事件期間不強加明顯的IR降。因此，由於該等暫態偵測器電路係經由低IR降ESD升壓匯流排352，非高IR降VDD 匯流排332而連接至受壓I/O墊304，故用於該等多個箝位電晶體裝置之閘極至源極電壓(Vgs)一般大於汲極至源極電壓(Vds)。在該些偏壓條件下，一箝位電晶體裝置之接通電阻大約與Vgs成反比。此點有助於增加該分散式箝位電晶體裝置網路效能並最小化實施一給定效能位準之健固ESD保護電路所需之佈局區域。比較不升壓網路，此"升壓"ESD箝位電晶體裝置網路可提供增強的ESD保護。
參考圖4，說明依據本揭示案之一具體實施例之一利用一具有可變通道寬度之箝位電晶體裝置之I/O庫之一有效箝位網路電阻與一利用具有實質相等通道寬度之箝位電晶體裝置之傳統I/O庫之一有效箝位網路電阻之間的一範例性比較之一範例性圖表400。
在一I/O庫之該等I/O單元內的分散式箝位電晶體裝置可提供有效率的ESD保護，由於在一VDD 匯流排與一VSS 匯流排之間並聯佈線的該等箝位電晶體裝置可一起工作以消耗該等ESD電流。然而，該等VDD 及VSS 匯流排之每單位長度電阻隨著其橫跨一I/O庫延伸而可強烈地影響箝位網路效能。此匯流排電阻可取決於配置給該等VDD 及VSS 匯流排之金屬層之寬度、數目及厚度而在IC設計之間變化。當執行ESD箝位電晶體裝置網路效能之SPICE模擬時，使用庫內該等I/O單元之各單元之間的離散遞增VDD 及VSS 匯流排電阻器來模型化該等匯流排電阻較方便。在I/O單元之間的一典型遞增VDD 或VSS 匯流排電阻值係0.15歐姆。
作為箝位電晶體裝置係沿電阻性電源匯流排分散時的一第一ESD網路效能範例，考量具有相等通道寬度之一箝位電晶體裝置之具有I/O單元之傳統I/O庫。此外針對此範例，假定該傳統I/O庫包含一百個(100)I/O單元且其中各單元之箝位電晶體裝置具有一880微米之繪製通道寬度與一0.28微米之繪製通道長度。最後，假定在該傳統I/O庫內的該等暫態偵測器電路已偵測到一施加至在該等I/O墊之一附近之VDD 匯流排之ESD事件並作為回應，經由一觸發匯流排驅動多個箝位電晶體裝置之該等閘極至一ESD升壓匯流排之全壓。
作為一第二ESD網路效能範例，考量依據本揭示案之至少一具體實施例之一具有可變箝位電晶體通道寬度之具有I/O單元之I/O庫。如同傳統I/O庫範例，假定此I/O庫包含一百個(100)I/O單元且其中各I/O單元之箝位電晶體裝置具有一0.28微米之繪製通道長度與一繪製通道寬度，該繪製通道寬度取決於該I/O庫內的I/O單元位置。對於此範例，在該I/O庫之內部區域處的該等I/O單元具有一275微米之繪製通道寬度而在該I/O庫之該等末端區域處的該等I/O單元具有一880微米之繪製通道寬度。對於此範例，該等末端區域及內部區域係如圖2所示來組態。最後，如同該傳統I/O庫範例，假定在此I/O庫內的該等暫態偵測器電路已偵測到一施加至在該等I/O墊之一附近之該VDD 匯流排之ESD事件並作為回應，經由一觸發匯流排來驅動多個箝位電晶體裝置之該等閘極至一ESD升壓匯流排之全壓。
該些網路類型之一突出特性在於，對本地VSS 匯流排之有效箝位網路電阻在沿VDD 匯流排在不同點測量時變化。此點由圖4之線402(資料集1)來說明，其繪製在傳統I/O單元庫中的I/O單元1至50之各單元(x軸)處在VDD 匯流排上測量的對本地VSS 匯流排之SPICE模擬有效箝位網路電阻(y軸)。同樣地，圖4之線404(資料集2)繪製在具有可變通道寬度用於該等箝位電晶體裝置之I/O單元庫中的I/O單元1至50之各單元(x軸)處在VDD 匯流排上測量的對本地VSS 匯流排之SPICE模擬有效箝位網路電阻(y軸)。用於I/O單元51至100之資料未顯示，但當圍繞I/O單元50及51之間的一軸鏡射時匹配用於I/O單元1至50之資料。
由圖4之線402可看出，在傳統I/O庫內的所有箝位電晶體裝置尺寸相等之情況下，在傳統I/O庫內部區域內的最中心I/O單元內在VDD 匯流排上測量時的對本地VSS 匯流排之有效箝位網路電阻係最小(大約0.58歐姆)，而在傳統I/O庫之二最末端I/O單元內在VDD 匯流排上的係最大(大約0.95歐姆)。此外，當從最末端I/O單元向傳統I/O庫中心移動時，在VDD 匯流排上的有效箝位網路電阻在首十個I/O單元內快速下降而接地。對於進一步在傳統I/O庫內側的I/O單元，有效箝位網路電阻在大約0.58歐姆飽和。
傳統I/O庫之效能可解釋如下。因為傳統I/O庫之該等箝位電晶體裝置係相等尺寸，故個別箝位電晶體裝置在VDD 匯流排與各箝位附近的VSS 匯流排之間具有相等箝位電阻。然而，各箝位電晶體裝置與連接ESD事件的VDD 及VSS 匯流排上的點或多個點之間的遞增VDD 匯流排電阻與遞增VSS 匯流排電阻防止並聯網路內的各箝位電晶體裝置平等參與。在圖4中在連接於VDD 匯流排與I/O單元50附近之VSS 匯流排之間的一ESD事件期間，在I/O單元50附近的箝位電晶體裝置會看到最高汲極至源極電壓(Vds)，因此移動庫內所有箝位之最高ESD電流。從I/O單元50向右(I/O單元51)或向左(I/O單元49)離開一單一I/O單元步階，本地箝位電晶體裝置看到由於橫跨此I/O單元與I/O單元50之間的遞增VDD 及VSS 匯流排電阻之ESD電流流動所引起之一減小Vds。從I/O單元50向右或向左離開一額外I/O單元步階，本地箝位電晶體裝置看到由於橫跨此I/O單元與I/O單元50之間的額外遞增VDD 及VSS 匯流排電阻之ESD電流流動而引起之一進一步減小之Vds。結果係在簇擁在I/O單元50周圍的箝位電晶體裝置使用箝位電晶體Vds而消耗大多數ESD電流以及因此箝位電晶體電流，從而離I/O單元50之距離增加而逐漸減少。
在傳統I/O單元庫中在連接於VDD 匯流排與I/O單元1附近之VSS 匯流排的一ESD事件之間期間，在I/O單元1附近的箝位電晶體裝置會看到最高汲極至源極電壓(Vds)，因此移動庫內所有箝位之最高ESD電流。然而，不同於先前範例，僅在I/O單元1右邊而非左邊發現額外箝位。此係因為對本地VSS 匯流排之有效箝位網路電阻在I/O單元51處的VDD 匯流排上僅係0.58歐姆，而在I/O單元1及100處的VDD 匯流排上大約係0.95歐姆。因此，當橫跨一傳統I/O單元庫分散相等尺寸箝位電晶體裝置時，比較該等庫末端附近的I/O單元，在傳統I/O庫中心附近的I/O單元會對ESD事件過保護。
此外，在由圖表400中線402所示傳統ESD網路中，假定在VDD 匯流排與任何I/O單元附近的VSS 匯流排之間的最大允許有效箝位網路電阻係0.95歐姆。任何更高的有效箝位網路電阻一般會造成IC損壞。因此，該等箝位電晶體裝置係尺寸調整成以滿足此0.95歐姆最壞情況效能目標。不幸的係，由圖4之線402可看出，此網路並非理想。在庫內的每一I/O單元均受到過保護，除了兩個最末端I/O單元1及100外。由於一般根據最弱I/O單元來引用一IC之ESD效能，故具有過保護I/O單元沒有任何附加值。在庫內部部分內的許多箝位電晶體尺寸係浪費的。
相比之下，如圖表400之線404所示，對於具有可變通道寬度之箝位電晶體裝置之範例性I/O庫，在VDD 匯流排與任一I/O單元附近的VSS 匯流排之間的SPICE模擬有效箝位網路電阻在0.95歐姆目標周圍要均勻得多。有效箝位網路電阻在I/O單元1及100處匹配0.95歐姆目標，並在從最末端I/O單元向庫中央移動時在首五個I/O單元內下降至大約0.7歐姆。然而，有效箝位網路電阻在進一步在I/O庫內側時再次向0.95歐姆目標上升。僅在靠近庫末端的大約10個I/O單元受到ESD過保護。在I/O庫內部的所有剩餘I/O單元均展現在VDD 匯流排與任何I/O單元附近的VSS 匯流排之間的有效箝位網路電阻靠近0.95歐姆目標。因此，正如當將一傳統I/O庫之有效箝位網路電阻(線402)與一具有多個箝位寬度之I/O庫之有效箝位網路電阻(線404)進行比較時可看出，應瞭解，取決於位置使用具有相同寬度之箝位電晶體裝置比具有相同通道寬度之箝位電晶體裝置之I/O庫更有效地利用該分散式箝位電晶體裝置。
現在參考圖5及6，依據本揭示內容之至少一具體實施例說明用於具有不同尺寸(通道寬度)之箝位電晶體裝置之I/O單元之範例性比較電路佈局。在圖5之範例中，電路佈局501表示用於具有一更大通道寬度之箝位電晶體裝置之一I/O單元之電路佈局(例如I/O單元301，圖3)而電路佈局502表示用於具有一更小通道寬度之箝位電晶體裝置之一I/O單元之電路佈局(例如I/O單元302，圖3)。
如在圖3之I/O單元301之背景下所示，電路佈局501包括佈局區域506、508、510、516、518，在該等區域分別實施用於二極體306、308及310、上拉輸出驅動電晶體316、下拉輸出驅動電晶體318及箝位電晶體裝置320之電路。亦如在圖3之I/O單元302之背景下所示，電路佈局502包括佈局區域526、528、530、536、538、540及541，在該等區域分別實施用於二極體326、328及330、上拉輸出驅動電晶體336、下拉輸出驅動電晶體338、箝位電晶體裝置340及解耦電容器341之電路。
在所示範例中，該等二極體及該等上拉及下拉輸出驅動電晶體組態同樣用於I/O單元301及I/O單元302，因此電路佈局502之佈局區域526、528、530及538可在相同對應佈局位置內並具有與電路佈局501之該等對應佈局區域506、508、510、516及518相同的對應佈局區域。然而，因為I/O單元301之箝位電晶體裝置320之尺寸(通道寬度)大於I/O單元302之箝位電晶體裝置340之尺寸(通道寬度)，故用於箝位電晶體裝置320之電路佈局501之佈局區域520大於用於箝位電晶體裝置340之電路佈局502之佈局區域540。使用更小通道寬度用於ESD箝位電晶體裝置340所負擔之額外佈局區域(佈局區域541)允許在電路佈局502內實施額外的單元電路組件。
在所示具體實施例中，佈局區域541係用於實施解耦電容器341。對於許多IC應用，較高程度上需要連接於VDD 匯流排與VSS 匯流排之間的解耦電容器作為一在正常操作期間減小同時切換雜訊之方法。在其他具體實施例中，電路佈局502之區域541可用於其他用途，例如額外I/O電路。如先前所述，電路佈局501及電路佈局502可藉由在可用空間內互換放置大箝位電晶體裝置320或組合的小箝位電晶體裝置340與解耦電容器341從一單一基底I/O單元佈局設計中容易地產生。
在圖6之範例中，電路佈局601表示一唯輸入型I/O單元之電路佈局而電路佈局602表示一同時具有輸入及輸出能力之I/O單元之電路佈局。電路佈局601包括一用於在I/O墊(未顯示)與一ESD升壓匯流排之間實施一二極體之佈局區域606、一用於在I/O墊與一VDD 匯流排之間實施一二極體之佈局區域608、及一用於在一VSS 匯流排與I/O墊之間實施一二極體之佈局區域610。電路佈局601進一步包括一用於實施一具有一更大通道寬度之ESD箝位電晶體裝置之佈局區域620。電路佈局602包括一用於在I/O墊(未顯示)與一ESD升壓匯流排之間實施一二極體之佈局區域626、一用於在I/O墊與一VDD 匯流排之間實施一二極體之佈局區域628、及一用於在一VSS 匯流排與I/O墊之間實施一二極體之佈局區域630。電路佈局602進一步包括一用於實施一上拉驅動電晶體之佈局區域636、一用於實施一下拉驅動電晶體之佈局區域638、及一用於實施一具有一更小通道寬度之ESD箝位電晶體裝置之佈局區域640。
如圖6之該等佈局區域620及640之比較尺寸所示，由於在用於上拉驅動電晶體與下拉驅動電晶體之電路佈局602中所使用的額外佈局區域636及638，電路佈局601所示之唯輸入型單元可實施一具有比電路佈局602所示完全I/O單元更大之一通道寬度之ESD箝位電晶體裝置。因而，在一具體實施例中，電路佈局602之ESD箝位電晶體裝置、下拉驅動電晶體及上拉驅動電晶體之總佈局區域(例如該等佈局區域640、636及638之總和)實質上不大於用於電路佈局601之ESD箝位電晶體裝置之佈局區域620，以便促進設計容易程度以及電路佈局601與電路佈局602之間的可互換性。
參考圖7，依據本揭示案之至少一具體實施例說明一I/O單元庫700之I/O單元之另一範例性佈局場地佈置圖。在所示範例中，I/O單元庫700包括複數個I/O單元，包括在庫邊緣712處開始定位之I/O單元701至711。I/O單元701至706之該等ESD箝位電晶體裝置在該等I/O單元場地佈置內分別佔據佈局區域721至726。I/O單元707至711之該等ESD箝位電晶體裝置各佔據一佈局區域727。額外I/O單元(類似於I/O單元707至711)假定放置於I/O單元711右側，如圖7內三點所示。應明白，該等ESD箝位電晶體裝置佈局區域因為其通道寬度變化而不同。假定用於各ESD箝位電晶體裝置之通道長度恆定。
在所示範例中，佈局區域721大於佈局區域722，佈局區域722大約佈局區域723，佈局區域723大於佈局區域724，佈局區域724大於佈局區域725，佈局區域725大於佈局區域726而佈局區域726大於佈局區域727。因而，應瞭解，一I/O單元離庫邊緣712越遠直至點714，在該I/O單元內所實施之ESD箝位電晶體裝置之佈局區域及因此通道寬度便越減小，之後該等ESD箝位電晶體裝置之通道寬度對於該等I/O單元保持相對恆定。因此還應瞭解，當正確尺寸調整各箝位電晶體裝置時，該等箝位電晶體裝置之通道寬度變化可允許在I/O單元庫700內的更均勻ESD保護。圖7之ESD箝位電晶體裝置網路(具有多個箝位電晶體尺寸)可允許比僅使用兩個不同箝位電晶體尺寸所能獲得的保護甚至更均勻的保護。
參考圖8，依據本揭示案之至少一具體實施例說明一I/O單元庫800之I/O單元之另一範例性佈局。在所示範例中，I/O單元庫800包括複數個I/O單元，包括在庫邊緣816與庫邊緣818之間定位的I/O單元801至814。在所示範例中，在該等邊緣區域的該等I/O單元(即I/O單元801至804與I/O單元811至814)包括具有更大通道寬度之ESD箝位電晶體裝置815而在內部區域的該等I/O單元(即I/O單元805至810)包括具有更小通道寬度之ESD箝位電晶體裝置817。此外，在一具體實施例中，該等I/O單元801至814之各單元包括一具有一觸發輸出之暫態偵測器電路820以回應以I/O單元處的一ESD事件來致能對應I/O單元之ESD箝位電晶體裝置。圖8中的I/O單元庫800與圖2中的I/O單元庫200之間的一差異在於，在I/O單元庫800內的該等箝位電晶體裝置在一ESD事件期間係由本地暫態偵測器電路來驅動，而在I/O單元庫200內的該等箝位電晶體裝置係由放置於另外I/O單元內的暫態偵測器電路來驅動。然而，同時在I/O庫200與I/O庫800內中，近接庫邊緣區域之該等I/O單元具有通道寬度比庫內部區域處(即遠離該等終端)之該等I/O單元更大的箝位電晶體裝置。在圖8中在I/O單元807與808之間的三個點說明可視需要將額外的I/O單元放置於I/O庫800內部區域內。
參考圖9，說明一範例性先前技術暫態偵測器電路900。儘管暫態偵測器電路900說明一適當實施方案，但可使用任何暫態偵測器電路之任一者來偵測ESD事件並作為回應提供一觸發信號而不脫離本揭示案之範疇。暫態偵測器電路900可實施為(例如)相對於一受監控I/O單元庫遠端定位之圖1之暫態偵測器電路156、放置於庫內該等I/O單元之一子集內的圖2之暫態偵測器電路242或在各I/O單元內的箝位電晶體裝置附近放置之圖8之暫態偵測器電路820。
暫態偵測器電路900包括電容元件905與電阻元件907之一RC電路，用於在ESD範圍內在升壓匯流排902上偵測一dV/dt暫態。若電壓上升時間足夠短(例如60 ns或更小)，則電晶體909係足夠長時間接通以將節點910下拉至Vss匯流排904之電壓(邏輯位準低)。接著反相器917將一等於升壓匯流排902(邏輯位準高)之電壓輸出至觸發匯流排920以接通該等箝位電晶體裝置(例如箝位電晶體裝置320，圖3)。電流源911與電容元件915用作一限時電路用於保持反相器917之輸入低態一適於完全放電ESD事件之時間週期(例如一般300至600 ns)。
在一具體實施例中，暫態偵測器電路900包括一VDD 上拉電路(在圖9中未顯示)。一VDD 上拉電路可用於在一直接施加至VDD 匯流排之正ESD事件期間，將升壓匯流排電壓增加至施加至VDD 匯流排之電壓。該上拉電路可包括一電壓比較器電路且若在一ESD事件期間VDD 匯流排之電壓超過升壓匯流排，則該上拉電路將該升壓匯流排拉高至該VDD 匯流排之電壓。
應瞭解，圖9說明可實施於本文所述之ESD保護網路之一暫態偵測器電路類型。此暫態偵測器電路還可用於藉由使用VDD 匯流排而非升壓匯流排(即升壓匯流排併入VDD 匯流排內)來給暫態偵測器電路供電之不上拉ESD箝位電晶體裝置網路。可實施其他類型的ESD偵測觸發電路而不脫離本揭示案之範疇。
參考圖10，依據本揭示案之至少一具體實施例來說明一種用於在一積體電路處補償靜電放電(ESD)之範例性方法1000。方法1000包括在步驟1002在一基板處形成一第一組輸入/輸出(I/O)單元。該第一組表示一I/O單元庫之一第一部分。該第一組之各I/O單元包括一第一ESD箝位電晶體裝置，其具有一連接至一第一電壓參考匯流排之電流電極、一連接至一第二電壓參考匯流排之電流電極，藉此該第一ESD電晶體具有一第一通道寬度。方法1000進一步包括在步驟1004在該基板處形成一第二組I/O單元。該第二組I/O單元可與該第一組I/O單元同時形成。該第二組表示該I/O單元庫之一第二部分。該第二組之各I/O單元包括一第二ESD箝位電晶體裝置，其具有一連接至一第一電壓參考匯流排之電流電極、一連接至一第二電壓參考匯流排之電流電極。該第二ESD箝位電晶體裝置具有一不同於該第一通道寬度之第二通道寬度。在一具體實施例中，該第一通道寬度係基於該I/O單元庫內的該第一組之位置而該第二通道寬度係基於該I/O單元庫內的該第二組之位置。該第一部分可包括該I/O單元庫之一末端區域，該第二部分可包括該I/O單元庫之一內部區域，且該第一通道寬度大於該第二通道寬度。
考量本文所揭示之揭示內容之規格及實踐，習知此項技術者應明白本揭示案之其他具體實施例、用途及優點。該等規格及圖式應僅視為範例性，因此希望本揭示案之範疇僅受隨附申請專利範圍及其等效內容的限制。
100．．．範例性積體電路(IC)
101．．．基板
102．．．中央處理單元(CPU)
104．．．記憶體控制器
106．．．快取記憶體
108．．．I/O單元庫
110．．．I/O單元庫
111．．．I/O單元
112．．．I/O單元
113．．．I/O單元
114．．．I/O單元
115．．．I/O單元
116．．．I/O單元
117．．．I/O單元
118．．．I/O單元
119．．．I/O單元
120．．．I/O單元
121．．．I/O單元
122．．．I/O單元
123．．．I/O單元
124．．．I/O單元
125．．．I/O單元
126．．．I/O單元
127．．．I/O單元
128．．．I/O單元
129．．．I/O單元
130．．．I/O單元
132．．．VDD 匯流排
134．．．VSS 匯流排
136．．．VDD 匯流排
138．．．VSS 匯流排
144．．．終端
146．．．終端
150．．．觸發匯流排
152．．．ESD升壓匯流排
154．．．觸發匯流排
156．．．ESD升壓匯流排
158．．．暫態偵測器電路
180．．．末端區域
182．．．內部區域
184．．．末端區域
200．．．I/O單元庫
201．．．I/O單元
202．．．I/O單元
203．．．I/O單元
204．．．I/O單元
205．．．I/O單元
206．．．I/O單元
207．．．I/O單元
208．．．I/O單元
209．．．I/O單元
210．．．I/O單元
211．．．I/O單元
212．．．I/O單元
213．．．I/O單元
214．．．I/O單元
215．．．I/O單元
216．．．I/O單元
220．．．末端區域
222．．．內部區域
224．．．末端區域
230．．．第一靜電放電(ESD)箝位電晶體裝置
236．．．第二ESD箝位電晶體裝置
242．．．暫態偵測器電路
301．．．I/O單元
302．．．I/O單元
303．．．I/O單元
304．．．I/O墊
306．．．二極體
308．．．二極體
310．．．二極體
316．．．上拉輸出驅動電晶體
318．．．下拉輸出驅動電晶體
320．．．箝位電晶體裝置
322．．．VDD 匯流排
324．．．I/O墊
326．．．二極體
328．．．二極體
330．．．二極體
332．．．VDD 匯流排
334．．．VSS 匯流排
336．．．上拉輸出驅動電晶體
338．．．下拉輸出驅動電晶體
340．．．小箝位電晶體裝置
341．．．解耦電容器
344．．．I/O墊
346．．．二極體
348．．．二極體
350．．．觸發匯流排
351．．．二極體
352．．．ESD升壓匯流排
356．．．上拉輸出驅動電晶體
358．．．下拉輸出驅動電晶體
360．．．暫態偵測器電路
700．．．I/O單元庫
701．．．I/O單元
702．．．I/O單元
703．．．I/O單元
704．．．I/O單元
705．．．I/O單元
706．．．I/O單元
707．．．I/O單元
708．．．I/O單元
709．．．I/O單元
710．．．I/O單元
711．．．I/O單元
801．．．I/O單元
802．．．I/O單元
803．．．I/O單元
804．．．I/O單元
805．．．I/O單元
806．．．I/O單元
807．．．I/O單元
808．．．I/O單元
809．．．I/O單元
810．．．I/O單元
811．．．I/O單元
812．．．I/O單元
813．．．I/O單元
814．．．I/O單元
815．．．ESD箝位電晶體裝置
817．．．ESD箝位電晶體裝置
820．．．暫態偵測器電路
900．．．範例性先前技術暫態偵測器電路
902．．．升壓匯流排
904．．．VSS 匯流排
905．．．電容元件
907．．．電阻元件
909．．．電晶體
910．．．節點
911．．．電流源
915．．．電容元件
917．．．反相器
920．．．觸發匯流排
藉由參考附圖，可更加清楚地明白本揭示案，且習知此項技術者會明白其許多特徵及優點。
圖1係依據本揭示案之至少一具體實施例說明一利用I/O單元ESD保護之範例性IC裝置之一圖式。
圖2係依據本揭示案之至少一具體實施例說明具有不同通道寬度之ESD箝位電晶體裝置之I/O單元之一範例性庫佈局之一圖式。
圖3係依據本揭示案之至少一具體實施例說明圖2之特定I/O單元之一電路圖。
圖4係說明圖2及圖3所示具體實施例之一範例性模擬效能之一圖表。
圖5係依據本揭示案之至少一具體實施例說明圖3之I/O單元之電路佈局之一圖式。
圖6係依據本揭示案之至少一具體實施例說明額外I/O單元電路佈局之一圖式。
圖7至8係依據本揭示案之至少一具體實施例說明具有不同通道寬度之ESD箝位電晶體裝置之I/O單元之額外範例性庫佈局之一圖式。
圖9係說明一用於ESD保護之範例性先前技術暫態偵測器電路之一電路圖。
圖10係依據本揭示案之至少一具體實施例說明一用於在一積體電路(IC)裝置處補償ESD之範例性方法之一流程圖。
不同圖式中使用相同參考符號表示相似或相同的項目。
200．．．I/O單元庫
201．．．I/O單元
202．．．I/O單元
203．．．I/O單元
204．．．I/O單元
205．．．I/O單元
206．．．I/O單元
207．．．I/O單元
208．．．I/O單元
209．．．I/O單元
210．．．I/O單元
211．．．I/O單元
212．．．I/O單元
213．．．I/O單元
214．．．I/O單元
215．．．I/O單元
216．．．I/O單元
220．．．末端區域
222．．．內部區域
224．．．末端區域
230．．．第一靜電放電(ESD)箝位電晶體裝置
236．．．第二ESD箝位電晶體裝置
242．．．暫態偵測器電路

Claims (20)

  1. 一種積體電路，其包含：一第一電壓參考匯流排，其包含一第一終端與一第二終端；一第二電壓參考匯流排；複數個輸入/輸出(I/O)單元，其係沿該第一電壓參考匯流排之一長度而分散；其中該等I/O單元之一第一子集之各單元包括一第一靜電放電(ESD)箝位電晶體裝置，該第一ESD箝位電晶體裝置包括一耦合至該第一電壓參考匯流排之電流電極與一耦合至該第二電壓參考匯流排之電流電極，其中該第一ESD箝位電晶體裝置具有一第一通道寬度；以及其中該等I/O單元之一第二子集之各單元包括一第二ESD箝位電晶體裝置，其包含一耦合至該第一電壓參考匯流排之電流電極與一耦合至該第二電壓參考匯流排之電流電極，其中該第二ESD箝位電晶體裝置具有一第二通道寬度，且其中該第二通道寬度不同於該第一通道寬度。
  2. 如請求項1之積體電路，其進一步包含：一暫態偵測器電路，其具有一耦合至一觸發匯流排之輸出；以及其中該第一子集I/O單元之各單元之該第一ESD箝位電晶體裝置之一控制電極與該等I/O單元之該第二子集之各單元之該第二ESD箝位電晶體裝置之一控制電極係耦合 至該觸發匯流排。
  3. 如請求項1之積體電路，其中該等I/O單元之該第一子集包含近接該第一電壓參考匯流排之該第一終端或該第二終端之一而置放之I/O單元，而該等I/O單元之該第二子集包含遠離該第一電壓參考匯流排之該第一終端與該第二終端而置放之I/O單元。
  4. 如請求項3之積體電路，其中該第一通道寬度大於該第二通道寬度。
  5. 如請求項4之積體電路，其中該第一通道寬度至少係該第二通道寬度的兩倍。
  6. 如請求項1之積體電路，其中該等I/O單元之一第三子集之各單元包括一第三ESD箝位電晶體裝置，其包含一耦合至該第一電壓參考匯流排之電流電極與一耦合至該第二電壓參考匯流排之電流電極，其中該第三ESD箝位電晶體裝置包含一第三通道寬度，且其中該第三通道寬度不同於該第一通道寬度與該第二通道寬度。
  7. 如請求項6之積體電路，其中：該等I/O單元之該第一子集包含近接該第一電壓參考匯流排之該第一終端或該第二終端之一而置放之I/O單元，該等I/O單元之該第二子集包含遠離該第一電壓參考匯流排之該第一終端及該第二終端而置放的I/O單元，且該等I/O單元之該第三子集包含在該第一子集與該第二子集之間置放的I/O單元；以及該第一通道寬度大於該第二通道寬度與該第三通道寬 度，而該第三通道寬度大於該第二通道寬度。
  8. 如請求項1之積體電路，其中：該等I/O單元之一第三子集之各單元包含一暫態偵測器電路，其具有一耦合至該第一子集或該第二子集之至少一I/O單元之至少一對應ESD箝位電晶體裝置的輸出；以及其中該第三子集之該等I/O單元係置放於該第一子集與該第二子集之該等I/O單元之中。
  9. 如請求項1之積體電路，其中：該第二子集I/O單元之一第一I/O單元包含一單元電路組件；以及該第一I/O單元之該ESD箝位電晶體裝置與該單元電路組件之一總佈局區域實質上不大於該第一ESD箝位電晶體裝置之一總佈局區域。
  10. 如請求項9之積體電路，其中該單元電路組件包含輸出驅動電路、一解耦電容器或一暫態偵測器電路之至少一者。
  11. 一種輸入/輸出(I/O)單元庫，其包含：一第一I/O單元，其包含一第一靜電放電(ESD)箝位電晶體裝置，該裝置包含一控制電極、一耦合至一第一電壓參考匯流排之第一電流電極、及耦合至一第二電壓參考匯流排之第二電流電極，該第一ESD箝位電晶體裝置具有一第一通道寬度；以及一第二I/O單元，其包含一第二ESD箝位電晶體裝置， 該裝置包含一控制電極、一耦合至該第一電壓參考匯流排之第一電流電極、及耦合至該第二電壓參考匯流排之第二電流電極，該第二ESD箝位電晶體裝置具有一不同於該第一通道寬度之第二通道寬度。
  12. 如請求項11之I/O單元庫，其中該第一I/O單元係定位於該I/O單元庫之一末端區域處而該第二I/O單元係定位於該I/O單元庫之一內部區域處，且其中該第一通道寬度大於該第二通道寬度。
  13. 如請求項11之I/O單元庫，其中：該第二I/O單元包含相鄰該第二ESD箝位電晶體裝置的一單元組件；該第一ESD箝位電晶體裝置係置放於該第一I/O單元之一第一位置處而該第二ESD箝位電晶體裝置與該單元組件係置放於該第二I/O單元之一第二位置處，該第二位置對應於該第一位置；以及該第二ESD箝位電晶體裝置與該單元組件之一組合佈局區域實質上不大於該第一ESD箝位電晶體裝置之一佈局區域。
  14. 如請求項13之I/O單元庫，其中該第一I/O單元之一總佈局區域實質上等於該第二I/O單元之一總佈局區域。
  15. 如請求項13之I/O單元庫，其中該單元組件包含輸出驅動器電路。
  16. 如請求項13之I/O單元庫，其中該單元組件包含一暫態偵測器電路，其包含一耦合至該第二ESD箝位電晶體裝置 之一控制電極的輸出。
  17. 一種用於在一積體電路處補償靜電放電(ESD)之方法，該方法包含：形成一第一組輸入/輸出(I/O)單元，其中該第一組表示一I/O單元庫之一第一部分且其中該第一組之各I/O單元包含一第一ESD箝位電晶體裝置，其包含一耦合至一第一電壓參考匯流排之電流電極與一耦合至一第二電壓參考匯流排之電流電極，該第一ESD箝位電晶體裝置具有一第一通道寬度；以及形成一第二組I/O單元，其中該第二組表示該I/O單元庫之一第二部分，且其中該第二組之各I/O單元包括一第二ESD箝位電晶體裝置，其包括一耦合至該第一電壓參考匯流排之電流電極與一耦合至該第二電壓參考匯流排之電流電極，該第二ESD箝位電晶體裝置具有不同於該第一通道寬度之一第二通道寬度。
  18. 如請求項17之方法，其中該第一通道寬度係基於在該I/O單元庫內的該第一組之一位置而該第二通道寬度係基於在該I/O單元庫內的該第二組之一位置。
  19. 如請求項17之方法，其中該第一部分包括該I/O單元庫之一末端區域，該第二部分包括該I/O單元庫之一內部區域，且該第一通道寬度大於該第二通道寬度。
  20. 如請求項17之方法，其進一步包含：形成一第三組I/O單元，其中該第三組表示該I/O單元庫之一第三部分且其中該第三組之各I/O單元包括一第三 ESD箝位電晶體裝置，其包括一耦合至該第一電壓參考匯流排之電流電極與一耦合至該第二電壓參考匯流排之電流電極，該第三ESD箝位電晶體裝置具有不同於該第一通道寬度與該第二通道寬度之一第三通道寬度。
TW096127119A 2006-08-31 2007-07-25 積體電路及輸入/輸出(i/o)單元庫以及用於在一積體電路處補償靜電放電(esd)之方法 TWI425732B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/513,638 US7589945B2 (en) 2006-08-31 2006-08-31 Distributed electrostatic discharge protection circuit with varying clamp size

Publications (2)

Publication Number Publication Date
TW200824214A TW200824214A (en) 2008-06-01
TWI425732B true TWI425732B (zh) 2014-02-01

Family

ID=39136681

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096127119A TWI425732B (zh) 2006-08-31 2007-07-25 積體電路及輸入/輸出(i/o)單元庫以及用於在一積體電路處補償靜電放電(esd)之方法

Country Status (5)

Country Link
US (1) US7589945B2 (zh)
KR (1) KR101383613B1 (zh)
CN (1) CN101523683B (zh)
TW (1) TWI425732B (zh)
WO (1) WO2008027663A2 (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8041291B2 (en) * 2006-11-03 2011-10-18 Apple Inc. Delivering content to mobile electronic communications devices
US8347251B2 (en) * 2007-12-31 2013-01-01 Sandisk Corporation Integrated circuit and manufacturing process facilitating selective configuration for electromagnetic compatibility
US8208233B2 (en) * 2008-03-18 2012-06-26 Mediatek Inc. ESD protection circuit and method thereof
JP2010010419A (ja) * 2008-06-27 2010-01-14 Nec Electronics Corp 半導体装置
US8373953B2 (en) * 2008-12-29 2013-02-12 Freescale Semiconductor, Inc. Distribution of electrostatic discharge (ESD) circuitry within an integrated circuit
US8514533B2 (en) * 2010-06-24 2013-08-20 Intel Corporation Method, apparatus, and system for protecting supply nodes from electrostatic discharge
JP5167335B2 (ja) * 2010-12-22 2013-03-21 株式会社日立製作所 半導体装置
US8817433B2 (en) 2011-07-28 2014-08-26 Arm Limited Electrostatic discharge protection device having an intermediate voltage supply for limiting voltage stress on components
US8995100B2 (en) * 2012-03-26 2015-03-31 Elite Semiconductor Memory Technology Inc. Configurable electrostatic discharging power clamp and related integrated circuit
US9362252B2 (en) 2013-03-13 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of ESD protection in stacked die semiconductor device
US9076656B2 (en) 2013-05-02 2015-07-07 Freescale Semiconductor, Inc. Electrostatic discharge (ESD) clamp circuit with high effective holding voltage
US9064938B2 (en) * 2013-05-30 2015-06-23 Freescale Semiconductor, Inc. I/O cell ESD system
US9564375B2 (en) * 2013-10-15 2017-02-07 Globalfoundries Inc. Structures and methods for extraction of device channel width
CN109039328B (zh) * 2014-06-30 2022-08-26 意法半导体研发(深圳)有限公司 支持压力测试的具有栅极钳位的驱动器电路
US10615595B2 (en) * 2016-05-25 2020-04-07 Analog Devices Global Chip including over-voltage and surge protection
CN108695313B (zh) 2017-03-29 2023-03-21 意法半导体国际有限公司 使用遂穿场效应晶体管和碰撞电离mosfet器件的静电放电保护电路
US10205033B1 (en) * 2017-12-14 2019-02-12 Sensl Technologies Ltd. ESD protected semiconductor photomultiplier
US11063429B2 (en) 2018-04-12 2021-07-13 Stmicroelectronics International N.V. Low leakage MOSFET supply clamp for electrostatic discharge (ESD) protection
US10944257B2 (en) 2018-04-13 2021-03-09 Stmicroelectronics International N.V. Integrated silicon controlled rectifier (SCR) and a low leakage SCR supply clamp for electrostatic discharge (ESP) protection
CN108880212B (zh) 2018-06-30 2021-07-20 唯捷创芯(天津)电子技术股份有限公司 一种防浪涌的电源钳位电路、芯片及通信终端
US20230327428A1 (en) * 2022-04-12 2023-10-12 Mediatek Inc. Distributed electro-static discharge protection

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6724603B2 (en) * 2002-08-09 2004-04-20 Motorola, Inc. Electrostatic discharge protection circuitry and method of operation
TWI246765B (en) * 2004-02-18 2006-01-01 Fujitsu Ltd Electrostatic discharge protection circuit

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS577969A (en) * 1980-06-18 1982-01-16 Toshiba Corp Semiconductor integrated circuit
JPH02113623A (ja) * 1988-10-21 1990-04-25 Sharp Corp 集積回路の静電気保護回路
EP0435047A3 (en) * 1989-12-19 1992-07-15 National Semiconductor Corporation Electrostatic discharge protection for integrated circuits
US5237395A (en) * 1991-05-28 1993-08-17 Western Digital Corporation Power rail ESD protection circuit
US5255146A (en) * 1991-08-29 1993-10-19 National Semiconductor Corporation Electrostatic discharge detection and clamp control circuit
US5287241A (en) * 1992-02-04 1994-02-15 Cirrus Logic, Inc. Shunt circuit for electrostatic discharge protection
JP2589938B2 (ja) * 1993-10-04 1997-03-12 日本モトローラ株式会社 半導体集積回路装置の静電破壊保護回路
US5361185A (en) * 1993-02-19 1994-11-01 Advanced Micro Devices, Inc. Distributed VCC/VSS ESD clamp structure
US5311391A (en) * 1993-05-04 1994-05-10 Hewlett-Packard Company Electrostatic discharge protection circuit with dynamic triggering
US5691218A (en) * 1993-07-01 1997-11-25 Lsi Logic Corporation Method of fabricating a programmable polysilicon gate array base cell structure
US5440162A (en) * 1994-07-26 1995-08-08 Rockwell International Corporation ESD protection for submicron CMOS circuits
US5610790A (en) * 1995-01-20 1997-03-11 Xilinx, Inc. Method and structure for providing ESD protection for silicon on insulator integrated circuits
US5559659A (en) * 1995-03-23 1996-09-24 Lucent Technologies Inc. Enhanced RC coupled electrostatic discharge protection
EP0740344B1 (en) * 1995-04-24 2002-07-24 Conexant Systems, Inc. Method and apparatus for coupling multiple independent on-chip Vdd busses to an ESD core clamp
US5679593A (en) * 1996-02-01 1997-10-21 Micron Technology, Inc. Method of fabricating a high resistance integrated circuit resistor
US5683918A (en) * 1996-04-01 1997-11-04 Motorola, Inc. Method of making semiconductor-on-insulator device with closed-gate electrode
US5773326A (en) * 1996-09-19 1998-06-30 Motorola, Inc. Method of making an SOI integrated circuit with ESD protection
JPH11185479A (ja) * 1997-12-22 1999-07-09 Toshiba Corp 半導体集積回路
US5946177A (en) * 1998-08-17 1999-08-31 Motorola, Inc. Circuit for electrostatic discharge protection
US6327126B1 (en) * 2000-01-28 2001-12-04 Motorola, Inc. Electrostatic discharge circuit
US6268286B1 (en) * 2000-02-01 2001-07-31 International Business Machines Corporation Method of fabricating MOSFET with lateral resistor with ballasting
US6385021B1 (en) * 2000-04-10 2002-05-07 Motorola, Inc. Electrostatic discharge (ESD) protection circuit
KR100840308B1 (ko) * 2000-06-13 2008-06-20 삼성전자주식회사 도메인 크기가 최적화된 수직 배향 액정 표시 장치
US6552372B2 (en) * 2001-04-05 2003-04-22 Taiwan Semiconductor Manufacturing Co., Ltd Integrated circuit having improved ESD protection
US7209332B2 (en) * 2002-12-10 2007-04-24 Freescale Semiconductor, Inc. Transient detection circuit
US6879476B2 (en) * 2003-01-22 2005-04-12 Freescale Semiconductor, Inc. Electrostatic discharge circuit and method therefor
US6900970B2 (en) * 2003-01-22 2005-05-31 Freescale Semiconductor, Inc. Electrostatic discharge circuit and method therefor
US6717270B1 (en) * 2003-04-09 2004-04-06 Motorola, Inc. Integrated circuit die I/O cells
US6970336B2 (en) * 2003-10-10 2005-11-29 Freescale Semiconductor, Inc. Electrostatic discharge protection circuit and method of operation
US6849902B1 (en) * 2004-03-11 2005-02-01 Winbond Electronics Corp. Input/output cell with robust electrostatic discharge protection
US20060028776A1 (en) * 2004-08-09 2006-02-09 Michael Stockinger Electrostatic discharge protection for an integrated circuit
US7241636B2 (en) * 2005-01-11 2007-07-10 Freescale Semiconductor, Inc. Method and apparatus for providing structural support for interconnect pad while allowing signal conductance
US7446990B2 (en) * 2005-02-11 2008-11-04 Freescale Semiconductor, Inc. I/O cell ESD system

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6724603B2 (en) * 2002-08-09 2004-04-20 Motorola, Inc. Electrostatic discharge protection circuitry and method of operation
TWI246765B (en) * 2004-02-18 2006-01-01 Fujitsu Ltd Electrostatic discharge protection circuit

Also Published As

Publication number Publication date
WO2008027663A2 (en) 2008-03-06
CN101523683A (zh) 2009-09-02
WO2008027663A3 (en) 2008-11-27
KR101383613B1 (ko) 2014-04-10
US7589945B2 (en) 2009-09-15
KR20090051771A (ko) 2009-05-22
CN101523683B (zh) 2012-11-21
TW200824214A (en) 2008-06-01
US20080062596A1 (en) 2008-03-13

Similar Documents

Publication Publication Date Title
TWI425732B (zh) 積體電路及輸入/輸出(i/o)單元庫以及用於在一積體電路處補償靜電放電(esd)之方法
JP4322806B2 (ja) 静電気放電保護回路及び動作方法
US7446990B2 (en) I/O cell ESD system
US6385021B1 (en) Electrostatic discharge (ESD) protection circuit
TWI413227B (zh) 靜電放電保護電路及其操作方法
TWI485834B (zh) 結合靜電放電保護電路及方法
US9385527B2 (en) Enhanced charge device model clamp
US20070047162A1 (en) Electrostatic protection circuit
CN104134978B (zh) 具有高的有效维持电压的静电放电（esd）钳位电路
US20040218322A1 (en) ESD protection circuits for mixed-voltage buffers
US9537306B2 (en) ESD protection system utilizing gate-floating scheme and control circuit thereof
US10454269B2 (en) Dynamically triggered electrostatic discharge cell
US20070247771A1 (en) Analog Input/Output Circuit with ESD Protection
WO2022048076A1 (zh) 一种静电释放保护电路
TW202207411A (zh) 用於增強靜電放電（ｅｓｄ）穩健性的電路技術
US20050057872A1 (en) Integrated circuit voltage excursion protection
Marshall et al. Global design issues