JP2005093497A

JP2005093497A - 保護回路を有する半導体装置

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Publication number: JP2005093497A
Application number: JP2003321060A
Authority: JP
Inventors: Nobutaka Kitagawa; 信孝北川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-09-12
Filing date: 2003-09-12
Publication date: 2005-04-07
Also published as: US20050057873A1; US6989980B2

Abstract

【課題】ＥＳＤの放電電流により発生するホールド電圧を低くして半導体装置の構成素子の微細化に適応できる保護回路を有する半導体装置を提供する。
【解決手段】半導体装置の電源端子やＩ／Ｏ端子などの外部接続端子Ｔ１と接地端子などの基準端子Ｔ２との間にＮＰＮ型バイポーラトランジスタ１２を接続し、このＮＰＮ型バイポーラトランジスタ１２のベースとコレクタとの間にＰＭＯＳトランジスタ１３を接続し、ＥＳＤ電圧を検知する制御回路１５、１６の出力信号によりこのＰＭＯＳトランジスタ１３を導通させることにより端子Ｔ１からＴ２に対してＥＳＤ電流を放電させる。
【選択図】図１

Description

本発明は、予め設定された絶縁破壊電圧以上の高電圧に対する保護回路を有する半導体装置、例えばＥＳＤ（electrostatic discharge）、即ち静電気の放電による絶縁破壊などのダメージから被保護半導体装置を保護する為の保護回路を有する半導体装置に関する。

ＥＳＤによるダメージから半導体装置を保護するために、従来ではＳＣＲや保護ＭＯＳなどの保護回路が用いられていた。一般に、この種の保護回路は外部からのＥＳＤを受ける可能性のある外部接続端子と基準端子、例えば電源端子と接地端子との間に形成され、ＥＳＤによるダメージが被保護半導体装置の内部回路に及ばないように構成される。ＥＳＤ電圧が外部接続端子に印加されると、保護回路がこれを検知して静電気を接地端子に放電させる。この時、この保護回路の放電経路内の電圧はゼロとはならず、外部接続端子と基準端子との間に保護回路によるホールド電圧が発生する。このホールド電圧は保護回路によるクランプ電圧とも称される。

保護対象となる半導体装置の内部の素子、例えばＭＯＳトランジスタの微細化が進むと、そのゲート絶縁膜の絶縁破壊電圧が低くなり、保護回路のホールド電圧がこれより高いと、ゲートの絶縁破壊が生じる可能性がある。従って、ホールド電圧もできるだけ低くする必要が生じてきている。

例えば非特許文献１のＦｉｇ．１１には、被保護半導体装置の入力または出力パッドとＶＳＳ端子との間に、キャパシタと抵抗（ＣＲ）によるＥＳＤ検知回路と、クランプ素子として用いるＮＭＯＳトランジスタを組み合わせて構成された保護回路が示されている。しかしながら、このＮＭＯＳトランジスタに寄生したＮＰＮバイポーラトランジスタのＶ_ＣＥ、Ｖ_ＢＥ電圧が必要であることと、この寄生ＮＰＮバイポーラトランジスタのベース電流供給手段として用いられる他のＮＭＯＳトランジスタのＶｔｈ電圧を超えるゲートバイアス電圧が必要である。この寄生ＮＰＮバイポーラトランジスタとこの他のＮＭＯＳトランジスタとは直列に構成されるので、クランプ電圧はＶ_ＢＥ＋Ｖｔｈとなり、ホールド電圧、即ちクランプ電圧も充分に低くできない。
IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.38, No2, FEBRUARY 2003, "Substrate-Triggered ESD Protection Circuit Without Extra Process Modification", Ming-Dou Ker, Senior Member, IEEE, and Tung-Yang Chen, Member, IEEE.

従って、この発明は、予め設定された絶縁破壊電圧以上の高電圧、例えばＥＳＤ電圧による電流を速やかに放電できるとともにホールド電圧も低くでき、半導体素子の微細化にも対応し構成素子サイズも小さい保護回路を有する半導体装置を提供することを目的とする。

この発明の一態様の保護回路を有する半導体装置は、被保護半導体装置の外部接続端子と基準端子との間にコレクタ、エミッタが接続されたＮＰＮ型バイポーラトランジスタと、このＮＰＮ型バイポーラトランジスタのベースとコレクタとの間に接続されたドレイン端子とソース端子ならびに前記基準端子に接続されたゲートとを有し、前記ＮＰＮ型バイポーラトランジスタのベースにベース電流を供給するＰＭＯＳトランジスタと、前記外部接続端子における電圧に応答して前記ＰＭＯＳトランジスタのゲートに制御信号を供給する制御回路とを具備することを特徴として構成される。

この発明によれば、ＥＳＤなどの高電圧に起因する異常電流を速やかに放電できるとともにホールド電圧も低くでき、半導体素子の微細化にも対応し構成素子サイズも小さい保護回路を有する半導体装置を提供することができる。

以下、図面を参照してこの発明の実施形態を詳細に説明する。図１はこの発明の第１の実施形態の保護回路を有する半導体装置の構成を示すブロック図である。図において、内部回路１１の定格電源電圧は、外部接続端子Ｔ１と接地された基準端子Ｔ２に接続されている電源線Ｌ１、Ｌ２から供給される。内部回路１１と端子Ｔ１、Ｔ２との間には保護回路が接続される。保護回路に含まれるＮＰＮ型バイポーラトランジスタ１２のコレクタ、エミッタは電源線L１、L２間に接続され、そのベースはＰＭＯＳトランジスタ１３と抵抗１４との間に形成された接続ノードに接続される。このＮＰＮ型バイポーラトランジスタ１２は、後で詳細に説明するように、外部接続端子Ｔ１に外部から定格電源電圧より高い異常電圧、例えばＥＳＤによる高電圧が印加されたときに、このＥＳＤによる放電電流（ＥＳＤ電流と称する）を吸収して接地された端子Ｔ２に流すための電流吸収手段である。

ＰＭＯＳトランジスタ１３のソースは、そのバックゲートとともに外部入力端子Ｔ１に接続され、抵抗１４の他端は基準端子Ｔ２に接続され、ゲートは抵抗１５とキャパシタ１６の接続ノードに接続される。このＰＭＯＳトランジスタ１３は、端子Ｔ１から内部回路１１に悪影響を与えるＥＳＤ電圧などの異常高電圧が印加されたときに、ＮＰＮ型バイポーラトランジスタ１２のベースにベース電流を供給する。このＰＭＯＳトランジスタ１３は、ＮＰＮ型バイポーラトランジスタ１２がその電流増幅率に応じて大電流を流すことができるように設定するためのベース電流供給回路である。また、抵抗１５とキャパシタ１６との直列回路は、端子Ｔ１に供給されるＥＳＤ電圧を検知して、その検知出力をＰＭＯＳトランジスタ１３のゲートに与え、このＰＭＯＳトランジスタ１３のオンオフ動作を制御するための制御回路を構成している。内部回路１１と端子Ｔ１、Ｔ２との間に接続されたこれらの素子１２〜１６が、内部回路１１、即ち半導体装置の保護回路を構成している。

以下、図１の実施形態の動作を説明する。

まず、外部接続端子Ｔ１にＥＳＤ電圧が印加されない状態で、電源線Ｌ１、Ｌ２間に定格電源電圧ＶＤＤ、ＶＳＳが供給されているものとする。この状態では、キャパシタ１６は略電源線Ｌ１の電圧ＶＤＤに充電され、抵抗１５とキャパシタ１６との接続ノードの電位は電源線Ｌ１と略同じとなり、ＰＭＯＳトランジスタ１３はオフ状態である。この結果、ＮＰＮ型バイポーラトランジスタ１２のベースにはベース電流が供給されないため、このＮＰＮ型バイポーラトランジスタ１２もオフ状態である。従って、電源電圧ＶＤＤが供給されているときは、トランジスタ１２，１３などで構成される保護回路は動作しない。

一方、電源線Ｌ１に定格電圧ＶＤＤが供給されていない状態で、外部接続端子Ｔ１に高いＥＳＤ電圧が印加された場合を説明する。この場合、電源線Ｌ２は接地されている。尚、以下のすべての実施形態でも、ＥＳＤの放電のために電源線Ｌ２は同様に接地されていることが前提となる。ＥＳＤ電圧により、ＰＭＯＳトランジスタ１３の電源線Ｌ１に接続されている側の端子の電圧は即時に高くなる。これと同時に、ＮＰＮ型バイポーラトランジスタ１２のコレクタにも高い電圧が印加される。

一方、抵抗１５とキャパシタ１６との接続ノードではゼロ電位であり、ＰＭＯＳトランジスタ１３のゲート端子の電位は抵抗１５とキャパシタ１６とによる時定数のためにすぐには上昇しない。この為、ＰＭＯＳトランジスタ１３は実質的にオンのバイアス状態となり、ＥＳＤ電圧による電流がＰＭＯＳトランジスタ１３からＮＰＮ型バイポーラトランジスタ１２のベースに流れ込み、このＮＰＮ型バイポーラトランジスタ１２はオンとなる。

一般に、ＮＰＮ型バイポーラトランジスタ１２はそのベース電流に対する電流増幅率ｈｆｅが非常に大きく、従って、ＰＭＯＳトランジスタ１３により供給されたベース電流のｈｆｅ倍の電流がＮＰＮ型バイポーラトランジスタ１２に流れることになる。例えば、ＮＰＮバイポーラトランジスタ１２を通って流れるＥＳＤ電流は３Ａにもなるが、このトランジスタ１２のｈｆｅを３とすると、ＰＭＯＳトランジスタ１３からトランジスタ１２のベースに流れるベース電流は１Ａ程度で良い。

これにより、外部接続端子Ｔ１に印加されたＥＳＤによる放電電流は、ＮＰＮ型バイポーラトランジスタ１２により速やかに効果的に吸収され、接地された端子Ｔ２にバイパスされ、内部回路１１はＥＳＤ電圧、電流によるダメージから保護されることになる。

このＥＳＤ電流の吸収動作の際に内部回路１１に印加されるホールド電圧Ｖｈは、ＮＰＮ型バイポーラトランジスタ１２のベース、エミッタ間電圧Ｖ_ＢＥとオン状態のＰＭＯＳトランジスタ１３の閾値電圧Ｖｔｈのいずれか高い方の電圧と等しくなる。例えば、Ｖｔｈが０．４ボルト、Ｖ_ＢＥが０．７ボルトであるときは、この実施形態の保護回路のホールド電圧Ｖｈは０．７ボルトとなる。

このように、この実施形態ではホールド電圧を極めて低い値に設定できるため、内部回路１１の構成素子の微細化が進んで、例えばＭＯＳトランジスタのゲート耐圧が低下しても、内部回路１１はＥＳＤに起因するダメージから充分に保護される。また、保護回路を構成する素子サイズも小さいので、保護回路を組み込んで例えば半導体集積回路装置を構成した場合も、その小型化が実現できる。

図６は図１に示した実施形態の保護回路を構成するＥＳＤ電流のバイパス素子である、ＮＰＮ型バイポーラトランジスタ１２の電流パス幅とクランプ電圧（ホールド電圧）との関係を、従来の保護回路における電流パス幅とクランプ電圧との関係とともに示したグラフである。ここで、電流パス幅はＥＳＤ電流を流す素子のチャネル幅であり、バイポーラトランジスタの場合はベースに形成されるチャネル幅、ＭＯＳトランジスタの場合にはゲート幅である。

図６において、曲線Ａは従来のＥＳＤ保護回路のクランプ用ＭＯＳ素子の電流パス幅、即ちゲート幅とクランプ電圧との関係を示す。曲線Ａから分かるように、この従来の場合は、ＭＯＳ素子のゲート幅サイズを下げようとするとクランプ電圧が極めて大きくなってしまう。

曲線Ｂは従来のＳＣＲを用いた保護回路の特性を示し、サイズ、即ち電流パス幅の小さい領域で曲線Ａの場合よりクランプ電圧を比較的低くできることが分かる。しかしながら、電流容量を大きくするためにＮＰＮ素子の電流パス幅を大きくして行くとクランプ電圧の低下に限界があり、曲線Ａと交叉する交点より電流パス幅の大きい部分では、曲線Ａの場合よりもクランプ電圧が高くなってしまう。

これらの従来の保護回路に対して、曲線Ｃで示した図１の実施形態の場合は、電流パス幅のすべての領域でクランプ電圧が従来の曲線Ａ、曲線Ｂのいづれの場合よりも低くなっており、半導体装置の内部回路の素子の微細化に充分対応できることは明白である。

尚、図１の実施形態では、ＮＰＮ型バイポーラトランジスタ１２は、ＰＭＯＳトランジスタ１３からベース電流が供給されることで、はじめてオンとなるから、抵抗１４は不可欠な素子ではなく、省略してもよい。

また、ＮＰＮ型バイポーラトランジスタ１２はＰＭＯＳトランジスタ１３からベース電流が供給されることでオンとなるから、ＰＭＯＳトランジスタ１３がオン状態とならないとＮＰＮ型バイポーラトランジスタ１２もオンとはならない構成となっている。しかしながら、ＮＰＮ型バイポーラトランジスタ１２が何らかの原因で誤動作してオンとなると、電源線Ｌ１、Ｌ２間が殆ど短絡されてしまう不都合が生じる。従って、電源線Ｌ１、Ｌ２からの定格電源電圧により内部回路１１が通常状態で動作しているときには、ＮＰＮ型バイポーラトランジスタ１２は必ずオフ状態に保持されていなければならない。

図２に示すこの発明の他の実施形態では、このようなＮＰＮ型バイポーラトランジスタ１２の誤動作による不都合発生を防止することができる構成の一例をブロック図で示す。ここで、図１の実施形態と同じ、または類似の構成については同じ、または類似の参照符号を付して、説明の重複を避ける。

図２の実施形態では、図１におけるトランジスタ１２のベース電流供給回路を構成するＰＭＯＳトランジスタ１３と抵抗１４のうち、抵抗１４の代わりにＮＭＯＳトランジスタ１４ａを用いて、ＰＭＯＳトランジスタ１３と組み合わせることにより構成されたインバータ回路１７が用いられる。図２に示すように、ＮＭＯＳトランジスタ１４ａのゲートは、ＰＭＯＳトランジスタ１３のゲートと共通に抵抗５とキャパシタ１６との接続ノードに接続され、ソース、ドレインはＮＰＮ型バイポーラトランジスタ１２のベース、エミッタ間に接続される。この結果、トランジスタ１３、１４ａによりＣＭＯＳ構造のインバータ回路１７が形成される。

図２において、ＮＰＮ型バイポーラトランジスタ１２は、図１と同様に電源線Ｌ１、Ｌ２におけるＥＳＤからの内部回路１１の保護のためのクランプ素子であり、抵抗１５、キャパシタ１６はＥＳＤ電圧の検知回路を構成する。図１の実施の形態と異なる点は、この検知回路の抵抗１５、キャパシタ１６の接続ノードをＰＭＯＳトランジスタ１３に接続する代わりに、論理回路であるＣＭＯＳインバータ回路１７の入力側に接続する点である。このインバータ回路１７の出力側がＮＰＮバイポーラトランジスタ１２のベースに接続される。

定格電源電圧ＶＤＤが電源線Ｌ１に供給されている通常の状態では、図１の実施形態と同様にインバータ回路１７の入力はＨレベルであるから、ＮＭＯＳトランジスタ１４ａがオンとなり、インバータ回路１７の出力はＬレベルとなる。従って、トランジスタ１２のベースは接地された電源線Ｌ２にインバータ回路１７の低抵抗状態のＮＭＯＳトランジスタ１４ａを介して接続され、ＮＰＮ型バイポーラトランジスタ１２は論理的に確実にオフ状態に維持される。

また、電圧ＶＤＤが印加されていない状態で端子Ｔ１に高いＥＳＤ電圧が印加されると、インバータ回路１７の入力がＬであるから、ＰＭＯＳトランジスタ１３がオンし、トランジスタ１２のベースにはベース電流が供給される。この結果、トランジスタ１２がオンとなり、ＥＳＤ電流が端子Ｔ１から接地された端子Ｔ２に向けて速やかに放電される。

この放電により端子Ｔ１におけるＥＳＤ電圧が低下して所定の電圧以下になると、キャパシタ１６の蓄積電荷によりインバータ回路１７の入力側がＨとなり、ＮＭＯＳトランジスタ１４ａがオンとなり、トランジスタ１２がオフとなり、この状態が論理的に保持される。

このように、図２の実施形態では、電源線Ｌ１、Ｌ２からの定格電源電圧により内部回路１１が通常状態で動作しているときには、ＮＰＮ型バイポーラトランジスタ１２は論理的に必ずオフ状態に保持されることになる。

図３に更に他の実施形態を示す。図１の実施形態では電源線Ｌ１に関して保護回路を設けたが、同様にして保護回路を内部回路１１のＩ／Ｏ端子Ｔ３に関して設けることもできる。図３に示すように、Ｉ／Ｏ端子Ｔ３はバッファ１８を介して内部回路１１と接続され、この場合は出力端子として用いられる。ここで、図１、図２と同じ部分は同じ参照符号を付して説明を省略する。

この実施形態では、ＮＰＮ型バイポーラトランジスタ１２ｂは内部回路１１内の図示しないＩ／Ｏ回路の保護回路のクランプ素子として、端子Ｔ３と接地線Ｌ２との間に接続される。従って、抵抗１５ｂとキャパシタ１６ｂとは、端子Ｔ３に印加されるＥＳＤ電圧を検知する検知回路を構成し、その検知出力が抵抗１５ｂとキャパシタ１６ｂの接続ノードから論理回路を構成するＮＯＲゲート１９の一方の入力端子に供給される。

このＮＯＲゲート１９の他方の入力として、電源線Ｌ１上の電圧が供給され、電源端子Ｔ１、Ｔ２は電源線Ｌ１、Ｌ２に接続される。ＮＯＲゲート１９の出力側はインバータで構成されるが、このインバータは図２に示すＣＭＯＳ構造のインバータ回路１７と同様のものが用いられる。

この構成で、端子Ｔ３にＥＳＤ電圧が印加されない状態において、端子Ｔ１に定格電源電圧が供給されていると、電源線Ｌ１から常にＨレベルの電圧がＮＯＲゲート１９の一方の入力端に供給される。従ってこの状態では内部回路１１からインバータ１８を介してＨレベルまたはＬレベルの論理信号が出力されている。したがって、抵抗１５ｂ、キャパシタ１６ｂによる検知回路の出力レベルもＨ、Ｌいずれかとなるが、いずれの場合であっても、他方の入力がＨレベルであるから、ＮＯＲゲート１９の出力は必ずＬレベルとなる。これによりＮＰＮ型バイポーラトランジスタ１２のベース電位はＬレベルにクランプされ、このトランジスタ１２が誤動作してオンとなることが論理的に防止できる。

ここで、端子Ｔ１に電源電圧が供給されていない状態で、端子Ｔ３にＥＳＤ電圧が印加されると、ＥＳＤ検知用の素子１５ｂ、１６ｂの接続ノードがＬとなる。この時、ＮＯＲゲート１９の端子Ｔ１側の入力レベルもＬであるから、その出力側のＣＭＯＳインバータ回路の出力がＨレベルになり、図２の実施形態と同様に、ＮＰＮ型バイポーラトランジスタ１２ｂがオンとなり、端子Ｔ３におけるＥＳＤ電流はこのトランジスタ１２ｂを介して接地された電源線Ｌ２に速やかに放電される。

尚、図３の保護回路において、ＮＯＲゲート１９の入力論理レベルをキャパシタ１６ｂにより設定しているが、この代わりに図４に示すように複数のダイオードＤを直列に接続した直列回路２０を用いてもよい。直列回路２０の両端には、各ダイオードＤの順方向電圧の合計の電圧が現れ、これを用いてＮＯＲゲート１９の入力論理レベルを設定する。このダイオード直列回路２０は、端子Ｔ３、Ｔ２間に通常の電圧が供給されている間は電流が流れないが、それより高いＥＳＤ電圧が印加されたときに電流が流れ、ダイオードの端子間電圧が増加しなくなる。このように、順方向接続されたダイオードＤの端子間の電圧、電流特性が非直線的に変化することを用いて、途中で増加率が低く切り替えられる電圧がＮＯＲゲート１９の入力として与えられることになる。即ち、ダイオードＤの端子間電圧がその閾値電圧に達するまではダイオード回路２０には殆ど電流は流れず、抵抗１５ｂとダイオード回路２０との接続ノードのレベルはＬである。したがって、ＮＯＲゲート１９はＨレベルを出力し、ＮＰＮ型バイポーラトランジスタ１２ｂが速やかに導通され、ＥＳＤは放電される。ダイオードＤの端子間電圧が閾値を超えると、その端子間電圧の変化の傾きが大きくなるのに対して電流が急激に増加し、抵抗１５ｂにおける電圧降下分が大きくなり、ＮＯＲゲート１９の入力レベルＬは維持され、その出力レベルもＨレベルに維持される。この結果、ＥＳＤ電圧は速やかに放電される。この場合もＮＯＲゲート１９の出力側にはＣＭＯＳインバータ回路が接続されており、図２の場合の同様にＮＰＮ型バイポーラトランジスタ１２ｂにベース電流が供給されることになる。

図４の実施形態において、残りの部分は図３の実施形態と同じである。

図５により、この発明の更に他の実施形態の説明を行う。図５において、端子Ｔ１、Ｔ２間にはＰＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３２とで構成されたインバータ回路が接続される。トランジスタ３１、３２のゲートは共通にインバータ回路３３の出力側に接続され、インバータ回路３３の入力側は図示しない内部回路のデータ入出力端子に接続される。これらのトランジスタ３１、３２によるインバータ回路とインバータ回路３３とによりＩ／Ｏバッファ回路を構成している。

このＩ／Ｏバッファ回路とデータ入出力（Ｉ／Ｏ）端子Ｔ３との間には、Ｉ／Ｏ保護回路が接続される。このＩ／Ｏ保護回路は、端子Ｔ３、Ｔ２間に直列に接続された抵抗１５とキャパシタ１６とでなるＥＳＤ検知回路と、端子Ｔ１、Ｔ２間の電圧で駆動され、端子Ｔ１の電圧とＥＳＤ検知回路の出力とが論理入力として与えられるＮＯＲ回路１７と、このＮＯＲ回路１７の出力がバックゲートに供給され、ゲートが接地され、端子Ｔ２、Ｔ３間に接続されたＮＭＯＳトランジスタ３４とより構成される。更に、図５の実施形態では、このＮＭＯＳトランジスタ３４のＰ型のバックゲート領域をベースとし、ＮＭＯＳトランジスタ３２のＮ型のソース、ドレインをコレクタ、エミッタとして寄生するＮＰＮ型バイポーラ素子３５が存在する。図５ではこのＮＰＮ型バイポーラ素子３５を破線で示してある。このＮＰＮ型バイポーラ素子３５は図１、図２の実施形態と同様にＥＳＤ放電素子として動作する。これにより、Ｉ／Ｏバッファ回路用のＥＳＤ保護回路の構成を簡単にでき、チップ上の占有面積も小さくなる。

図７はこの発明の更に他の実施形態の回路構成を示すブロック図である。図７において、図１乃至図５の実施形態と同じ、若しくは同様の構成は対応する参照番号を付してその説明を省略する。図７において、内部回路１１は端子Ｔ１、Ｔ３から供給される夫々電源電圧ＶＤＤ１、ＶＤＤ２により駆動される、例えば論理回路とメモリ回路とを含む。電源電圧ＶＤＤ１は電源線Ｌ１を介して端子Ｔ１から供給され、例えばそれより低い電源電圧ＶＤＤ２は電源線Ｌ３を介して端子Ｔ３から供給される。内部回路１１は接地された電源線Ｌ２ならびにこれら２本の電源線Ｌ１、Ｌ３に接続される。

一方の電源線Ｌ１と接地線Ｌ２との間には、抵抗１５、キャパシタ１６で構成されるＥＳＤ検知回路が接続される。ＥＳＤ検知回路の出力はＮＯＲゲート１９の一方の入力として与えられ、他方の入力としては電源線Ｌ３からの第２の電源電圧ＶＤＤ２が与えられる。ＮＯＲゲート１９の出力は、電源線Ｌ１、Ｌ２間に接続されたＮＰＮ型バイポーラトランジスタ１２のベースに供給される。

図７の実施形態の回路において、電源線Ｌ１、Ｌ３のいずれにも電源電圧ＶＤＤ１、ＶＤＤ２が供給されていないものとする。この状態で、例えば一方の端子Ｔ１にＥＳＤによるサージ電圧が印加されると、抵抗素子１５、キャパシタ１６で構成されたＥＳＤ検知回路がこれを検知し、ＮＯＲゲート１９の一方の入力端がＬレベルとなる。ＮＯＲゲート１９の他方の入力は電源線Ｌ３に接続されているからＬレベルであり、結果として、ＮＯＲゲート１９からはＨレベルの出力がＮＰＮ型バイポーラトランジスタ１２のベースにベース電流として供給され、このトランジスタ１２が導通してＥＳＤ電流が急速に放電される。なお、電源線Ｌ１、Ｌ３のいずれか、または双方に電源電圧ＶＤＤ１、ＶＤＤ２のいずれかまたは両方が供給されている場合は、ＮＯＲゲート１９の出力はいずれもＬレベルとなり、ＮＰＮ型バイポーラトランジスタ１２は導通しない。即ち、保護回路は動作しないことになる。

このように、図７の実施形態の回路は、電源線Ｌ１、Ｌ３のいずれにも電源電圧ＶＤＤ１、ＶＤＤ２が供給されていない場合にのみ、上記の説明のようにＥＳＤに対する保護回路として有効に動作する。しかしながら、電源線Ｌ１、Ｌ３の少なくともいずれか一方に正規の電源電圧が供給されている場合には、ＮＯＲゲート１９はその一方の入力としてＨレベルが供給されることになり、このＮＯＲゲート１９Ｌレベルを出力することになり、ＮＰＮ型バイポーラトランジスタ１２導通しないことにより、確実に素子の破壊を防止することができる。尚、これらの電圧ＶＤＤ１，ＶＤＤ２は互いに同じ値に設定しても良いし、一方が他方より高い電圧であってもよい。

図７の回路は電源線Ｌ３からＮＯＲゲート１９の一方の論理入力を得ているが、同様の回路をもう一組用い、電源線Ｌ１からＮＯＲゲートの一方の論理入力を得、ＥＳＤ検知回路を他方の電源線Ｌ３に接続するようにすれば、電源線Ｌ１，Ｌ３のいずれにＥＳＤが供給された場合にも対応できる保護回路を構成できる。同様に、電源が内部回路に対して３個以上設けられている場合にもぞれぞれの電源線に対して図７の回路を設けることにより対応できることになる。

また、ＶＤＤ１とＶＤＤ２とが異なっている場合は、図７の回路を夫々の電源電圧に対応させて設けるが、ぞれぞれに対応させて設けられるＮＯＲ回路の閾値を夫々適切に設定することによって上記異なる電圧に対する動作を確実に行うことができる。例えば、図７において、ＶＤＤ１が３Ｖ、ＶＤＤ２が１．５Ｖに設定された場合、ＮＯＲゲート１９の閾値を例えば０．８Ｖに設定すれば良い。

以上に説明したように、この発明によれば、ＥＳＤの放電電流により発生する保護回路によるホールド電圧を低くでき、構成素子の微細化に適応できる保護回路を有する半導体装置を提供することができる。

本発明の一実施形態の回路構成を示すブロック図。本発明の他の実施形態の回路構成を示すブロック図。本発明の更に他の実施形態の回路構成を示すブロック図。本発明の更に他の実施形態の回路構成を示すブロック図。本発明の更に他の実施形態の回路構成を示すブロック図。図１に示した実施形態に用いられているＮＰＮ型バイポーラトランジスタのクランプ電圧と電流パス幅との関係を従来の保護回路素子と比較して示すグラフ。この発明の更に他の実施形態の回路路構成を示すブロック図。

符号の説明

Ｔ１、Ｔ２、Ｔ３…外部接続端子、１１…内部回路、１２、１２ｂ、１２ｃ、１２ｄ、３５…ＮＰＮ型バイポーラトランジスタ、１３…ＰＭＯＳトランジスタ、１４、１５、１５ｂ、１５ｃ、１５ｄ…抵抗素子、１４ａ…ＮＭＯＳトランジスタ、１６、１６ｃ、１６ｄ…キャパシタ、１７、１８、３３…インバータ、Ｌ１、Ｌ２、Ｌ３…電源線、１９、１９ａ、１９ｂ…ＮＯＲゲート。

Claims

被保護半導体装置の外部接続端子と基準端子との間にコレクタ、エミッタが接続されたＮＰＮ型バイポーラトランジスタと、
このＮＰＮ型バイポーラトランジスタのベースとコレクタとの間に接続されたドレイン端子とソース端子とを有し、前記ＮＰＮ型バイポーラトランジスタのベースにベース電流を供給するＰＭＯＳトランジスタと、
前記外部接続端子における電圧に応答して前記ＰＭＯＳトランジスタのゲートに制御信号を供給する制御回路と、
を具備することを特徴とする保護回路を有する半導体装置。
前記ＮＰＮ型バイポーラトランジスタのベースとエミッタとの間に接続された抵抗を有することを特徴とする請求項１に記載の保護回路を有する半導体装置。
前記ＮＰＮ型バイポーラトランジスタのベースとエミッタとの間に接続されたドレイン端子とソース端子と、前記制御回路の制御信号が供給されるゲート端子とを有するＮＭＯＳトランジスタを有することを特徴とする請求項１に記載の保護回路を有する半導体装置。
被保護半導体装置のデータ入出力端子と基準端子との間にコレクタ、エミッタが接続されたＮＰＮ型バイポーラトランジスタと、
前記データ入出力端子における電圧に応答して制御信号を出力する制御回路と、
前記ＮＰＮ型バイポーラトランジスタのベースに接続された出力端子を有し、前記被保護半導体装置の電源端子の電圧と前記制御回路の制御信号とに基づいて論理動作を行い、前記出力端子から前記ＮＰＮ型バイポーラトランジスタのベースにベース電流を供給する論理回路を含むことを特徴とする保護回路を有する半導体装置。
前記論理回路は前記電源端子の電圧と前記制御回路の制御信号とを入力とするＮＯＲ回路を含むことを特徴とする請求項４に記載の保護回路を有する半導体装置。
前記制御回路は、前記ＮＰＮ型バイポーラトランジスタのコレクタ、エミッタ間に接続された抵抗とキャパシタとを含む直列回路を有することを特徴とする請求項１または請求項４に記載の保護回路を有する半導体装置。
前記制御回路は、前記ＮＰＮ型バイポーラトランジスタのコレクタ、エミッタ間に接続された抵抗とダイオードとを含む直列回路を有することを特徴とする請求項１または請求項４に記載の保護回路を有する半導体装置。
さらに、前記外部接続端子と基準端子との間に接続された入出力バッファ用の第１のＮＭＯＳトランジスタと、前記外部接続端子と基準端子との間に前記入出力バッファの保護回路として接続された第２のＮＭＯＳトランジスタとを有し、
前記ＮＰＮ型バイポーラトランジスタは、前記第１のＮＭＯＳトランジスタを形成しているＰ型領域をベースとし、前記第２のＮＭＯＳトランジスタのソース、ドレインを形成しているＮ型領域をエミッタ、コレクタとするＮＰＮ型バイポーラ素子であることを特徴とする請求項１または請求項４に記載の保護回路を有する半導体装置。
被保護半導体装置の第１の電源端子と基準端子との間にコレクタ、エミッタが接続されたＮＰＮ型バイポーラトランジスタと、
前記第１の電源端子における電圧に応答して制御信号を出力する制御回路と、
前記ＮＰＮ型バイポーラトランジスタのベースに接続された出力端子を有し、前記被保護半導体装置の第２の電源端子の電圧と前記制御回路の制御信号とに基づいて論理動作を行い、前記出力端子から前記ＮＰＮ型バイポーラトランジスタのベースにベース電流を供給する論理回路を含むことを特徴とする保護回路を有する半導体装置。