WO2016088482A1 - 半導体集積回路 - Google Patents

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WO2016088482A1
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transistor
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    • G01R31/002—Measuring interference from external sources to, or emission from, the device under test, e.g. EMC, EMI, EMP or ESD testing where the device under test is an electronic circuit

Definitions

  • the present disclosure relates to a semiconductor integrated circuit including a circuit for removing a surge generated in a power supply line.
  • a semiconductor integrated circuit such as an LSI (Large Scale Integrated Circuit) or the like is subjected to an internal circuit having a predetermined function (hereinafter referred to as a protected circuit) from a surge generated in a power supply line as its miniaturization and voltage reduction occur.
  • a protected circuit an internal circuit having a predetermined function
  • ESD electrostatic discharge
  • an element or a circuit for ESD protection is integrated on a semiconductor substrate together with the protected circuit for the purpose of preventing the protected circuit from being destroyed.
  • GGMOS Gate Grounded MOS
  • RCMOS thyristors
  • RCMOS thyristors
  • Each ESD protection element or circuit is properly used depending on the application, but in recent years, an RCMOS configuration ESD protection circuit that is relatively simple in design is often used (see, for example, Patent Document 1 and Non-Patent Document 1).
  • an ESD protection circuit of RCMOS configuration As an ESD protection circuit of RCMOS configuration, a detection circuit using a resistance element and a capacitive element, an inverter circuit using a CMOS between a power supply wiring and a ground wiring, and a protection for releasing a surge generated in the power supply wiring to the ground wiring A configuration in which a transistor is disposed is known. A MOS transistor is used as the protection transistor.
  • the protection transistor when a surge occurs, the protection transistor is turned on, and the surge is released from the power supply wiring to the ground wiring. When no surge is generated, the protection transistor is turned off and enters a standby state.
  • the MOS transistor used as the protection transistor generates off-leakage current even in the off state, which causes an increase in power consumption in the standby state. For this reason, it is required to reduce the off-leakage current.
  • Patent Document 1 in an ESD protection circuit having an RCMOS configuration, one end of an inverter provided in the final stage of an inverter circuit is connected to a third power supply line different from the power supply wiring and the ground wiring to thereby reduce off-leakage current. It has been proposed to reduce. However, in the circuit described in Patent Document 1, when a surge occurs, an overcurrent flows through the inverter connected to the third power supply line, and the ESD protection function may be lost.
  • the semiconductor integrated circuit according to the embodiment of the present disclosure is supplied with a voltage different from the voltages supplied to the first and second power supply lines connected to the protected circuit and the first and second power supply lines.
  • a transistor and a time constant circuit connected to at least the third power supply line and the protection transistor are provided.
  • the time constant circuit is connected to the third power supply line and the protection transistor, so that the off-leak current of the protection transistor can be reduced.
  • the time constant circuit is connected to the third power supply line and the protection transistor, it is possible to reduce the off-leak current of the protection transistor. Thus, it is possible to reduce the power consumption during normal operation while maintaining the ESD protection function.
  • FIG. 4 is a circuit diagram illustrating an example of a semiconductor integrated circuit according to a first embodiment of the present disclosure.
  • FIG. FIG. 5 is an explanatory diagram showing that off-leakage current is reduced by the circuit shown in FIG. 4.
  • It is a circuit diagram showing an example of a semiconductor integrated circuit concerning the 1st modification of a 1st embodiment. It is a circuit diagram showing an example of a semiconductor integrated circuit concerning the 2nd modification of a 1st embodiment.
  • FIG. 6 is a circuit diagram showing an example of a semiconductor integrated circuit according to a second embodiment. It is explanatory drawing which shows that an off-leakage current reduces with the circuit shown in FIG.
  • FIG. 1 shows a circuit of a first comparative example for the semiconductor integrated circuit of the present disclosure.
  • the circuit of the first comparative example shown in FIG. 1 shows a configuration example of an ESD protection circuit 100 having a general RCMOS configuration based on the description of Non-Patent Document 1.
  • the ESD protection circuit 100 shown in FIG. 1 includes a power supply wiring (first power supply line) 2 to which an external terminal (VDD terminal) 2T is connected and a reference voltage wiring (second power supply) to which an external terminal (VSS terminal) 3T is connected. Power supply line 3). A power supply voltage VDD is applied between the power supply wiring 2 and the reference voltage wiring 3.
  • the ESD protection circuit 100 also includes an inverter circuit 4, a protection transistor 5, and a detection circuit 8 between the power supply wiring 2 and the reference voltage wiring 3.
  • the protection transistor 5 allows high voltage pulses generated in the power supply wiring 2 due to ESD to escape to the reference voltage wiring 3.
  • the protection transistor 5 is composed of an NMOS transistor, for example, and has a drain terminal connected to the power supply wiring 2 and a source terminal connected to the reference voltage wiring 3.
  • the detection circuit 8 constitutes an RC series circuit including a detection resistive element Ra and a detection capacitive element Ca.
  • the inverter circuit 4 includes at least one inverter having a CMOS configuration.
  • FIG. 1 shows an example of a three-stage configuration in which the first, second, and third inverters Inv1, Inv2, Inv3 are connected in series.
  • the input terminal of the inverter circuit 4 is connected to a node between the detection resistance element Ra and the detection capacitance element Ca.
  • the output terminal of the inverter circuit 4 is connected to the gate terminal of the protection transistor 5.
  • the ESD protection circuit 100 is designed so as not to react to a potential rise or fluctuation of the normal power supply wiring 2 by using a time constant formed by the detection resistance element Ra and the detection capacitance element Ca. .
  • the potential of the power supply wiring 2 is intentionally raised as in normal power-on, the rising speed of the pulse is smaller than when an ESD surge occurs. Therefore, the potential VRC of the node connecting the detection resistance element Ra and the detection capacitance element Ca rises without much delay from the increase in the potential of the power supply wiring 2.
  • the positive pulse generated in the inverter circuit 4 is applied to the gate of the protection transistor 5 only during the period until the potential VRC reaches the inverter threshold value of the inverter circuit 4. Applied. Therefore, the protection transistor 5 is turned on for a time specified by the positive pulse, and the ESD surge is released from the power supply wiring 2 to the reference voltage wiring 3. Thereby, an internal circuit as a protected circuit connected between the power supply wiring 2 and the reference voltage wiring 3 is protected from an ESD surge.
  • the ESD protection circuit 100 detects the ESD surge by the detection circuit 8 composed of the RC series circuit, and promptly removes the ESD surge from the power supply wiring 2 in response to the detection result of the detection circuit 8.
  • the operation of the ESD protection circuit 100 is required to satisfy the requirements in the following situations (1) and (2).
  • the potential VRC of the node connecting the detection resistive element Ra and the detection capacitive element Ca is almost H.
  • VDD voltage
  • the H level is applied to the input of the first inverter Inv1 in the first stage among the three inverters, the output thereof takes the L (VSS) level.
  • the output (L level) of the first inverter Inv1 determines the outputs of the second and third inverters Inv2 and Inv3. At this time, the output of the second inverter Inv2 becomes H level, and the output of the third inverter Inv3 becomes L level.
  • the inverter circuit 4 and the protection transistor 5 can be operated for a short time using the ESD surge as a substitute for the power supply voltage VDD. In that case, even when assembled, the protection transistor 5 is turned on only for a short time, so that ESD surge can be removed.
  • FIG. 3 shows a circuit of a second comparative example for the semiconductor integrated circuit of the present disclosure.
  • the circuit of the second comparative example shown in FIG. 3 shows a configuration example of the ESD protection circuit 101 having an RCMOS configuration based on the description in Patent Document 1 with reduced off-leakage current.
  • the inverter circuit 4 in the ESD protection circuit 100 of FIG. 1 is shown with a specific transistor configuration.
  • the VDD terminal 2T and the VSS terminal 3T are provided as external terminals as in the ESD protection circuit 100 of FIG. 1, but these external terminals are not shown.
  • a protected circuit 6 that is connected to the power supply wiring 2 and the reference voltage line 3 and receives power supply is provided.
  • a semiconductor integrated circuit is formed by integrating the ESD protection circuit 101 and the protected circuit 6 on the same semiconductor substrate.
  • the first, second, and third inverters Inv1, Inv2, and Inv3 of the inverter circuit 4 are respectively connected to the PMOS transistor 4P and NMOS that are connected in series between the power supply line 2 and the reference voltage line 3. It is composed of a transistor 4N.
  • a common gate of the PMOS transistor 4P and the NMOS transistor 4N in the first inverter Inv1 in the first stage is connected between the detection resistance element Ra and the detection capacitance element Ca.
  • the common drain of the PMOS transistor 4P and the NMOS transistor 4N in the first inverter Inv1 is connected to the input terminal of the second inverter Inv2 in the next stage.
  • the second and third inverters Inv2 and Inv3 are configured in substantially the same manner as the first inverter Inv1.
  • the output terminal of the third inverter Inv3 in the final stage is connected to the gate terminal of the protection transistor 5.
  • the source terminal of the NMOS transistor 4N of only the third inverter Inv3 at the final stage is connected to a third power supply line 7 different from the reference voltage wiring 3.
  • the third power supply line 7 is a wiring for supplying a negative voltage ( ⁇ VS), and may be connected to an external terminal ( ⁇ VS terminal) (not shown). If the protected circuit 6 is a circuit using the same negative voltage ( ⁇ VS), the ESD protection circuit 101 desirably shares the third power supply line 7 with the protected circuit 6. Further, when the negative voltage ( ⁇ VS) is generated from the power supply voltage VDD or the like in the semiconductor integrated circuit, the external terminal is unnecessary.
  • FIG. 2 shows a characteristic graph of gate voltage Vg versus drain current Id of a typical NMOS transistor.
  • a slight current called off-leakage flows between the source and drain of the protection transistor 5.
  • an off-leakage current of about 0.1 nA per unit gate width (1 ⁇ m) is generated.
  • the protection transistor 5 has a size that allows a large amount of current to flow, has a large gate width, and is usually 1 mm or more, and thus consumes a large amount of power.
  • the voltage of the third power supply line 7 can be set independently of the reference voltage wiring 3 during the normal operation (without surge application) of (1). Off-leakage current is reduced. For example, a negative voltage ( ⁇ VS) is supplied to the third power supply line 7. In this case, when the third inverter Inv3 in the final stage is in operation, the NMOS transistor 4N is turned on to apply a negative voltage ( ⁇ VS) to the gate of the protection transistor 5.
  • the protection transistor 5 has an off-leakage current reduced when a negative voltage (-VS) is applied, rather than a reference voltage VSS (usually 0 V) as in the ESD protection circuit 100 of FIG.
  • the source side and the back gate of the NMOS transistor 4N of the third inverter Inv3 before the protection transistor 5 are not the reference voltage VSS but the negative voltage ( ⁇ VS). To. As a result, the gate voltage of the protection transistor 5 is made negative during the normal operation (no surge application) of (1), and the off-leakage of the protection transistor 5 is reduced.
  • the NMOS transistor 4N of the inverter Inv3 needs to have a negative voltage not only for the source but also for the back gate (PWell). In order to set the back gate to a negative voltage, it is necessary to isolate only the well of the NMOS transistor 4N of the inverter Inv3 from other MOS transistors. Compared with the ESD protection circuit 100 of FIG. 1, a well using a power supply different from that of other MOS transistors is required, which is difficult in terms of design and layout.
  • FIG. 4 illustrates a configuration example of the semiconductor integrated circuit according to the first embodiment of the present disclosure.
  • the ESD protection circuit 1 and the protected circuit 6 are integrated on the same semiconductor substrate to form a semiconductor integrated circuit.
  • the semiconductor integrated circuit of FIG. 4 includes a power supply wiring 2 and a reference voltage wiring 3 that are connected to the protected circuit 6 and supply the power supply voltage VDD to the protected circuit 6. Further, a third power supply line 7 to which a voltage different from the voltage supplied to the power supply wiring 2 and the reference voltage wiring 3 is supplied is provided.
  • the ESD protection circuit 1 of FIG. 4 also includes an inverter circuit 4, a protection transistor 5, and a detection circuit 8 between the power supply wiring 2 and the reference voltage wiring 3 as in the circuit example of FIG. Yes.
  • the inverter circuit 4 in the ESD protection circuit 100 of FIG. 1 is shown with a specific transistor configuration, similarly to the circuit example of FIG.
  • the VDD terminal 2T and the VSS terminal 3T are provided as external terminals, as in the ESD protection circuit 100 in FIG. 1, but these external terminals are not shown.
  • the inverter circuit 4 has a single-stage configuration including only the first inverter Inv1 is shown, but a two-stage circuit having two or more inverters as in a modified example described later.
  • the above configuration may be used.
  • the first inverter Inv1 includes a PMOS transistor 4P and an NMOS transistor 4N connected in series between the power supply line 2 and the reference voltage line 3.
  • the ESD protection circuit 1 in FIG. 4 further includes a time constant circuit 9 as a component different from the circuit examples in FIGS.
  • the time constant circuit 9 is connected to at least the third power supply line 7 and the protection transistor 5.
  • the time constant circuit 9 includes a capacitive element Cb and a resistive element Rb connected in series. One end of the capacitive element Cb is connected to the output terminal of the inverter circuit 4, and the other end of the capacitive element Cb is connected to the gate terminal of the protection transistor 5 and the other end of the resistance element Rb.
  • One end of the resistor element Rb is connected to the third power supply line 7, and the other end of the resistor element Rb is connected to the other end of the capacitor element Cb and the gate terminal of the protection transistor 5.
  • the protection transistor 5 is an NMOS transistor. A positive voltage is supplied to the power supply wiring 2 as the power supply voltage VDD, a ground voltage is supplied to the reference voltage wiring 3 as the reference voltage VSS, and a negative voltage ( ⁇ VS) is supplied to the third power supply line 7.
  • the off-leak current of the protection transistor 5 is reduced during the normal operation of (1) (no surge applied). Since the negative voltage ( ⁇ VS) is supplied to the third power supply line 7, the potential of the gate of the protection transistor 5 becomes negative via the time constant circuit 9. Since a negative voltage lower than the reference voltage VSS is applied to the gate of the protection transistor 5, the reference voltage VSS is applied to the gate of the protection transistor 5 as in the ESD protection circuit 100 of FIG. Off-leakage current is reduced.
  • FIG. 5 shows a characteristic graph of gate voltage Vg versus drain current Id of a typical NMOS transistor.
  • the power supply wiring 2 and the third power supply line 7 include the power supply voltage VDD and the negative voltage.
  • the voltage ( ⁇ VS) is not supplied, and the gate potential of the protection transistor 5 is uncertain (for example, floating). If an ESD surge suddenly enters the power supply wiring 2 in this state, the inverter circuit 4 and the protection transistor 5 can be operated for a short time by using the ESD surge as a substitute for the power supply voltage VDD.
  • the capacitive element Cb allows the ESD surge to be removed by passing a current to the pulse input of the ESD surge and turning on the gate of the protection transistor 5.
  • the present embodiment it is possible to reduce the off-leakage current of the protection transistor 5, and it is possible to achieve low power consumption during normal operation while maintaining the ESD protection function.
  • the power consumption can be reduced to 1/10 or less as compared with the ESD protection circuit 100 of FIG.
  • the inverter constituting the inverter circuit 4 may have two or more stages.
  • FIG. 6 shows an example of a semiconductor integrated circuit according to the first modification of the first embodiment.
  • the semiconductor integrated circuit shown in FIG. 6 includes an ESD protection circuit 1A having an inverter circuit 4 having a three-stage configuration with respect to the semiconductor integrated circuit shown in FIG. That is, the inverter circuit 4 has a configuration in which the first, second, and third inverters Inv1, Inv2, and Inv3 are connected in series.
  • the output terminal of the inverter circuit 4 is the output terminal of the third inverter Inv3 in the final stage, one end of the capacitive element Cb in the time constant circuit 9 is connected to the output terminal of the third inverter Inv3. .
  • FIG. 7 shows an example of a semiconductor integrated circuit according to the second modification of the first embodiment.
  • the semiconductor integrated circuit shown in FIG. 7 includes an ESD protection circuit 1B having an inverter circuit 4 having a two-stage configuration with respect to the semiconductor integrated circuit shown in FIG. That is, the inverter circuit 4 has a configuration in which the first and second inverters Inv1, Inv2 are connected in series.
  • the output terminal of the inverter circuit 4 is the output terminal of the second inverter Inv2 in the final stage, one end of the capacitive element Cb in the time constant circuit 9 is connected to the output terminal of the second inverter Inv2. .
  • the positional relationship between the detection resistive element Ra and the detection capacitive element Ca constituting the detection circuit 8 is reversed with respect to the semiconductor integrated circuit shown in FIG. Yes. That is, in the semiconductor integrated circuit shown in FIG. 4, one end of the detection resistance element Ra is connected to the power supply wiring 2, and one end of the detection capacitance element Ca is connected to the reference voltage wiring 3. On the other hand, in the semiconductor integrated circuit shown in FIG. 7, one end of the detection capacitive element Ca is connected to the power supply wiring 2, and one end of the detection resistance element Ra is connected to the reference voltage wiring 3.
  • FIG. 8 shows an example of a semiconductor integrated circuit according to a third modification of the first embodiment.
  • the semiconductor integrated circuit shown in FIG. 8 includes an ESD protection circuit 1C having a two-stage inverter circuit 4 and a protection transistor 5P made up of a PMOS transistor, compared to the semiconductor integrated circuit shown in FIG. ing.
  • the inverter circuit 4 has a configuration in which first and second inverters Inv1, Inv2 are connected in series. In this case, since the output terminal of the inverter circuit 4 is the output terminal of the second inverter Inv2 in the final stage, one end of the capacitive element Cb in the time constant circuit 9 is connected to the output terminal of the second inverter Inv2. .
  • a first positive voltage is supplied as the power supply voltage VDD to the power supply wiring 2
  • a ground voltage is supplied as the reference voltage VSS to the reference voltage wiring 3
  • a first positive voltage is supplied to the third power supply line 7.
  • a second positive voltage VD higher than the voltage is supplied.
  • FIG. 9 shows an example of a semiconductor integrated circuit according to the second embodiment.
  • the semiconductor integrated circuit shown in FIG. 9 includes an ESD protection circuit 1D in which the connection position of the time constant circuit 9 is changed with respect to the semiconductor integrated circuit shown in FIG.
  • the time constant circuit 9 is connected to the power supply wiring 2, the third power supply line 7, and the back gate terminal of the protection transistor 5. More specifically, one end of the capacitive element Cb of the time constant circuit 9 is connected to the power supply wiring 2, and the other end of the capacitive element Cb is connected to the back gate terminal of the protection transistor and the other end of the resistance element Rb. One end of the resistor element Rb is connected to the third power supply line 7, and the other end of the resistor element Rb is connected to the other end of the capacitor element Cb and the back gate terminal of the protection transistor 5.
  • the output terminal of the inverter circuit 4 is connected to the gate terminal of the protection transistor 5.
  • the protection transistor 5 is an NMOS transistor.
  • a positive voltage is supplied to the power supply wiring 2 as the power supply voltage VDD
  • a ground voltage is supplied to the reference voltage wiring 3 as the reference voltage VSS
  • a negative voltage is supplied to the third power supply line 7.
  • Other configurations may be substantially the same as those of the semiconductor integrated circuit shown in FIG.
  • the off-leak current of the protection transistor 5 is reduced during the normal operation (1) (no surge is applied). Since the negative voltage ( ⁇ VS) is supplied to the third power supply line 7, a negative voltage is applied to the back gate terminal of the protection transistor 5. As a result, the threshold voltage Vth of the protection transistor 5 is increased, so that the characteristic graph of the gate voltage Vg versus the drain current Id as a whole decreases as shown in FIG. 10, and the off-leak current is reduced.
  • the present technology can take the following configurations.
  • a semiconductor integrated circuit comprising: a time constant circuit connected to at least the third power supply line and the protection transistor.
  • the time constant circuit includes a capacitive element and a resistive element, The semiconductor integrated circuit according to (1), wherein one end of the resistance element is connected to the third power supply line. (3) One end of the capacitive element is connected to the output end of the inverter circuit, the other end of the capacitive element is connected to the gate terminal of the protection transistor and the other end of the resistance element, The semiconductor integrated circuit according to (2), wherein the other end of the resistive element is connected to the other end of the capacitive element and the gate terminal of the protection transistor.
  • the protection transistor is an NMOS transistor; A positive voltage is supplied to the first power line; A ground voltage is supplied to the second power line; The semiconductor integrated circuit according to any one of (1) to (4), wherein a negative voltage is supplied to the third power supply line.
  • the protection transistor is a PMOS transistor; A first positive voltage is supplied to the first power line; A ground voltage is supplied to the second power line; The semiconductor integrated circuit according to any one of (1) to (4), wherein a second positive voltage higher than the first positive voltage is supplied to the third power supply line.

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Abstract

　本開示の半導体集積回路は、被保護回路に接続された第１および第２の電源線と、第１および第２の電源線に供給される電圧とは異なる電圧が供給される第３の電源線と、第１および第２の電源線間に接続され、第１の電源線に発生するサージを検出する検出回路と、互いに直列に接続された少なくとも１つのインバータを含み、第１および第２の電源線間に接続されたインバータ回路と、第１および第２の電源線間に接続され、検出回路の出力により制御されてサージを第２の電源線に流す保護用トランジスタと、少なくとも第３の電源線と保護用トランジスタとに接続された時定数回路とを備える。

Description

半導体集積回路
　本開示は、電源線に発生したサージを除去する回路を備えた半導体集積回路に関する。
　一般に、ＬＳＩ（Large Scale Integrated Circuit）等の半導体集積回路は、その微細化および低電圧化に伴って、所定の機能をもつ内部回路（以下、被保護回路という）を電源線に発生するサージから保護することの重要性が増している。
　電源線に発生するサージは、代表的なものとして、電源線の外部端子に対する静電気放電（Electrostatic Discharge：ＥＳＤ）によって電源線電圧が急上昇するＥＳＤサージが知られている。
　ＥＳＤサージによって、外部端子に高電圧パルスが発生した場合、被保護回路が破壊されることを防ぐ目的で、ＥＳＤ保護のための素子または回路が被保護回路とともに半導体基板に集積化される。
　ＥＳＤ保護のための素子または回路として、ＧＧＭＯＳ（Gate Grounded MOS）、サイリスタ、ＲＣＭＯＳなどが知られている。それぞれのＥＳＤ保護のための素子または回路は用途によって使い分けされているが、近年、設計が比較的簡単なＲＣＭＯＳ構成のＥＳＤ保護回路がよく使われる（例えば特許文献１および非特許文献１参照）。
特開２０１２－２５３２６６号公報
C. A. Torres et al; "Modular, Portable, and Easily Simulated ESD Protection Networks for Advanced CMOS Technologies", Electrical Overstress/Electrostatic Discharge Symposium, September 11-13. Symposium Proceedings, P.81-94, Fig. 1.
　ＲＣＭＯＳ構成のＥＳＤ保護回路として、電源配線とグランド配線との間に、抵抗素子および容量素子を用いた検出回路と、ＣＭＯＳを用いたインバータ回路と、電源配線に発生するサージをグランド配線に逃がす保護用トランジスタとを配置した構成が知られている。保護用トランジスタとしてはＭＯＳトランジスタが用いられる。
　上記ＲＣＭＯＳ構成のＥＳＤ保護回路では、サージが発生した場合に保護用トランジスタがオンし、サージを電源配線からグランド配線に逃がす。サージが発生していない場合には保護用トランジスタはオフとなり、スタンバイ状態となる。しかしながら、保護用トランジスタとして用いられるＭＯＳトランジスタは、オフ状態であってもオフリーク電流が発生し、これがスタンバイ状態における消費電力の増加を招く。このため、オフリーク電流を低減することが求められる。
　特許文献１には、ＲＣＭＯＳ構成のＥＳＤ保護回路において、インバータ回路の最終段に設けられたインバータの一端を、電源配線およびグランド配線とは別の第３の電源線に接続することでオフリーク電流を低減することが提案されている。しかしながら、特許文献１に記載の回路では、サージが発生した場合に、第３の電源線に接続されたインバータに過電流が流れ、ＥＳＤ保護の機能が失われるおそれがある。
　従って、ＥＳＤ保護の機能を保ちつつ、通常動作時の低消費電力化を図ることができるようにした半導体集積回路を提供することが望ましい。
　本開示の一実施の形態に係る半導体集積回路は、被保護回路に接続された第１および第２の電源線と、第１および第２の電源線に供給される電圧とは異なる電圧が供給される第３の電源線と、第１および第２の電源線間に接続され、第１の電源線に発生するサージを検出する検出回路と、互いに直列に接続された少なくとも１つのインバータを含み、第１および第２の電源線間に接続されたインバータ回路と、第１および第２の電源線間に接続され、検出回路の出力により制御されてサージを第２の電源線に流す保護用トランジスタと、少なくとも第３の電源線と保護用トランジスタとに接続された時定数回路とを備えたものである。
　本開示の一実施の形態に係る半導体集積回路では、第３の電源線と保護用トランジスタとに時定数回路が接続されていることで、保護用トランジスタのオフリーク電流を減らすことが可能となる。
　本開示の一実施の形態に係る半導体集積回路によれば、第３の電源線と保護用トランジスタとに時定数回路を接続するようにしたので、保護用トランジスタのオフリーク電流を減らすことが可能となり、ＥＳＤ保護の機能を保ちつつ、通常動作時の低消費電力化を図ることができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
一般的なＥＳＤ保護回路の構成例を示す回路図である。 ＮＭＯＳトランジスタに流れるオフリーク電流を示す説明図である。 オフリーク電流を低減したＥＳＤ保護回路の一例を示す回路図である。 本開示の第１の実施の形態に係る半導体集積回路の一例を示す回路図である。 図４に示した回路によってオフリーク電流が減ることを示す説明図である。 第１の実施の形態の第１の変形例に係る半導体集積回路の一例を示す回路図である。 第１の実施の形態の第２の変形例に係る半導体集積回路の一例を示す回路図である。 第１の実施の形態の第３の変形例に係る半導体集積回路の一例を示す回路図である。 第２の実施の形態に係る半導体集積回路の一例を示す回路図である。 図９に示した回路によってオフリーク電流が減ることを示す説明図である。
　以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
　０．ＥＳＤ保護回路の説明（図１～図３）
　　０．１　構成
　　　０．１．１　第１の比較例の構成
　　　０．１．２　第２の比較例の構成
　　０．２　課題
　１．第１の実施の形態
　　１．１　構成および動作（図４、図５）
　　１．２　効果
　　１．３　変形例
　　　１．３．１　第１および第２の変形例（インバータの段数を２段以上にした場合の構成例）（図６、図７）
　　　１．３．２　第３の変形例（保護用トランジスタをＰＭＯＳトランジスタにした場合の構成例）（図８）
　２．第２の実施の形態（図９、図１０）
　３．その他の実施の形態
＜０．ＥＳＤ保護回路の説明＞
　まず、本開示による半導体集積回路に対する比較例となるＥＳＤ保護回路の構成と、その課題を説明する。
［０．１　構成］
（０．１．１　第１の比較例の構成）
　図１に、本開示の半導体集積回路に対する第１の比較例の回路を示す。図１に示した第１の比較例の回路は、上記非特許文献１の記載に基づく、一般的なＲＣＭＯＳ構成のＥＳＤ保護回路１００の構成例を示している。
　図１に示すＥＳＤ保護回路１００は、外部端子（ＶＤＤ端子）２Ｔが接続された電源配線（第１の電源線）２と、外部端子（ＶＳＳ端子）３Ｔが接続された基準電圧配線（第２の電源線）３とを備えている。電源配線２と基準電圧配線３との間には電源電圧ＶＤＤが印加される。
　ＥＳＤ保護回路１００はまた、電源配線２と基準電圧配線３との間に、インバータ回路４と、保護用トランジスタ５と、検出回路８とを備えている。
　保護用トランジスタ５は、ＥＳＤに起因して電源配線２に発生する高電圧パルスを基準電圧配線３に逃がすものである。保護用トランジスタ５は例えばＮＭＯＳトランジスタからなり、ドレイン端子が電源配線２に、ソース端子が基準電圧配線３に接続されている。
　検出回路８は、検出用抵抗素子Ｒａおよび検出用容量素子ＣａからなるＲＣ直列回路を構成している。
　インバータ回路４は、少なくとも１つのＣＭＯＳ構成のインバータを含んでいる。図１では、第１、第２および第３のインバータＩｎｖ１，Ｉｎｖ２，Ｉｎｖ３を直列接続した３段構成の例を示している。インバータ回路４の入力端は、検出用抵抗素子Ｒａと検出用容量素子Ｃａとの間のノードに接続されている。インバータ回路４の出力端は、保護用トランジスタ５のゲート端子に接続されている。
　このＥＳＤ保護回路１００は、検出用抵抗素子Ｒａと検出用容量素子Ｃａとによる時定数を利用して、通常の電源配線２の電位的な立ち上げや揺らぎ等には反応しないように設計される。通常の電源投入時のように電源配線２の電位を意図的に立ち上げる場合、そのパルスの立ち上がり速度がＥＳＤサージ発生時に比べて小さい。そのため、検出用抵抗素子Ｒａと検出用容量素子Ｃａとを接続するノードの電位ＶＲＣが、電源配線２の電位の上昇に余り遅れることなく立ち上がる。
　一方、通常の動作で想定されるより高い周波数のパルス（例えばＥＳＤサージ）が電源配線２に印加されると、検出用抵抗素子Ｒａと検出用容量素子Ｃａとを接続するノードの電位ＶＲＣが、電源配線２の電位上昇に遅れて立ち上がる。ＥＳＤの代表的なモデルであるＨＢＭ（Human Body Model）における電位上昇は数百ナノ秒という極めて短い時間に生じ、そのような高い周波数の電位上昇で、上記電位ＶＲＣが電源配線２の電位上昇に遅れて立ち上がるように検出回路８の時定数が決められている。
　電源配線２の電位の立ち上がりから遅れて電位ＶＲＣが立ち上がると、電位ＶＲＣがインバータ回路４のインバータの閾値に達するまでの期間だけ、インバータ回路４で発生した正のパルスが保護用トランジスタ５のゲートに印加される。よって、この正のパルスで規定される時間だけ保護用トランジスタ５がオンして、ＥＳＤサージを電源配線２から基準電圧配線３に逃がす。これにより、電源配線２と基準電圧配線３との間に接続される被保護回路としての内部回路はＥＳＤサージから保護される。
　電位ＶＲＣがインバータ回路４のインバータの閾値に達すると、保護用トランジスタ５のゲートに印加される正のパルスが終了するため、速やかに保護用トランジスタ５がオフする。このようにして、ＥＳＤ保護回路１００は、ＲＣ直列回路からなる検出回路８によってＥＳＤサージを検出し、検出回路８の検出結果に応答してＥＳＤサージを速やかに電源配線２から除去する。
　ここで、ＥＳＤ保護回路１００の動作は、以下の（１），（２）の状況での要求を満たすことが要求される。
（１）通常動作中（サージ印加なし）：
　ここで「通常動作中（サージ印加なし）」とは、通常動作時に予定されている電源配線２の電位変動はあっても、保護用トランジスタ５をオンさせるほどの大きなサージが電源配線２に印加されない動作状態をいう。予定されている電源配線２の電位変動とは、電源立ち上げ時や立ち下げ時の電位変動、さらには、回路動作に起因して電源配線２が小さな振幅で揺れるような電位変動のことである。
　電源配線２が電源電圧ＶＤＤで保持されているときは、検出用容量素子Ｃａは、高インピーダンス状態なので、検出用抵抗素子Ｒａと検出用容量素子Ｃａとを接続するノードの電位ＶＲＣは、ほぼＨ（ＶＤＤ）レベルをとる。このＨレベルは、３つのインバータのうちの初段の第１のインバータＩｎｖ１の入力に印加されるので、その出力がＬ（ＶＳＳ）レベルをとる。この第１のインバータＩｎｖ１の出力（Ｌレベル）は、第２および第３のインバータＩｎｖ２，Ｉｎｖ３の各出力を確定している。このとき、第２のインバータＩｎｖ２の出力はＨレベル、第３のインバータＩｎｖ３の出力はＬレベルとなる。
　従って、このとき、保護用トランジスタ５のゲートはＬ（ＶＳＳ）レベルであるため、保護用トランジスタ５のチャネルは閉じている。したがって、電源電圧ＶＤＤが印加された電源配線２から、基準電圧ＶＳＳが印加された基準電圧配線３へ電流は流れない。
（２）組み立て作業中にＥＳＤサージが入ったとき：
　一般にＥＳＤ試験はこの状況で行われる。組立作業中は、通常、静電対策のため基準電圧配線３のみ基準電位（例えば接地電圧）に接続されていることが多い。その一方、電源配線２がつながるＶＤＤ端子２Ｔには結線が行われていない。このとき、各インバータに電源が供給されていないため、保護用トランジスタ５のゲート電位は不確定（例えば、フローティング）となっている。
　この状態で、ＶＤＤ端子２ＴにＥＳＤサージが急に入ると、このＥＳＤサージを電源電圧ＶＤＤの代わりとして、インバータ回路４および保護用トランジスタ５が短い時間だけ動作可能となる。その場合、組み立て時でも保護用トランジスタ５が短い時間だけオンして、ＥＳＤサージ除去が可能となる。
（０．１．２　第２の比較例の構成）
　図３に、本開示の半導体集積回路に対する第２の比較例の回路を示す。図３に示した第２の比較例の回路は、上記特許文献１の記載に基づく、オフリーク電流を低減したＲＣＭＯＳ構成のＥＳＤ保護回路１０１の構成例を示している。
　図３のＥＳＤ保護回路１０１では、図１のＥＳＤ保護回路１００におけるインバータ回路４を具体的なトランジスタ構成で示している。図３のＥＳＤ保護回路１０１においても、図１のＥＳＤ保護回路１００と同様に、外部端子としてＶＤＤ端子２ＴおよびＶＳＳ端子３Ｔが設けられているが、これらの外部端子は図示を省略している。また、図３の回路例では、電源配線２と基準電圧線３とに接続されて電源供給を受ける被保護回路６が設けられている。ＥＳＤ保護回路１０１と被保護回路６とが同一の半導体基板に集積化されることによって半導体集積回路が形成されている。
　ＥＳＤ保護回路１０１では、インバータ回路４の第１、第２および第３のインバータＩｎｖ１，Ｉｎｖ２，Ｉｎｖ３がそれぞれ、電源配線２と基準電圧配線３との間に直列に接続されたＰＭＯＳトランジスタ４ＰとＮＭＯＳトランジスタ４Ｎとで構成されている。初段の第１のインバータＩｎｖ１におけるＰＭＯＳトランジスタ４ＰとＮＭＯＳトランジスタ４Ｎの共通ゲートが、検出用抵抗素子Ｒａと検出用容量素子Ｃａとの間に接続されている。また、第１のインバータＩｎｖ１におけるＰＭＯＳトランジスタ４ＰとＮＭＯＳトランジスタ４Ｎとの共通ドレインが、次段の第２のインバータＩｎｖ２の入力端に接続されている。第２および第３のインバータＩｎｖ２，Ｉｎｖ３も、第１のインバータＩｎｖ１とほぼ同様に構成されている。最終段の第３のインバータＩｎｖ３の出力端は、保護用トランジスタ５のゲート端子に接続されている。
　ＥＳＤ保護回路１０１では、最終段の第３のインバータＩｎｖ３のみ、そのＮＭＯＳトランジスタ４Ｎのソース端子が基準電圧配線３とは別の第３の電源線７に接続されている。
　第３の電源線７は、負電圧（－ＶＳ）を供給するための配線であり、図示しない外部端子（－ＶＳ端子）に接続させてもよい。なお、被保護回路６が同じ負電圧（－ＶＳ）を用いる回路であれば、ＥＳＤ保護回路１０１は、第３の電源線７を被保護回路６と共用することが望ましい。また、負電圧（－ＶＳ）を半導体集積回路内で電源電圧ＶＤＤ等から生成する場合は、その外部端子は不要である。
　上記図１のＥＳＤ保護回路１００の構成で問題になるのは、上記（１）の通常動作中の保護用トランジスタ５のリーク電流である。図２に、典型的なＮＭＯＳトランジスタのゲート電圧Ｖｇ対ドレイン電流Ｉｄの特性グラフを示す。保護用トランジスタ５は、通常動作中、ゲート電圧Ｖｇ＝０Ｖでチャネルは閉じている。しかしながら、保護用トランジスタ５のソースとドレイン間にはオフリークといわれる、わずかな電流が流れる。例えば図２の例では、ゲート電圧Ｖｇ＝０Ｖのときに、単位ゲート幅（１μｍ）当たり、約０．１ｎＡ弱のオフリーク電流が発生している。一般に、保護用トランジスタ５は、大量の電流を流せるだけの大きさを持ち、そのゲート幅が大きく、通常１ｍｍ以上であるため、消費電力が大きい。
　このオフリーク低減のため、図３のＥＳＤ保護回路１０１では、最終段の第３のインバータＩｎｖ３のみ、そのＮＭＯＳトランジスタ４Ｎのソース端子を、基準電圧ＶＳＳより低い負電圧（－ＶＳ）でバイアスしている。
　このＥＳＤ保護回路１０１では、上記（１）の通常動作中（サージ印加なし）のときには、第３の電源線７が、基準電圧配線３とは独立に電圧を設定できることから、保護用トランジスタ５のオフリーク電流が低減される。例えば、負電圧（－ＶＳ）を第３の電源線７に供給する。この場合、最終段の第３のインバータＩｎｖ３が動作時に、そのＮＭＯＳトランジスタ４Ｎがオンして負電圧（－ＶＳ）を保護用トランジスタ５のゲートに与える。保護用トランジスタ５は、図１のＥＳＤ保護回路１００のように基準電圧ＶＳＳ（通常、０Ｖ）が印加されるよりも、負電圧（－ＶＳ）が印加された場合にオフリーク電流が低減される。
［０．２　課題］
　上記したように、図３のＥＳＤ保護回路１０１では、保護用トランジスタ５の手前の第３のインバータＩｎｖ３のＮＭＯＳトランジスタ４Ｎのソース側およびバックゲートを、基準電圧ＶＳＳではなく、負電圧（－ＶＳ）にする。これにより、上記（１）の通常動作中（サージ印加なし）の期間で保護用トランジスタ５のゲート電圧を負にし、保護用トランジスタ５のオフリークを低減させる。
　しかしながら、図３のＥＳＤ保護回路１０１において、インバータＩｎｖ３のＮＭＯＳトランジスタ４Ｎはソースだけでなくバックゲート（ＰＷｅｌｌ）をも負電圧にする必要がある。バックゲートを負電圧にするためには、インバータＩｎｖ３のＮＭＯＳトランジスタ４Ｎのｗｅｌｌだけを、他のＭＯＳトランジスタから分離する必要がある。図１のＥＳＤ保護回路１００と比較して、他のＭＯＳトランジスタとは別の電源を用いたｗｅｌｌを要するため、設計およびレイアウト上の困難を伴う。
＜１．第１の実施の形態＞
　次に、本開示の第１の実施の形態について説明する。以下では、上記図１および図３に示した回路と同様の構成および動作を有する部分については、適宜説明を省略する。
［１．１　構成および動作］
　図４は、本開示の第１の実施の形態に係る半導体集積回路の一構成例を示している。
　図４の回路例では、ＥＳＤ保護回路１と、被保護回路６とが同一の半導体基板に集積化されることによって半導体集積回路が形成されている。図４の半導体集積回路は、図３の半導体集積回路と同様に、被保護回路６に接続され、被保護回路６に電源電圧ＶＤＤを供給する電源配線２および基準電圧配線３を備えている。また、電源配線２および基準電圧配線３に供給される電圧とは異なる電圧が供給される第３の電源線７を備えている。
　図４のＥＳＤ保護回路１はまた、図１の回路例と同様に、電源配線２と基準電圧配線３との間に、インバータ回路４と、保護用トランジスタ５と、検出回路８とを備えている。
　図４のＥＳＤ保護回路１では、図３の回路例と同様に、図１のＥＳＤ保護回路１００におけるインバータ回路４を具体的なトランジスタ構成で示している。図４のＥＳＤ保護回路１においても、図１のＥＳＤ保護回路１００と同様に、外部端子としてＶＤＤ端子２ＴおよびＶＳＳ端子３Ｔが設けられているが、これらの外部端子は図示を省略している。
　図４のＥＳＤ保護回路１では、インバータ回路４を第１のインバータＩｎｖ１のみの１段の構成にした例を示しているが、後述する変形例のように、２つ以上のインバータを有する２段以上の構成であってもよい。第１のインバータＩｎｖ１は、電源配線２と基準電圧配線３との間に直列に接続されたＰＭＯＳトランジスタ４ＰとＮＭＯＳトランジスタ４Ｎとで構成されている。
　図４のＥＳＤ保護回路１は、図１および図３の回路例とは異なる構成要素として、時定数回路９をさらに備えている。時定数回路９は、少なくとも第３の電源線７と保護用トランジスタ５とに接続されている。時定数回路９は、直列接続された容量素子Ｃｂと抵抗素子Ｒｂとを含んでいる。容量素子Ｃｂの一端はインバータ回路４の出力端に接続され、容量素子Ｃｂの他端は保護用トランジスタ５のゲート端子と抵抗素子Ｒｂの他端とに接続されている。抵抗素子Ｒｂの一端は第３の電源線７に接続され、抵抗素子Ｒｂの他端は容量素子Ｃｂの他端と保護用トランジスタ５のゲート端子とに接続されている。
　このＥＳＤ保護回路１において、保護用トランジスタ５はＮＭＯＳトランジスタである。電源配線２には電源電圧ＶＤＤとして正電圧が供給され、基準電圧配線３には基準電圧ＶＳＳとして接地電圧が供給され、第３の電源線７には負電圧（－ＶＳ）が供給される。
　この図４のＥＳＤ保護回路１では、図３のＥＳＤ保護回路１０１と同様に、上記（１）の通常動作中（サージ印加なし）のときには、保護用トランジスタ５のオフリーク電流が低減される。第３の電源線７には負電圧（－ＶＳ）が供給されているので、時定数回路９を介して保護用トランジスタ５のゲートの電位は負となる。保護用トランジスタ５のゲートに基準電圧ＶＳＳよりも低い負の電圧が印加されるので、図１のＥＳＤ保護回路１００のように基準電圧ＶＳＳが保護用トランジスタ５のゲートに印加される場合よりも、オフリーク電流が低減される。
　図５に、典型的なＮＭＯＳトランジスタのゲート電圧Ｖｇ対ドレイン電流Ｉｄの特性グラフを示す。上述した図２に示したように、保護用トランジスタ５には、ゲート電圧Ｖｇ＝０Ｖであっても、単位ゲート幅（１μｍ）当たり、約０．１ｎＡ弱のオフリーク電流が発生している。例えば図５に示したように、ゲート電圧Ｖｇ＝－０．８Ｖとすれば、オフリーク電流はＶｇ＝０Ｖの場合より１桁以上、下がる。
　この図４のＥＳＤ保護回路１において、上記（２）の組み立て作業中にＥＳＤサージが入ったときのような状況では、例えば電源配線２および第３の電源線７には、電源電圧ＶＤＤおよび負電圧（－ＶＳ）の供給はなされず、保護用トランジスタ５のゲート電位は不確定（例えば、フローティング）となる。この状態で、電源配線２にＥＳＤサージが急に入ると、このＥＳＤサージを電源電圧ＶＤＤの代わりとして、インバータ回路４および保護用トランジスタ５が短い時間だけ動作可能となる。容量素子ＣｂはＥＳＤサージのパルス入力に対して電流を通し、保護用トランジスタ５のゲートをオンさせることで、ＥＳＤサージ除去が可能となる。
［１．２　効果］
　以上のように、本実施の形態によれば、保護用トランジスタ５のオフリーク電流を減らすことが可能となり、ＥＳＤ保護の機能を保ちつつ、通常動作時の低消費電力化を図ることができる。例えば、図１のＥＳＤ保護回路１００に比べて、消費電力を１／１０以下にすることが可能になる。
　また、図３のＥＳＤ保護回路１０１ではインバータＩｎｖ３のＮＭＯＳトランジスタ４Ｎのｗｅｌｌだけを、他のＭＯＳトランジスタから分離する必要があるのに対して、本実施の形態では図１のＥＳＤ保護回路１００に対して単純に時定数回路９を追加する配線処理をすればよいため、設計上、レイアウト上の問題を伴わない。
　なお、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があってもよい。以降の他の実施の形態および変形例についても同様である。
［１．３　変形例］
　次に、第１の実施の形態の変形例について説明する。以下では、上記図４に示した回路と同様の構成および動作を有する部分については、適宜説明を省略する。
（１．３．１　第１および第２の変形例）
　図４に示した半導体集積回路において、インバータ回路４を構成するインバータは２段以上の構成であってもよい。
　図６は、第１の実施の形態の第１の変形例に係る半導体集積回路の一例を示している。
　図６に示した半導体集積回路は、図４に示した半導体集積回路に対して、３段構成のインバータ回路４を有するＥＳＤ保護回路１Ａを備えている。すなわち、インバータ回路４が、第１、第２および第３のインバータＩｎｖ１，Ｉｎｖ２，Ｉｎｖ３を直列接続した構成とされている。この場合、インバータ回路４の出力端は最終段の第３のインバータＩｎｖ３の出力端となるので、時定数回路９における容量素子Ｃｂの一端は、第３のインバータＩｎｖ３の出力端に接続されている。
　その他の構成および動作は図４に示した半導体集積回路と略同様であっても良い。また、その他、インバータ回路４を５段以上の奇数段の構成にする場合も、インバータ回路４以外は図４に示した半導体集積回路と略同様の構成にすることができる。
　図７は、第１の実施の形態の第２の変形例に係る半導体集積回路の一例を示している。
　図７に示した半導体集積回路は、図４に示した半導体集積回路に対して、２段構成のインバータ回路４を有するＥＳＤ保護回路１Ｂを備えている。すなわち、インバータ回路４が、第１および第２のインバータＩｎｖ１，Ｉｎｖ２を直列接続した構成とされている。この場合、インバータ回路４の出力端は最終段の第２のインバータＩｎｖ２の出力端となるので、時定数回路９における容量素子Ｃｂの一端は、第２のインバータＩｎｖ２の出力端に接続されている。
　また、図７に示した半導体集積回路は、図４に示した半導体集積回路に対して、検出回路８を構成する検出用抵抗素子Ｒａと検出用容量素子Ｃａとの位置関係が逆となっている。すなわち、図４に示した半導体集積回路では、電源配線２に検出用抵抗素子Ｒａの一端が接続され、基準電圧配線３に検出用容量素子Ｃａの一端が接続されている。これに対して、図７に示した半導体集積回路では、電源配線２に検出用容量素子Ｃａの一端が接続され、基準電圧配線３に検出用抵抗素子Ｒａの一端が接続されている。
　その他の構成および動作は図４に示した半導体集積回路と略同様であっても良い。また、その他、インバータ回路４を４段以上の偶数段の構成にする場合も、インバータ回路４と検出回路８以外は図４に示した半導体集積回路と略同様の構成にすることができる。
（１．３．２　第３の変形例）
　図８は、第１の実施の形態の第３の変形例に係る半導体集積回路の一例を示している。
　図８に示した半導体集積回路は、図４に示した半導体集積回路に対して、２段構成のインバータ回路４と、ＰＭＯＳトランジスタで構成された保護用トランジスタ５Ｐとを有するＥＳＤ保護回路１Ｃを備えている。
　インバータ回路４は、第１および第２のインバータＩｎｖ１，Ｉｎｖ２を直列接続した構成とされている。この場合、インバータ回路４の出力端は最終段の第２のインバータＩｎｖ２の出力端となるので、時定数回路９における容量素子Ｃｂの一端は、第２のインバータＩｎｖ２の出力端に接続されている。
　このＥＳＤ保護回路１Ｃでは、電源配線２に電源電圧ＶＤＤとして第１の正電圧を供給し、基準電圧配線３に基準電圧ＶＳＳとして接地電圧を供給し、第３の電源線７に第１の正電圧よりも高い第２の正電圧ＶＤを供給する。
　その他の構成および動作は図４に示した半導体集積回路と略同様であっても良い。
＜２．第２の実施の形態＞
　次に、本開示の第２の実施の形態について説明する。以下では、上記第１の実施の形態と同様の構成および動作を有する部分については、適宜説明を省略する。
　図９は、第２の実施の形態に係る半導体集積回路の一例を示している。
　図９に示した半導体集積回路は、図４に示した半導体集積回路に対して、時定数回路９の接続位置を変えたＥＳＤ保護回路１Ｄを備えている。
　図４に示した半導体集積回路では、時定数回路９が、電源配線２と、第３の電源線７と、保護用トランジスタ５のバックゲート端子とに接続されている。より詳しくは、時定数回路９の容量素子Ｃｂの一端が電源配線２に接続され、容量素子Ｃｂの他端が保護用トランジスタのバックゲート端子と抵抗素子Ｒｂの他端とに接続されている。抵抗素子Ｒｂの一端は第３の電源線７に接続され、抵抗素子Ｒｂの他端は容量素子Ｃｂの他端と保護用トランジスタ５のバックゲート端子とに接続されている。
　また、インバータ回路４の出力端は、保護用トランジスタ５のゲート端子に接続されている。ＥＳＤ保護回路１Ｄにおいて、保護用トランジスタ５はＮＭＯＳトランジスタである。電源配線２には電源電圧ＶＤＤとして正電圧が供給され、基準電圧配線３には基準電圧ＶＳＳとして接地電圧が供給され、第３の電源線７には負電圧（－ＶＳ）が供給される。その他の構成は図４に示した半導体集積回路と略同様であっても良い。
　図１０に、典型的なＮＭＯＳトランジスタのゲート電圧Ｖｇ対ドレイン電流Ｉｄの特性グラフを示す。図１０のｒｅｆで示した特性グラフのように、保護用トランジスタ５にはゲート電圧Ｖｇ＝０Ｖであっても、単位ゲート幅（１μｍ）当たり、約０．１ｎＡ弱のオフリーク電流が発生している。
　本実施の形態におけるＥＳＤ保護回路１Ｄにおいても、上記（１）の通常動作中（サージ印加なし）のときには、保護用トランジスタ５のオフリーク電流が低減される。第３の電源線７には負電圧（－ＶＳ）が供給されているので、保護用トランジスタ５のバックゲート端子には負電圧が印加される。これにより、保護用トランジスタ５のしきい値電圧Ｖｔｈが上がるので、図１０に示したように、ゲート電圧Ｖｇ対ドレイン電流Ｉｄの特性グラフが全体として下がり、オフリーク電流が低減される。
＜３．その他の実施の形態＞
　本開示による技術は、上記各実施の形態の説明に限定されず種々の変形実施が可能である。
　例えば、本技術は以下のような構成を取ることができる。
（１）
　被保護回路に接続された第１および第２の電源線と、
　前記第１および第２の電源線に供給される電圧とは異なる電圧が供給される第３の電源線と、
　前記第１および第２の電源線間に接続され、前記第１の電源線に発生するサージを検出する検出回路と、
　互いに直列に接続された少なくとも１つのインバータを含み、前記第１および第２の電源線間に接続されたインバータ回路と、
　前記第１および第２の電源線間に接続され、前記検出回路の出力により制御されて前記サージを前記第２の電源線に流す保護用トランジスタと、
　少なくとも前記第３の電源線と前記保護用トランジスタとに接続された時定数回路と
　を備えた半導体集積回路。
（２）
　前記時定数回路は、容量素子と抵抗素子とを含み、
　前記抵抗素子の一端が、前記第３の電源線に接続されている
　上記（１）に記載の半導体集積回路。
（３）
　前記容量素子の一端が前記インバータ回路の出力端に接続され、前記容量素子の他端が前記保護用トランジスタのゲート端子と前記抵抗素子の他端とに接続され、
　前記抵抗素子の他端が前記容量素子の他端と前記保護用トランジスタの前記ゲート端子とに接続されている
　上記（２）に記載の半導体集積回路。
（４）
　前記容量素子の一端が前記第１の電源線に接続され、前記容量素子の他端が前記保護用トランジスタのバックゲート端子と前記抵抗素子の他端とに接続され、
　前記抵抗素子の他端が前記容量素子の他端と前記保護用トランジスタの前記バックゲート端子とに接続されている
　上記（２）に記載の半導体集積回路。
（５）
　前記保護用トランジスタはＮＭＯＳトランジスタであり、
　前記第１の電源線に正電圧が供給され、
　前記第２の電源線に接地電圧が供給され、
　前記第３の電源線に負電圧が供給される
　上記（１）ないし（４）のいずれか１つに記載の半導体集積回路。
（６）
　前記保護用トランジスタはＰＭＯＳトランジスタであり、
　前記第１の電源線に第１の正電圧が供給され、
　前記第２の電源線に接地電圧が供給され、
　前記第３の電源線に前記第１の正電圧よりも高い第２の正電圧が供給される
　上記（１）ないし（４）のいずれか１つに記載の半導体集積回路。
　本出願は、日本国特許庁において２０１４年１２月５日に出願された日本特許出願番号第２０１４－２４７０６７号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (6)

  1. 　被保護回路に接続された第１および第２の電源線と、
    　前記第１および第２の電源線に供給される電圧とは異なる電圧が供給される第３の電源線と、
    　前記第１および第２の電源線間に接続され、前記第１の電源線に発生するサージを検出する検出回路と、
    　互いに直列に接続された少なくとも１つのインバータを含み、前記第１および第２の電源線間に接続されたインバータ回路と、
    　前記第１および第２の電源線間に接続され、前記検出回路の出力により制御されて前記サージを前記第２の電源線に流す保護用トランジスタと、
    　少なくとも前記第３の電源線と前記保護用トランジスタとに接続された時定数回路と
    　を備えた半導体集積回路。
  2. 　前記時定数回路は、容量素子と抵抗素子とを含み、
    　前記抵抗素子の一端が、前記第３の電源線に接続されている
    　請求項１に記載の半導体集積回路。
  3. 　前記容量素子の一端が前記インバータ回路の出力端に接続され、前記容量素子の他端が前記保護用トランジスタのゲート端子と前記抵抗素子の他端とに接続され、
    　前記抵抗素子の他端が前記容量素子の他端と前記保護用トランジスタの前記ゲート端子とに接続されている
    　請求項２に記載の半導体集積回路。
  4. 　前記容量素子の一端が前記第１の電源線に接続され、前記容量素子の他端が前記保護用トランジスタのバックゲート端子と前記抵抗素子の他端とに接続され、
    　前記抵抗素子の他端が前記容量素子の他端と前記保護用トランジスタの前記バックゲート端子とに接続されている
    　請求項２に記載の半導体集積回路。
  5. 　前記保護用トランジスタはＮＭＯＳトランジスタであり、
    　前記第１の電源線に正電圧が供給され、
    　前記第２の電源線に接地電圧が供給され、
    　前記第３の電源線に負電圧が供給される
    　請求項１に記載の半導体集積回路。
  6. 　前記保護用トランジスタはＰＭＯＳトランジスタであり、
    　前記第１の電源線に第１の正電圧が供給され、
    　前記第２の電源線に接地電圧が供給され、
    　前記第３の電源線に前記第１の正電圧よりも高い第２の正電圧が供給される
    　請求項１に記載の半導体集積回路。
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