JP2014022560A - 保護素子、半導体装置及び電子機器 - Google Patents

保護素子、半導体装置及び電子機器 Download PDF

Info

Publication number
JP2014022560A
JP2014022560A JP2012159788A JP2012159788A JP2014022560A JP 2014022560 A JP2014022560 A JP 2014022560A JP 2012159788 A JP2012159788 A JP 2012159788A JP 2012159788 A JP2012159788 A JP 2012159788A JP 2014022560 A JP2014022560 A JP 2014022560A
Authority
JP
Japan
Prior art keywords
wiring
inverter
circuit
input
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012159788A
Other languages
English (en)
Inventor
Takaaki Tatsumi
孝明 巽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2012159788A priority Critical patent/JP2014022560A/ja
Priority to US13/933,783 priority patent/US9225167B2/en
Priority to CN201310291110.3A priority patent/CN103580016A/zh
Publication of JP2014022560A publication Critical patent/JP2014022560A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】より適切に被保護回路を保護できる機能を有し、かつ、回路面積の小さい保護素子を提供する。また、その保護素子を用いた半導体装置、及び電子機器を提供する。
【解決手段】通電時に信号電圧が供給される第１配線と、基準電圧が供給される第２配線とを備える。また、第１配線と第２配線との間に接続され、第１配線に入力された信号電圧を検出する検出回路と、第１配線と第２配線との間に接続された複数個のインバータを含むインバータ回路とを備える。また、第１配線と第２配線との間に接続され、複数個のインバータのうち最終段のインバータの出力がゲートに入力される保護トランジスタを備える。また、通電時において奇数段目のインバータと偶数段目のインバータとの間に信号電圧と同レベルの参照電圧が供給される。
【選択図】図１

Description

本開示は、外部からの静電気による静電放電から被保護回路を保護するための保護素子、及び、その保護素子を有する半導体装置に関する。また、本開示は、その半導体装置を有する電子機器に関する。
一般に、ＬＳＩ（Large Scale Integration）等の半導体集積回路は、その微細化及び低電圧化に伴って、所定の機能をもつ内部回路（以下、被保護回路という）の電源線に発生するサージ電流から被保護回路を保護することの重要性が増している。
電源線に発生するサージ電流の代表的なものとして、電源線の外部端子に対する静電気放電（Electrostatic Discharge：ＥＳＤ）によって電源線電圧が急上昇するＥＳＤサージが知られている。
ＥＳＤサージから被保護回路を保護する素子又は回路（以下、保護素子という）は、入力された電気的な信号がＥＳＤサージであるかどうか判断する機能が必要となる。このような保護素子では、入力された電気的な信号がＥＳＤサージである場合には入力された信号を外部に逃がし、そうでない場合には入力された信号を被保護回路側にそのまま通すような判断がなされる。
代表的な保護素子であるＧＧＭＯＳ（Gate Grounded Metal Oxide Semiconductor）では、その判断は入力電圧を指標とする。例えば、被保護回路が通常２Ｖで動作し、耐圧が４Ｖである場合、その被保護回路を保護するＧＧＭＯＳは３Ｖの入力で働くように調整される。これにより、例えば、入力電圧が３Ｖ以上になった場合には、ＧＧＭＯＳは電流を外に逃がすので、被保護回路は保護される。
また、もう一つの代表的な保護素子として、ＣＭＯＳ型のインバータに抵抗とコンデンサが接続されたＲＣＭＯＳ構成の保護素子がある。ＲＣＭＯＳは、一般的に電源回路を保護する保護素子として用いられ、入力された電気的な信号がＥＳＤサージ電流であるか、そうで無いかは入力パルスの立ち上がり時間で判断する。電源回路において、電源がオンになるパルスの立ち上がりは遅く、ＥＳＤサージのパルスの立ち上がりは速い。このため、ＲＣＭＯＳでは、入力された電気的な信号のパルスの立ち上がりが速い場合には入力電流がＥＳＤサージ電流であると判断してその電流を外に逃がし、遅い場合には入力電流が電源電流であると判断してその電流を電源回路に流す。
特許文献１には、保護回路部と制御回路部とを備えるＥＳＤ保護回路において、保護回路部で検出された電圧が閾値電圧Ｘを超えているか否かを制御回路部で検出することによって、ＥＳＤサージから被保護回路を保護する構成が記載されている。特許文献１では、制御回路部を設けることで、電源投入時において発生する急峻なスルーレートを持つ電圧をＥＳＤサージと誤検出してしまうのを防ぐことができる。
しかしながら、上述のように、ＥＳＤ保護回路が保護回路部と制御回路部とを備える構成は、単純なＲＣＭＯＳと比較して回路が複雑であり、回路面積も大きい。
したがって、保護素子では、より適切に被保護回路を保護できる機能を有することに加えて、回路面積をより小さくできることが望まれている。
特開２０１０−５０３１２号公報
上述の点に鑑み、本開示は、より適切に被保護回路を保護できる機能を有し、かつ、回路面積の小さい保護素子を提供する。また、本開示は、その保護素子を用いた半導体装置、及び電子機器を提供する。
本開示の保護素子は、通電時に信号電圧が供給される第１配線と、基準電圧が供給される第２配線とを備える。また、第１配線と第２配線との間に接続され、第１配線に入力された信号電圧を検出する検出回路と、第１配線と第２配線との間に接続された複数個のインバータを含むインバータ回路とを備える。また、第１配線と第２配線との間に接続され、複数個のインバータのうち最終段のインバータの出力がゲートに入力される保護トランジスタを備える。また、通電時において奇数段目のインバータと偶数段目のインバータとの間に信号電圧と同レベルの参照電圧が供給される。
本開示の保護素子では、回路の組み立て時において、保護トランジスタは最終段のインバータの出力によって動作する。また、通電時においては、参照電圧と第１配線に入力される信号とが同レベルであるときは、保護トランジスタはオフ状態となり、第１配線に入力される信号が参照電圧よりも大きい場合には、保護トランジスタはオン状態となる。
本開示の半導体装置は、上述の保護素子と、第１配線に接続された被保護回路とを備える。
本開示の半導体装置では、上述の保護素子を有することにより、回路の組み立て時、通電時にサージ電流が流れた場合に、被保護回路が保護される。また、通電時に、予定していた通常の信号が流れた場合には、被保護回路にその信号が流れる。
本開示の電子機器は、上述の半導体装置を備える。
本開示の電子機器は、組み込まれる半導体装置が上述の保護素子を有することにより、回路の組み立て時、通電時にサージ電流が流れた場合に、被保護回路が保護される。また、通電時に、予定していた通常の信号が流れた場合には、被保護回路にその信号が流れる。
本開示によれば、より適切に被保護回路を保護できる機能を有し、回路面積の小さい保護素子が得られる。また、本開示によれば、その保護素子が組み込まれることで、より信頼性の高い半導体装置及び電子機器が得られる。
本開示の一実施形態に係る保護素子を含む半導体装置の回路構成図である。 組み立て時における半導体装置の回路図である。 組み立て時に第１配線にＥＳＤサージが入ったときに、保護トランジスタに流れる電流Ｉ１及び被保護回路に流れる電流Ｉ２のシミュレーション結果である。 通電時における半導体装置の回路図である。 通電時に保護トランジスタに流れる電流Ｉ１及び被保護回路に流れる電流Ｉ２のシミュレーション結果である。 通電時にＥＳＤサージが入った場合の半導体装置の回路図である。 通電時にＥＳＤサージが入った場合の保護トランジスタのドレインにおける電流Ｉ３及び電圧Ｖ１と、保護トランジスタに流れる電流Ｉ１のシミュレーション結果である。 通電時にＥＳＤサージが入った場合の保護トランジスタに流れる電流Ｉ１及び被保護回路に流れる電流Ｉ２のシミュレーション結果である。 本開示の実施例に係る半導体装置の回路図である。 保護素子が接続されていない状態のエレクトリックヒューズを含む被保護回路の一例を示す回路図である。 図１０の回路に、保護素子としてＧＧＭＯＳを接続した場合の回路図（その１）である。 図１０の回路に、保護素子としてＧＧＭＯＳを接続した場合の回路図（その２）である。
本開示の実施形態の説明に先立ち、エレクトリックヒューズを含む被保護回路に、従来のＧＧＭＯＳで構成される保護素子を接続する例を説明する。図１０は、保護素子が接続されていない状態のエレクトリックヒューズ２１を含む被保護回路の一例を示す回路図である。図１１及び図１２は、図１０の回路に、保護素子としてＧＧＭＯＳ２２を接続した場合の回路図である。
一般的に、エレクトリックヒューズを含む半導体装置では、回路内に複数のエレクトリックヒューズが配置されており、必要に応じて選択されたエレクトリックヒューズを切断することで所望のプログラミングを可能している。図１０〜図１２では、１つのエレクトリックヒューズ２１と、その後段にＭＯＳトランジスタＭ１，Ｍ２が２つ直列接続された回路を例としている。また、図１１及び図１２では、エレクトリックヒューズ２１の前段にＧＧＭＯＳ２２が接続されている。以上の構成において、図１０〜図１２では、エレクトリックヒューズ２１は４Ｖの電圧で切断される構成とし、図１１及び図１２では、ＧＧＭＯＳ２２は３．５Ｖの入力電圧で作動する構成とする。
まず、ＧＧＭＯＳ２２が接続されていない図１０の回路構成において、回路の組み立て時にＥＳＤサージによる電流Ｉが流れた場合を説明する。回路の組み立て時は、二つのＭＯＳトランジスタＭ１，Ｍ２のゲート電極には電位が印加されていないため、各ゲート電極は電位的には浮いた状態（フローティング状態）である。このため、組み立て時にＥＳＤサージが入力されると、ＭＯＳトランジスタＭ１，Ｍ２のゲートがオンしてエレクトリックヒューズ２１から後段の回路にＥＳＤサージによる電流Ｉが流れ、この結果、エレクトリックヒューズ２１が切れてしまう可能性がある。
次に、ＧＧＭＯＳ２２が接続された図１１の回路構成において、回路の組み立て時にＥＳＤサージによる電流Ｉが流れた場合を説明する。この場合も、回路の組み立て時は、二つのＭＯＳトランジスタＭ１，Ｍ２のゲート電極には電位が印加されていないため、各ゲート電極は電位的には浮いた状態となる。ここで、４ＶのＥＳＤサージが入力されるとする。そうすると、３．５Ｖの入力電圧でＧＧＭＯＳ２２は作動する構成とされているため、ＥＳＤサージはＧＧＭＯＳ２２側に入力されＧＧＭＯＳ２２がＥＳＤサージによる電流Ｉをグラウンドに逃がす。
このため、エレクトリックヒューズ２１の後段の回路にはＥＳＤサージが入力されず、エレクトリックヒューズ２１が切断されてしまうことがない。このように、ＧＧＭＯＳ２２を接続することで、回路の組み立て時に発生するＥＳＤサージによってエレクトリックヒューズ２１が不要に切断されることを防ぐことができる。
一方、ＧＧＭＯＳ２２が接続された図１２の回路構成において、通電時に４Ｖの電圧を印加してエレクトリックヒューズ２１を切断する場合を説明する。通電時、エレクトリックヒューズ２１から後段の回路に電流を流すため、ＭＯＳトランジスタＭ１，Ｍ２のゲート電極はオンされている。この状態で、エレクトリックヒューズ２１を切断しようとして４Ｖの入力電圧を印加したとする。そうすると、ＧＧＭＯＳ２２が３．５Ｖの入力電圧で作動するように構成されているため、エレクトリックヒューズ２１を切断しようとしても、ＭＯＳトランジスタＭ１，Ｍ２側に電流が流れず、エレクトリックヒューズ２１を切断できないという問題が生じる。
したがって、ＧＧＭＯＳ２２を用いてエレクトリックヒューズ２１を備える被保護回路を保護する場合には、回路の組み立て時にエレクトリックヒューズ２１の後段の回路を保護することができても、通電時にエレクトリックヒューズ２１を切断できなくなってしまう。
以上の問題点から、エレクトリックヒューズを備える被保護回路を保護する保護素子としては、組み立て時においてサージ電流から回路を保護し、通電時には入力された信号をそのまま通す機能が必要とされている。さらには、通電時にエレクトリックヒューズを切断する電圧よりも高いＥＳＤサージが入力された場合にもエレクトリックヒューズの後段の回路を保護できる保護素子であれば尚好ましい。
上述したように、現状のＧＧＭＯＳではこのような問題は解決できない。また、エレクトリックヒューズを切断するパルスの立ち上がりは、ＥＳＤサージのそれと同程度に速い。したがって、エレクトリックヒューズを備える被保護回路を、ＲＣＭＯＳを用いて保護しようとしても、ＲＣＭＯＳがＥＳＤサージのパルスとエレクトリックヒューズを切断するためのパルスとを区別することができない。
本開示技術の提案者らは、鋭意検討の結果、回路の組み立て時及び通電時においてＥＳＤサージから被保護回路を保護し、さらに、通電時の正常な入力では被保護回路を適切に機能させることができる保護素子を開発するに至った。
以下に、本開示の実施形態に係る保護素子とその信号処理方法、半導体装置の一例を、図面を参照しながら説明する。本開示の実施形態は以下の順で説明する。なお、本開示の技術は、以下の例に限定されるものではない。
１．本開示の一実施形態：保護素子を備える半導体装置
１−１．回路構成
１−２．信号処理方法
２．実施例：保護素子及びエレクトリックヒューズを備える被保護回路を備える半導体装置
〈１．本開示の一実施形態：保護素子を備える半導体装置〉
［１−１．回路構成］
図１は、本開示の一実施形態に係る保護素子を含む半導体装置の回路構成図である。図１に示すように、本実施形態の半導体装置１０は、被保護回路２と、その被保護回路２を保護するための保護素子１とを備える。ここでは、被保護回路２はブロック図で示す。
保護素子１は、第１配線５と、第２配線６と、抵抗性素子Ｒと、容量性素子Ｃと、第１インバータＩｎｖ１、第２インバータＩｎｖ２及び第３インバータＩｎｖ３を有するインバータ回路７と、引き出し配線８と、保護トランジスタＴｒ７とを備える。
第１配線５は、図示しない信号電圧供給部から被保護回路２に所定の信号電圧を供給する配線である。したがって、第１配線５は、保護素子１を構成する各素子に接続されると共に、被保護回路２に接続されている。第２配線６は、基準電圧が供給される配線であり、本実施形態では例えばグラウンド電位ＧＮＤが供給されている。
抵抗性素子Ｒ及び容量性素子Ｃは、第１配線５と第２配線６との間に直列接続されている。したがって、抵抗性素子Ｒの一端は第１配線５に接続され、他端は容量性素子Ｃの一方の電極に接続されている。そして、容量性素子Ｃの他方の電極は第２配線６に接続されている。これにより、直列に接続された抵抗性素子Ｒ及び容量性素子Ｃで構成された検出回路３が第１配線５と第２配線６との間に設けられる。
第１インバータＩｎｖ１は第１配線５と第２配線６との間に直列接続されたｐチャネル型のＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ）Ｔｒ１と、ｎチャネル型のＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）Ｔｒ２とを有する。第１インバータＩｎｖ１を構成するＰＭＯＳトランジスタＴｒ１及びＮＭＯＳトランジスタＴｒ２のゲート（第１インバータＩｎｖ１の入力端子）は、抵抗性素子Ｒと容量性素子Ｃとの接続点に電気的に接続されている。ＰＭＯＳトランジスタＴｒ１のソースは第１配線５に接続されており、ドレインは、ＮＭＯＳトランジスタＴｒ２のドレインに接続されている。また、ＮＭＯＳトランジスタＴｒ２のソースは第２配線６に接続されている。第１インバータＩｎｖ１では、ＰＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２との接続点が、第１インバータＩｎｖ１の出力端子となる。
第２インバータＩｎｖ２は第１配線５と第２配線６との間に直列接続されたＰＭＯＳトランジスタＴｒ３とＮＭＯＳトランジスタＴｒ４とを有する。第２インバータＩｎｖ２を構成するＰＭＯＳトランジスタＴｒ３及びＮＭＯＳトランジスタＴｒ４のゲート（第２インバータＩｎｖ２の入力端子）は、第１インバータＩｎｖ１の出力端子に電気的に接続されている。ＰＭＯＳトランジスタＴｒ３のソースは第１配線５に接続されており、ドレインはＮＭＯＳトランジスタＴｒ４のドレインに接続されている。また、ＮＭＯＳトランジスタＴｒ４のソースは第２配線６に接続されている。第２インバータＩｎｖ２では、ＰＭＯＳトランジスタＴｒ３とＮＭＯＳトランジスタＴｒ４との接続点が第２インバータＩｎｖ２の出力端子となる。
第３インバータＩｎｖ３は第１配線５と第２配線６との間に直列接続されたＰＭＯＳトランジスタＴｒ５とＮＭＯＳトランジスタＴｒ６とを有する。第３インバータＩｎｖ３を構成するＰＭＯＳトランジスタＴｒ５及びＮＭＯＳトランジスタＴｒ６のゲート（第３インバータＩｎｖ３の入力端子）は、第２インバータＩｎｖ２の出力端子に電気的に接続されている。ＰＭＯＳトランジスタＴｒ３のソースは第１配線５に接続されており、ドレインはＮＭＯＳトランジスタＴｒ４のドレインに接続されている。また、ＮＭＯＳトランジスタＴｒ４のソースは第２配線６に接続されている。第３インバータＩｎｖ３では、ＰＭＯＳトランジスタＴｒ５とＮＭＯＳトランジスタＴｒ６との接続点が第３インバータＩｎｖ３の出力端子となる。
引き出し配線８は、第２インバータＩｎｖ２と第３インバータＩｎｖ３との接続点に接続されており、通電時に、抵抗性素子Ｒｒを介してその接続点に参照電圧Ｖｒｅｆを供給する。
保護トランジスタＴｒ７は、第１配線５と第２配線６との間に接続されたＮＭＯＳトランジスタで構成されている。保護トランジスタＴｒ７のゲートは、第３インバータＩｎｖ３を構成するＰＭＯＳトランジスタＴｒ５とＮＭＯＳトランジスタＴｒ６との接続点（出力端子）に電気的に接続されている。また、保護トランジスタＴｒ７のドレインは第１配線５に接続され、ソースは第２配線６に接続されている。
以上の構成により、第１インバータＩｎｖ１の入力端子には抵抗性素子Ｒ及び容量性素子Ｃで構成される検出回路３で検出された検出信号が入力される。また、第２インバータＩｎｖ２の入力端子には、第１インバータＩｎｖ１から出力された信号が入力される。また、第３インバータＩｎｖ３の入力端子には、第２インバータＩｎｖ２から出力された信号又は引き出し配線８を介して参照電圧Ｖｒｅｆが入力される。そして、保護トランジスタＴｒ７のゲートには、第３インバータＩｎｖ３から出力された信号が入力される。
［１−２．信号処理方法］
本実施形態の半導体装置１０における信号処理方法（保護素子１の動作）を、〔１〕組み立て時にＥＳＤサージが入った場合、〔２〕通電時に信号パルスが入った場合、〔３〕通電時にＥＳＤサージが入った場合の３つの場合に分けて説明する。ここでは、ＥＳＤサージのモデルとしてＨＢＭ（Human Body Model）を用いて保護素子１の動作をシミュレーション解析により調べた。
〔１〕組み立て時にＥＳＤサージが入った場合
図２は、組み立て時（組み立て作業中）における半導体装置１０の回路図である。例えば電子機器などの組み立て時には、図２に示すように、通常、静電対策のために基準電圧配線である第２配線６にのみ、例えばグラウンド電位ＧＮＤが供給されていることが多い。その一方、第１配線５が信号電圧供給部（図示を省略する）に結線されておらず非通電である。したがって、第１配線５の電位は不確定状態（フローティング状態）である。
また、第３インバータＩｎｖ３の入力端子には参照電圧Ｖｒｅｆが供給されていない。したがって、第３インバータＩｎｖ３のゲート電位も不確定状態（フローティング状態）である。
図３に、組み立て時に第１配線５にＥＳＤサージが入ったときの、保護トランジスタＴｒ７に流れる電流Ｉ１及び被保護回路２に流れる電流Ｉ２のシミュレーション結果を示す。図３の縦軸は電流であり、横軸は時間である。
前述したように、組み立て時は引き出し配線８の端子がフローティング状態、すなわちオープン状態であるため、保護素子１は一般的なＲＣＭＯＳの形態となる。この状態で第１配線５にＥＳＤサージが入力されるとコンデンサへの高周波パルス入力と同様の効果により、容量性素子Ｃに放電電流が流れるため、容量性素子Ｃがごく短い時間だけ低インピーダンス状態になる。これにより、当該容量性素子Ｃと抵抗性素子Ｒの時定数で決まる遅延が発生し、第１配線５における電位の立ち上がりに対して、容量性素子Ｃと抵抗性素子Ｒとの接続点における電位の立ち上がりが遅れる。
そうすると、容量性素子Ｃと抵抗性素子Ｒとの接続点における電位が、第１インバータＩｎｖ１の閾値電圧に達するまでのごく短い間だけ、第１インバータＩｎｖ１への入力が第１配線５の配線に対してローレベル（Ｌレベル）となる。これにより、第１インバータＩｎｖ１では、ＰＭＯＳトランジスタＴｒ１がオン状態となり、第２インバータＩｎｖ２には、ハイレベル（Ｈレベル）の信号が入力される。
第２インバータＩｎｖ２にＨレベルの信号が入力されると、ＮＭＯＳトランジスタＴｒ２がオン状態となるため、第２インバータＩｎｖ２からは、Ｌレベルの信号が出力される。このとき、第２インバータＩｎｖ２と第３インバータＩｎｖ３との接続点に接続された引き出し配線８はオープン状態であるため、第３インバータＩｎｖ３には、第２インバータＩｎｖ２から出力されたＬレベルの信号が入力される。これにより、第３インバータＩｎｖ３では、ＰＭＯＳトランジスタＴｒ５がオン状態となり、保護トランジスタＴｒ７のゲートにはＨレベルの信号が入力される。
したがって、保護トランジスタＴｒ７のゲート電位は短い時間だけＨレベルとなるので、そのチャネルが開き、図２に示すように、第１配線５に入力されたＥＳＤサージによる電流Ｉ１が保護トランジスタＴｒ７を介してグラウンド（第２配線６）に流れる。この間、被保護回路２にはＥＳＤサージによる電流Ｉ２は流れない。
以上のように、組み立て時には、抵抗性素子Ｒ及び容量性素子Ｃで構成される検出回路３の時定数より短い時間で立ち上がるパルスは常にＥＳＤサージであるとみなされ、第１配線５に流れる電流Ｉ１は保護トランジスタＴｒ７を介してグラウンドに排出される。このため、被保護回路２には電流は流れないので、被保護回路２はＥＳＤサージから保護される。
〔２〕通電時に通常の信号パルスが入った場合
ここで、「通電時に通常の信号パルスが入った場合」とは、通常動作時に予定されている第１配線５の電位変動があっても、保護トランジスタＴｒ７をオンさせるほどのＥＳＤサージは入力されていない動作状態をいう。また、ここでは、通電時に第１配線５に入力される信号パルスとして、例えばエレクトリックヒューズを切るために、ＥＳＤサージと同等の立ち上がりの速い信号パルスＶｓｉｇｎａｌが入力された場合について説明する。
図４は、通電時における半導体装置１０の回路図である。通電時、本実施形態では、第１配線５に信号電圧Ｖｓｉｇｎａｌ（＝電源電圧Ｖｄｄ）が供給されており、第２配線６にはグラウンド電位ＧＮＤが供給されている。一方、引き出し配線８を介して第３インバータＩｎｖ３の入力端子にも、参照電圧Ｖｒｅｆとして、電源電圧Ｖｄｄが供給される。すなわち、通電時では、第３インバータＩｎｖ３の入力端子には、第１配線５に供給される信号電圧Ｖｓｉｇｎａｌ（＝Ｖｄｄ）と同じ電位を供給する。なお、ここでは電源電圧Ｖｄｄ＝３Ｖとしてシミュレーションを行った。
図５に、通電時に保護トランジスタＴｒ７に流れる電流Ｉ１及び被保護回路２に流れる電流Ｉ２のシミュレーション結果を示す。図５の縦軸は電流であり、横軸は時間である。
通電時に、第１配線５に立ち上がりの速い信号パルスが入力された場合、上述の〔１〕においてＥＳＤサージが入力された場合と同様の理由で、第１インバータＩｎｖ１にはＬレベルが入力され、第２インバータＩｎｖ２にはＨレベルの信号が入力される。そうすると、第２インバータＩｎｖ２からはＬレベルの信号が出力されるが、このとき、引き出し配線８を介して第２インバータＩｎｖ２と第３インバータＩｎｖ３との接続点に電源電圧Ｖｄｄ、すなわち、Ｈレベルの信号が入力されている。したがって、第３インバータＩｎｖ３では、ＮＭＯＳトランジスタＴｒ６がオン状態となり、保護トランジスタＴｒ７のゲートにはＬレベルの信号が入力される。
したがって、保護トランジスタＴｒ７のゲート電位はＬレベルとなるので、保護トランジスタはオフ状態となる。これにより、図５に示すように、第１配線５に入力された通常の信号パルスが保護トランジスタＴｒ７を介してグラウンド（第２配線６）に流れることがなく、この間、被保護回路２に通常の信号パルスが供給される。このように、本実施形態では、通電時における通常動作時では、保護素子１側に電流が流れず電流は全て被保護回路２に流れる。
〔３〕通電時にＥＳＤサージが入った場合
ここで、「通電時にＥＳＤサージが入った場合」とは、通常動作時に予定されている信号パルス以上の大きさのＥＳＤサージが入力されたときの動作状態をいう。
図６は、通電時にＥＳＤサージが入った場合の半導体装置１０の回路図である。本実施形態では、通電時に、第１配線５に信号電圧Ｖｓｉｇｎａｌ（＝電源電圧Ｖｄｄ）＋Ｖｔｈよりも高いＥＳＤサージが入力された場合の保護素子１の信号処理を説明する。ここで、Ｖｔｈは所定の閾値電圧であり、被保護回路２の構成やその他インバータ回路７の構成に依存して決まる。この場合、保護素子１の構成は通常動作時と同じであり、第２配線６にはグラウンド電位ＧＮＤが供給されており、引き出し配線８を介して第３インバータＩｎｖ３の入力端子に電源電圧Ｖｄｄが供給されている。
図７に、通電時にＥＳＤサージが入った場合の保護トランジスタＴｒ７のドレインにおける電流Ｉ３及び電圧Ｖ１と、保護トランジスタＴｒ７に流れる電流Ｉ１のシミュレーション結果を示す。また、図８に、通電時にＥＳＤサージが入った場合の保護トランジスタＴｒ７に流れる電流Ｉ１及び被保護回路２に流れる電流Ｉ２のシミュレーション結果を示す。図７の縦軸は電流及び電圧であり、横軸は時間である。また、図８の縦軸は電流であり、横軸は時間である。
通電時に、第１配線５に電圧Ｖｓｉｇｎａｌ＋ＶｔｈのＥＳＤサージが入力されたとき、入力電圧が電圧Ｖｓｉｇｎａｌを超えるまでは、通常の信号パルスかＥＳＤサージかの区別がつかない。このため、保護素子１は上述した〔２〕の動作と同様に動作し、被保護回路２にもわずかに電流が流れる。しかし、入力電圧が電圧Ｖｓｉｇｎａｌ＋Ｖｔｈを超えたとき、〔２〕の状態から第３インバータＩｎｖ３の入力電位と出力電位が反転する。これにより、第３インバータＩｎｖ３からはＨレベルの信号が出力され、保護トランジスタＴｒ７にはＨレベルの信号が入力されるので、保護トランジスタＴｒ７がオン状態となる。この結果、図７及び図８に示すように電圧Ｖｓｉｇｎａｌ＋ＶｔｈのＥＳＤサージが保護トランジスタＴｒ７を介してグラウンド（第２配線６）に流れる。これにより、ＥＳＤサージは被保護回路２に流れなくなる。
このように、本実施形態では、通電時において第１配線５にＥＳＤサージが入力された場合にも、ＥＳＤサージ電流が保護トランジスタＴｒ７を介してグラウンドに流れるため、被保護回路２をＥＳＤサージから保護することができる。
以上のように、本実施形態では、組み立て時など電源がオフであるときにＥＳＤサージが入った場合、及び、通常の動作時に通常の信号パルス以上のＥＳＤサージが入った場合に、ＥＳＤサージが被保護回路２に流れることを防ぐことができる。
また、従来のＲＣＭＯＳでは、ＥＳＤサージと同じような短いパルス状の信号を被保護回路に流したい場合に、ＲＣＭＯＳでその信号パルスとＥＳＤサージとを区別することができないという問題があった。これに対し、本実施形態では、通電時に、通常の信号パルスが入った場合には、被保護回路２にその信号パルスを流すことができる。なお、本実施形態では、通電時に、被保護回路２に立ち上がりの速い信号パルスを供給する場合について述べたが、本実施形態で用いられた保護素子１は、被保護回路２にＥＳＤサージよりも比較的立ち上がりの遅いパルス状の信号を供給する場合にも同様に用いることができる。
さらに、通常のＲＣＭＯＳ型の保護素子において、第３インバータの出力端子に引き出し線を接続し、参照電圧を供給するだけで本実施形態の保護素子１を構成することができる。このため、本実施形態では、複雑な回路等が必要ではなく、また、大きな回路面積も必要ない。このように、本実施形態の半導体装置１０では、保護素子１によって、被保護回路２を、簡単かつ確実にＥＳＤサージから保護することができるため、歩留まりの向上や、組み立て工程の簡単化が実現できる。
なお、本実施形態では、保護素子１を３つのインバータで構成する例としたが、奇数個のインバータであれば任意の個数で構成とすることができる。この場合には、最終段のインバータの入力端子に参照電圧Ｖｒｅｆを供給する配線を接続することで、本実施形態と同様の効果を得ることができる。
また、本実施形態では、保護素子１を３つのインバータで構成する例としたが、偶数個のインバータで構成することも可能である。この場合には、保護トランジスタをｐチャネル型のＭＯＳトランジスタで構成し、最終段のインバータのゲートに参照電圧を供給する配線を接続することで、本実施形態と同様の効果を得ることができる。
次に、本開示の実施例に係る半導体装置について説明する。図９は、本開示の実施例に係る半導体装置１１の回路図である。図９に示すように、本実施例の半導体装置１１は、エレクトリックヒューズ１２を含む被保護回路１３と、保護素子１とを備える。図９において、保護素子１の構成は図１と同様であるから、ブロック図で示し、詳細な説明は省略する。
図９に示すように、本実施例の半導体装置１１では、被保護回路１３がエレクトリックヒューズ１２と所望のＭＯＳトランジスタ（ここでは、２つのＭＯＳトランジスタＴｒａ，Ｔｒｂ）とを備える。そして、２つのＭＯＳトランジスタＴｒａ,Ｔｒｂは、エレクトリックヒューズ１２を介して第１配線５に直列に接続されている。
本実施例の半導体装置１１における保護素子１の動作を、組み立て時にＥＳＤサージが入った場合、通電時にエレクトリックヒューズ１２を切断するための信号パルスが入った場合、通電時にＥＳＤサージが入った場合の３つの場合に分けて説明する。
［組み立て時にＥＳＤサージが入った場合］
組み立て作業中にＥＳＤサージが第１配線５に入った場合は、第１の実施形態における〔１〕の動作と同様に保護素子１が動作する。したがって、ＥＳＤサージはグラウンドに流れ、被保護回路１３にＥＳＤサージが入力されることがない。このため、組み立て時に発生したＥＳＤサージによって、エレクトリックヒューズ１２が不要に切断されることがない。
［通電時にエレクトリックヒューズを切断するための信号パルスが入った場合］
通電時にエレクトリックヒューズ１２を切断するための信号パルスが入った場合は、第１の実施形態における〔２〕の動作と同様に保護素子１が動作する。したがって、エレクトリックヒューズ１２を切断するための信号パルスにより電流Ｉがグラウンドに流れることなく、電流Ｉは被保護回路１３に流れる。これにより、エレクトリックヒューズ１２を切断することができる。
［通電時にＥＳＤサージが入った場合］
通電時にＥＳＤサージが入った場合は、第１の実施形態における〔３〕の動作と同様に保護素子１が動作する。したがって、ＥＳＤサージはグラウンド側に流れ、被保護回路１３にＥＳＤサージが入力されることがない。このため、通電時に発生したＥＳＤサージによってエレクトリックヒューズ１２が不要に切断されることがない。
このように、本実施例によれば、ＥＳＤサージと同等の立ち上がりの速い信号パルスで駆動する被保護回路１３を搭載する場合にも、参照電圧が最終段のインバータのゲートに供給される保護素子１を用いることにより被保護回路１３を適切に保護することができる。
本実施例では、被保護回路１３として、信号パルスを与えることで電流経路を遮断するエレクトリックヒューズ１２を備える回路を例に説明した。しかしながら、本実施例に適用可能な被保護回路１３は、これに限られるものではなく、例えば、被保護回路１３として、信号パルスを与えることで電流経路を接続するアンチヒューズを備える回路を適用することもできる。この場合も、図９に示した被保護回路１３を、アンチヒューズを備える回路に置き換えることにより、ＥＳＤサージから被保護回路を適切に保護することができる。
また、以上で説明した半導体装置は、撮像装置、コンピュータ、画像表示装置等、様々な電子機器に適用することができ、本開示の保護素子が組み込まれた半導体装置を用いることで、信頼性の向上が図られる。
なお、本開示は、以下のような構成を取ることもできる。
（１）
通電時に信号電圧が供給される第１配線と、
基準電圧が供給される第２配線と、
前記第１配線と前記第２配線との間に接続され、前記第１配線に入力された信号電圧を検出する検出回路と、
前記第１配線と前記第２配線との間に接続された複数のインバータを含み、通電時において、奇数段目のインバータと偶数段目のインバータとの間に前記信号電圧と同レベルの参照電圧が供給されるインバータ回路と、
前記第１配線と前記第２配線との間に接続され、前記インバータ回路の出力がゲートに入力される保護トランジスタと
を備える保護素子。
（２）
前記参照電圧は最終段のインバータの入力端子に供給され、
前記最終段のインバータの入力端子には、非通電時に前記最終段のインバータの一段前のインバータの出力が入力される
（１）に記載の保護素子。
（３）
通電時に参照電圧よりも大きい電圧が前記第１配線に入力された場合は、前記最終段のインバータのゲートには前記最終段のインバータの一段前のインバータの出力が入力される
（２）に記載の保護素子。
（４）
前記インバータ回路は、奇数個のインバータを含み、
前記保護トランジスタは、チャネル導電型がＮ型である
（１）〜（３）のいずれかに記載の保護素子。
（５）
前記インバータ回路は、偶数個のインバータを含み、
前記保護トランジスタは、チャネル導電型がＰ型である
（１）〜（３）のいずれかに記載の保護素子。
（６）
前記検出回路は、直列接続された抵抗性素子と容量性素子とを有し、
前記抵抗性素子は前記第１配線に接続して設けられ、前記容量性素子は前記第２配線に接続して設けられ、
前記抵抗性素子と前記容量性素子との接続点が前記インバータ回路の初段のインバータのゲートに接続されている
（１）〜（５）のいずれかに記載の保護素子。
（７）
通電時に信号電圧が供給される第１配線と、基準電圧が供給される第２配線と、前記第１配線と前記第２配線との間に接続され、前記第１配線に入力された信号電圧を検出する検出回路と、前記第１配線と前記第２配線との間に接続された複数のインバータを含み、通電時において、奇数段目のインバータと偶数段目のインバータとの間に前記信号電圧と同レベルの参照電圧が供給されるインバータ回路と、前記第１配線と前記第２配線との間に接続され、前記インバータ回路の出力がゲートに入力される保護トランジスタとを備える保護素子と、
前記第１配線に接続された被保護回路と
を備える半導体装置。
（８）
前記被保護回路は、所定の信号パルスによって切断されるエレクトリックヒューズを有している
（７）に記載の半導体装置。
（９）
前記被保護回路は、所定の信号パルスによって接続されるアンチヒューズを有している
（７）に記載の半導体装置。
（１０）
通電時に信号電圧が供給される第１配線と、基準電圧が供給される第２配線と、前記第１配線と前記第２配線との間に接続され、前記第１配線に入力された信号電圧を検出する検出回路と、前記第１配線と前記第２配線との間に接続された複数のインバータを含み、通電時において、奇数段目のインバータと偶数段目のインバータとの間に前記信号電圧と同レベルの参照電圧が供給されるインバータ回路と、前記第１配線と前記第２配線との間に接続され、前記インバータ回路の出力がゲートに入力される保護トランジスタとを備える保護素子と、
前記第１配線に接続された被保護回路と
を含む半導体装置を備える電子機器。
１・・・保護素子、２,１３・・・被保護回路、３・・・検出回路、５・・・第１配線、６・・・第２配線、７・・・インバータ回路、８・・・引き出し配線、１０，１１・・・半導体装置、１２・・・エレクトリックヒューズ、Ｉｎｖ１・・・第１インバータ、Ｉｎｖ２・・・第２インバータ、Ｉｎｖ３・・・第３インバータ

Claims (10)

  1. 通電時に信号電圧が供給される第１配線と、
    基準電圧が供給される第２配線と、
    前記第１配線と前記第２配線との間に接続され、前記第１配線に入力された信号電圧を検出する検出回路と、
    前記第１配線と前記第２配線との間に接続された複数のインバータを含み、通電時において、奇数段目のインバータと偶数段目のインバータとの間に前記信号電圧と同レベルの参照電圧が供給されるインバータ回路と、
    前記第１配線と前記第２配線との間に接続され、前記インバータ回路の出力がゲートに入力される保護トランジスタと
    を備える保護素子。
  2. 前記参照電圧は最終段のインバータの入力端子に供給され、
    前記最終段のインバータの入力端子には、非通電時に前記最終段のインバータの一段前のインバータの出力が入力される
    請求項１に記載の保護素子。
  3. 通電時に参照電圧よりも大きい電圧が前記第１配線に入力された場合は、前記最終段のインバータの入力端子には前記最終段のインバータの一段前のインバータの出力が入力される
    請求項２に記載の保護素子。
  4. 前記インバータ回路は、奇数個のインバータを含み、
    前記保護トランジスタは、チャネル導電型がＮ型である
    請求項３に記載の保護素子。
  5. 前記インバータ回路は、偶数個のインバータを含み、
    前記保護トランジスタは、チャネル導電型がＰ型である
    請求項３に記載の保護素子。
  6. 前記検出回路は、直列接続された抵抗性素子と容量性素子とを有し、
    前記抵抗性素子は前記第１配線に接続して設けられ、前記容量性素子は前記第２配線に接続して設けられ、
    前記抵抗性素子と前記容量性素子との接続点が前記インバータ回路の初段のインバータの入力端子に接続されている
    請求項３に記載の保護素子。
  7. 通電時に信号電圧が供給される第１配線と、基準電圧が供給される第２配線と、前記第１配線と前記第２配線との間に接続され、前記第１配線に入力された信号電圧を検出する検出回路と、前記第１配線と前記第２配線との間に接続された複数のインバータを含み、通電時において、奇数段目のインバータと偶数段目のインバータとの間に前記信号電圧と同レベルの参照電圧が供給されるインバータ回路と、前記第１配線と前記第２配線との間に接続され、前記インバータ回路の出力がゲートに入力される保護トランジスタとを備える保護素子と、
    前記第１配線に接続された被保護回路と
    を備える半導体装置。
  8. 前記被保護回路は、所定の信号パルスによって切断されるエレクトリックヒューズを有している
    請求項７に記載の半導体装置。
  9. 前記被保護回路は、所定の信号パルスによって接続されるアンチヒューズを有している
    請求項７に記載の半導体装置。
  10. 通電時に信号電圧が供給される第１配線と、基準電圧が供給される第２配線と、前記第１配線と前記第２配線との間に接続され、前記第１配線に入力された信号電圧を検出する検出回路と、前記第１配線と前記第２配線との間に接続された複数のインバータを含み、通電時において、奇数段目のインバータと偶数段目のインバータとの間に前記信号電圧と同レベルの参照電圧が供給されるインバータ回路と、前記第１配線と前記第２配線との間に接続され、前記インバータ回路の出力がゲートに入力される保護トランジスタとを備える保護素子と、
    前記第１配線に接続された被保護回路と
    を含む半導体装置を備える電子機器。
JP2012159788A 2012-07-18 2012-07-18 保護素子、半導体装置及び電子機器 Pending JP2014022560A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012159788A JP2014022560A (ja) 2012-07-18 2012-07-18 保護素子、半導体装置及び電子機器
US13/933,783 US9225167B2 (en) 2012-07-18 2013-07-02 Protection element, semiconductor device, and electronic system
CN201310291110.3A CN103580016A (zh) 2012-07-18 2013-07-11 保护元件、半导体装置及电子系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012159788A JP2014022560A (ja) 2012-07-18 2012-07-18 保護素子、半導体装置及び電子機器

Publications (1)

Publication Number Publication Date
JP2014022560A true JP2014022560A (ja) 2014-02-03

Family

ID=49946367

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012159788A Pending JP2014022560A (ja) 2012-07-18 2012-07-18 保護素子、半導体装置及び電子機器

Country Status (3)

Country Link
US (1) US9225167B2 (ja)
JP (1) JP2014022560A (ja)
CN (1) CN103580016A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016088482A1 (ja) * 2014-12-05 2016-06-09 ソニー株式会社 半導体集積回路

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10312230B2 (en) * 2016-02-04 2019-06-04 Nxp Usa, Inc. ESD protection circuit having clamp control loop
US11158367B1 (en) * 2020-04-10 2021-10-26 Micron Technology, Inc. Semiconductor device protection circuits for protecting a semiconductor device during processing thereof, and associated methods, devices, and systems

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009023099A2 (en) * 2007-08-10 2009-02-19 Skyworks Solutions, Inc. Power clamp for on-chip esd protection
US8009397B2 (en) * 2008-06-13 2011-08-30 Freescale Semiconductor, Inc. Method and circuit for eFuse protection
JP5273604B2 (ja) 2008-08-22 2013-08-28 株式会社メガチップス Ｅｓｄ保護回路
CN103022996B (zh) * 2011-09-21 2015-02-11 中芯国际集成电路制造(北京)有限公司 静电放电保护电路和静电放电保护方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016088482A1 (ja) * 2014-12-05 2016-06-09 ソニー株式会社 半導体集積回路
US10591532B2 (en) 2014-12-05 2020-03-17 Sony Semiconductor Solutions Corporation Semiconductor integrated circuit

Also Published As

Publication number Publication date
US20140022677A1 (en) 2014-01-23
US9225167B2 (en) 2015-12-29
CN103580016A (zh) 2014-02-12

Similar Documents

Publication Publication Date Title
KR101110942B1 (ko) 정전기 방전 보호 회로 및 동작 방법
US7742265B2 (en) High voltage power supply clamp circuitry for electrostatic discharge (ESD) protection
US8743515B2 (en) ESD clamp with novel RC triggered circuit
US8369054B2 (en) NMOS-based feedback power-clamp for on-chip ESD protection
US10706901B2 (en) Integrated circuit having an electrostatic discharge protection function and an electronic system including the same
KR101039856B1 (ko) 정전기 방전 회로
US11088541B2 (en) Integrated circuit and electrostatic discharge protection circuit thereof
EP2815478B1 (en) Surge protection for differential input/output interfaces
US10354991B2 (en) Integrated circuit with protection from transient electrical stress events and method therefor
JP2017037949A (ja) 半導体装置
US10320185B2 (en) Integrated circuit with protection from transient electrical stress events and method therefor
CN107004638A (zh) 半导体集成电路
JP2010041013A (ja) 保護回路
JP2014022560A (ja) 保護素子、半導体装置及び電子機器
JP3875984B2 (ja) 複数の電源を有する電子システムのための過渡電圧検出回路
JP2007214420A (ja) 半導体集積回路
US20070081282A1 (en) Electrostatic discharge (esd) protection apparatus for programmable device
JP6088894B2 (ja) 過電圧保護回路
JP4873504B2 (ja) 半導体集積回路装置
US9263882B2 (en) Output circuits with electrostatic discharge protection
KR100718965B1 (ko) 긴 활성화 시간을 갖는 정전기 방전 보호 회로
JP2009187997A (ja) 半導体集積回路
JP4828493B2 (ja) 静電気評価回路および半導体集積回路装置
JP5668519B2 (ja) 書き込み制御回路及び半導体装置
JP2012114621A (ja) 信号入力回路