JP2009187997A - 半導体集積回路 - Google Patents

Abstract

【課題】半導体集積回路の内部の論理回路をＥＳＤサージから効果的に保護する。
【解決手段】入力パッド１にＥＳＤサージ等の異常電圧が印加されると、ノードＮ１１とノードＮ１２の間にダイオード接続されたゲート保護用のＮＭＯＳ１２Ａ１が先にブレークダウンし、ノードＮ１２の電位が上昇する。これにより、端子保護用のＮＭＯＳ１３がオン状態となり、ブレークダウンの状態よりも低い内部抵抗で入力パッド１とＥＳＤ保護用の接地線ＧＬ２の間が接続される。これにより、入力パッド１とノードＮ１１の電位上昇が抑制され、入力ゲート２０等の内部の論理回路を異常電圧から効果的に保護することができる
【選択図】図１

Description

本発明は半導体集積回路、特にそのＥＳＤ（Electro Static Discharge：静電気放電）破壊に対する保護回路に関するものである。

半導体集積回路は、ＥＳＤ破壊対策として保護回路を挿入することが必須となっている。この保護回路として、入力ゲートのゲート酸化膜を保護するために、保護回路として端子保護トランジスタとゲート保護トランジスタを挿入することは公知の技術である。

図２は、このような保護回路を有する従来の半導体集積回路の概念図である。
この半導体集積回路は、外部から入力信号ＩＮが与えられる入力パッド１、外部に出力信号ＯＵＴを出力するための出力パッド２、電源電圧ＶＤＤが与えられる電源パッド３及び接地電位ＧＮＤが与えられる接地パッド４の外部接続用の端子と、保護回路１０、入力ゲート２０及び論理回路３０を備えている。

保護回路１０は、前述のように、入力パッド１に印加されるＥＳＤサージから入力ゲート２０のゲート酸化膜を保護するもので、保護用の抵抗１１と、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１２，１３で構成されている。

入力パッド１は、抵抗１１を介してノードＮ１１に接続され、このノードＮ１１にゲート保護トランジスタであるＮＭＯＳ１２のドレイン電極が接続されている。ＮＭＯＳ１２のゲート電極とソース電極及びバルクは、論理動作用の接地線ＧＬ１を介して接地パッド４に接続されている。

入力パッド１は、更に、端子保護トランジスタであるＮＭＯＳ１３のドレイン電極に接続され、このＮＭＯＳ１３のゲート電極とソース電極及びバルクが、論理動作用の接地線ＧＬ１とは分離して設けられたＥＳＤ保護用の接地線ＧＬ２を介して接地パッド４に接続されている。

入力ゲート２０は、ノードＮ１１の信号の論理レベルを反転して論理回路３０に内部信号として与えるＣＭＯＳインバータで、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）２１とＮＭＯＳ２２で構成されている。ＰＭＯＳ２１とＮＭＯＳ２２のゲート電極はノードＮ１１に接続され、これらのＰＭＯＳ２１とＮＭＯＳ２２のドレイン電極はノードＮ２１に接続されている。また、ＰＭＯＳ２１のソース電極とバルクは電源線ＰＬを介して電源パッド３に接続され、ＮＭＯＳ２２のソース電極とバルクは接地線ＧＬ１を介して接地パッド４に接続されている。

論理回路３０は、ノードＮ２１から与えられる内部信号に基づいて論理処理を行い、その結果の信号を出力信号ＯＵＴとして出力パッド２に出力するものである。論理回路３０は、電源線ＰＬを介して電源パッド３に接続されると共に、接地線ＧＬ１を介して接地パッド４に接続され、電源電圧ＶＤＤと接地電位ＧＮＤが与えられるようになっている。

この半導体集積回路の入力パッド１にＥＳＤサージが印加されると、先ず、端子保護トランジスタであるＮＭＯＳ１３がアバランシェ・ブレークダウン（雪崩降伏、以下「ブレークダウン」という）し、入力パッド１からＮＭＯＳ１３と接地線ＧＬ２を通して接地パッド４にサージ電流が流れ、この入力パッド１の電位は低下する。

入力パッド１の電位低下が十分でないと、引き続いて、ゲート保護トランジスタであるＮＭＯＳ１２がブレークダウンする。これにより、入力パッド１に印加されたＥＳＤサージは、ＮＭＯＳ１３から接地線ＧＬ２を通して接地パッド４に流れると共に、抵抗１１、ＮＭＯＳ１２及び接地線ＧＬ１を通して接地パッド４に分流する。このため、ノードＮ１１の電位は更に低下する。

ＮＭＯＳ１２のブレークダウンにより、ノードＮ１１の電位が、同じ接地線ＧＬ１で接続された入力ゲート２０のＰＭＯＳ２１とＮＭＯＳ２２のバルクに与えられ、これらのＰＭＯＳ２１とＮＭＯＳ２２のゲート電極とバルクとの間の電位差が低減される。従って、ＰＭＯＳ２１とＮＭＯＳ２２のゲート酸化膜にかかる電位差が緩和され、入力ゲート２０は破壊を免れることができる。

特開２００４−３６３１３６号公報

しかしながら、前記保護回路１０の構成では、ＥＳＤサージの印加によってＮＭＯＳ１３がブレークダウンしたときに、このＮＭＯＳ１３自身が有する寄生の抵抗成分のため、入力パッド１の電位を十分に低下させることができない。このため、引き続いてＮＭＯＳ１２がブレークダウンを起こす頻度が多くなる。更に、ＮＭＯＳ１２がブレークダウンしたときにも、同様にこのＮＭＯＳ１２自身が有する寄生の抵抗成分のため、ノードＮ１１の電位を十分に低下させることができなくなるおそれが有った。

本発明は、半導体集積回路内部の入力ゲート２０等の論理回路を、ＥＳＤサージ等の異常電圧から効果的に保護することを目的としている。

本発明は、入力信号が与えられる入力パッドに印加される異常電圧から内部の論理回路を保護する保護回路を備えた半導体集積回路において、保護回路を次のように構成したことを特徴としている。

即ち、この保護回路は、入力パッドと論理回路が接続される第１ノードとの間に接続された保護用の抵抗と、第１ノードと論理動作用の第１の接地線が接続される第２ノードとの間にダイオード接続された第１のトランジスタと、前記入力パッドと前記第１の接地線とは分離して設けられた保護用の第２の接地線との間に接続され、前記第２ノードの電位によって導通状態が制御される第２のトランジスタを有している。

本発明では、入力パッドに異常電圧が印加されると、第１ノードと第２ノードの間にダイオード接続された第１のトランジスタが先にブレークダウンし、第２ノードの電位が上昇する。これにより、第２のトランジスタがオン状態となり、ブレークダウンの状態よりも低い内部抵抗で入力パッドと第２の接地線の間が接続される。これによって、入力パッドと第１ノードの電位上昇が抑制され、内部の論理回路を異常電圧から効果的に保護することができるという効果がある。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示す半導体集積回路の概念図であり、図２中の要素と共通の要素には共通の符号が付されている。

この半導体集積回路は、外部から入力信号ＩＮが与えられる入力パッド１、外部に出力信号ＯＵＴを出力するための出力パッド２、電源電圧ＶＤＤが与えられる電源パッド３及び接地電位ＧＮＤが与えられる接地パッド４の外部接続用の端子と、保護回路１０Ａと、入力ゲート２０と、論理回路３０を備えている。なお、これらの構成要素のうち、保護回路１０Ａ以外は、図２中の構成要素と同一である。

保護回路１０Ａは、入力パッド１に印加されるＥＳＤサージから入力ゲート２０のゲート酸化膜を保護するもので、保護用の抵抗１１と、ＮＭＯＳ１１，１２Ａで構成されている。

入力パッド１は、抵抗１１を介してノードＮ１１に接続され、このノードＮ１１とノードＮ１２の間に、ゲート保護トランジスタであるＮＭＯＳ１２Ａがダイオード接続されている。即ち、ＮＭＯＳ１２Ａのドレイン電極がノードＮ１１に接続され、ゲート電極とソース電極及びバルクがノードＮ１２に接続されている。ノードＮ１２は、論理動作用の接地線ＧＬ１を介して接地パッド４に接続されている。

入力パッド１は、更に、端子保護トランジスタであるＮＭＯＳ１３のドレイン電極に接続され、このＮＭＯＳ１３のソース電極とバルクが、論理動作用の接地線ＧＬ１とは分離して設けられたＥＳＤ保護用の接地線ＧＬ２を介して接地パッド４に接続されている。また、ＮＭＯＳ１３は、ゲート電極がノードＮ１２に接続され、このノードＮ１２の電位によって導通状態が制御されるようになっている。

入力ゲート２０は、ＰＭＯＳ２１とＮＭＯＳ２２で構成されたＣＭＯＳインバータで、ノードＮ１１の信号の論理レベルを反転して論理回路３０に内部信号として与えるものである。ＰＭＯＳ２１とＮＭＯＳ２２のゲート電極はノードＮ１１に接続され、これらのＰＭＯＳ２１とＮＭＯＳ２２のドレイン電極はノードＮ２１に接続されている。また、ＰＭＯＳ２１のソース電極とバルクは電源線ＰＬを介して電源パッド３に接続され、ＮＭＯＳ２２のソース電極とバルクは論理動作用の接地線ＧＬ１を介して接地パッド４に接続されている。

論理回路３０は、ノードＮ２１から与えられる内部信号に基づいて論理処理を行い、その結果の信号を出力信号ＯＵＴとして出力パッド２に出力するものである。論理回路３０は、電源線ＰＬを介して電源パッド３に接続されると共に、論理動作用の接地線ＧＬ１を介して接地パッド４に接続され、電源電圧ＶＤＤと接地電位ＧＮＤが与えられるようになっている。

次に、このような半導体集積回路における保護回路１０Ａの動作を説明する。
入力パッド１にＥＳＤサージが印加されると、抵抗１１を介してノードＮ１１の電位も上昇し、端子保護トランジスタであるＮＭＯＳ１３よりも先に、ゲート保護トランジスタであるＮＭＯＳ１２Ａがブレークダウンする。これにより、入力パッド１から、抵抗１１、ＮＭＯＳ１２Ａ、及び接地線ＧＬ１を通して接地パッド４にサージ電流が流れ、ノードＮ１２の電位は上昇する。

ノードＮ１２の電位上昇により、ＮＭＯＳ１３がオン状態となり、入力パッド１に印加されたＥＳＤサージは、抵抗１１、ＮＭＯＳ１２Ａ及び接地線ＧＬ１を通して接地パッド４に流れると共に、ＮＭＯＳ１３から接地線ＧＬ２を通して接地パッド４に分流する。ここで、端子保護トランジスタであるＮＭＯＳ１３は、ゲート電位（ノードＮ１２の電位）の上昇によってオン状態に制御されるので、ブレークダウン状態における抵抗成分よりも更に低いオン抵抗を呈する。従って、入力パッド１の電位は、十分に低下する。

一方、ＮＭＯＳ１２Ａのブレークダウンにより、ノードＮ１２の電位が、同じ接地線ＧＬ１で接続された入力ゲート２０のＰＭＯＳ２１とＮＭＯＳ２２のバルクに与えられ、これらのＰＭＯＳ２１とＮＭＯＳ２２のゲート電極とバルクとの間の電位差が低減される。従って、ＰＭＯＳ２１とＮＭＯＳ２２のゲート酸化膜にかかる電位差が緩和され、入力ゲート２０は破壊を免れることができる。

以上のように、この半導体集積回路の保護回路１０Ａは、抵抗１１を介して入力パッド１に接続されたノードＮ１１と論理動作用の接地線ＧＬ１が接続されるノードＮ１２との間にダイオード接続されたゲート保護用のＮＭＯＳ１２Ａと、入力パッド１とＥＳＤ保護用の接地線ＧＬ２との間に接続された端子保護用のＮＭＯＳ１３を有し、ノードＮ１２の電位によってＮＭＯＳ１３の導通状態を制御するように構成している。

このため、入力パッド１にＥＳＤサージが印加されたときに、ＮＭＯＳ１２Ａが先にブレークダウンし、ＮＭＯＳ１３をオン抵抗の極めて小さい状態にすることができる。これにより、ＥＳＤサージの殆どが、ＮＭＯＳ１３からＥＳＤ保護用の接地線ＧＬ２を通して接地パッド４に流れ、ノードＮ１１の電位上昇が抑制されるので、入力ゲート２０をＥＳＤサージから効果的に保護することができるという利点がある。

図３（ａ），（ｂ）は、本発明の実施例２を示す保護回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

図３（ａ）の保護回路１０Ｂは、図１中の保護回路１０Ａに対して、ノードＮ１２と接地線ＧＬ１との間に抵抗１４を挿入したものである。一方、図３（ｂ）の保護回路１０Ｃは、図１中の保護回路１０Ａに対して、ノードＮ１２と接地線ＧＬ２との間を抵抗１５で接続したものである。

これらの保護回路１０Ｂ，１０Ｃの動作は、基本的には実施例１における保護回路１０Ａの動作と同じである。但し、ノードＮ１２と接地パッド４の間に抵抗１４または抵抗１５が接続されているので、ＥＳＤサージが印加されたときにノードＮ１２の電位上昇が大きくなり、より早くＮＭＯＳ１３をオン状態にすることができる。従って、入力ゲート２０をＥＳＤサージから、より効果的に保護することができるという利点がある。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） 保護回路１０Ａ等は、正極性のＥＳＤサージ保護のために、入力パッド１と接地パッド４の間に設けているが、負極性のＥＳＤサージ保護のために、入力パッド１と電源パッド３の間に設けることもできる。この場合、ＥＳＤ保護用の電源線を別途設けると共に、ＮＭＯＳ１２Ａ，１３に代えてＰＭＯＳを使用する必要がある。
（ｂ） 構成及び動作の説明上、入力ゲート２０と論理回路３０を分離して説明したが、入力ゲート２０は論理回路３０の一部と見なすことができる。
（ｃ） 論理回路３０に対する入力信号と出力信号の数は任意である。但し、入力信号毎に、保護回路を設ける必要がある。
（ｄ） 保護回路１０Ａ等は、ＥＳＤサージからの論理回路の保護を主目的としたものであるが、入力信号に重畳されるＥＳＤサージ以外の異常電圧に対しても効果がある。
（ｅ） 保護用の抵抗１３は、必ずしも必要とはしない。例えば、入力パッド１から入力ゲート２０までの距離が長い場合、ＮＭＯＳ１３を入力パッド１の近傍に設け、ＮＭＯＳ１２Ａを入力ゲート２０の近傍に設ければ、その間の配線抵抗が保護用の抵抗の役割を果たすことになる。

本発明の実施例１を示す半導体集積回路の概念図である。 従来の半導体集積回路の概念図である。 本発明の実施例２を示す保護回路の構成図である。

符号の説明

１ 入力パッド
２ 出力パッド
３ 電源パッド
４ 接地パッド
１０Ａ〜１０Ｃ 保護回路
１１，１４，１５ 抵抗
１２Ａ，１３ ＮＭＯＳ
２０ 入力ゲート
３０ 論理回路
ＧＬ１，ＧＬ２ 接地線
ＰＬ 電源線

Claims (3)

1. 入力信号が与えられる入力パッドに印加される異常電圧から内部の論理回路を保護する保護回路を備えた半導体集積回路において、
   前記保護回路は、
   前記入力パッドと前記論理回路が接続される第１ノードとの間に接続された保護用の抵抗と、
   前記第１ノードと論理動作用の第１の接地線が接続される第２ノードとの間にダイオード接続された第１のトランジスタと、
   前記入力パッドと前記第１の接地線とは分離して設けられた保護用の第２の接地線との間に接続され、前記第２ノードの電位によって導通状態が制御される第２のトランジスタとを、
   有することを特徴とする半導体集積回路。
2. 前記第２ノードと前記第１の接地線との間に、電位上昇用の抵抗を挿入したことを特徴とする請求項１記載の半導体集積回路。
3. 前記第２ノードと前記第１の接地線との間を、電位上昇用の抵抗を介して接続したことを特徴とする請求項１記載の半導体集積回路。

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