JP2005142494A - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP2005142494A JP2005142494A JP2003379993A JP2003379993A JP2005142494A JP 2005142494 A JP2005142494 A JP 2005142494A JP 2003379993 A JP2003379993 A JP 2003379993A JP 2003379993 A JP2003379993 A JP 2003379993A JP 2005142494 A JP2005142494 A JP 2005142494A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- circuit
- voltage
- power supply
- protection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 230000015556 catabolic process Effects 0.000 claims description 41
- 239000010409 thin film Substances 0.000 abstract description 45
- 239000003990 capacitor Substances 0.000 abstract description 17
- 230000001681 protective effect Effects 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 46
- 230000007704 transition Effects 0.000 description 5
- 239000000470 constituent Substances 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007306 functionalization reaction Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【課題】ESDによるサージから薄膜トランジスタを有効に保護する。
【解決手段】
内部回路12は、高耐圧回路部13と低耐圧回路部15から構成される。サージに対する通常の保護回路は、内部回路12の外部においてICの外部端子に直接接続される。高耐圧回路部13は、電源電圧VDDにより駆動されるMOSトランジスタを有する。低耐圧回路部15は、電源電圧VDDよりも低い電源電圧Vddにより駆動されるMOSトランジスタを有する。電源電圧Vddにより駆動されるMOSトランジスタに対しては、個別に、サージに対する保護回路が接続される。保護回路としては、キャパシタ、ダイオードなどが使用される。
【選択図】 図1
【解決手段】
内部回路12は、高耐圧回路部13と低耐圧回路部15から構成される。サージに対する通常の保護回路は、内部回路12の外部においてICの外部端子に直接接続される。高耐圧回路部13は、電源電圧VDDにより駆動されるMOSトランジスタを有する。低耐圧回路部15は、電源電圧VDDよりも低い電源電圧Vddにより駆動されるMOSトランジスタを有する。電源電圧Vddにより駆動されるMOSトランジスタに対しては、個別に、サージに対する保護回路が接続される。保護回路としては、キャパシタ、ダイオードなどが使用される。
【選択図】 図1
Description
本発明は、半導体集積回路のESD (Electro Static Discharge) 破壊に対する保護回路に関するもので、特に、高電圧により駆動される厚膜タイプMOSトランジスタと低電圧により駆動される薄膜タイプMOSトランジスタとが混在する半導体集積回路に使用される。
人体や機械のESDは、半導体集積回路にとって大敵である。ESDは、サージとなって、半導体集積回路の外部から内部へ侵入し、その内部回路に悪影響を与えるからである。最悪の場合には、内部回路は、回復不能な状態に破壊される。そこで、このような事態を防ぐために、通常、半導体集積回路に対しては、ESD保護回路が付加される。
ESDによるサージの侵入経路は、半導体集積回路の外部端子、例えば、I/Oピン、電源(VDD,VSS)ピンなどである。従って、ESD保護回路は、このような外部端子に直接接続する形で設けられる。
ESD保護回路の例としては、例えば、特許文献1〜6に掲げるものが知られているが、以下、代表的なESD保護回路について簡単に説明する。
図17は、I/Oピンに対するESD保護回路の例を示している。
データは、I/OピンP1→入出力回路11→内部回路12という経路で、半導体集積回路の外部から内部へ入力される。また、データは、内部回路12→入出力回路11→I/OピンP1という経路で、半導体集積回路の内部から外部へ出力される。ESD保護回路10は、I/OピンP1と入出力回路11との間に接続される。
ESD保護回路10、入出力回路11及び内部回路12には、電源(VDD,VSS)ピンP2,P3から入力される電源電位VDD,VSSが供給される。
このような回路において、仮に、ESDによるサージがI/OピンP1から入力したとすると、このサージは、ESD保護回路に瞬時に吸収されるため、サージが入出力回路11及び内部回路12に直接供給されることはなく、その結果、入出力回路11及び内部回路12を保護できる。
ところで、このケースでは、I/OピンP1からESDによるサージが入力される前提であったが、ESDによるサージは、この他の外部端子、即ち、電源(VDD,VSS)ピンP2,P3からも入力される。このため、電源(VDD,VSS)ピンP2,P3から入力されるサージに対しても、内部回路12を保護できるようなシステムを構築する必要がある。
図18は、電源(VDD,VSS)ピンに対するESD保護回路の例を示している。
データは、半導体集積回路に対して、I/OピンP1を経由することにより入出力される。ESD保護回路10A、入出力回路11及び内部回路12の接続関係は、図17と同じであるため、ここでは、その説明については省略する。
ESD保護回路10A、入出力回路11及び内部回路12には、電源(VDD,VSS)ピンP2,P3から入力される電源電位VDD,VSSが供給される。また、電源(VDD,VSS)ピンP2,P3にサージが入力される場合を考慮して、電源(VDD,VSS)ピンP2,P3には、ESD保護回路10B,10Cが接続される。
ESD保護回路10Aは、例えば、正の値を有する過大電圧(サージ)を吸収する部分と負の値を有する過大電圧(サージ)を吸収する部分とから構成される。これに対し、ESD保護回路10Bは、例えば、正の値を有する過大電圧(サージ)を吸収する部分のみから構成され、ESD保護回路10Cは、例えば、負の値を有する過大電圧(サージ)を吸収する部分のみから構成される。
なお、電源電位VDD、VSSの極性は、互いに異なるか、又は、これらのうち一方が接地電位VGNDであるものとする。通常は、電源電位VDDの極性は、正であり、電源電位VSSは、接地電位VGNDである。
このような回路において、仮に、正の値を有するサージがVDDピンP2から入力したとすると、このサージは、ESD保護回路10Bに瞬時に吸収されるため、サージが入出力回路11及び内部回路12に直接供給されることはなく、その結果、入出力回路11及び内部回路12を保護できる。
また、負の値を有するサージがVSSピンP3から入力したとすると、このサージは、ESD保護回路10Cに瞬時に吸収されるため、上記と同様に、サージが入出力回路11及び内部回路12に直接供給されることはなく、その結果、入出力回路11及び内部回路12を保護できる。
特開平8−31948号公報
特開2000−260944号公報
特開2002−110919号公報
特開2002−141415号公報
特開2002−270781号公報
特開2003−504860号公報
例えば、チップに供給される電源電位が1種類(接地電位は算入しない)である単一電源電圧タイプの半導体集積回路を考える。この半導体集積回路の内部回路に使用するMOSトランジスタは、通常、単一電源電圧VDD(=VDD−VSS(0V))にも十分に耐えることができる厚さのゲート酸化膜を有する。つまり、このMOSトランジスタのゲート耐圧は、単一電源電圧VDDを越える所定値に設定される。
また、ESD保護回路は、MOSトランジスタのゲート耐圧を越える電圧(サージ)が外部端子に与えられた場合に、そのMOSトランジスタのゲート酸化膜に印加される電圧をそのゲート耐圧以下の所定値にクランプし、そのMOSトランジスタを保護するために設けられる。
しかし、近年の半導体集積回路では、その多機能化が進行し、1つのチップ(半導体集積回路)内に、単一電源電圧VDDに十分に耐えることができる大きなゲート耐圧を有する厚膜タイプMOSトランジスタに加え、単一電源電圧VDDを降圧することにより得られる単一電源電圧VDDよりも小さな値の内部電源電圧Vddにより駆動される薄膜タイプMOSトランジスタを使用するケースが増えてきた。
例えば、図19に示すように、内部回路12は、高耐圧回路部13及び低耐圧回路部15から構成され、電源電位(VDD,VSS)は、高耐圧回路部13に供給され、降圧回路14により生成された電源電位(Vdd,VSS)は、低耐圧回路部14に供給される。そして、電源電位(VDD,VSS)により、高耐圧回路部13内の厚膜タイプMOSトランジスタが駆動され、電源電位(Vdd,VSS)により、低耐圧回路部15内の薄膜タイプMOSトランジスタが駆動される。
ここで、薄膜タイプMOSトランジスタは、電源電圧VDDよりも小さなゲート耐圧しか有していないが、例えば、半導体集積回路内に降圧回路14を配置し、この降圧回路14を用いて、電源電位VDDから内部電源電位Vdd(<VDD)を生成し、この内部電源電位Vddにより薄膜タイプMOSトランジスタを駆動すれば、十分に正常動作を行うことができる。
このように、例えば、内部回路12の一部を、薄膜タイプMOSトランジスタから構成される低耐圧回路部15にすれば、内部回路12の動作速度を向上できる。
しかし、このような厚膜タイプMOSトランジスタと薄膜タイプMOSトランジスタとが混在した半導体集積回路に対しては、従来、ESDによるサージから内部回路を保護するためのESD保護回路の検討が十分に行われていなかった。
つまり、このような半導体集積回路において、仮に、ESDによるサージが外部端子に入力された場合には、従来タイプのESD保護回路(図17及び図18)により、厚膜タイプMOSトランジスタについては保護できるが、例えば、図20に示すように、薄膜タイプMOSトランジスタに対しては、そのゲート耐圧を越える電圧がゲート酸化膜に印加されることがあり、低電圧回路部が破壊される、という問題があった。
このように、特に、単一電源電圧タイプの近年の半導体集積回路においては、電源端子などの外部端子に直接接続される部分で保護回路によりサージを吸収するのみでは、内部回路の全てを保護できない場合があり、このような問題に対する対策を検討する必要がある。
本発明の目的は、厚膜タイプMOSトランジスタと薄膜タイプMOSトランジスタとが混在する半導体集積回路において、ESDによるサージから薄膜タイプMOSトランジスタを有効に保護できるESD保護回路を提案することにある。
本発明の例に関わる半導体集積回路は、単一電源電圧により駆動される内部回路と、前記内部回路をサージから保護する第1保護回路とを備える。前記内部回路は、第1MOSトランジスタから構成される高耐圧回路部と、前記第1MOSトランジスタのゲート絶縁膜よりも薄いゲート絶縁膜を有する第2MOSトランジスタから構成される低耐圧回路部と、前記低耐圧回路部に直接接続され、前記第2MOSトランジスタをサージから保護する第2保護回路とを含んでいる。
本発明の例に関わる半導体集積回路は、第1MOSトランジスタから構成され、単一電源電圧により駆動される高耐圧回路部と、前記高耐圧回路部をサージから保護する第1保護回路とを備える。前記高耐圧回路部は、前記第1MOSトランジスタのゲート絶縁膜よりも薄いゲート絶縁膜を有する第2MOSトランジスタから構成される低耐圧回路部と、前記低耐圧回路部に直接接続され、前記第2MOSトランジスタをサージから保護する第2保護回路とを含んでいる。
本発明の例に関わる半導体集積回路は、第1MOSトランジスタから構成され、第1電源電圧により駆動される第1内部回路と、前記第1MOSトランジスタのゲート絶縁膜よりも薄いゲート絶縁膜を有する第2MOSトランジスタから構成され、前記第1電源電圧よりも低い第2電源電圧により駆動され、前記第1内部回路に対してデータのやりとりを行う第2内部回路と、前記第1内部回路に直接接続され、前記第1MOSトランジスタをサージから保護する第1保護回路と、前記第2内部回路に直接接続され、前記第2MOSトランジスタをサージから保護する第2保護回路とを備える。
本発明の例によれば、高電圧により駆動される厚膜タイプMOSトランジスタと低電圧により駆動される薄膜タイプMOSトランジスタとが混在する半導体集積回路に対しても、ESDによるサージから薄膜タイプMOSトランジスタを有効に保護できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
1. 全体構成
(1) 第1例
図1は、本発明の第1例に関わるESD保護回路を示している。
(1) 第1例
図1は、本発明の第1例に関わるESD保護回路を示している。
第1例に関わるESD保護回路は、内部回路12が、高耐圧回路部13及び低耐圧回路部15から構成され、チップに供給される電源電位VDDが1種類(接地電位は算入しない)である単一電源電圧タイプの半導体集積回路(IC)20を対象とする。
高耐圧回路部13は、電源電圧VDD(=VDD(例えば、3.3V)−VSS(0V))にも十分に耐えることができる厚さのゲート酸化膜を有する厚膜タイプMOSトランジスタから構成される。厚膜タイプMOSトランジスタのゲート耐圧は、電源電圧VDDよりも高い値(例えば、12V)に設定されている。
ESD保護回路10A,10B,10Cは、入出力回路11及び高耐圧回路部13内の厚膜タイプMOSトランジスタをそれぞれ保護する。なお、図1の内部回路12は、図17及び図18における内部回路12に相当する。
低耐圧回路部15は、例えば、降圧回路14により生成された内部電源電圧Vdd(=Vdd(例えば、1.5V)−VSS(0V))にも十分に耐えることができる厚さのゲート酸化膜を有する薄膜タイプMOSトランジスタから構成される。薄膜タイプMOSトランジスタのゲート耐圧は、内部電源電圧Vddよりも高い値(例えば、4V)に設定されるが、この値は、厚膜タイプMOSトランジスタのゲート耐圧よりは小さい。
第1例に関わるESD保護回路は、低耐圧回路部15を構成する薄膜タイプMOSトランジスタを保護するために、薄膜タイプMOSトランジスタに個別に付加される。
例えば、ESD保護回路をコンデンサとし、MOSトランジスタのソース/バルクとゲートとの間にコンデンサを接続する。これにより、サージ(パルス)による電圧が、MOSトランジスタのソース/バルクとゲートとの間に印加されたときに、両電極(ソース/バルク及びゲート)が強制的に短絡されるため、MOSトランジスタの破壊を防止できる((a)及び(b))。
また、例えば、ESD保護回路をダイオードとし、MOSトランジスタのソース/バルクとゲートとの間にダイオードを接続する。これにより、サージ(パルス)による電圧が、MOSトランジスタのソース/バルクとゲートとの間に印加されたときであっても、両電極(ソース/バルク及びゲート)の間の電圧は、所定値以上に上昇することがないため、MOSトランジスタの破壊を防止できる((c)及び(d))。
なお、降圧回路14は、電源端子と接地端子の間の中間ノードの電位の上限にリミッタをかけるような素子又は回路、などの簡単なものに変えてもよい。
例えば、図7に示すような回路(レベルシフタ)の場合は、MOSトランジスタ自体が電圧を降下させる機能を有するため、厚膜タイプMOSトランジスタと薄膜タイプMOSトランジスタとが混在する。
また、ダイオードには、図示するような、ダイオード接続されたMOSトランジスタの他、ダイオード素子をそのまま用いても構わない。
ESD保護回路は、低耐圧回路部15内の薄膜タイプMOSトランジスタのうち、サージによりゲート破壊が生じ易いもの、例えば、内部電源電圧Vddを直接受けるMOSトランジスタや、高耐圧回路部13に対するデータのやりとりに直接関与するMOSトランジスタに接続するのがよい。
ところで、低耐圧回路部15を構成する薄膜タイプMOSトランジスタのなかには、ESDによるサージの影響を受け易いものと、そうでないものとが存在する。例えば、サージが印加されている状態であっても、ゲート電圧の上昇が発生しないMOSトランジスタも存在する。このようなサージの影響を受ける度合いは、内部回路(ロジック)の構成や、リセットなどの初期化を制御するロジックの構成などに依存する。
そこで、予め、ESDによるサージの影響を受け易いMOSトランジスタを検証、特定しておき、そのMOSトランジスタについてのみ、本発明の例に関わるESD保護回路を適用すれば、回路サイズ的なデメリットは、最小限に抑えることができる。
このように、本発明の例では、図17及び図18に示すような、I/Oピンや電源ピンなどの外部端子から入力されたサージを、直接、吸収するためのESD保護回路10A,10B,10Cに加えて、薄膜タイプMOSトランジスタを個別に保護するためのESD保護回路を新規に設けている。また、薄膜タイプMOSトランジスタを個別に保護するためのESD保護回路の特性は、そのMOSトランジスタのゲート耐圧などを考慮して、個別に設定される。
これにより、仮に、ESD保護回路10A,10B,10Cにより防げないサージであって、薄膜タイプMOSトランジスタに影響を与えるようなサージが入力された場合であっても、本発明の例に関わる保護回路を用いることにより、個別に、薄膜トランジスタを保護でき、半導体集積回路のESDに対する耐性を向上できる。
(2) 第2例
図2は、本発明の第2例に関わるESD保護回路を示している。
図2は、本発明の第2例に関わるESD保護回路を示している。
第2例は、上述の第1例の変形例である。第2例は、低耐圧回路部(薄膜タイプMOSトランジスタ)15及び低耐圧回路部15のためのESD保護回路10A’,10B’,10C’が、内部回路(高耐圧回路部)12A内に配置されている点に特徴を有する。
内部電源電位Vddは、内部回路12A内に形成される降圧回路により生成してもよいし、また、電源端子と接地端子の間の中間ノードの電位の上限にリミッタをかけるような素子又は回路を用いて生成してもよい。
ESD保護回路10A,10B,10Cによる保護対象は、内部回路12A内の厚膜タイプMOSトランジスタである。これに対し、ESD保護回路10A’,10B’,10C’による保護対象は、低耐圧回路部15内の薄膜タイプMOSトランジスタである。
ここで、ESD保護回路10A,10B,10CにESD保護回路10A’,10B’,10C’の機能も付加し、ESD保護回路10A’,10B’,10C’を省略しようとする考えがあるが、それは、不可能である。
なぜなら、ESD保護回路10A,10B,10CにESD保護回路10A’,10B’,10C’の機能を付加する場合は、図4に示すように、ESD保護回路10A,10B,10Cのクランプ電圧Vclamp2を、ESD保護回路10A’,10B’,10C’のクランプ電圧Vclamp1まで下げなければならない。しかし、クランプ電圧Vclamp1は、厚膜タイプMOSトランジスタの動作電圧の範囲に含まれるため、結果として、そのようにすることは、不可能となるからである。
なお、クランプ電圧Vclamp1,Vclamp2とは、図5に示すように、ESD保護回路に電流が流れ出す電位のことをいい、内部回路12A内においてクランプ電圧Vclamp1,Vclamp2を超える電圧が発生することはない。
第2例の内部回路12Aの具体例としては、例えば、図6に示すようなPLL回路がある。このPLL回路の場合、内部回路12Aの一部が低耐圧回路部15から構成されることで、PLL回路の動作の高速化などを図ることができる。
(3) 第3例
図9は、本発明の第3例に関わるESD保護回路を示している。
図9は、本発明の第3例に関わるESD保護回路を示している。
第3例に関わるESD保護回路は、複数電源電圧(本例では、二電源電圧)タイプの半導体集積回路(IC)20を対象とする。
本発明の例は、上述したような単一電源電圧タイプの半導体集積回路に有効であるが、例えば、以下に説明するような複数電源電圧タイプの半導体集積回路に適用することも可能である。
半導体集積回路20内には、内部回路(高耐圧回路部)12A及び内部回路(低耐圧回路部)12Bが配置される。内部回路12A,12Bは、互いに、直接、データのやりとりを行う関係にある。
内部回路(高耐圧回路部)12Aには、電源電圧VDD(=VDD(例えば、3.3V)−VSS(0V))が供給される。内部回路12Aは、電源電圧VDDにも十分に耐えることができる厚さのゲート酸化膜を有する厚膜タイプMOSトランジスタから構成される。厚膜タイプMOSトランジスタのゲート耐圧は、電源電圧VDDよりも高い値(例えば、12V)に設定されている。
ESD保護回路10A,10B,10Cは、入出力回路11及び内部回路(高耐圧回路部)12A内の厚膜タイプMOSトランジスタをそれぞれ保護する。
内部回路(低耐圧回路部)12Bには、電源電圧Vdd(=Vdd(例えば、1.5V)−VSS(0V))が供給される。内部回路12Bは、電源電圧Vddにも十分に耐えることができる厚さのゲート酸化膜を有する薄膜タイプMOSトランジスタから構成される。薄膜タイプMOSトランジスタのゲート耐圧は、電源電圧Vddよりも高い値(例えば、4V)に設定されている。
ESD保護回路10A’,10B’,10C’は、内部回路(低耐圧回路部)12B内の薄膜タイプMOSトランジスタを保護する。
ESD保護回路10A’,10B’,10C’は、内部回路12Bの全体をまとめて保護してもよいし、内部回路12B内の薄膜タイプMOSトランジスタを個別に保護してもよい。後者の場合は、上述の第1及び第2例と同様に、保護が必要なトランジスタとそうでないトランジスタとに分け、保護が必要なトランジスタにESD保護回路10A’,10B’,10C’を直接接続する。
このように、本発明の例では、I/Oピンや電源ピンなどの外部端子から入力されたサージを、直接、吸収するためのESD保護回路10A,10B,10Cに加えて、薄膜タイプMOSトランジスタを保護するためのESD保護回路10A’,10B’,10C’を新規に設けている。また、薄膜タイプMOSトランジスタを保護するためのESD保護回路10A’,10B’,10C’の特性は、そのMOSトランジスタのゲート耐圧などを考慮して設定される。
これにより、薄膜タイプMOSトランジスタに影響を与えるようなサージが入力された場合であっても、本発明の例に関わるESD保護回路10A’,10B’,10C’を用いることにより、薄膜タイプMOSトランジスタを保護でき、半導体集積回路のESDに対する耐性を向上できる。
本発明の例は、単一電源電位を受けるICチップ内の薄膜タイプMOSトランジスタの保護に最も有効である(第1例及び第2例)。なお、単一電源電位を受けるICチップ内の厚膜タイプMOSトランジスタについては、従来の保護回路により保護できる。
複数電源電位を受けるICチップ内の厚膜タイプMOSトランジスタについては、従来の保護回路により保護できる。複数電源電位を受けるICチップ内の薄膜タイプMOSトランジスタについては、第3例に示すように、本発明の例を適用して保護することもできる。
2. 実施例
以下、本発明の例に関わるESD保護回路の実施例について説明する。
(1) 第1実施例
第1実施例は、低耐圧回路部のMOSトランジスタに、いわゆるR(抵抗)C(キャパシタ)型のESD保護回路を接続した例である。
以下、本発明の例に関わるESD保護回路の実施例について説明する。
(1) 第1実施例
第1実施例は、低耐圧回路部のMOSトランジスタに、いわゆるR(抵抗)C(キャパシタ)型のESD保護回路を接続した例である。
図8は、薄膜タイプPチャネルMOSトランジスタに対するESD保護回路の例を示している。
PチャネルMOSトランジスタQP(thin)のソースとバルク(例えば、Nウェル)は、内部電源電位Vddが印加されるVddノードA1に接続される。MOSトランジスタQP(thin)のドレインは、例えば、他のMOSトランジスタに接続される。MOSトランジスタQP(thin)のゲートは、保護回路16Aに接続される。
保護回路16Aは、抵抗RとキャパシタCから構成される。キャパシタCは、VddノードA1とMOSトランジスタQP(thin)のゲートとの間に接続される。抵抗Rは、内部ノードA2とMOSトランジスタQP(thin)のゲートとの間に接続される。
このような回路において、例えば、ESDによるサージに起因し、MOSトランジスタQP(thin)のゲートとソースとの間に高電圧が印加される状況になっても、保護回路16Aが有する一定の時定数により、MOSトランジスタQP(thin)のゲートとソースとの間に高電圧が印加されるのを防ぐことができる。このため、MOSトランジスタQP(thin)のゲート酸化膜の破壊を防止できる。
図9は、薄膜タイプNチャネルMOSトランジスタに対するESD保護回路の例を示している。
NチャネルMOSトランジスタQN(thin)のソースとバルク(例えば、Pウェル)は、電源電位(例えば、接地電位)VSSが印加されるVSSノードB1に接続される。MOSトランジスタQN(thin)のドレインは、例えば、他のMOSトランジスタに接続される。MOSトランジスタQN(thin)のゲートは、保護回路16Bに接続される。
保護回路16Bは、抵抗RとキャパシタCから構成される。キャパシタCは、VSSノードB1とMOSトランジスタQN(thin)のゲートとの間に接続される。抵抗Rは、内部ノードB2とMOSトランジスタQN(thin)のゲートとの間に接続される。
このような回路において、例えば、ESDによるサージに起因し、MOSトランジスタQN(thin)のゲートとソースとの間に高電圧が印加される状況になっても、保護回路16Bが有する一定の時定数により、MOSトランジスタQN(thin)のゲートとソースとの間に高電圧が印加されるのを防ぐことができる。このため、MOSトランジスタQN(thin)のゲート酸化膜の破壊を防止できる。
ここで、図8及び図9における保護回路の時定数は、サージに起因する不要な高電圧に対してのみ、MOSトランジスタQP(thin),QN(thin)への伝達を禁止するようにするため、以下のように設定される。
信号の遷移時間T1 > 時定数τ > ESD印加時間T2 ・・・(1)
信号の遷移時間T1とは、MOSトランジスタQP(thin),QN(thin)に入力される信号のレベルが変化してから次に変化するまでの時間のことである。ESD印加時間T2とは、サージが半導体集積回路に供給されている期間(サージパルスの幅)のことである。
信号の遷移時間T1 > 時定数τ > ESD印加時間T2 ・・・(1)
信号の遷移時間T1とは、MOSトランジスタQP(thin),QN(thin)に入力される信号のレベルが変化してから次に変化するまでの時間のことである。ESD印加時間T2とは、サージが半導体集積回路に供給されている期間(サージパルスの幅)のことである。
半導体集積回路に対しては、通常、ESD性能についての規格が厳密に定められており、製品の出荷前に、この規格が満たされているか否かがテストされる。つまり、テストをクリアした製品については、ある一定のサージに対する安全性が保証される。
テストは、例えば、図15に示すようなテスト回路を用いて実行され、HBM (Human Body Model) では、例えば、約150ns(=1.5kΩ×100pF)のサージが生成される。
そこで、例えば、ESD印加時間T2としては、この値、約150nsを採用する。但し、本発明の保護回路の時定数τとしては、十分な余裕を見込んで、例えば、ESD印加時間T2の3倍以上、例えば、約500nsとする。
上記(1)式から分かるように、第1実施例に関わる保護回路では、信号速度が高速化され、信号の遷移時間T1が短くなると(T1の値が小さくなると)、時定数τの範囲が狭くなり、場合によっては、T1<T2となって、時定数τの範囲自体がなくなってしまうことも考えられる。
従って、第1実施例に関わるESD保護回路は、特に、高速に遷移する信号を取り扱わないような半導体集積回路に有効である。
(2) 第2実施例
第2実施例は、低耐圧回路部のMOSトランジスタに、いわゆるダイオード型のESD保護回路を接続した例である。
第2実施例は、低耐圧回路部のMOSトランジスタに、いわゆるダイオード型のESD保護回路を接続した例である。
図10は、薄膜タイプPチャネルMOSトランジスタに対するESD保護回路の例を示している。
PチャネルMOSトランジスタQP(thin)のソースとバルク(例えば、Nウェル)は、内部電源電位Vddが印加されるVddノードC1に接続される。MOSトランジスタQP(thin)のドレインは、例えば、他のMOSトランジスタに接続される。MOSトランジスタQP(thin)のゲートは、保護回路16Cに接続される。
保護回路16Cは、VddノードC1とMOSトランジスタQP(thin)のゲートとの間に直列接続される複数個(本例では、3個)のダイオードDI1,DI2,DI3から構成される。
ダイオードDI1,DI2,DI3は、例えば、ダイオード接続されたPチャネルMOSトランジスタから構成される。このMOSトランジスタが形成されるバルク(例えば、Nウェル)は、VddノードC1に接続され、かつ、このMOSトランジスタのゲートとドレインは、互いに接続される。
このような回路において、例えば、ESDによるサージに起因し、MOSトランジスタQP(thin)のゲートとソースとの間に高電圧が印加されると、保護回路16Cは、この高電圧を吸収する。つまり、MOSトランジスタQP(thin)のゲートとソースとの間に印加される電圧が一定値を越えると、ダイオードDI1,DI2,DI3に電流が流れ出すため、MOSトランジスタQP(thin)のゲート酸化膜の破壊を防止できる。
図11は、薄膜タイプNチャネルMOSトランジスタに対するESD保護回路の例を示している。
NチャネルMOSトランジスタQN(thin)のソースとバルク(例えば、Pウェル)は、電源電位(例えば、接地電位)VSSが印加されるVSSノードD1に接続される。MOSトランジスタQN(thin)のドレインは、例えば、他のMOSトランジスタに接続される。MOSトランジスタQN(thin)のゲートは、保護回路16Dに接続される。
保護回路16Dは、VSSノードD1とMOSトランジスタQN(thin)のゲートとの間に直列接続される複数個(本例では、3個)のダイオードDI4,DI5,DI6から構成される。
ダイオードDI4,DI5,DI6は、例えば、ダイオード接続されたNチャネルMOSトランジスタから構成される。このMOSトランジスタが形成されるバルク(例えば、Pウェル)は、VSSノードD1に接続され、かつ、このMOSトランジスタのゲートとドレインは、互いに接続される。
このような回路において、例えば、ESDによるサージに起因し、MOSトランジスタQN(thin)のゲートとソースとの間に高電圧が印加されると、保護回路16Dは、この高電圧を吸収する。つまり、MOSトランジスタQN(thin)のゲートとソースとの間に印加される電圧が一定値を越えると、ダイオードDI4,DI5,DI6に電流が流れ出すため、MOSトランジスタQN(thin)のゲート酸化膜の破壊を防止できる。
ここで、図10及び図11における保護回路では、MOSトランジスタQP(thin),QN(thin)のゲートとソースとの間に印加される最大の電圧は、保護回路16C,16Dを構成するダイオードの数により決定される。即ち、これらダイオードにより、MOSトランジスタQP(thin),QN(thin)のゲートとソースとの間に印加される電圧は、一定値を超えることができない。
この一定値をクランプ電圧を称することにする。
図12は、第2実施例に関わる保護回路のクランプ特性、即ち、クランプ電圧とゲート耐圧との関係を示している。
第2実施例に関わる保護回路では、本来の目的を達成するため、クランプ電圧V1は、保護の対象となる薄膜タイプMOSトランジスタのゲート耐圧V2よりも低い値に設定される。一方、クランプ電圧V1は、通常動作に悪影響を与えないようにするため、通常動作時に、保護の対象となる薄膜タイプMOSトランジスタに印加される電圧の範囲(通常動作時の電圧範囲)の最大値よりも大きくなければならない。
従って、クランプ電圧は、以下の範囲に設定される。
ゲート耐圧V2 > クランプ電圧V1 > 通常動作時の電圧範囲の最大値
・・・(2)
このような範囲内で、第2実施例に関わるESD保護回路を使用することにより、高速に変化する信号であっても、通常動作に悪影響を与えることなく、ESDに対する耐性を向上できる。
ゲート耐圧V2 > クランプ電圧V1 > 通常動作時の電圧範囲の最大値
・・・(2)
このような範囲内で、第2実施例に関わるESD保護回路を使用することにより、高速に変化する信号であっても、通常動作に悪影響を与えることなく、ESDに対する耐性を向上できる。
(3) 第3実施例
第3実施例は、低耐圧回路部のMOSトランジスタに、いわゆるアナログスイッチ型のESD保護回路を接続した例である。
第3実施例は、低耐圧回路部のMOSトランジスタに、いわゆるアナログスイッチ型のESD保護回路を接続した例である。
図13は、薄膜タイプPチャネルMOSトランジスタに対するESD保護回路の例を示している。
PチャネルMOSトランジスタQP(thin)のソースとバルク(例えば、Nウェル)は、内部電源電位Vddが印加されるVddノードE1に接続される。MOSトランジスタQP(thin)のドレインは、例えば、他のMOSトランジスタに接続される。MOSトランジスタQP(thin)のゲートは、保護回路16Eに接続される。
保護回路16Eは、抵抗R1、キャパシタC1、インバータI1,I2、トランスファゲートTG及びPチャネルMOSトランジスタQP1から構成される。
抵抗R1とキャパシタC1は、VddノードE1とVSSノードE3との間に直列接続される。抵抗R1とキャパシタC1の接続ノードは、インバータI1を経由して、トランスファゲートTGを構成するPチャネルMOSトランジスタのゲートに接続される。また、その接続ノードは、インバータI1,I2を経由して、トランスファゲートTGを構成するNチャネルMOSトランジスタのゲートに接続される。
信号は、内部ノードE2からトランスファゲートTGを経由して、MOSトランジスタQP(thin)のゲートに入力される。MOSトランジスタQP1のソース/バルクは、VddノードE1に接続され、ドレインは、MOSトランジスタQP(thin)のゲートに接続され、ゲートは、インバータI2の出力端に接続される。
このような回路においては、通常動作時には、インバータI1の出力信号は、“L(=VSS)”、インバータI2の出力信号は、“H(=Vdd)”であり、トランスファゲートTGは、オン状態、MOSトランジスタQP1は、オフ状態となっている。
ここで、例えば、通常動作時でない場合、例えば、ICを実装する前のIC搬送時などにおいて、ESDによるサージが印加された場合を考える。この場合、ESDによるサージに起因し、仮に、内部ノードE2に正又は負の高電位が伝わったとしても、E1(Vdd)及びE3(VSS)は、フローティング状態又は0Vであるため、トランスファゲートTGは、オフ状態である。従って、保護すべきMOSトランジスタQP(thin)のゲートに正又は負の高電位が伝わることはなく、このMOSトランジスタQP(thin)のゲート酸化膜の破壊を防止できる。
また、例えば、ICを実装する前のIC搬送時などにおいて、ESDによるサージに起因し、E1(Vdd)及び内部ノードE2に正又は負の高電位が伝わった場合であっても、トランスファゲートTGがオフ状態であるため、上述のように、MOSトランジスタQP(thin)のゲートにこの高電位が伝わることはない。また、抵抗R1及びキャパシタC1の時定数により決まる一瞬の間は、PチャネルMOSトランジスタQP1がオン状態になるため、E1(Vdd)に正又は負の高電位が伝わっても、MOSトランジスタQP(thin)のゲートとソースがショートされ、保護すべきMOSトランジスタQP(thin)に高電圧が印加されることはない。従って、このMOSトランジスタQP(thin)のゲート酸化膜の破壊を防止できる。
図14は、薄膜タイプNチャネルMOSトランジスタに対するESD保護回路の例を示している。
NチャネルMOSトランジスタQN(thin)のソースとバルク(例えば、Pウェル)は、電源電位(例えば、接地電位)VSSが印加されるVSSノードF3に接続される。MOSトランジスタQN(thin)のドレインは、例えば、他のMOSトランジスタに接続される。MOSトランジスタQN(thin)のゲートは、保護回路16Fに接続される。
保護回路16Fは、抵抗R1、キャパシタC1、インバータI1,I2、トランスファゲートTG及びNチャネルMOSトランジスタQN1から構成される。
抵抗R1とキャパシタC1は、VddノードF1とVSSノードF3との間に直列接続される。抵抗R1とキャパシタC1の接続ノードは、インバータI1を経由して、トランスファゲートTGを構成するPチャネルMOSトランジスタのゲートに接続される。また、その接続ノードは、インバータI1,I2を経由して、トランスファゲートTGを構成するNチャネルMOSトランジスタのゲートに接続される。
信号は、内部ノードF2からトランスファゲートTGを経由して、MOSトランジスタQN(thin)のゲートに入力される。MOSトランジスタQN1のソース/バルクは、VSSノードF3に接続され、ドレインは、MOSトランジスタQN(thin)のゲートに接続され、ゲートは、インバータI1の出力端に接続される。
このような回路においては、通常動作時には、インバータI1の出力信号は、“L(=VSS)”、インバータI2の出力信号は、“H(=Vdd)”であり、トランスファゲートTGは、オン状態、MOSトランジスタQN1は、オフ状態となっている。
ここで、例えば、通常動作時でない場合、例えば、ICを実装する前のIC搬送時などにおいて、ESDによるサージが印加された場合を考える。この場合、ESDによるサージに起因し、仮に、内部ノードF2に正又は負の高電位が伝わったとしても、F1(Vdd)及びF3(VSS)は、フローティング状態又は0Vであるため、トランスファゲートTGは、オフ状態である。従って、保護すべきMOSトランジスタQN(thin)のゲートに正又は負の高電位が伝わることはなく、このMOSトランジスタQN(thin)のゲート酸化膜の破壊を防止できる。
また、例えば、ICを実装する前のIC搬送時などにおいて、ESDによるサージに起因し、F3(VSS)及び内部ノードF2に正又は負の高電位が伝わった場合であっても、トランスファゲートTGがオフ状態であるため、上述のように、MOSトランジスタQN(thin)のゲートにこの高電位が伝わることはない。また、抵抗R1及びキャパシタC1の時定数により決まる一瞬の間は、NチャネルMOSトランジスタQN1がオン状態になるため、F3(VSS)に正又は負の高電位が伝わっても、MOSトランジスタQN(thin)のゲートとソースがショートされ、保護すべきMOSトランジスタQN(thin)に高電圧が印加されることはない。従って、このMOSトランジスタQN(thin)のゲート酸化膜の破壊を防止できる。
このように、第3実施例の関わるESD保護回路では、例えば、電源(Vdd,VSS)ノードにサージが侵入してきた場合には、その後、一定期間だけ、保護の対象となる薄膜タイプMOSトランジスタQP(thin),QN(thin)のゲートとソースとを短絡するため、これらMOSトランジスタを保護できる。
第3実施例に関わるESD保護回路は、上述の第1及び第2実施例に関わるESD保護回路のように、信号速度やクランプ電圧に関する条件が設定されることがないため、特に、高速に遷移する信号を取り扱う半導体集積回路に有効である。
3. 適用例
図16は、本発明の例に関わるESD保護回路が適用される半導体集積回路のレイアウトの一例を示している。
図16は、本発明の例に関わるESD保護回路が適用される半導体集積回路のレイアウトの一例を示している。
チップ20の縁部には、I/O及び保護回路からなるブロックが配置される。ここでの保護回路は、図17及び図18に示すような従来タイプの保護回路10A,10B,10Cを意味している。チップ20の中央部には、複数の機能ブロックが配置される。例えば、CPU、RAM及びROMは、それぞれ機能ブロックの1つを表している。
さらに、機能ブロックとして、チップ20内には、ロジック回路A,B,C,Dが配置される。ロジック回路A,B,Cは、例えば、電源電位VDD,VSSにより駆動される。これに対し、ロジック回路Dは、例えば、電源電位Vdd(<VDD),VSSにより駆動される。
本発明の例に関わるESD保護回路は、ロジック回路Dを構成するMOSトランジスタのうちの少なくとも1つ、又は、全てに適用される。
4. その他
本発明の例に関わる半導体集積回路は、上述したように、単一電源電圧により駆動される内部回路と、内部回路をサージから保護する第1保護回路とを備える。内部回路は、第1MOSトランジスタから構成される高耐圧回路部と、第1MOSトランジスタのゲート絶縁膜よりも薄いゲート絶縁膜を有する第2MOSトランジスタから構成される低耐圧回路部と、低耐圧回路部に直接接続され、第2MOSトランジスタをサージから保護する第2保護回路とを含む。
本発明の例に関わる半導体集積回路は、上述したように、単一電源電圧により駆動される内部回路と、内部回路をサージから保護する第1保護回路とを備える。内部回路は、第1MOSトランジスタから構成される高耐圧回路部と、第1MOSトランジスタのゲート絶縁膜よりも薄いゲート絶縁膜を有する第2MOSトランジスタから構成される低耐圧回路部と、低耐圧回路部に直接接続され、第2MOSトランジスタをサージから保護する第2保護回路とを含む。
本発明の例に関わる半導体集積回路は、第1MOSトランジスタから構成され、単一電源電圧により駆動される高耐圧回路部と、高耐圧回路部をサージから保護する第1保護回路とを備える。高耐圧回路部は、第1MOSトランジスタのゲート絶縁膜よりも薄いゲート絶縁膜を有する第2MOSトランジスタから構成される低耐圧回路部と、低耐圧回路部に直接接続され、第2MOSトランジスタをサージから保護する第2保護回路とを含む。
低耐圧回路部は、単一電源電圧を降圧することにより得られる内部電源電圧により駆動される。
第2MOSトランジスタは、内部電源電圧を直接受ける素子である。
第2MOSトランジスタは、高耐圧回路部からデータを直接受ける素子である。
低耐圧回路部は、高耐圧回路部に対してデータのやりとりを行う。
本発明の例に関わる半導体集積回路は、第1MOSトランジスタから構成され、第1電源電圧により駆動される第1内部回路と、第1MOSトランジスタのゲート絶縁膜よりも薄いゲート絶縁膜を有する第2MOSトランジスタから構成され、第1電源電圧よりも低い第2電源電圧により駆動され、第1内部回路に対してデータのやりとりを行う第2内部回路と、第1内部回路に直接接続され、第1MOSトランジスタをサージから保護する第1保護回路と、第2内部回路に直接接続され、第2MOSトランジスタをサージから保護する第2保護回路とを備える。
第2MOSトランジスタは、第2電源電圧を直接受ける素子である。
第2MOSトランジスタは、データのやりとりに直接関与する素子である。
第2保護回路は、第2MOSトランジスタに直接接続される。
第2保護回路は、抵抗とキャパシタから構成され、一定の時定数を持つ。時定数は、信号の遷移時間よりも小さい。
第2保護回路は、ダイオード又はダイオード接続されたMOSトランジスタから構成され、ダイオード又はダイオード接続されたMOSトランジスタによるクランプ電圧は、低耐圧回路部における通常動作時の電圧範囲の最大値よりも大きい。
第2保護回路は、ダイオード又はダイオード接続されたMOSトランジスタから構成され、ダイオード又はダイオード接続されたMOSトランジスタによるクランプ電圧は、第2内部回路における通常動作時の電圧範囲の最大値よりも大きい。
第2保護回路は、アナログスイッチから構成される。
第1保護回路は、外部端子に直接接続され、第2保護回路は、外部端子に直接接続されない。
外部端子は、I/O端子又は電源端子である。
本発明の例は、上述の形態に限定されるものではなく、その要旨を逸脱しない範囲で、構成要素を変形して具体化できる。また、上述の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる形態の構成要素を適宜組み合わせてもよい。
本発明の例に関わるESD保護回路は、ゲート耐圧の異なる複数のMOSトランジスタを有する半導体集積回路に有効であり、かつ、ロジックLSI、混載LSI、システムLSI、メモリなど、MOS型素子を有する様々な半導体集積回路に適用可能である。
10,10A,10B,10C: ESD保護回路、 11: 入出力回路、 12: 内部回路、 13: 高耐圧回路部、 14: 降圧回路、 15: 低耐圧回路部、 16A,16B: RC型保護回路、 16C,16D: ダイオード型保護回路、 16E,16F: アナログスイッチ型保護回路、 20: チップ、 P1: I/Oピン、 P2: VDDピン、 P3: VSSピン。
Claims (5)
- 単一電源電圧により駆動される内部回路と、前記内部回路をサージから保護する第1保護回路とを具備し、
前記内部回路は、第1MOSトランジスタから構成される高耐圧回路部と、前記第1MOSトランジスタのゲート絶縁膜よりも薄いゲート絶縁膜を有する第2MOSトランジスタから構成される低耐圧回路部と、前記低耐圧回路部に直接接続され、前記第2MOSトランジスタをサージから保護する第2保護回路とを含んでいることを特徴とする半導体集積回路。 - 第1MOSトランジスタから構成され、単一電源電圧により駆動される高耐圧回路部と、前記高耐圧回路部をサージから保護する第1保護回路とを具備し、
前記高耐圧回路部は、前記第1MOSトランジスタのゲート絶縁膜よりも薄いゲート絶縁膜を有する第2MOSトランジスタから構成される低耐圧回路部と、前記低耐圧回路部に直接接続され、前記第2MOSトランジスタをサージから保護する第2保護回路とを含んでいることを特徴とする半導体集積回路。 - 第1MOSトランジスタから構成され、第1電源電圧により駆動される第1内部回路と、前記第1MOSトランジスタのゲート絶縁膜よりも薄いゲート絶縁膜を有する第2MOSトランジスタから構成され、前記第1電源電圧よりも低い第2電源電圧により駆動され、前記第1内部回路に対してデータのやりとりを行う第2内部回路と、前記第1内部回路に直接接続され、前記第1MOSトランジスタをサージから保護する第1保護回路と、前記第2内部回路に直接接続され、前記第2MOSトランジスタをサージから保護する第2保護回路とを具備することを特徴とする半導体集積回路。
- 前記第2保護回路は、ダイオード又はダイオード接続されたMOSトランジスタから構成され、前記ダイオード又は前記ダイオード接続されたMOSトランジスタによるクランプ電圧は、前記低耐圧回路部における通常動作時の電圧範囲の最大値よりも大きいことを特徴とする請求項1又は2に記載の半導体集積回路。
- 前記第2保護回路は、ダイオード又はダイオード接続されたMOSトランジスタから構成され、前記ダイオード又は前記ダイオード接続されたMOSトランジスタによるクランプ電圧は、前記第2内部回路における通常動作時の電圧範囲の最大値よりも大きいことを特徴とする請求項3に記載の半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003379993A JP2005142494A (ja) | 2003-11-10 | 2003-11-10 | 半導体集積回路 |
US10/798,402 US20050099744A1 (en) | 2003-11-10 | 2004-03-12 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003379993A JP2005142494A (ja) | 2003-11-10 | 2003-11-10 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005142494A true JP2005142494A (ja) | 2005-06-02 |
Family
ID=34544540
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003379993A Abandoned JP2005142494A (ja) | 2003-11-10 | 2003-11-10 | 半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20050099744A1 (ja) |
JP (1) | JP2005142494A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009283610A (ja) * | 2008-05-21 | 2009-12-03 | Elpida Memory Inc | Esd保護回路 |
US8705219B2 (en) | 2012-01-18 | 2014-04-22 | Samsung Electronics Co., Ltd. | Electrostatic discharge protection circuit |
WO2015037195A1 (ja) * | 2013-09-13 | 2015-03-19 | パナソニックIpマネジメント株式会社 | 半導体集積回路、およびそれを備えたデバイス検知システム |
JP2017084868A (ja) * | 2015-10-23 | 2017-05-18 | Nltテクノロジー株式会社 | 保護回路および電子機器 |
JP2019070796A (ja) * | 2017-10-10 | 2019-05-09 | 群創光電股▲ふん▼有限公司Innolux Corporation | パネル装置、および、電子装置 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI352963B (en) * | 2006-11-08 | 2011-11-21 | Chunghwa Picture Tubes Ltd | Active device array substrate having electrostatic |
JP5127496B2 (ja) * | 2008-02-15 | 2013-01-23 | パナソニック株式会社 | 半導体装置 |
GB2464771B (en) * | 2008-10-31 | 2013-11-20 | Cambridge Silicon Radio Ltd | Low voltage protection |
US8921857B2 (en) * | 2009-06-18 | 2014-12-30 | Sharp Kabushiki Kaisha | Semiconductor device |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5637900A (en) * | 1995-04-06 | 1997-06-10 | Industrial Technology Research Institute | Latchup-free fully-protected CMOS on-chip ESD protection circuit |
US5745323A (en) * | 1995-06-30 | 1998-04-28 | Analog Devices, Inc. | Electrostatic discharge protection circuit for protecting CMOS transistors on integrated circuit processes |
US6075686A (en) * | 1997-07-09 | 2000-06-13 | Industrial Technology Research Institute | ESD protection circuit for mixed mode integrated circuits with separated power pins |
JP4963144B2 (ja) * | 2000-06-22 | 2012-06-27 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
-
2003
- 2003-11-10 JP JP2003379993A patent/JP2005142494A/ja not_active Abandoned
-
2004
- 2004-03-12 US US10/798,402 patent/US20050099744A1/en not_active Abandoned
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009283610A (ja) * | 2008-05-21 | 2009-12-03 | Elpida Memory Inc | Esd保護回路 |
US8705219B2 (en) | 2012-01-18 | 2014-04-22 | Samsung Electronics Co., Ltd. | Electrostatic discharge protection circuit |
WO2015037195A1 (ja) * | 2013-09-13 | 2015-03-19 | パナソニックIpマネジメント株式会社 | 半導体集積回路、およびそれを備えたデバイス検知システム |
JPWO2015037195A1 (ja) * | 2013-09-13 | 2017-03-02 | パナソニックIpマネジメント株式会社 | 半導体集積回路、およびそれを備えたデバイス検知システム |
JP2017084868A (ja) * | 2015-10-23 | 2017-05-18 | Nltテクノロジー株式会社 | 保護回路および電子機器 |
JP2019070796A (ja) * | 2017-10-10 | 2019-05-09 | 群創光電股▲ふん▼有限公司Innolux Corporation | パネル装置、および、電子装置 |
JP7195853B2 (ja) | 2017-10-10 | 2022-12-26 | 睿生光電股▲ふん▼有限公司 | パネル装置、および、電子装置 |
Also Published As
Publication number | Publication date |
---|---|
US20050099744A1 (en) | 2005-05-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101034614B1 (ko) | 정전기 보호 회로 | |
JP2007234718A (ja) | 半導体集積回路装置 | |
JP2004228138A (ja) | 静電気放電保護回路装置 | |
US20060274466A1 (en) | High voltage power supply clamp circuitry for electrostatic discharge (ESD) protection | |
US7889469B2 (en) | Electrostatic discharge protection circuit for protecting semiconductor device | |
US20200035670A1 (en) | Electrostatic discharge protection apparatus for integrated circuit | |
JP2011119356A (ja) | 半導体装置 | |
JP2019012753A (ja) | 電源保護回路 | |
JP5165356B2 (ja) | 半導体集積回路装置 | |
JP2017037949A (ja) | 半導体装置 | |
JP2005093497A (ja) | 保護回路を有する半導体装置 | |
JP2010041013A (ja) | 保護回路 | |
KR101128897B1 (ko) | 반도체 장치 | |
JP2005142494A (ja) | 半導体集積回路 | |
KR20080076411A (ko) | 정전기 보호 회로 | |
US7417837B2 (en) | ESD protection system for multi-power domain circuitry | |
US20070177317A1 (en) | ESD protection circuit | |
KR20060135225A (ko) | 반도체 회로의 정전기 보호용 전원 클램프 회로 | |
US7545616B2 (en) | Circuit for discharging static electricity | |
JP4562674B2 (ja) | Esd保護回路 | |
US11990192B2 (en) | Integrated circuit with ESD protection | |
US7154721B2 (en) | Electrostatic discharge input protection circuit | |
US9154133B2 (en) | ESD robust level shifter | |
US7564665B2 (en) | Pad ESD spreading technique | |
JPH10214905A (ja) | 信号入力回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051107 |
|
A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20070604 |