JPH10214905A - 信号入力回路 - Google Patents
信号入力回路Info
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- JPH10214905A JPH10214905A JP9029615A JP2961597A JPH10214905A JP H10214905 A JPH10214905 A JP H10214905A JP 9029615 A JP9029615 A JP 9029615A JP 2961597 A JP2961597 A JP 2961597A JP H10214905 A JPH10214905 A JP H10214905A
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Abstract
(57)【要約】
【課題】 信号入力端子への過電圧印加から内部回路
を保護する。 【解決手段】 信号入力端子１とＶＤＤの電源端子２と
の間、信号入力端子１とＶＳＳの電源端子３との間に各
々保護ダイオードＤ１、Ｄ２を接続した信号入力回路に
おいて、両電源端子２、３に接続される電源ライン１
１、１２の相互間に、ソースとゲートを共通接続した保
護トランジスタＭＮ２を接続し、且つその保護トランジ
スタＭＮ２の接続位置を、前記両電源ラインにける過電
圧印加時の電流経路の前記信号入力端子１の部分からの
合計抵抗値が約１０Ω以下となる位置に設定した。
を保護する。 【解決手段】 信号入力端子１とＶＤＤの電源端子２と
の間、信号入力端子１とＶＳＳの電源端子３との間に各
々保護ダイオードＤ１、Ｄ２を接続した信号入力回路に
おいて、両電源端子２、３に接続される電源ライン１
１、１２の相互間に、ソースとゲートを共通接続した保
護トランジスタＭＮ２を接続し、且つその保護トランジ
スタＭＮ２の接続位置を、前記両電源ラインにける過電
圧印加時の電流経路の前記信号入力端子１の部分からの
合計抵抗値が約１０Ω以下となる位置に設定した。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ回路の信
号入力回路に係り、特に静電気等の過電圧印加に対する
対策を施した信号入力回路に関するものである。
号入力回路に係り、特に静電気等の過電圧印加に対する
対策を施した信号入力回路に関するものである。
【０００２】
【従来の技術】過電圧印加対策を施したＣＭＯＳ回路の
信号入力回路として、従来から、図６に示す回路が知ら
れている。同図において、１は信号入力端子、２は電圧
ＶＤＤの電源端子、３は電圧ＶＳＳの電源端子、４は半
導体集積回路の入力部を構成するＣＭＯＳ回路で、ｐＭ
ＯＳトランジスタＭＰ１とｎＭＯＳトランジスタＭＮ１
から構成され、例えば内部回路（図示せず）に送る信号
の波形整形等の処理を行う。Ｄ１、Ｄ２は過電圧保護用
のダイオードである。
信号入力回路として、従来から、図６に示す回路が知ら
れている。同図において、１は信号入力端子、２は電圧
ＶＤＤの電源端子、３は電圧ＶＳＳの電源端子、４は半
導体集積回路の入力部を構成するＣＭＯＳ回路で、ｐＭ
ＯＳトランジスタＭＰ１とｎＭＯＳトランジスタＭＮ１
から構成され、例えば内部回路（図示せず）に送る信号
の波形整形等の処理を行う。Ｄ１、Ｄ２は過電圧保護用
のダイオードである。
【０００３】この信号入力回路では、信号入力端子１に
電圧ＶＤＤによりも高い過電圧（静電気電圧等）が印加
すると、ダイオードＤ１がオンして、過電圧印加による
電流を電源端子２に流し、ＣＭＯＳ回路４が保護され
る。また、この信号入力端子１に電圧ＶＳＳよりも低い
過電圧が印加するとダイオードＤ２がオンして、過電圧
印加による電流を電源端子３に流し、同様にＣＭＯＳ回
路４が保護される。
電圧ＶＤＤによりも高い過電圧（静電気電圧等）が印加
すると、ダイオードＤ１がオンして、過電圧印加による
電流を電源端子２に流し、ＣＭＯＳ回路４が保護され
る。また、この信号入力端子１に電圧ＶＳＳよりも低い
過電圧が印加するとダイオードＤ２がオンして、過電圧
印加による電流を電源端子３に流し、同様にＣＭＯＳ回
路４が保護される。
【０００４】
【発明が解決しようとする課題】ところが、信号入力端
子１とＶＳＳの電源端子３との間に、信号入力端子１の
側が正となる極性の過電圧が印加すると、その過電圧に
よる電流Ｉａ’が図６の（ａ）に点線で示す経路を介
し、ＣＭＯＳ回路４のトランジスタＭＰ１、ＭＮ１の内
部を通じて放電して、そのトランジスタＭＰ１、ＭＮ１
を劣化させ、あるいは破壊させる。又は、図６の（ｂ）
に示すように、電流Ｉｂ’が破線で示す経路を流れて、
ＣＭＯＳ回路４のトランジスタＭＮ１のゲート・ソース
間を放電し、そのトランジスタＭＮ１を劣化させ、ある
いは破壊させる。
子１とＶＳＳの電源端子３との間に、信号入力端子１の
側が正となる極性の過電圧が印加すると、その過電圧に
よる電流Ｉａ’が図６の（ａ）に点線で示す経路を介
し、ＣＭＯＳ回路４のトランジスタＭＰ１、ＭＮ１の内
部を通じて放電して、そのトランジスタＭＰ１、ＭＮ１
を劣化させ、あるいは破壊させる。又は、図６の（ｂ）
に示すように、電流Ｉｂ’が破線で示す経路を流れて、
ＣＭＯＳ回路４のトランジスタＭＮ１のゲート・ソース
間を放電し、そのトランジスタＭＮ１を劣化させ、ある
いは破壊させる。
【０００５】また、図６の（ｂ）に示すように、信号入
力端子１とＶＤＤの電源端子２との間に、その電源端子
２の側が正となる極性の過電圧が印加したときは、これ
による電流Ｉｃ’が点線で示す経路を介してＣＭＯＳ回
路４のトランジスタＭＰ１のソース・ゲート間を放電
し、それらのトランジスタＭＰ１、ＭＮ１を劣化させ、
あるいは破壊させる。
力端子１とＶＤＤの電源端子２との間に、その電源端子
２の側が正となる極性の過電圧が印加したときは、これ
による電流Ｉｃ’が点線で示す経路を介してＣＭＯＳ回
路４のトランジスタＭＰ１のソース・ゲート間を放電
し、それらのトランジスタＭＰ１、ＭＮ１を劣化させ、
あるいは破壊させる。
【０００６】本発明は以上のような点に鑑みてなされた
もので、その目的は、信号入力端子に過電圧が印加した
とき、これを効果的に放電させ、内部回路の素子を破壊
から保護するようにした過電圧保護機能を具備する信号
入力回路を提供することにある。
もので、その目的は、信号入力端子に過電圧が印加した
とき、これを効果的に放電させ、内部回路の素子を破壊
から保護するようにした過電圧保護機能を具備する信号
入力回路を提供することにある。
【０００７】
【課題を解決するための手段】第１の発明は、ＣＭＯＳ
回路の信号入力端子と高電位電源端子との間、該信号入
力端子と低電位電源端子との間に、各々保護ダイオード
を接続した信号入力回路において、前記両電源端子に接
続される電源ライン相互間に、スナップバック電圧が前
記ＣＭＯＳ回路のトランジスタの耐圧以下で且つソース
とゲートを共通接続した保護トランジスタを接続して構
成した。
回路の信号入力端子と高電位電源端子との間、該信号入
力端子と低電位電源端子との間に、各々保護ダイオード
を接続した信号入力回路において、前記両電源端子に接
続される電源ライン相互間に、スナップバック電圧が前
記ＣＭＯＳ回路のトランジスタの耐圧以下で且つソース
とゲートを共通接続した保護トランジスタを接続して構
成した。
【０００８】第の２発明は、ＣＭＯＳ回路の信号入力端
子と高電位電源端子との間、該信号入力端子と低電位電
源端子との間に、各々保護ダイオードを接続した信号入
力回路において、前記各保護ダイオードを、スナップバ
ック電圧が前記ＣＭＯＳ回路のトランジスタの耐圧以下
で且つソースとゲートを共通接続した保護トランジスタ
に代えて構成した。
子と高電位電源端子との間、該信号入力端子と低電位電
源端子との間に、各々保護ダイオードを接続した信号入
力回路において、前記各保護ダイオードを、スナップバ
ック電圧が前記ＣＭＯＳ回路のトランジスタの耐圧以下
で且つソースとゲートを共通接続した保護トランジスタ
に代えて構成した。
【０００９】第３の発明は、第１の発明において、過電
圧印加により前記信号入力端子と前記保護トランジスタ
を経由して流れる電流経路の合計抵抗値が約１０Ω以下
となるように、前記保護トランジスタの配置位置を設定
した。
圧印加により前記信号入力端子と前記保護トランジスタ
を経由して流れる電流経路の合計抵抗値が約１０Ω以下
となるように、前記保護トランジスタの配置位置を設定
した。
【００１０】第４の発明は、第１又は第３の発明におい
て、前記保護ダイオードが接続された前記信号入力端子
を複数設け、１個の前記保護トランジスタを２以上の信
号入力端子に共通の保護トランジスタとして使用した。
て、前記保護ダイオードが接続された前記信号入力端子
を複数設け、１個の前記保護トランジスタを２以上の信
号入力端子に共通の保護トランジスタとして使用した。
【００１１】
［第１の実施の形態］図１は本発明の第１の実施の形態
の信号入力回路の構成を示す回路図である。図６に示し
た要素と同一のものには同一の符号を付してその詳しい
説明は省略する。ここでは、ＶＤＤの電源端子２に接続
される電源ライン１１とＶＳＳの電源端子３に接続され
る電源ライン１２との相互間に、ｎＭＯＳＦＥＴからな
る保護トランジスタＭＮ２を接続している。具体的に
は、その保護トランジスタＭＮ２のドレインを電源ライ
ン１１に、そのソース、ゲート、およびバックゲートを
電源ライン１２に接続している。
の信号入力回路の構成を示す回路図である。図６に示し
た要素と同一のものには同一の符号を付してその詳しい
説明は省略する。ここでは、ＶＤＤの電源端子２に接続
される電源ライン１１とＶＳＳの電源端子３に接続され
る電源ライン１２との相互間に、ｎＭＯＳＦＥＴからな
る保護トランジスタＭＮ２を接続している。具体的に
は、その保護トランジスタＭＮ２のドレインを電源ライ
ン１１に、そのソース、ゲート、およびバックゲートを
電源ライン１２に接続している。
【００１２】この保護トランジスタＭＮ２には、ゲート
を接続したソースとドレイン間に電圧Ｖｓｄを印加した
とき、ドレイン電流Ｉｄが、その電圧Ｖｓｄが電圧Ｖｓ
ｂ（スナップバッグ電圧）を超えるまでは漏れに相当す
る僅かしか流れず、その電圧Ｖｓｂを超えると大きく流
れる特性（図２参照）のトランジスタを使用する。この
スナップバック電圧Ｖｓｂは、ゲート酸化膜の厚さＴ
（オングストローム）に比例するが、本実施の形態で
は、そのスナップバック電圧ＶｓｂをＶｓｂ＝Ｔ／１０
（Ｖ）程度、あるいはそれ以下とする。このスナップバ
ック電圧Ｖｓｂは、当然ながら、ＣＭＯＳ回路４のトラ
ンジスタＭＰ１、ＭＮ１の耐圧よりも小さい値に設定す
る。
を接続したソースとドレイン間に電圧Ｖｓｄを印加した
とき、ドレイン電流Ｉｄが、その電圧Ｖｓｄが電圧Ｖｓ
ｂ（スナップバッグ電圧）を超えるまでは漏れに相当す
る僅かしか流れず、その電圧Ｖｓｂを超えると大きく流
れる特性（図２参照）のトランジスタを使用する。この
スナップバック電圧Ｖｓｂは、ゲート酸化膜の厚さＴ
（オングストローム）に比例するが、本実施の形態で
は、そのスナップバック電圧ＶｓｂをＶｓｂ＝Ｔ／１０
（Ｖ）程度、あるいはそれ以下とする。このスナップバ
ック電圧Ｖｓｂは、当然ながら、ＣＭＯＳ回路４のトラ
ンジスタＭＰ１、ＭＮ１の耐圧よりも小さい値に設定す
る。
【００１３】以上において、信号入力端子１とＶＳＳの
電源端子３との間に、信号入力端子１の側が正極となる
過電圧が印加したとき、その過電圧が保護トランジスタ
ＭＮ２のスナップバック電圧Ｖｓｂを超えると、電流Ｉ
ａが図１の破線で示す経路を経由して保護トランジスタ
ＭＮ２に流れ、ＣＭＯＳ回路４のトランジスタＭＰ１、
ＭＮ１が保護される。
電源端子３との間に、信号入力端子１の側が正極となる
過電圧が印加したとき、その過電圧が保護トランジスタ
ＭＮ２のスナップバック電圧Ｖｓｂを超えると、電流Ｉ
ａが図１の破線で示す経路を経由して保護トランジスタ
ＭＮ２に流れ、ＣＭＯＳ回路４のトランジスタＭＰ１、
ＭＮ１が保護される。
【００１４】ところが、この電流Ｉａは、そのピーク値
が１Ａ〜２Ａにも達する場合があるので、電源ライン１
１、１２の配線抵抗Ｒｄ、Ｒｓ（ＣＭＯＳ回路４は信号
入力端子１の近傍に配置されるので、保護トランジスタ
ＭＮ２がそこから離れた位置に設けられる場合には、こ
の配線抵抗Ｒｄ、Ｒｓを図１に示すように、ＣＭＯＳ回
路１と保護トランジスタＭＮ２の間の電源ライン１１、
１２に集約して表すことができる。）の合計値が大きい
場合にはそこでの電圧降下が大きくなって、ＣＭＯＳ回
路４の部分の両電源ライン１１、１２の間の電位差がト
ランジスタＭＰ１、ＭＮ１の耐圧を超える場合が起こ
る。このときは、保護トランジスタＭＮ２によって過電
圧電流のバイパス経路を作成したにも拘らず、そのＣＭ
ＯＳ回路４の保護が充分でなくなる。
が１Ａ〜２Ａにも達する場合があるので、電源ライン１
１、１２の配線抵抗Ｒｄ、Ｒｓ（ＣＭＯＳ回路４は信号
入力端子１の近傍に配置されるので、保護トランジスタ
ＭＮ２がそこから離れた位置に設けられる場合には、こ
の配線抵抗Ｒｄ、Ｒｓを図１に示すように、ＣＭＯＳ回
路１と保護トランジスタＭＮ２の間の電源ライン１１、
１２に集約して表すことができる。）の合計値が大きい
場合にはそこでの電圧降下が大きくなって、ＣＭＯＳ回
路４の部分の両電源ライン１１、１２の間の電位差がト
ランジスタＭＰ１、ＭＮ１の耐圧を超える場合が起こ
る。このときは、保護トランジスタＭＮ２によって過電
圧電流のバイパス経路を作成したにも拘らず、そのＣＭ
ＯＳ回路４の保護が充分でなくなる。
【００１５】そこで、本実施の形態では、この電源ライ
ン１１、１２の抵抗Ｒｄ、Ｒｓの合計値が所定の値を超
えないように、トランジスタＭＮ２の接続位置を考慮す
る。具体的には、配線抵抗Ｒｄ、Ｒｓの最大値を過電圧
電流Ｉａの最大値から予め決定しておいて、信号入力端
子１からトランジスタＭＮ２が接続される位置までの離
間距離を、その配線抵抗Ｒｄ、Ｒｓから決定する。
ン１１、１２の抵抗Ｒｄ、Ｒｓの合計値が所定の値を超
えないように、トランジスタＭＮ２の接続位置を考慮す
る。具体的には、配線抵抗Ｒｄ、Ｒｓの最大値を過電圧
電流Ｉａの最大値から予め決定しておいて、信号入力端
子１からトランジスタＭＮ２が接続される位置までの離
間距離を、その配線抵抗Ｒｄ、Ｒｓから決定する。
【００１６】例えば、ＣＭＯＳ回路４のトランジスタＭ
Ｐ１、ＭＮ１の耐圧が２０Ｖで、過電圧印加により流れ
る電流Ｉａのピーク値が２Ａであるとすると、配線抵抗
Ｒｄ、Ｒｓの合計値が１０Ωを超える場合は、ＣＭＯＳ
回路４の部分の電源端子間に２０Ｖ以上の過電圧が印加
するので、そのＣＭＯＳ回路４の保護は万全でなくな
る。ＣＭＯＳ回路４はトランジスタＭＰ１とＭＮ１が電
源ライン１１、１２に対して直列接続されているが、個
々の耐圧が２０Ｖであっても、その合計値４０Ｖが耐圧
となるものではない。
Ｐ１、ＭＮ１の耐圧が２０Ｖで、過電圧印加により流れ
る電流Ｉａのピーク値が２Ａであるとすると、配線抵抗
Ｒｄ、Ｒｓの合計値が１０Ωを超える場合は、ＣＭＯＳ
回路４の部分の電源端子間に２０Ｖ以上の過電圧が印加
するので、そのＣＭＯＳ回路４の保護は万全でなくな
る。ＣＭＯＳ回路４はトランジスタＭＰ１とＭＮ１が電
源ライン１１、１２に対して直列接続されているが、個
々の耐圧が２０Ｖであっても、その合計値４０Ｖが耐圧
となるものではない。
【００１７】そこで、このような場合に対処するため
に、この配線抵抗Ｒｄ、Ｒｓの合計値が所定値（前記の
例では１０Ω）以下の値となるように、トランジスタＭ
Ｎ２の接続位置を決定する。図３はこれを説明するため
の図である。この図３に示す半導体集積回路２０は、例
えば幅Ｗ＝１０ｍｍ、長さＬ＝３０ｍｍの大きさのチッ
プでなり、中央の内部回路２１を囲むように、電圧ＶＤ
Ｄの電源ライン１１と電圧ＶＳＳの電源ライン１２が配
線されている。ここには配線パッドとして具体化された
信号入力端子１が４個設けられ、それらの信号入力端子
１の個々に保護ダイオードＤ１、Ｄ２が接続されてい
る。なお、ＣＭＯＳ回路４はそれぞれの信号入力端子１
の近くの内部回路２１内に設けられる（図示せず）。
に、この配線抵抗Ｒｄ、Ｒｓの合計値が所定値（前記の
例では１０Ω）以下の値となるように、トランジスタＭ
Ｎ２の接続位置を決定する。図３はこれを説明するため
の図である。この図３に示す半導体集積回路２０は、例
えば幅Ｗ＝１０ｍｍ、長さＬ＝３０ｍｍの大きさのチッ
プでなり、中央の内部回路２１を囲むように、電圧ＶＤ
Ｄの電源ライン１１と電圧ＶＳＳの電源ライン１２が配
線されている。ここには配線パッドとして具体化された
信号入力端子１が４個設けられ、それらの信号入力端子
１の個々に保護ダイオードＤ１、Ｄ２が接続されてい
る。なお、ＣＭＯＳ回路４はそれぞれの信号入力端子１
の近くの内部回路２１内に設けられる（図示せず）。
【００１８】本実施の形態では、保護用トランジスタＭ
Ｎ２を、信号入力端子１からの距離Ｌ１、Ｌ２、Ｌ３、
Ｌ４が前記した配線抵抗Ｒｄ、Ｒｓの合計値が所定値
（例えば１０Ω）以下となる位置に接続する。なお、図
３では、２個の信号入力端子１当り１個の保護トランジ
スタＭＮ２を接続することにより、４個の信号入力端子
１を設けた場合でも保護トランジスタＭＮ２が２個で済
んでいるが、電源ライン１１、１２の配線が長くなり、
あるいはその配線の幅が狭く単位長当りの抵抗が大きい
場合には、１個の信号入力端子１当り１個の保護トラン
ジスタＭＮ２を接続する。
Ｎ２を、信号入力端子１からの距離Ｌ１、Ｌ２、Ｌ３、
Ｌ４が前記した配線抵抗Ｒｄ、Ｒｓの合計値が所定値
（例えば１０Ω）以下となる位置に接続する。なお、図
３では、２個の信号入力端子１当り１個の保護トランジ
スタＭＮ２を接続することにより、４個の信号入力端子
１を設けた場合でも保護トランジスタＭＮ２が２個で済
んでいるが、電源ライン１１、１２の配線が長くなり、
あるいはその配線の幅が狭く単位長当りの抵抗が大きい
場合には、１個の信号入力端子１当り１個の保護トラン
ジスタＭＮ２を接続する。
【００１９】以上から、この第１の実施の形態の信号入
力回路では、電源ライン１１、１２の間に、ＣＭＯＳ回
路４のトランジスタＭＰ１、ＭＮ１の耐圧より低いスナ
ップバック電圧をもつ保護トランジスタＭＮ２を接続し
たことにより、過電圧印加時に流れる電流がこの保護ト
ランジスタＭＮ２をバイパスし、ＣＭＯＳ回路４が効果
的に保護される。
力回路では、電源ライン１１、１２の間に、ＣＭＯＳ回
路４のトランジスタＭＰ１、ＭＮ１の耐圧より低いスナ
ップバック電圧をもつ保護トランジスタＭＮ２を接続し
たことにより、過電圧印加時に流れる電流がこの保護ト
ランジスタＭＮ２をバイパスし、ＣＭＯＳ回路４が効果
的に保護される。
【００２０】［第２の実施の形態］図４は本発明の第２
の実施の形態の信号入力回路の構成を示す回路図であ
る。ここでは、図６（ａ）、（ｂ）に示した保護ダイオ
ードＤ１、Ｄ２に代えて、ｎＭＯＳＦＥＴの保護トラン
ジスタＭＮ３、ＭＮ４を接続した。すなわち、トランジ
スタＭＮ３は、ドレインを電源端子２に接続し、ソー
ス、ゲート、およびバックゲートを信号入力端子１に接
続し、トランジスタＭＮ４はドイレンを信号入力端子１
接続し、ソース、ゲート、およびバックゲートをＶＳＳ
の電源端子３に接続した。そして、これらの保護トラン
ジスタＭＮ３、ＭＮ４のスナップバック電圧は、ＣＭＯ
Ｓ回路４のトランジスタＭＰ１、ＭＮ１の耐圧よりも低
い値に設定した。
の実施の形態の信号入力回路の構成を示す回路図であ
る。ここでは、図６（ａ）、（ｂ）に示した保護ダイオ
ードＤ１、Ｄ２に代えて、ｎＭＯＳＦＥＴの保護トラン
ジスタＭＮ３、ＭＮ４を接続した。すなわち、トランジ
スタＭＮ３は、ドレインを電源端子２に接続し、ソー
ス、ゲート、およびバックゲートを信号入力端子１に接
続し、トランジスタＭＮ４はドイレンを信号入力端子１
接続し、ソース、ゲート、およびバックゲートをＶＳＳ
の電源端子３に接続した。そして、これらの保護トラン
ジスタＭＮ３、ＭＮ４のスナップバック電圧は、ＣＭＯ
Ｓ回路４のトランジスタＭＰ１、ＭＮ１の耐圧よりも低
い値に設定した。
【００２１】この回路では、保護トランジスタＭＮ３、
ＭＮ４の寄生ダイオードＤ３、Ｄ４（保護トランジスタ
ＭＮ３、ＭＮ４のスナップバック電圧より高い逆耐圧を
もつ）が図６（ａ）、（ｂ）の保護ダイオードＤ１、Ｄ
２と同様に機能して、信号入力端子１に印加する電圧が
ＶＤＤの電源端子２の電圧より高くなったとき、あるい
はＶＳＳの電源端子３の電圧より低くなったとき、流れ
る電流をバイパスさせる。
ＭＮ４の寄生ダイオードＤ３、Ｄ４（保護トランジスタ
ＭＮ３、ＭＮ４のスナップバック電圧より高い逆耐圧を
もつ）が図６（ａ）、（ｂ）の保護ダイオードＤ１、Ｄ
２と同様に機能して、信号入力端子１に印加する電圧が
ＶＤＤの電源端子２の電圧より高くなったとき、あるい
はＶＳＳの電源端子３の電圧より低くなったとき、流れ
る電流をバイパスさせる。
【００２２】また、ＶＳＳの電源端子３と信号入力端子
１との間に、信号入力端子１の側が正となる極性の過電
圧が印加したときは、その電圧がトランジスタＭＮ４の
スナップバック電圧に達すると、そのトランジスタＭＮ
４がオンして、過電流Ｉｂが破線で示す経路を流れ、Ｃ
ＭＯＳ回路４が保護される。さらに、ＶＤＤの電源端子
２と信号入力端子１との間に、電源端子２の側が正の極
性となる過電圧が印加したときは、その電圧がトランジ
スタＭＮ３のスナップバック電圧に達すると、そのトラ
ンジスタＭＮ３がオンして、過電流Ｉｃが破線で示す経
路を流れ、同様にＣＭＯＳ回路４が保護される。
１との間に、信号入力端子１の側が正となる極性の過電
圧が印加したときは、その電圧がトランジスタＭＮ４の
スナップバック電圧に達すると、そのトランジスタＭＮ
４がオンして、過電流Ｉｂが破線で示す経路を流れ、Ｃ
ＭＯＳ回路４が保護される。さらに、ＶＤＤの電源端子
２と信号入力端子１との間に、電源端子２の側が正の極
性となる過電圧が印加したときは、その電圧がトランジ
スタＭＮ３のスナップバック電圧に達すると、そのトラ
ンジスタＭＮ３がオンして、過電流Ｉｃが破線で示す経
路を流れ、同様にＣＭＯＳ回路４が保護される。
【００２３】［第３の実施の形態］図５は第３の実施の
形態の信号入力回路の構成を示す回路図である。この第
３の実施の形態は、前記した第１の実施の形態と第２の
実施の形態を統合させたものであり、保護トランジスタ
ＭＮ２を電源ライン１１、１２間に接続し、保護トラン
ジスタＭＮ３を信号入力端子１とＶＤＤの電源端子２と
の間に接続し、保護トランジスタＭＮ４を信号入力端子
１とＶＳＳの電源端子３との間に接続したものである。
形態の信号入力回路の構成を示す回路図である。この第
３の実施の形態は、前記した第１の実施の形態と第２の
実施の形態を統合させたものであり、保護トランジスタ
ＭＮ２を電源ライン１１、１２間に接続し、保護トラン
ジスタＭＮ３を信号入力端子１とＶＤＤの電源端子２と
の間に接続し、保護トランジスタＭＮ４を信号入力端子
１とＶＳＳの電源端子３との間に接続したものである。
【００２４】したがって、この過電圧保護回路では、Ｖ
ＳＳの電源端子３に対して信号入力端子１の側が正極と
なる過電圧印加に対して、保護トランジスタＭＮ２およ
びＭＮ４の両方で保護が行われる。また、信号入力端子
１に対してＶＤＤの電源端子２の側が正極となる過電圧
印加に対して、保護トランジスタＭＮ３で保護が行われ
る。
ＳＳの電源端子３に対して信号入力端子１の側が正極と
なる過電圧印加に対して、保護トランジスタＭＮ２およ
びＭＮ４の両方で保護が行われる。また、信号入力端子
１に対してＶＤＤの電源端子２の側が正極となる過電圧
印加に対して、保護トランジスタＭＮ３で保護が行われ
る。
【００２５】［その他の実施の形態］なお、以上の第１
〜第３の実施の形態においては、保護トランジスタＭＮ
２〜ＭＮ４のバックゲートをソースに接続してしきい値
電圧が大きくなるよう制御したが、このバックゲートバ
イアスは必ずしも必要ない。
〜第３の実施の形態においては、保護トランジスタＭＮ
２〜ＭＮ４のバックゲートをソースに接続してしきい値
電圧が大きくなるよう制御したが、このバックゲートバ
イアスは必ずしも必要ない。
【００２６】
【発明の効果】以上から本発明によれば、スナップバッ
ク電圧を保護対象のトランジスタの耐圧よりも低く設定
したｎＭＯＳＦＥＴのトランジスタにより、過電圧印加
時に流れる電流が吸収されるので、当該保護対象のトラ
ンジスタに過電圧が印加することを防止でき、効果的な
過電圧保護を実現できる。
ク電圧を保護対象のトランジスタの耐圧よりも低く設定
したｎＭＯＳＦＥＴのトランジスタにより、過電圧印加
時に流れる電流が吸収されるので、当該保護対象のトラ
ンジスタに過電圧が印加することを防止でき、効果的な
過電圧保護を実現できる。
【図１】 本発明の第１の実施の形態の信号入力回路の
構成を示す回路図である。
構成を示す回路図である。
【図２】 保護トランジスタとして使用するｎＭＯＳト
ランジスタのスナップバック電圧の特性図である。
ランジスタのスナップバック電圧の特性図である。
【図３】 チップに対する保護トランジスタの配置位置
を説明するためのバターン図である。
を説明するためのバターン図である。
【図４】 本発明の第２の実施の形態の信号入力回路の
構成を示す回路図である。
構成を示す回路図である。
【図５】 本発明の第３の実施の形態の信号入力回路の
構成を示す回路図である。
構成を示す回路図である。
【図６】 （ａ）、（ｂ）は従来の信号入力回路の問題
点を説明するための回路図である。
点を説明するための回路図である。
１：信号入力端子、２：ＶＤＤの電源端子、３：ＶＳＳ
の電源端子、４：ＣＭＯＳ回路、１１、１２：電源ライ
ン、２０：半導体装置、２１：内部回路。
の電源端子、４：ＣＭＯＳ回路、１１、１２：電源ライ
ン、２０：半導体装置、２１：内部回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 19/0175 19/003
Claims (4)
- 【請求項１】ＣＭＯＳ回路の信号入力端子と高電位電源
端子との間、該信号入力端子と低電位電源端子との間
に、各々保護ダイオードを接続した信号入力回路におい
て、 前記両電源端子に接続される電源ライン相互間に、スナ
ップバック電圧が前記ＣＭＯＳ回路のトランジスタの耐
圧以下で且つソースとゲートを共通接続した保護トラン
ジスタを接続したことを特徴とする信号入力回路。 - 【請求項２】ＣＭＯＳ回路の信号入力端子と高電位電源
端子との間、該信号入力端子と低電位電源端子との間
に、各々保護ダイオードを接続した信号入力回路におい
て、 前記各保護ダイオードを、スナップバック電圧が前記Ｃ
ＭＯＳ回路のトランジスタの耐圧以下で且つソースとゲ
ートを共通接続した保護トランジスタに代えたことを特
徴とする信号入力回路。 - 【請求項３】過電圧印加により前記信号入力端子と前記
保護トランジスタを経由して流れる電流経路の合計抵抗
値が約１０Ω以下となるように、前記保護トランジスタ
の配置位置を設定したことを特徴とする請求項１に記載
の信号入力回路。 - 【請求項４】前記保護ダイオードが接続された前記信号
入力端子が複数設けられ、１個の前記保護トランジスタ
を２以上の信号入力端子に共通の保護トランジスタとし
て使用したことを特徴とする請求項１又は３に記載の信
号入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9029615A JPH10214905A (ja) | 1997-01-29 | 1997-01-29 | 信号入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9029615A JPH10214905A (ja) | 1997-01-29 | 1997-01-29 | 信号入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10214905A true JPH10214905A (ja) | 1998-08-11 |
Family
ID=12280989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9029615A Withdrawn JPH10214905A (ja) | 1997-01-29 | 1997-01-29 | 信号入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10214905A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000307070A (ja) * | 1999-04-22 | 2000-11-02 | Fujitsu Ltd | 保護回路を有する半導体装置 |
| JP2002043532A (ja) * | 2000-07-31 | 2002-02-08 | Rohm Co Ltd | 半導体装置 |
| JP2006520166A (ja) * | 2003-03-11 | 2006-08-31 | レイセオン・カンパニー | 無線周波数クランピング回路 |
| JP2009010293A (ja) * | 2007-06-29 | 2009-01-15 | Nec Electronics Corp | 保護回路、発振回路、及び半導体集積回路 |
| US8093683B2 (en) | 2007-09-06 | 2012-01-10 | Sanyo Semiconductor Co., Ltd. | Semiconductor device |
-
1997
- 1997-01-29 JP JP9029615A patent/JPH10214905A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000307070A (ja) * | 1999-04-22 | 2000-11-02 | Fujitsu Ltd | 保護回路を有する半導体装置 |
| JP2002043532A (ja) * | 2000-07-31 | 2002-02-08 | Rohm Co Ltd | 半導体装置 |
| JP2006520166A (ja) * | 2003-03-11 | 2006-08-31 | レイセオン・カンパニー | 無線周波数クランピング回路 |
| JP4728222B2 (ja) * | 2003-03-11 | 2011-07-20 | レイセオン カンパニー | 無線周波数クランピング回路 |
| JP2009010293A (ja) * | 2007-06-29 | 2009-01-15 | Nec Electronics Corp | 保護回路、発振回路、及び半導体集積回路 |
| US8093683B2 (en) | 2007-09-06 | 2012-01-10 | Sanyo Semiconductor Co., Ltd. | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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