JP4806540B2 - 半導体集積回路装置 - Google Patents
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Description
以下に、本発明を適用可能な実施の形態を説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。又、各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略されている。
ここで、第1の電源系11における高電位側の電源線VDD1とGND2の間に異常電圧が発生した場合を考える。第1の電源系11における高電位側の電源線VDD1に異常電圧が発生すると、このときに発生した異常電流は、電源線保護回路112を介してGND1とGND2に流れていく。
実施の形態2に係る半導体集積回路は、信号線保護回路123が第1の電源線の高電位側VDD1に接続されている。半導体集積回路のブロック図を図12に示す。構成要素や動作原理で実施の形態1と同様のものは省略する。
実施の形態3に係る半導体集積回路は、第1の電源系21と第2の電源系22を接続する放電経路を限定している。本実施の形態に係る半導体集積回路の上面図を図14(a)に示す。比較対象として、従来の複数の電源系を有する半導体集積回路の上面図を図14(b)に示す。構成要素や動作原理で実施の形態1と同様のものは省略する。
上記の実施の形態1.実施の形態2.及び実施の形態3において、すべての電源系が単一のチップ31上に載置されたもの(SOC:System On a chip)を考えていたが、本実施の形態においては、各電源系が載置したチップ31を複数有するパッケージを考えている(SIP:System in a package)。図15に、SOCの場合(図15(a))とSIPの場合(図15(b))における構成図を示す。
21 第1の電源系 22 第2の電源系 31 チップ
32 第1のチップ 33 第2のチップ
111 第1の回路 112 電源線保護回路 113 出力回路 114 コンデンサ
115 抵抗 121 第2の回路 122 電源線保護回路 123 信号線保護回路
125 入力回路 126 MOS型トランジスタ 127 ダイオード 128 抵抗
129 サイリスタ 130 第2の保護回路
201 第1の回路 202a、b 第1の電源系の高電位側パッド
203 第1の電源系の低電位側パッド 204、205 電源線保護回路
206 放電経路 211 第2の回路 212 第2の電源系の高電位側パッド
213 第2の電源系の低電位側パッド 214、215 電源線保護回路
222 第1の電源系と第2の電源系との間の放電経路
901 アナログ部 902 ディジタル部
903 アナログ部の電源電圧の低電位パッド 904 印加端子
905 ディジタル部の電源電圧の低電位パッド 906 出力回路
907 入力保護回路 908 入力回路 909 信号線 910 保護回路
Claims (13)
- 第1の電源線に接続された第1の回路を有する第1の電源系と、
第2の電源線に接続された第2の回路を有する第2の電源系と、
前記第1の回路と前記第2の回路との間に接続され、前記第1の回路と前記第2の回路との間で信号を伝送する信号線と、
当該信号線とは異なり、前記第1の電源系と前記第2の電源系の間に異常電圧が発生したときに異常電流が流れる放電経路と、
前記異常電圧が発生したときに、前記異常電流が流れている前記放電経路内の二点間の電位差を検出する検出回路と、
前記信号線と前記放電経路との間に設けられ、前記検出回路の検出結果に基づいて前記信号線と前記放電経路との間の導通状態を制御する保護回路と、を備え、
前記検出回路は、保護回路としても動作し、ゲートが前記二点の内の一点に接続され、ソースが他点に接続され、ドレインが前記信号線に接続されたMOS型トランジスタであることを特徴とする半導体集積回路装置。 - 第1の電源線に接続された第1の回路を有する第1の電源系と、
第2の電源線に接続された第2の回路を有する第2の電源系と、
前記第1の回路と前記第2の回路との間に接続され、前記第1の回路と前記第2の回路との間で信号を伝送する信号線と、
当該信号線とは異なり、前記第1の電源系と前記第2の電源系の間に異常電圧が発生したときに異常電流が流れる放電経路と、
前記異常電圧が発生したときに、前記異常電流が流れている前記放電経路内の二点間の電位差を検出する検出回路と、
前記第1の電源系の高電位側の電源線と前記放電経路との間に設けられ、前記検出回路の検出結果に基づいて前記第1の電源系の高電位側の電源線と前記放電経路との間の導通状態を制御する保護回路と、を備え、
前記検出回路は、保護回路としても動作し、ゲートが前記二点の内の一点に接続され、ソースが他点に接続され、ドレインが前記第1の電源系の高電位側の電源線に接続されたMOS型トランジスタであることを特徴とする半導体集積回路装置。 - 第1の電源線に接続された第1の回路を有する第1の電源系と、
第2の電源線に接続された第2の回路を有する第2の電源系と、
前記第1の回路と前記第2の回路との間に接続され、前記第1の回路と前記第2の回路との間で信号を伝送する信号線と、
当該信号線とは異なり、前記第1の電源系と前記第2の電源系の間に異常電圧が発生したときに異常電流が流れる放電経路と、
前記異常電圧が発生したときに、前記異常電流が流れている前記放電経路内の二点間の電位差を検出する検出回路と、
前記信号線と前記放電経路との間に設けられ、前記検出回路の検出結果に基づいて前記信号線と前記放電経路との間の導通状態を制御する保護回路と、を備え、
前記保護回路は、アノード及びカソードの一方が前記信号線に接続され、アノード及びカソードの他方が前記放電経路に接続されたサイリスタであって、
前記検出回路は、ゲートが前記二点の内の一点に接続され、ソースが他点に接続され、ドレインが前記サイリスタのゲートに接続されたMOS型トランジスタであることを特徴とする半導体集積回路装置。 - 第1の電源線に接続された第1の回路を有する第1の電源系と、
第2の電源線に接続された第2の回路を有する第2の電源系と、
前記第1の回路と前記第2の回路との間に接続され、前記第1の回路と前記第2の回路との間で信号を伝送する信号線と、
当該信号線とは異なり、前記第1の電源系と前記第2の電源系の間に異常電圧が発生したときに異常電流が流れる放電経路と、
前記異常電圧が発生したときに、前記異常電流が流れている前記放電経路内の二点間の電位差を検出する検出回路と、
前記第1の電源系の高電位側の電源線と前記放電経路との間に設けられ、前記検出回路の検出結果に基づいて前記第1の電源系の高電位側の電源線と前記放電経路との間の導通状態を制御する保護回路と、を備え、
前記保護回路は、アノード及びカソードの一方が前記第1の電源系の高電位側の電源線に接続され、アノード及びカソードの他方が前記放電経路に接続されたサイリスタであって、
前記検出回路は、ゲートが前記二点の内の一点に接続され、ソースが他点に接続され、ドレインが前記サイリスタのゲートに接続されたMOS型トランジスタであることを特徴とする半導体集積回路装置。 - 前記二点は、前記放電経路内の放電手段を挟む位置にある、請求項1乃至請求項4のいずれか一項に記載の半導体集積回路装置。
- 前記検出回路を保護する第2の保護回路をさらに有する請求項1乃至請求項5のいずれか一項に記載の半導体集積回路装置。
- 前記第2の保護回路が、抵抗とダイオードを有する、請求項6に記載の半導体集積回路装置。
- 前記放電経路は、前記第1の電源系内に位置する第1の放電経路と、前記第2の電源系内に位置する第2の放電経路と、前記第1の電源系と前記第2の電源系との間に位置する第3の放電経路と、によって構成され、
前記第3の放電経路内に前記二点が位置し、
前記第3の放電経路は、前記第1の放電経路と前記第2の放電経路との対向している部分の長さより短い幅の領域に位置する請求項1乃至請求項7のいずれか一項に記載の半導体集積回路装置。 - 電源線に接続された回路を有する電源系と、
前記回路と前記電源系の外の回路との間で信号を伝送する信号線と、
当該信号線とは異なり、前記電源系に異常電圧が発生したときに異常電流が流れる放電経路と、
前記信号線と前記放電経路との間に設けられ、前記放電経路内の二点間の電位差に基づいて前記信号線と前記放電経路との間の導通状態を制御する保護回路と、を備え、
前記保護回路は、ゲートが前記二点の内の一点に接続され、ソース及びドレインの一方が他点に接続され、ソース及びドレインの他方が前記信号線に接続されたMOS型トランジスタであることを特徴とする半導体集積回路装置。 - 電源線に接続された回路を有する電源系と、
前記回路と前記電源系の外の回路との間で信号を伝送する信号線と、
当該信号線とは異なり、前記電源系に異常電圧が発生したときに異常電流が流れる放電経路と、
前記第1の電源系の高電位側の電源線と前記放電経路との間に設けられ、前記放電経路内の二点間の電位差に基づいて前記第1の電源系の高電位側の電源線と前記放電経路との間の導通状態を制御する保護回路と、を備え、
前記保護回路は、ゲートが前記二点の内の一点に接続され、ソース及びドレインの一方が他点に接続され、ソース及びドレインの他方が前記第1の電源系の高電位側の電源線に接続されたMOS型トランジスタであることを特徴とする半導体集積回路装置。 - 電源線に接続された回路を有する電源系と、
前記回路と前記電源系の外の回路との間で信号を伝送する信号線と、
当該信号線とは異なり、前記電源系に異常電圧が発生したときに異常電流が流れる放電経路と、
前記信号線と前記放電経路との間に設けられ、前記放電経路内の二点間の電位差に基づいて前記信号線と前記放電経路との間の導通状態を制御する保護回路と、
ゲートが前記二点の内の一点に接続され、ソース及びドレインの一方が他点に接続されたMOS型トランジスタと、を備え、
前記保護回路は、アノード及びカソードの一方が前記信号線に接続され、アノード及びカソードの他方が前記放電経路に接続され、ゲートが前記MOS型トランジスタのソース及びドレインの他方に接続されたサイリスタであることを特徴とする半導体集積回路装置。 - 電源線に接続された回路を有する電源系と、
前記回路と前記電源系の外の回路との間で信号を伝送する信号線と、
当該信号線とは異なり、前記電源系に異常電圧が発生したときに異常電流が流れる放電経路と、
前記第1の電源系の高電位側の電源線と前記放電経路との間に設けられ、前記放電経路内の二点間の電位差に基づいて前記第1の電源系の高電位側の電源線と前記放電経路との間の導通状態を制御する保護回路と、
ゲートが前記二点の内の一点に接続され、ソース及びドレインの一方が他端に接続されたMOS型トランジスタと、を備え
前記保護回路は、アノード及びカソードの一方が前記第1の電源系の高電位側の電源線に接続され、アノード及びカソードの他方が前記放電経路に接続され、ゲートが前記MOSトランジスタのソース及びドレインの他方に接続されたサイリスタであることを特徴とする半導体集積回路装置。 - 前記保護回路が前記放電経路内の放電手段の両端に接続されている請求項9乃至請求項12のいずれか一項に記載の半導体集積回路装置。
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