CN1866522A - 半导体集成电路装置 - Google Patents

Abstract

本发明的半导体集成电路装置包括：第一电源系统，包括与第一电源线相连的第一电路；第二电源系统，包括与第二电源线相连的第二电路；信号线，连接在第一电路和第二电路之间，用于在第一电路和第二电路之间传输信号；放电路径，其不同于该信号线，并且当有异常电压施加在该第一电源系统与第二电源系统之间时，异常电流流经该放电路径；检测电路，用于检测放电路径上两个位置之间的电位差，其中当产生异常电压时，异常电流流经该放电路径；以及保护电路，其根据检测电路的输出进行工作，以抑制信号线的电压升高。

Description

半导体集成电路装置

技术领域

本发明涉及一种半导体集成电路装置。更具体地，本发明涉及一种关于保护电路的半导体集成电路装置，其中该保护电路用于保护元件不受在多个电源系统中产生的异常电压的影响。

背景技术

近年来，半导体集成电路的小型化以及高速化已经在进行中。伴随于此，半导体集成电路也需要降低电压。与此同时，使用多个电源系统为一个电路设置电源线，而该电路在很多情况下在防噪方面是比较脆弱的。

例如，在一个半导体装置包括了一个模拟电路和一个数字电路的情况下，该模拟电路对于电位变化是比较敏感的，因此在许多情况下，该模拟电路以及数字电路与不同的电源系统相连。

对于包括这种多个电源系统的半导体集成电路来说，已经开发出了一种保护电路，用于保护电路元件不会由于浪涌电压、静电、或其它异常电压而被击穿。图20示出了一种半导体集成电路，其中在多个电源系统中提供了保护电路。与信号线909相连的模拟单元901的电源电压的低电位侧903上的电源线通过保护电路910与数字单元902的电源电压的低电位侧905上的电源线相连，其中该保护电路910作为开关电路，用于由此避免由于异常电压而被击穿(例如参见日本未审专利申请公开第9-172146号)。

在该电路中，如果模拟单元901的电源电压的低电位侧903上的电源线与数字单元902的电源电压的低电位侧905上的电源线之间的电位差大于预定电平，则电流就会流过保护电路910，以由此释放出由于异常电压而导致的异常电流。

因此，就可以避免以下情况的产生：信号线909的电位随着电源线的电位的升高而升高，并且构成输入电路908的MOS晶体管的栅极电位过分地升高，以至于击穿了MOS晶体管的栅极。

但是，根据该方法，通过MOS寄生双极晶体管的快反向操作来保护该信号线909，就会有这样一个问题：如果输入电路908的MOS晶体管是由超薄型的薄膜构成的，则在快反向操作之前，该栅极氧化薄膜非常容易被击穿。

本发明人已经认识到：用于晶体管快反向的钳位电压(Vclamp)以及栅介质的击穿电压(V_BD)在90nm的工艺中是收敛的(图21)。在90nm的工艺中，Vclamp与V_BD之间的区域被称为设计窗口，并且该区域很窄。

图22A示出了用于电源保护网络的一般结构，并且图22B示出了如图22A中所示的电源保护网络的等效电路。在具有第一电路912的第一电源系统911中，提供了高电位侧上的电源线VDD1以及低电位侧上的电源线GND1作为电源线。在具有第二电路914的第二电源系统913中，提供了高电位侧上的电源线VDD2以及低电位侧上的电源线GND2作为电源线。

信号线915连接在第一电路912与第二电路914之间，用于在该第一电路912与第二电路914之间传输信号。

平时电源线保护电路916以及电源线保护电路917不工作，只是在产生了静电、浪涌电压或其它异常电压时才工作。为保护信号线915而提供了信号线保护电路918。

如图22B所示，V_pad是焊盘处全部应力电压，并且V_signal为接口栅极的应力电压。用如下的等式来描述V_pad和V_signal。

V_pad＝V₁+V₃+I_A·R₁+I_A·R₃+I_A·R_wire               (1)

$V_{\mathrm{signal}}=V_2+(V_{\mathrm{pad}}-V_2)\×\frac{R_2}{R_2+R_{\_\mathrm{Pch}\_\mathrm{driver}}}---\left(2\right)$

R_wire被描述为表示沿着各种异常电流路径的导线电阻。信号线保护电路918的目的就是要使得V_signal小于V_pad。如果V_signal大于V_BD，则栅极氧化物就被击穿。

对于窄设计窗口中的混合电源域保护，背靠背二极管的钳位电压(＝V3；大约1V)在很大程度上依赖于V_pad。因此，需要有信号线保护电路918来降低V_signal。当晶体管的栅极氧化物厚度变薄时，允许的V_signal就会变小并且信号线保护电路918的钳位电压(V₂)变得对等式(2)中的V_signal更具影响力。

如上所述，在常用的保护电路中，当半导体电路变小并且设计窗口也变小时，如果快反向操作后的MOS晶体管的钳位电压达到或超过栅极氧化薄膜的击穿电压时，就很难充分地保护具有多个电源系统的半导体装置不受信号线上异常电压的影响。

发明内容

根据本发明一个方面的半导体集成电路装置包括：第一电源系统，包括与第一电源线相连的第一电路；第二电源系统，包括与第二电源线相连的第二电路；信号线，连接在第一电路和第二电路之间，用于在第一电路和第二电路之间传输信号；放电路径，其不同于所述信号线，并且当该第一电源系统与第二电源系统之间施加有异常电压时，异常电流流经该放电路径；检测电路，用于检测放电路径中两个位置之间的电位差，其中当产生异常电压时，异常电流流经该放电路径；以及保护电路，其根据检测电路的输出进行工作，以抑制信号线的电压升高。

根据本发明另一个方面的半导体集成电路装置包括：电源系统，其中包括与电源线相连的电路；信号线，用于在该电路与电源系统的外部电路之间传输信号；以及放电路径，其不同于该信号线，并且当有异常电压施加于该电源系统时，异常电流流经该放电路径；以及保护电路，其配置在放电路径的外部，并且根据放电路径中两个位置之间的电位差进行工作。

附图说明

本发明的上述和其它目的、优点以及特征将随着下面参照附图进行的说明而变得更加清晰，其中：

图1示出了根据本发明第一实施例的半导体集成电路的方框图；

图2示出了使用放电路径上二极管两端的电位差的第一实施例的半导体集成电路的第一个例子；

图3示出了使用放电路径上二极管两端的电位差的第一实施例的半导体集成电路的第一个例子中，VDD1-GND2电位差与B-C电位差或流经MOS晶体管的电流之间的关系；

图4A示出了出于比较目的的半导体集成电路的常用例子，并且图4B示出了如图4A中所示的半导体集成电路的常用例子中VDD1-GND2电位差与B-C电位差或流经MOS晶体管的电流之间的关系；

图5A示出了出于比较目的使用二极管串的半导体集成电路的另一个常用例子，并且图5B示出了第一实施例的半导体集成电路的第一个例子和如图4A和5A中所示的常用半导体集成电路中的信号线保护电路的MM性能和面积，其中第一实施例使用了放电路径上二极管两端的电位差；

图6示出了使用放电路径上电阻器两端的电位差的第一实施例的半导体集成电路的第二个例子；

图7A和7B示出了使用可控硅的第一实施例的半导体集成电路的第三个例子；

图8A和8B示出了在使用可控硅的第一实施例的半导体集成电路的第三个例子中，VDD1-GND2电位差与B-C电位差或流经MOS晶体管的电流之间的关系；

图9示出了第一实施例的半导体集成电路的第四个例子；

图10示出了使用用于保护保护性电路的第二保护电路的第一实施例的半导体集成电路的第五个例子；

图11A和11B示出了在使用用于保护保护性电路的第二保护电路的第一实施例的半导体集成电路的第五个例子中，VDD1-GND2电位差与A-B电位差或B-C电位差之间的关系；

图12示出了并联电路中第一实施例的半导体集成电路的第六个例子；

图13示出了第一实施例的半导体集成电路的第六个例子，其中信号线保护电路位于第一电源系统中；

图14示出了根据本发明第二实施例的半导体集成电路的方框图；

图15示出了第二实施例的半导体集成电路的第一个例子；

图16A示出了在如图15中所示的第二实施例的具有GND电流触发型交叉钳位的半导体集成电路以及不具有交叉钳位的半导体集成电路中施加1V电压时，引发的脉冲电流与VDD1-GND2电位差或泄漏电流之间的关系，并且图16B示出了图16A中触发点的放大图；

图17示出了第二实施例的半导体集成电路的第二个例子；

图18A和18B为根据本发明第三实施例的半导体集成电路的顶视图；

图19A和19B示出了SIP型半导体集成电路和SOC型半导体集成电路的图；

图20示出了包括多个配置有保护电路的电源系统的常用半导体集成电路图；

图21示出了如图20中所示的常用半导体集成电路中栅氧化物厚度与VDD1-GND2电位差或该栅的击穿电压之间的关系；以及

图22A示出了具有信号线保护电路的常用半导体集成电路的方框图，并且图22B示出了如图22A中所示的常用半导体集成电路的等效电路。

具体实施方式

现在将参照说明性实施例对本发明进行描述。本领域内的技术人员可以认识到的是：使用本发明的教导能够实现许多可选实施例，并且本发明并不仅限于出于说明目的的各实施例。

第一实施例

下文中，将对本发明的各实施例进行说明。为了精确的说明，适当地简化或省略了下面的说明以及附图。顺便提及，在整个附图中，相同的部件用相同的参考数字来表示，并且为了清楚地说明，如果不是必须的话，重复的说明将被省略。

下面对根据本发明第一实施例的半导体集成电路进行说明。图1示出了该实施例的半导体集成电路的方框图。在具有第一电路111的第一电源系统11中，提供了高电位侧上的电源线VDD1以及低电位侧上的电源线GND1作为电源线。该第一电路111与高电位侧上的电源线VDD1以及低电位侧上的电源线GND1相连。

进一步，在具有第二电路121的第二电源系统12中，提供了高电位侧上的电源线VDD2以及低电位侧上的电源线GND2作为电源线。该第二电路121与高电位侧上的电源线VDD2以及低电位侧上的电源线GND2相连。

电源线保护电路112以及电源线保护电路122平时不工作，只有当产生静电、浪涌电压、或其他异常电压时才工作。这些保护电路与放电路径13相连，异常电流被放电至该放电电路。

进一步，在该实施例中，电源线GND1以及电源线GND2相连，并且当在VDD1和VDD2之间产生异常电压时被用作放电路径13。按照如下顺序提供该放电路径13：VDD1→电源线保护电路112→GND1→GND2→电源线保护电路122→VDD2，并且该放电路径13包括电源线保护电路112和122，用于对在电源线上产生异常电压时对由于该异常电压而引起的异常电流进行放电。

此外，在第一电路111和第二电路121之间连接有信号线14，用于在第一电路111和第二电路121之间传输信号。当产生异常电压时，大部分电流流经放电路径13，而一部分异常电流流入信号线14。结果，信号线14的电压升高，并且这样该第二电路121就可能被损坏。

为了克服这个问题，在该实施例中，在信号线14与放电路径13之间连接有信号线保护电路123。进一步，检测电路124与信号线保护电路123相连，用于检测放电路径13的两个位置之间的电位差，其中在产生异常电压时，异常电流会流经该放电路径13。只有当由该检测电路124检测到的电位差大于给定的阈值时，该信号线保护电路123才会工作。

通过信号线保护电路123的工作，流入信号线14的异常电流的一部分被放电至放电路径13。由于该放电，信号线14的电压升高就会受到抑制。关于检测电路执行测量的两个位置之间的电位差，可以在放电路径13上任意设置两个位置，以使得该检测电路在正常工作期间不检测电位差，或者只有当产生异常电流时该检测电路才工作。为了不影响到正常操作，在正常工作期间不允许信号线保护电路123工作。

这里假设在第一电源系统11中的高电位侧上的电源线VDD1与GND2之间产生了异常电压，如果在该第一电源系统11中的高电位侧上的电源线VDD1上产生了异常电压，则所产生的异常电流就会通过电源线保护电路112流入GND1和GND2。

这时，该异常电流也会流经该第一电路111，并接着通过信号线14流入第二电路121。如果该信号线14的电压大于给定的阈值，则第二电路就被损坏。

最后，测量放电路径13上两个位置之间的电位差。如果该差值大于预定值，则与信号线14相连的信号线保护电路123就会工作。当信号线保护电路123工作时，流经信号线14的异常电流就会经信号线保护电路123流过放电路径13，由此防止信号线14的电压达到会击穿第二电路的临界击穿电压。

进一步，在该实施例中，可以改变等级，在所述等级下，根据第一电路111中高电位侧上的电源线VDD1至信号线14的阻抗与信号线保护电路123的阻抗之间的比率来降低信号线14的电压。这样，信号线保护电路123的阻抗被降低，因此就能够进一步抑制信号线14的电压升高，并且能够提升导致第二电路121到达临界击穿电压的异常电压的电平。

进一步，可以使用能够用作信号线保护电路123以及检测电路124的MOS晶体管。这是因为使用用作信号线保护电路123以及检测电路124的MOS晶体管能够减少信号线保护电路123以及检测电路124的空间，这有助于节省空间。

图2示出了该实施例的一个例子。在该例子中，输出电路113用作第一电路111，并且输入电路125用作第二电路121。进一步，提供了MOS晶体管126作为信号线保护电路123。进一步，提供了双极二极管127作为放电路径13上的放电单元。

这里使用的术语放电单元表示一个单元，该单元在产生异常电压时对异常电流进行放电，但正常时并不工作。在放电路径13上配置了放电单元。进一步，对在放电电路13上配置的双极二极管127两端的电位差进行检测，以清楚地确定是否有异常电流流过。

MOS晶体管126与双极二极管127的两端相连。MOS晶体管的栅极与双极二极管127的一端相连，其源极与双极二极管127的另一端相连，并且其漏极与信号线14相连。因此，如果双极二极管127两端的电压差达到预定值或更大，则允许该晶体管126工作。

当异常电压施加于VDD1时，放电电路13就会通过VDD1→GND1→GND2来传送该异常电流。这时，就会出现双极二极管127两端的电位差，以使得该MOS晶体管126工作。如果该MOS晶体管126的栅极-源极电位差大于阈值电压电平(＝V₂＝0.3V，等式(2)中)，则该异常电流就会从漏极流至源极，并且通过输入电路125流入信号线14的电流经MOS晶体管126馈入放电路径13。在这种情况下，该MOS晶体管126就不仅起到检测电路124的作用，而且还起到信号线保护电路123的作用。

在图3中，用实线表示图3的半导体集成电路的VDD1-GND2电位差与C-B电位差之间的关系，并且用虚线表示VDD1-GND2电位差与流经MOS晶体管126的电流之间的关系。在图3中，水平线为VDD1-GND2电位差，表示等式(1)中的V_pad，并且垂直线为C-B电位差，表示等式(2)中的V_signal。图3中第二电路的临界击穿电压相当于图21中的V_BD。这里，B表示与MOS晶体管126以及放电路径13相连的节点，而C表示与MOS晶体管126以及信号线14相连的节点。

为了进行比较，图4A示出了具有常用保护电路的半导体集成电路的例子。在如图4A中所示的常用半导体集成电路中，MOS晶体管用作信号线保护电路301。图4B示出了在使用如图4A所示的常用保护电路的情况下，用实线表示的VDD1-GND2电位差与C-B电位差之间的关系，以及用虚线表示的VDD1-GND2电位差与流经MOS晶体管126的电流之间的关系。实线表示VDD1-GND2电位差与C-B电位差之间的关系，并且虚线表示VDD1-GND2电位差与流经如图4A所示的现有技术的保护晶体管126的电流之间的关系。在图4B中，水平线为VDD1-GND2电位差，表示等式(1)中的V_pad，并且垂直线为C-B电位差，表示等式(2)中的V_signal。图4中第二电路的临界击穿电压相当于图21中的V_BD。

该VDD1-GND2电位差相当于异常电压，并且该C-B电位差相当于击穿该第二电路121的电压。只要该C-B电位差能够被抑制到击穿电压以下或更小，即使施加了更大的VDD1-GND2电位差(＝电压)，也可以确定该保护电路是令人满意的。

对于常用的保护电路，可以通过作为MOS晶体管的寄生双极晶体管的快反向操作来保护该信号线。一般地，MOS晶体管的快反向操作之后的钳位电压大约为5V，因此无法用低于5V的较小电位差来钳位一个更低的电压。也就是说，高达5V的VDD1-GND2电位差等于C-B电位差。因此，如果第二电路的临界击穿电压为5V或更低，则在保护电路工作之前该第二电路就被击穿了。如果导致快反向操作的电位差高于第二电路的临界击穿电压，则该第二电路在保护电路工作之前就被击穿。

相反，在该实施例中，如果MOS晶体管126的栅极-源极电压(＝检测电压)在低电压处达到阈值电压或高于阈值电压，则该MOS晶体管126工作并且能够将C-B电位差抑制在低电压处。这样，如果VDD1-GND2电位差为5V或更小并且MOS晶体管的阈值低于5V，则能够将C-B电位差抑制在低于5V的电压处。也就是说，与常规的例子相比，C-B电位差达到第二电路121的临界击穿电压的VDD1-GND2电压电平能够被提升。这样，配置该实施例的半导体集成电路，以使其能够经得起高电平的异常电压。换句话说，在该实施例中，等式(2)中的V₂为大约0.3V，小于通常情况下的5V，并且因此该实施例中的信号线保护电路抑制了V_signal的升高。

为了进行比较，图5A示出了具有二极管串的常规半导体集成电路的另一个例子。在图5A中所示的常规半导体集成电路中，二极管串用作信号线保护电路301。图5B示出了在具有保护电路的两种常规半导体集成电路以及如图2中所示的本实施例中的信号线保护电路的MM(机器模型)性能、90nm工艺中的CMOS工艺评估以及面积，其中所述的两种常规半导体集成电路是如图4A中所示的快反向型以及如图5A所示的二极管串型。该二极管串型包括两种类型：相对于在该实施例中具有信号线保护电路的半导体集成电路来说的小二极管型和大二极管型。二极管串中的V₂为大约2V，是V_f的3倍。该实施例与具有相同面积的快反向型相比具有5倍以上的MM性能。MM性能表示对于异常电压的抵抗力，因此该实施例具有大约5倍以上于快反向型的异常电压抵抗力。对比于该实施例，二极管型显示出具有较大面积的同时具有较小MM性能。这样，保持小的V₂就是抑制V_signal的升高，并且具有该实施例的保护电路的半导体集成电路对于保护薄栅氧化物来说是很有效的。

作为该实施例的另一个例子，电阻器128替换放电路径13中的双极二极管127作为放电单元。图6示出了一个例子，其中MOS晶体管与电阻器128的两端相连。该电阻器128可以是诸如绕线电阻或通孔电阻的寄生电阻，或可以是为了改进检测灵敏度而额外提供的阻性元件。

在该例子中，当异常电压施加于VDD1时，异常电流流经电阻器128，结果就会出现电阻器128两端的电位差。由于该电位差，MOS晶体管126开始工作，并且能够通过MOS晶体管126从信号线14将异常电流传送给放电路径13。这就可以防止第二电路121被击穿。

进一步，作为该实施例的还一个例子，可控硅(SCR)129也可以被用作信号线保护电路123(参见图7A)。在这种情况下，MOS晶体管126的作用就是检测放电路径13中双极二极管127两端的电位差。MOS晶体管126的栅极与双极二极管127的一端相连，其源极与双极二极管127的另一端相连，并且其漏极与SCR 129相连。

在该例子中，通过MOS晶体管126来触发SCR 129的工作。当异常电压施加于VDD1时，就会出现双极二极管127两端的电位差，并且该MOS晶体管126开始工作。

这样，电流流经该MOS晶体管126，并且与此同时，电流也会流经可控硅129。进一步，由于该SCR 129的阻抗大大低于MOS晶体管126的阻抗，因此在将异常电压施加到VDD1的同时施加给信号线14的电压就能够被大大降低。在这种情况下，MOS晶体管126不仅起到检测电路124的作用，还起到信号线保护电路123的作用。

另外，SCR 129比MOS晶体管126允许更多的电流流经其中，并且该操作后的钳位电压低到大约1V，因此该SCR能够起到更强的信号线保护电路123的作用。

图8A示出了在提供了用于触发SCR 129(被用作如图7A所示的信号线保护电路123)操作的MOS晶体管126的情况下，VDD1-GND2电位差与B-C电位差或SCR工作电流之间的关系。相反，图8B示出了在没有提供用于触发如图7B所示的SCR 129操作的MOS晶体管126的情况下，VDD1-GND2电位差与C-B电位差或SCR工作电流之间的关系。在图8A和8B中，水平线为VDD1-GND2电位差，表示等式(1)中的V_pad，并且垂直线为C-B电位差，表示等式(2)中的V_signal。图8A和8B中第二电路的临界击穿电压相当于图21中的V_BD。

当异常电压施加于VDD1时，在提供了MOS晶体管126的情况下，就会出现双极二极管127两端的电位差，以使得该MOS晶体管126工作。电流也通过开始工作的MOS晶体管126流入SCR 129，并且异常电流能够从信号线14流至放电路径13。大量的电流能够流过该SCR129，因此即使VDD1-GND2电位差升高了，信号线14的电压(＝C-B电位差)也不会达到第二电路121的临界击穿电压。

相反，在图8B的说明性例子中，作为触发器的MOS晶体管126被省掉，因此SCR 129的快反向操作开始电压为10V或更高，并且不允许电流流经SCR129，直到VDD1-GND2电位差(＝C-B电位差)达到10V。这样，该SCR129就不会起到信号线保护电路123的作用，并且信号线14的电压达到第二电路121的临界击穿电压。

基于上述内容，使用同时配置有SCR129以及MOS晶体管126的半导体集成电路能够使得半导体集成电路具有更高的保护功能。

进一步，当产生异常电压时，其间会有异常电流流过的两个位置被设置为该半导体集成电路中双极二极管127或电阻器128的两端，但是也可以被设置为放电路径13中的任意两个位置。这里，放电路径13意味着只经过各保护元件的放电路径。图9示出了它的一个例子。

在该例子中，在VDD1与GND1之间提供了与电源线保护电路112并联的电容器114和电阻器115。电容器114与电阻器115之间的点D以及第二电路112低电位侧上电源线GND2的一个点与MOS晶体管126相连。

在这种情况下，当异常电压施加于VDD1时，大部分异常电流流经电源线保护电路112，并且小部分位移电流流经电容器114和电阻器115，并接着经双极二极管127流入第二电源系统12低电位侧上的电源线GND2。因此，当产生异常电压时，作为信号线保护电路123的MOS晶体管126开始工作，并且流入信号线14的异常电流能够被释放至放电路径13。

进一步，在该半导体集成电路中，作为信号线保护电路123的MOS晶体管126的栅极部分可以与第二保护电路130相连(参见图10)。对该第二保护电路进行配置，以使得在与放电路径13以及MOS晶体管126的栅极相连的导体上提供一个电阻器，并且在连接于该导体与放电路径13之间的导体上配置一个二极管。

通过这种配置，如果有可能出现放电路径(其中在产生异常电压时异常电流流经所述的放电路径)中两个位置之间的电位差高于信号线保护电路123的击穿电压时，则通过使用该第二保护电路130就能够防止该信号线保护电路123被损坏。

图11A示出了在提供了第二保护电路130的情况下，VDD1-GND2电位差与A-B电位差或C-B电位差之间的关系，并且图11B示出了在没有提供第二保护电路130的情况下，VDD1-GND2电位差与A-B电位差或C-B电位差之间的关系。在这种情况下，假设第二电路的临界击穿电压与信号线保护电路123的临界击穿电压相等。

在没有提供第二保护电路130的情况下，随着VDD1-GND2电位差的升高，A-B电位差以及C-B电位差都升高。结果就可能在C-B电位差达到第二电路121的临界击穿电压之前，A-B电位差就达到了MOS晶体管126的临界击穿电压。这时，保护电路123被击穿，因此保护信号线14的功能就丧失了，并且LSI本身实际上经受的VDD1-GND2电压也降低。

相反，在提供了第二保护电路130的情况下，如果VDD1-GND2电位差很大，则第二保护电路130的作用就是使得A-B电位差保持恒定。这样，如果VDD1-GND2电位差升高了，就能够抑制A-B电位差，并且作为信号线保护电路123的MOS晶体管126也不会被击穿。这样，信号线保护电路123的作用就是防止第二电路由于信号线14的电压升高而被击穿，以由此提升使得该第二电路121达到临界击穿电压的VDD1-GND2电压的电平。

进一步，当多个输出电路113以及与其相应的多个输入电路125并联且交换多个信号时，一组检测电位差的点以及一个第二信号线保护电路123就足以保护各电路(参见图12)。

如上所述，由于放电路径13上两个位置之间的电位差，因此包括检测电路的信号线保护电路123开始工作，使得可以对信号线14的电压升高进行抑制。进一步，在保护操作期间控制信号线保护电路123的阻抗，通过这种方式，能够在产生异常电压时改变信号线14的电压，并且能够对达到第二电路121的临界击穿电压的异常电压电平进行控制。

在上述的实施例中，该信号线保护电路123位于第二电路121中，但是如图13中所示，该信号线保护电路123可以配置在第一电路111侧。进一步，在上面的例子中，半导体集成电路的放电路径13在低电位侧上与第一电源线以及在低电位侧上与第二电源线相连，但是也可以在高电位侧上与第一电源线以及在高电位侧上与第二电源线相连。

第二实施例

在根据本发明第二实施例的半导体集成电路中，信号线保护电路123与高电位侧VDD1上的第一电源线相连。图14为半导体集成电路的方框图。在图14中，省略了对于与第一实施例相同的部件或操作原理的说明。

在该实施例中，信号线保护电路123与高电位侧VDD1上的第一电源线相连，因此当产生异常电压时，异常电流就能够直接从VDD1流出。也就是说，仅仅经过保护电路的放电路径13升高了。这样，该异常电流几乎无法流过该信号线14，这就可以防止第二电路121被损坏。

作为该实施例的一个例子，图15示出了一个半导体集成电路，其中SCR 129取代了信号线保护电路123，并且起到触发SCR129的操作的功能的MOS晶体管126与放电路径13(其中当产生异常电压时，异常电流会流经该放电路径13)中的两个位置相连。

在该例子中，异常电流的流动导致了双极二极管127两端的电位差，并且使得MOS晶体管126开始工作。这也允许电流流入SCR 129，并且该异常电流能够直接地在高电位侧上从第一电源线VDD1流出。基于上述内容，施加在信号线14上的电压得到抑制。在这种情况下，通过具有SCR129的旁路电流路径就可以进行交叉钳位(cross clamp)。该交叉钳位降低了电位，相应于等式(1)中的V₃+I_A×R₃。

图16A示出了具有SCR交叉钳位的半导体集成电路以及不具有交叉钳位的常规半导体集成电路的例子的TLP测量结果。在TLP测量中，在施加脉冲电流时通过对VDD1-GND2电位差进行测量来检测该信号线保护电路的特性，以及此后对向信号线保护电路施加泄漏电流的脉冲电流进行检测。该泄漏电流的显著增大表示该输入电路125被击穿了。图16B示出了图16A的触发点的放大图。

在不具有交叉钳位的半导体集成电路的例子中，当2.2A的脉冲电流施加于VDD1电源时，VDD1端的电压大约为6.5V并且在施加脉冲电流之后施加1V电压时该DC泄漏电流显著地升高。因此，不具有交叉钳位的半导体集成电路的击穿脉冲电流为2.2A。

相反，在具有SCR交叉钳位的半导体集成电路的实施例的例子中，如图15所示，当向VDD1电源施加5A的脉冲电流时，VDD1端的电压为大约6.5V。但是在施加脉冲电流之后施加1V电压时DC电流不会产生显著地变化，这样该半导体集成电路就不会被击穿并且该击穿脉冲电流为大约5V。在图16A中，对与该实施例的例子中TLP特性线交叉的虚点线进行描述。该虚点线为只有SCR交叉钳位起到信号线保护电路作用时以及SCR交叉钳位和电源线保护电路都工作时之间的相交渡线(crossover)。

在图16B中，示出了触发点的放大图。图16B示出了具有SCR交叉钳位的半导体集成电路中5μm宽和15μm宽的晶体管的情况。作为检测电路的MOS晶体管126通过检测异常电流来触发该SCR 129，并将电流注入该SCR129。当来自MOS晶体管126的电流流入SCR 129时，SCR 129开始工作并且通过SCR交叉钳位的电位(＝1.8V)流出一个电流。15μm宽的晶体管具有更高的电流流过能力，因此该15μm宽的晶体管比5μm宽的晶体管工作的更快些。

图17示出了一个半导体集成电路，其中作为检测电路的MOS晶体管126起到保护电路以及检测电路的作用，并且MOS晶体管126的漏极在高电位侧上与第一电源线VDD1相连。也是在这种情况下，异常电路的流动会导致双极二极管127两端的电位差，并使得该MOS晶体管126开始工作。这样，该异常电流就能够直接地在高电位侧上从第一电源线VDD1中流出。基于上述内容，施加于信号线14的电压就被抑制住了。

如上所述，信号线保护电路123在高电位侧上与第一电源线VDD1相连，以由此获得经得起高电压的半导体集成电路。

第三实施例

根据本发明第三实施例的半导体集成电路限定了一个放电路径，该放电路径连接在第一电源系统21和第二电源系统22之间。图18A为该实施例的半导体集成电路的顶视图。为了比较的目的，图18B的顶视图示出了具有多个电源系统的常规半导体集成电路。在图18A和18B中，省略了对于与第一实施例相同的部件或操作原理的说明。

在图18A和18B中，包括第一电路201的第一电源系统21具有配置在第一电路201周围的放电路径206。该放电路径206配置有在第一电源系统21的高电位侧上的焊盘202a和202b，并通过电源线保护电路204和205与第一电源系统21低电位侧上的焊盘203相连。

进一步，在具有第二电路211的第二电源系统22中，该放电路径206位于第二电路211周围。该放电路径206通过电源线保护电路214和215与第二电源系统高电位侧上的焊盘212相连，以及与第二电源系统低电位侧上的焊盘213相连。

在包括多个电源系统的常规半导体集成电路中，在一个区域中提供了在第一电源系统21与第二电源系统22之间的放电路径221，其中在该区域中，为了确保够宽的放电路径206，该第一电源系统21与第二电源系统22相邻。但是，在该实施例中，将第一电源系统21与第二电源系统22之间的放电路径222限定为这样一个放电路径，其中该放电路径比第一电源系统21的放电路径与第二电源系统22的放电路径相对的那部分要短。

这是因为，通过限定放电路径206，通过配置在第一电源系统21和第二电源系统22之间的放电路径222中的信号线保护电路123，能够精确地检测到电位差。

通过上述配置，能够提供一种半导体集成电路，该电路能够精确地检测到产生异常电压时的异常电流。

第四实施例

在第一、第二以及第三实施例中，所有的电源系统都被安装在单个芯片31(SOC：芯片上的系统)中。本发明的第四实施例用于包括多个芯片31的封装，其中的每个都安装有电源系统(SIP：封装内系统)。图19A和19B为SOC型(图19A)以及SIP型(图19B)的图。

在SOC型的情况下，包括第一电路111和电源线保护电路112的第一电源系统，以及包括第二电路121、电源线保护电路122、以及信号线保护电路123的第二电源系统，以及信号线14安装在单个芯片31中。

在SIP型的情况下，有安装了第一电源系统的第一芯片32和安装了第二电源系统的第二芯片33，其中该第一电源系统包括第一电路111和电源线保护电路112，该第二电源系统包括第二电路121、电源线保护电路122、以及信号线保护电路123。该第一芯片32和第二芯片33通过信号线14相连。进一步，第一芯片32中的GND1与第二芯片33中的GND2相连，作为放电路径13。附带地，信号线保护电路123可以配置给第一芯片32。

在SIP型的情况下，例如，如果第一芯片32是竞争者的产品并且不是很清楚是否提供了用于保护信号线的保护电路，则可以通过提供具有信号线保护电路123的第二芯片33来抑制在产生异常电压时信号线14的电压升高。

可以很清楚地是，本发明并不仅仅限于上述的实施例，并且在不脱离本发明的范畴和精神的情况下可以对上述的实施例进行修改和改变。

Claims (14)

1.一种半导体集成电路装置，包括：

第一电源系统，包括与第一电源线相连的第一电路；

第二电源系统，包括与第二电源线相连的第二电路；

信号线，连接在第一电路和第二电路之间，以及用于在该第一电路和第二电路之间传输信号；

放电路径，其不同于该信号线，并且当有异常电压施加在该第一电源系统与第二电源系统之间时，异常电流流经所述放电路径；

检测电路，用于检测放电路径上两个位置之间的电位差，其中当产生异常电压时，异常电流流经该放电路径；以及

保护电路，其根据该检测电路的输出进行工作，以抑制该信号线的电压升高。

2.根据权利要求1的半导体集成电路装置，其中所述两个位置被设置为将该放电路径的放电单元夹在中间。

3.根据权利要求1的半导体集成电路装置，其中该检测电路是与所述两个位置相连的MOS晶体管，以及

所述两个位置中的一个与该MOS晶体管的栅极相连，并且所述两个位置中的另一个与该MOS晶体管的源极相连。

4.根据权利要求3的半导体集成电路装置，其中作为检测电路的该MOS晶体管也起到保护电路的作用，并且该MOS晶体管的漏极与该信号线相连。

5.根据权利要求3的半导体集成电路装置，其中作为检测电路的该MOS晶体管也起到保护电路的作用，并且该MOS晶体管的漏极与所述第一电源系统高电位侧上的电源线相连。

6.根据权利要求1的半导体集成电路装置，其中该保护电路为可控硅，

配置了MOS晶体管，该MOS晶体管作为与所述可控硅相连的检测电路，

所述MOS晶体管的栅极与所述两个位置中的一个相连，并且所述MOS晶体管的源极与所述两个位置中的另一个相连，

所述MOS晶体管的漏极与构成该可控硅的双极晶体管的基极部分相连，以及

由于所述两个位置之间的电位差使得该MOS晶体管工作，并且通过该工作使得该可控硅开始工作。

7.根据权利要求6的半导体集成电路装置，进一步包括用于保护该检测电路的第二保护电路。

8.根据权利要求7的半导体集成电路装置，其中该第二保护电路包括电阻器和二极管。

9.根据权利要求1的半导体集成电路装置，其中在该第一电路和第二电路之间的该放电路径中设置了所述两个位置，以及

设置了所述第一电路和所述第二电路之间的放电路径，以使得在产生异常电压时能够检测到该两个位置之间的电位差，以及将该放电路径设置为比该第一电源系统的放电路径与该第二电源系统的放电路径相对的那部分要短。

10.根据权利要求3的半导体集成电路装置，其中在该第一电路和第二电路之间的放电路径中设置了所述两个位置，以及

在该第一电路和第二电路之间设置放电路径以使得在产生异常电压时能够检测到该两个位置之间的电位差，以及将该放电路径设置为比该第一电源系统的放电路径与该第二电源系统的放电路径相对的部分短。

11.一种半导体集成电路装置，包括：

电源系统，包括与电源线相连的电路；

信号线，用于在该电路与该电源系统的外部电路之间传输信号；以及

放电路径，其不同于该信号线，并且当有异常电压施加于该电源系统时，异常电流流经该放电路径；以及

保护电路，其配置在该放电路径的外部，并且根据该放电路径上两个位置之间的电位差进行工作。

12.根据权利要求11的半导体集成电路装置，其中该保护电路与该放电路径中的放电单元的两端相连。

13.根据权利要求11的半导体集成电路装置，其中该保护电路为与所述两个位置相连的MOS晶体管，以及

所述两个位置中的一个与该MOS晶体管的栅极相连，并且所述两个位置中的另一个与该MOS晶体管的源极或漏极相连。

14.根据权利要求11的半导体集成电路装置，其中该保护电路为可控硅，

配置了与所述可控硅相连的MOS晶体管，

该MOS晶体管的栅极与所述两个位置中的一个相连，并且该MOS晶体管的源极或漏极与所述两个位置中的另一个相连。

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