KR101383613B1 - 가변 클램프 크기를 갖는 분포된 정전기 방전 보호 회로 - Google Patents

가변 클램프 크기를 갖는 분포된 정전기 방전 보호 회로 Download PDF

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마이클 지. 카즈히니스키
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프리스케일 세미컨덕터, 인크.
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Abstract

집적 회로는 기판에 배치된 제 1 I/O 셀(201)을 포함하고, 상기 제 1 I/O 셀은 제 1 정전기 방전(electrostatic discharge; ESD) 클램프 트랜지스터 디바이스(230)를 포함한다. 제 1 ESD 클램프 트랜지스터 디바이스는 제어 전극, 제 1 전압 기준 버스에 결합된 제 1 전류 전극, 및 제 2 전압 기준 버스에 결합된 제 2 전류 전극을 포함한다. 제 1 ESD 클램프 트랜지스터 디바이스(230)는 제 1 채널 폭을 갖는다. 상기 집적 회로는 제 2 ESD 클램프 트랜지스터 디바이스(236)를 포함하는 제 2 I/O 셀(209)을 더 포함한다. 제 2 ESD 클램프 트랜지스터 디바이스(236)는 제어 전극, 제 1 전압 기준 버스에 결합된 제 1 전류 전극, 및 제 2 전압 기준 버스에 결합된 제 2 전류 전극을 포함한다. 제 2 ESD 클램프 트랜지스터 디바이스는 제 1 채널 폭과 상이한 제 2 채널 폭을 갖는다.
Figure R1020097006625
집적 회로, 정전기 방전(ESD) 보호 회로, 제어 전극, 전류 전극, 채널 폭, ESD 클램프 트랜지스터 디바이스, 과도 검출기 회로, 트리거 버스, I/O 셀들

Description

가변 클램프 크기를 갖는 분포된 정전기 방전 보호 회로{DISTRIBUTED ELECTROSTATIC DISCHARGE PROTECTION CIRCUIT WITH VARYING CLAMP SIZE}
본 명세서는 일반적으로 집적 회로 디바이스들의 입력/출력(I/O) 셀들에 관한 것이며, 특히 입력/출력 셀들에 대한 정전기 방전(electrostatic discharge; ESD) 보호에 관한 것이다.
예를 들어, 와이어-본드(wire-bond) 및 플립-칩 패키지(flip-chip package)들 둘 모두에서 집적 회로들에 대해 견고한 정전기 방전(ESD) 보호의 디자인이 중요하다. 집적 회로(IC) 디바이스의 주변의 I/O 링(ring)에서 I/O 셀들을 보호하기 위한 노력에서, 디자이너는 종종 각각의 I/O 패드(pad)와 로컬 I/O 전력(VDD) 및 접지(VSS) 버스(bus)들 사이에 ESD 다이오드들을 배치한다. 게다가, 과도 검출기(transient detector) 회로 및 금속-산화물 전계-효과 트랜지스터(metal-oxide field-effect transistor; MOSFET) 클램프(clamp)를 포함하는 액티브 레일 클램프 회로(active rail clamp circuit)들이 종종 VDD 및 VSS 버스들 사이의 ESD 보호를 제공하기 위하여 배치된다. "ESD 클램프 트랜지스터들", "클램프 트랜지스터들", 또는 단순히 "클램프들"이라고 칭해지는 이러한 클램프 트랜지스터들은 전형적으로 집적 회로의 I/O 링 내의 전력 셀들, 접지 셀들, I/O 셀들 또는 스페이서 셀(spacer cell)들 내에 병렬로 분포된다. 클램프 트랜지스터들은 집합적으로 ESD 클램프 트랜지스터 네트워크를 형성한다. 일부의 IC 디자인들에서, I/O 링 내에 배치된 전력/접지 셀들 또는 스페이서 셀들이 매우 적게 존재하거나, 또는 전혀 존재하지 않는다. 예를 들어, 플립-칩 패키징을 위해 디자인된 IC에서, VDD 및 VSS 버스들로의 오프-칩 접속(off-chip connection)들은 전형적으로 I/O 링 내의 임의의 전력 또는 접지 셀들을 필요로 함이 없이, 범프(bump)들을 통하여 행해진다. 스페이서 셀들은 I/O 링 내에 부가적인 공간을 필요로 하는데, 이는 특히 상당히 많은 I/O 셀들을 갖는 디자인들에 대해 바람직하지 않다. ESD 디자이너에 대해 내포된 사항은 ESD 클램프 트랜지스터들을 포함한 모든 ESD 보호 회로가 이상적으로는 I/O 셀들 자체 내에 포함되어야 한다는 것이다. 이러한 ESD 보호 네트워크들은 전형적으로 동일한 상대적으로 큰 채널 폭을 갖는 클램프 트랜지스터들을 가진 I/O 셀들을 사용한다. 이 배열은 전형적으로 I/O 셀 뱅크(cell bank)의 내부 상에서 I/O 셀들에 대해 과잉보호(overprotection), 및 I/O 셀 뱅크의 에지(edge)들에서 I/O 셀들에 대한 보호결핍(underprotection) 뿐만 아니라, ESD 클램프들에 의한 과도한 전류 누설을 초래한다. 따라서, 개선된 ESD 보호 기술이 유용할 것이다.
본 명세서의 하나의 양상에 따르면, 접적 회로 디바이스는 제 1 종단부(terminating end)와 제 2 종단부를 포함한 제 1 전압 기준 버스(voltage reference bus), 그리고 제 2 전압 기준 버스를 포함한다. 상기 집적 회로 디바이스는 상기 제 1 전압 기준 버스의 길이를 따라 분포된 복수의 입력/출력(I/O) 셀들을 더 포함한다. 제 1 서브셋(subset)의 I/O 셀들 각각은 제 1 전압 기준 버스에 결합된 전류 전극 및 제 2 전압 기준 버스에 결합된 전류 전극을 포함하고, 제 1 채널 폭을 가지는 제 1 정전기 방전(ESD) 클램프 트랜지스터 디바이스를 포함한다. 제 2 서브셋의 I/O 셀들 각각은 제 1 전압 기준 버스에 결합된 전류 전극 및 제 2 전압 기준 버스에 결합된 전류 전극을 포함하고, 제 2 채널 폭을 가지는 제 2 ESD 클램프 트랜지스터 디바이스를 포함하며, 상기 제 2 채널 폭은 상기 제 1 채널 폭과 상이하다.
본 명세서의 또 다른 양상에 따르면, I/O 셀들의 뱅크는 제 1 정전기 방전(ESD) 클램프 트랜지스터 디바이스를 포함하는 제 1 I/O 셀을 포함한다. 상기 제 1 ESD 클램프 트랜지스터 디바이스는 제어 전극, 제 1 전압 기준 버스에 결합된 제 1 전류 전극, 및 제 2 전압 기준 버스에 결합된 제 2 전류 전극을 포함한다. 제 1 ESD 클램프 트랜지스터 디바이스는 제 1 채널 폭을 갖는다. I/O 셀들의 뱅크는 제 2 ESD 클램프 트랜지스터 디바이스를 포함하는 제 2 I/O 셀을 더 포함한다. 제 2 ESD 클램프 트랜지스터 디바이스는 제어 전극, 제 1 전압 기준 버스에 결합된 제 1 전류 전극, 및 제 2 전압 기준 버스에 결합된 제 2 전류 전극을 포함한다. 제 2 ESD 클램프 트랜지스터 디바이스는 상기 제 1 채널 폭과 상이한 제 2 채널 폭을 갖는다.
본 발명의 또 다른 양상에 따르면, 집적 회로에서 정전기 방전(ESD)을 보상하는 방법은 제 1 세트의 입력/출력(I/O) 셀들을 형성하는 단계를 포함하며, 상기 제 1 세트는 I/O 셀들의 뱅크의 제 1 부분을 나타내고, 상기 제 1 세트의 각각의 I/O 셀은 제 1 전압 기준 버스에 결합된 전류 전극 및 제 2 전압 기준 버스에 결합된 전류 전극을 포함하는 제 1 ESD 클램프 트랜지스터 디바이스를 포함한다. 상기 제 1 ESD 클램프 트랜지스터 디바이스는 제 1 채널 폭을 갖는다. 상기 방법은 제 2 세트의 I/O 셀들을 형성하는 단계를 포함하며, 상기 제 2 세트는 I/O 셀들의 뱅크의 제 2 부분을 나타내고 상기 제 2 세트의 각각의 I/O 셀은 제 1 전압 기준 버스에 결합된 전류 전극 및 제 2 전압 기준 버스에 결합된 전류 전극을 포함하는 제 2 ESD 클램프 트랜지스터 디바이스를 포함한다. 상기 제 2 ESD 클램프 트랜지스터 디바이스는 제 1 채널 폭과 상이한 제 2 채널 폭을 갖는다.
첨부 도면들을 참조함으로써 본 명세서가 더 잘 이해될 수 있고, 본 발명의 다양한 특징들 및 장점들이 당업자에게 명백해질 수 있다.
도 1은 본 명세서의 적어도 하나의 실시예에 따른 I/O 셀들에 대한 ESD 보호를 사용하는 한 예시적인 IC 디바이스를 도시한 도면.
도 2는 본 명세서의 적어도 하나의 실시예에 따른 상이한 채널 폭들을 갖는 ESD 클램프 트랜지스터 디바이스들을 가진 I/O 셀들의 한 예시적인 뱅크 레이아웃(layout)을 도시한 도면.
도 3은 본 명세서의 적어도 하나의 실시예에 따른 도 2의 특정 I/O 셀들을 도시한 회로도.
도 4는 도 2 및 도 3에 도시된 실시예의 한 예시적인 시뮬레이팅(simulating)된 성능을 도시한 그래프.
도 5는 본 명세서의 적어도 하나의 실시예에 따른 도 3의 I/O 셀들의 회로 레이아웃들을 도시한 도면.
도 6은 본 명세서의 적어도 하나의 실시예에 따른 I/O 셀들의 부가적인 회로 레이아웃들을 도시한 도면.
도 7 및 도 8은 본 명세서의 적어도 하나의 실시예에 따른 상이한 채널 폭들을 갖는 ESD 클램프 트랜지스터 디바이스들을 가진 I/O 셀들의 부가적인 예시적인 뱅크 레이아웃을 도시한 도면들.
도 9는 ESD 보호를 위한 한 예시적인 종래 기술의 과도 검출 회로를 도시한 회로도.
도 10은 본 명세서의 적어도 하나의 실시예에 따른 집적 회로(IC) 디바이스에서 ESD를 보상하는 한 예시적인 방법을 도시한 흐름도.
여러 도면들에서 유사하거나 동일한 항목들에는 동일한 참조 부호들이 매겨져 있다.
도 1 내지 도 10은 IC 디바이스의 I/O 셀들의 뱅크에서 ESD 보호를 제공하는 예시적인 기술들을 도시한다. I/O 셀들은 제 1 전압 기준 버스(예를 들어, VDD 버스) 및 제 2 전압 기준 버스(예를 들어, VSS 버스)에 접속되며, 상기 I/O 셀들은 제 1 전압 기준 버스의 종단부들 사이에 분포된다. 하나의 실시예에서, I/O 셀들 중 일부 또는 모두는 제 1 전압 기준 버스에 접속된 하나의 전류 전극 및 제 2 전압 기준 버스에 접속된 또 다른 전류 전극을 가지는 ESD 클램프 트랜지스터 디바이스(MOSFET 트랜지스터 또는 MOSFET 트랜지스터들 또는 트랜지스터 세그먼트(segment)들의 어레이)를 포함하며, 특정 I/O 셀의 ESD 클램프 트랜지스터 디바이스의 채널 폭은 I/O 셀들의 뱅크에서의 I/O 셀의 위치에 기초한다. 설명하기 위하여, 제 1 전압 기준 버스의 종단부들에 인접한 I/O 셀들은 I/O 셀들의 뱅크의 내부의(즉, 종단부들로부터 먼) I/O 셀들보다 더 큰 채널 폭들을 갖는 ESD 클램프 트랜지스터 디바이스들을 가질 수 있다. 이 방식으로 분포된 가변 채널 폭들의 ESD 클램프 트랜지스터 디바이스들에 의하여, 뱅크의 I/O 셀들에 대해 더 균일한 ESD 보호 레벨들이 성취될 수 있다.
본원에 사용된 바와 같이, 용어 "I/O"는 입력, 출력, 또는 이들의 조합을 칭한다. 따라서, 본원에 사용된 바와 같이, 용어 "I/O 셀"은 입력-전용 셀, 출력-전용 셀, 또는 입력 셀 및 출력 셀 둘 모두로서 구성 가능한 셀을 칭한다. 본원에 사용된 바와 같이, 용어 "트랜지스터 디바이스"는 단일 트랜지스터 또는 트랜지스터들의 어레이를 칭하며, 여기서 단일 트랜지스터 또는 트랜지스터들의 어레이의 트랜지스터들 중 일부 또는 모두는 단일-세그먼트 트랜지스터 또는 복수의 세그먼트들(또는 "핑거(finger)"들)을 포함하는 트랜지스터로서 구현될 수 있다. 그러므로, 클램프 트랜지스터 디바이스의 채널 폭을 칭할 때, 이것이 클램프 트랜지스터 디바이스를 형성하기 위하여 병렬로 와이어링(wiring)되는 모든 트랜지스터 세그먼트들 의 총 누적 채널 폭을 나타낸다는 것이 이해되어야 한다.
논의를 위하여, 본 명세서의 ESD 보호 기술들이 마이크로프로세서(microprocessor)의 상황에서 설명된다. 그러나, ESD 보호 기술들은 어플리케이션 특정 집적 회로(application specific integrated circuit; ASIC)들, 마이크로제어기들, 시스템-온-칩(system-on-a-chip; SOC)들 등과 같은 다른 유형들의 전자 디바이스들에서 유사하게 사용될 수 있다. 또한, 본원에 개시된 회로 구현들이 실리콘 기판 및 실리콘 온 인슐레이터(silicon on insulator) MOS 전계 효과 트랜지스터(MOSFET)들과 같은 금속 산화물 반도체(metal oxide semiconductor; MOS) 트랜지스터들, 바이폴라 접합(bipolar junction) 트랜지스터들과 같은 다른 트랜지스터 유형들을 사용하여 설명될지라도, 복수의 독립 게이트 FET(multiple independent gate FET; MIGFET)들 및 실리콘 게르마늄과 같은 다른 재료들이 본 명세서의 범위를 벗어남이 없이 적절하게 구현될 수 있다. 게다가, 클램프 트랜지스터 디바이스들이 본원에서 n-채널 MOSFET들로서 설명될지라도, p-채널 MOSFET들, 2개 이상의 직렬 n-채널 또는 p-채널 MOSFET들, 바이폴라 접합 트랜지스터, 또는 반도체 제어되는 정류기들(semiconductor controlled rectifiers; SCRs)을 포함하는 다른 클램프 디바이스들이 본 명세서의 범위를 벗어남이 없이 사용될 수 있다.
도 1을 참조하면, 본 명세서의 적어도 하나의 실시예에 따른 ESD 보호를 구현하는 한 예시적인 집적 회로(IC)(100)(예를 들어, 마이크로프로세서)가 도시되어 있다. 도시된 예에서, IC(100)는 기판(101), 중앙 처리 장치(CPU)(102), 그리고 메모리 제어기(104) 및 캐시(cache)(106)와 같은 복수의 주변 구성요소들을 포함한 다. IC(100)는 상기 IC(100) 외부의 구성요소들로부터 신호들을 수신하고 상기 IC(100) 외부의 구성요소들에 신호들을 제공하는 복수의 입력/출력(I/O) 셀들을 더 포함한다. 도시된 예에서, 복수의 I/O 셀들은 I/O 셀 뱅크(108) 및 I/O 셀 뱅크(110) 내에 구현된다. I/O 셀 뱅크(108)는 기판(101)에 배치된 I/O 셀들(111 내지 123)을 포함하고, I/O 셀 뱅크(110)는 기판(101)에 배치된 I/O 셀들(124 내지 130)을 포함한다.
I/O 셀 뱅크(108)의 I/O 셀들(111 내지 123)은 VDD 버스(132) 및 VSS 버스(134)로 표현되는 제 1 전력 도메인(power domain)에 접속된다. I/O 셀 뱅크(110)의 I/O 셀들(124 내지 130)은 VDD 버스(136) 및 VSS 버스(138)로 표현되는 별도의 제 2 전력 도메인에 접속된다. VDD 버스(132)는 종단부들(140 및 142)에서 종료되는 반면, VDD 버스(136)는 종단부들(144 및 146)에서 종료되어, VDD 버스(132) 및 VDD 버스(136)는 IC(100)에서 연속적인 버스들이 아니며 2개의 별도의 전력 도메인들을 구성하게 된다.
도시된 예에서, I/O 셀들(111 내지 123)은 트리거 버스(trigger bus)(150) 및 ESD 부스트 버스(boost bus)(152)에 접속되는 반면, I/O 셀들(124 내지 130)은 별도의 트리거 버스(154) 및 ESD 부스트 버스(156)에 접속된다. 그러나, 다른 실시예들은 ESD 부스트 버스를 구현하지 않을 수 있다. 적어도 하나의 실시예에서, I/O 셀 뱅크(108)의 I/O 셀들(111 내지 123)은 VDD 버스(132)의 종단부(140) 및 종단 부(142) 사이의 VDD 버스(132)의 길이를 따라 (균일하거나 불균일하게) 분포되고, I/O 셀 뱅크(110)의 I/O 셀들(124 내지 130)은 VDD 버스(136)의 종단부(144) 및 종단부(146) 사이의 VDD 버스(136)의 길이를 따라 (균일하거나 불균일하게) 분포된다. 도시된 실시예에서, VSS 버스(134), ESD 부스트 버스(152) 및 트리거 버스(150)는 VDD 버스(132)와 정합하도록 종단부들(140 및 142)에서 종료된다. 유사하게, VSS 버스(138), ESD 부스트 버스(156) 및 트리거 버스(154)는 VDD 버스(136)와 정합하도록 종단부들(144 및 146)에서 종료된다. 대안적으로, VSS 버스(134) 및 VSS 버스(138)는 함께 단락됨으로써, 연속적인 단일 VSS 버스를 형성할 수 있다.
IC 회로(100)는 I/O 뱅크(108)와 연관된 과도 검출기 회로(156) 및 I/O 뱅크(110)와 연관된 과도 검출기 회로(158)를 더 포함한다. 과도 검출기 회로(156)는 트리거 버스(150)에 접속된 출력, 및 부스트 버스(152) 및 VSS 버스(134)에 접속된 입력들(도시되지 않음)을 갖는다. 과도 검출기 회로(158)는 트리거 버스(154)에 접속된 트리거 출력, 및 부스트 버스(156) 및 VSS 버스(138)에 접속된 입력들(도시되지 않음)을 갖는다. 도시된 바와 같이, 과도 검출기 회로들(156 및 158)은 I/O 셀 뱅크들(108 및 110)을 각각 형성하는 I/O 셀들로부터 떨어지거나 분리될 수 있다. 대안적으로, 과도 검출기 회로(156)가 I/O 셀들(111 내지 123) 중 하나 이상에서 구현될 수 있고, 과도 검출기 회로(158)가 I/O 셀들(124 내지 130) 중 하나 이상에 서 구현될 수 있다. 또한, 또 다른 대안적인 실시예에서, I/O 셀들 중 일부 또는 모두는 로컬 ESD 클램프 트랜지스터 디바이스에 직접 접속된 별도의 과도 검출기 회로를 포함할 수 있다.
도 2 내지 도 8을 참조하여 더 상세히 논의되는 바와 같이, I/O 셀 뱅크(108)의 특정 I/O 셀에서의 ESD 클램프 트랜지스터 디바이스의 채널 폭은 I/O 셀 뱅크(108) 내의 특정 I/O 셀의 위치에 기초한다. 마찬가지로, I/O 셀 뱅크(110)의 특정 I/O 셀에서의 ESD 클램프 트랜지스터 디바이스의 채널 폭은 I/O 셀 뱅크(110) 내의 특정 I/O 셀의 위치에 기초한다. 하나의 실시예에서, I/O 셀의 ESD 클램프 트랜지스터 디바이스의 채널 폭은 I/O 셀 뱅크의 에지(또는 대안적으로, 대응하는 전압 기준 버스의 종단부)에 대한 I/O 셀의 인접성(proximity)에 기초한다. 설명하기 위하여, 하나의 실시예에서, I/O 셀 뱅크(108)는 3개의 영역들: 종단부 영역(180); 내부 영역(182); 및 종단부 영역(184)으로 분할된다. 이 예에서, 종단부 영역들(180 및 184)에서의 I/O 셀들(즉, I/O 셀들(111 내지 114) 및 I/O 셀들(120 내지 123))의 ESD 클램프 트랜지스터 디바이스들은 제 1 채널 폭을 가지며, 내부 영역(182)에서의 I/O 셀들(즉, I/O 셀들(115 내지 119))의 ESD 클램프 트랜지스터 디바이스들은 상기 제 1 대역폭보다 더 적은 제 2 대역폭을 갖는다. I/O 셀들(124 내지 130)에서의 ESD 클램프 트랜지스터 디바이스들의 채널 폭들은 I/O 셀 뱅크(110)에 대해 유사하게 구성될 수 있다. 하나의 실시예에서, 제 1 채널 폭은 제 2 채널 폭의 1.5배 내지 4배 사이이다. 또 다른 실시예에서, 제 1 채널 폭은 제 2 채널 폭의 4배 내지 10배 사이이다.
도 2를 참조하면, 본 명세서의 적어도 하나의 실시예에 따른 I/O 셀 뱅크(200)(예를 들어, 도 1의 I/O 셀 뱅크들(108 및 110))의 I/O 셀들의 예시적인 레이아웃 평면도가 도시되어 있다. 명확화를 위하여, 과도 검출기 회로들 및 ESD 클램프 트랜지스터 디바이스들에 의해 점유되는 영역들만이 도시되어 있다. 도시된 예에서, I/O 셀 뱅크(200)는 I/O 셀들(201 내지 216)을 포함하며, 여기서 I/O 셀들(201 내지 206)은 I/O 셀 뱅크(200)의 종단부 영역(220)에 위치되고, I/O 셀들(207 내지 210)은 I/O 셀 뱅크(200)의 내부 영역(222)에 위치되며, I/O 셀들(211 내지 216)은 I/O 셀 뱅크(200)의 종단부 영역(224)에 위치된다. I/O 셀(205) 및 I/O 셀(212)을 제외하고는, 종단부 영역들(220 및 224)에서의 I/O 셀들은 더 큰 채널 폭을 갖는 ESD 클램프 트랜지스터 디바이스들(큰 클램프 트랜지스터 디바이스들)을 가지며, 내부 영역(222)에서의 I/O 셀들은 더 작은 채널 폭을 갖는 ESD 클램프 트랜지스터 디바이스들(작은 클램프 트랜지스터 디바이스들)을 갖는다. ESD 클램프 트랜지스터 디바이스 대신에, I/O 셀들(205 및 212)은 ESD 이벤트(event)를 검출하는 것에 응답하여 나머지 I/O 셀들의 ESD 클램프 트랜지스터 디바이스들을 인에이블(enable)하는데 사용되는 트리거 버스(도시되지 않음)에 접속된 출력들을 갖는 로컬 과도 검출기 회로들을 구현한다. 도 2에 도시된 바와 같이, 큰 클램프 트랜지스터 디바이스들의 (레이아웃 높이(234) 및 레이아웃 폭(232)으로 표현된 바와 같은) 레이아웃 영역(230)은 작은 클램프 트랜지스터 디바이스들의 (레이아웃 높이(240) 및 레이아웃 폭(238)으로 표현된 바와 같은) 레이아웃 영역(236)보다 실질적으로 더 크다. 또한 도시된 바와 같이, 큰 클램프 트랜지스터 디바이스들 및 과도 검출기 회로들은 거의 동일한 물리적 크기로 이루어지고, 자신들의 각각의 I/O 셀들의 평면도의 거의 동일한 물리적인 영역을 점유한다. 이 때문에, 단일 베이스 I/O 셀의 디자인 레이아웃은 이 큰 클램프 트랜지스터 디바이스/과도 검출기 회로 영역에 어떤 것도 배치되지 않고 생성될 수 있다. 큰 클램프 트랜지스터 디바이스를 갖는 I/O 셀 또는 과도 검출기 회로를 갖는 I/O 셀은 또한 큰 클램프 트랜지스터 디바이스 또는 과도 검출기 회로 중 하나에서의 드롭핑(dropping)에 의하여 이 베이스 I/O 셀로부터 생성될 수 있다. 더구나, 작은 클램프 트랜지스터 디바이스를 갖는 I/O 셀이 또한 작은 클램프 트랜지스터 디바이스에서의 드롭핑에 의하여 이 베이스 I/O 셀로부터 생성될 수 있다. 작은 클램프 트랜지스터 디바이스를 갖는 I/O 셀에서, 사용되지 않은 나머지 영역은 디커플링 커패시터(decoupling capacitor)들 또는 다른 I/O 회로에 사용될 수 있다. 상호 교환 가능한 큰 클램프 트랜지스터 디바이스들, 작은 클램프 트랜지스터 디바이스들, 또는 과도 검출기 회로들을 갖는 베이스 I/O 셀 평면도를 사용한 이 디자인 방법은 I/O 라이브러리(library)에서 ESD 클램프 네트워크를 구현하는 효율적인 기술을 제공할 수 있다. 도 3을 참조하면, 본 명세서의 적어도 하나의 실시예에 따른 큰 클램프 트랜지스터 디바이스를 갖는 I/O 셀(301)(예를 들어, 도 2의 I/O 셀들(201 내지 204, 206, 211, 그리고 213 내지 216))의 한 예시적인 회로 개요도, 작은 클램프 트랜지스터 디바이스를 갖는 I/O 셀(예를 들어, 도 2의 I/O 셀들(302)(207 내지 210))의 한 예시적인 회로 개요도 및 과도 검출기 회로를 갖는 I/O 셀(303)(예를 들어, 도 2의 I/O 셀들(205 및 212))의 한 예시적인 회로 개요도가 도시되어 있다. 명확화를 위하여, 도 3의 I/O 셀 개요도들은 예를 들어, 입력 버퍼 회로, 프리-드라이버 회로(pre-driver circuit), 및 통상적인 I/O 동작을 위해 전형적으로 포함되는 다른 회로 구성요소들과 같은, ESD 손상으로부터 보호되는 것이 바람직한 임의의 부가적인 I/O 회로를 생략한다.
I/O 셀(301)은 다이오드(306)(다이오드 A2)를 통하여 ESD 부스트 버스(352)(예를 들어, 도 1의 ESD 부스트 버스(152))에 접속되고 다이오드(308)(다이오드 A1)를 통하여 VDD 버스(332)(예를 들어, 도 1의 VDD 버스(132))에 접속되는 I/O 패드(304)를 포함하며, VSS 버스(334)(예를 들어, 도 1의 VSS 버스(134))는 다이오드(310)(다이오드 B)를 통하여 I/O 패드(304)에 접속된다. I/O 셀(301)은 VDD 버스(332)에 접속된 전류 전극, VSS 버스(334)에 접속된 전류 전극, 및 트리거 버스(350)(예를 들어, 도 1의 트리거 버스(150))에 접속된 제어 전극을 갖는 큰 클램프 트랜지스터 디바이스(320)를 더 포함한다. I/O 셀(301)은 VDD 버스(332)에 접속된 전류 전극, I/O 패드(304)에 접속된 전류 전극, 및 프리-드라이버 회로(도시되지 않음)로부터 OUT1 신호를 수신하는 제어 전극을 갖는 풀-업 출력 드라이버 트랜지스터(pull-up output driver transistor)(316)(예를 들어, p-채널 트랜지스터)를 더 포함한다. I/O 셀(301)은 또한 I/O 패드(304)에 접속된 전류 전극, VSS 버스(334)에 접속된 전류 전극, 및 프리-드라이버 회로(도시되지 않음)로부터 OUT2 신호를 수신하는 제어 전극을 갖는 풀-다운 출력 드라이버 트랜지스터(pull-down output driver transistor)(318)(예를 들어, n-채널 트랜지스터)를 포함한다.
I/O 셀(302)은 다이오드(326)(A2 다이오드)를 통하여 ESD 부스트 버스(352)에 접속되고 다이오드(328)(A1 다이오드)를 통하여 VDD 버스(332)에 접속되는 I/O 패드(324)를 포함하여, VSS 버스(334)는 다이오드(330)(B 다이오드)를 통하여 I/O 패드(324)에 접속된다. I/O 셀(302)은 VDD 버스(332)에 접속된 전류 전극, VSS 버스(334)에 접속된 전류 전극, 및 트리거 버스(350)에 접속된 제어 전극을 갖는 작은 클램프 트랜지스터 디바이스(340)를 더 포함한다. I/O 셀(302)은 VDD 버스(332)에 접속된 양극(anode) 단자 및 VSS 버스(334)에 접속된 음극(cathode) 단자를 갖는 디커플링 커패시터(341)를 더 포함한다. 대안적인 실시예에서, 다른 I/O 회로가 커플링 커패시터(341) 대신 사용될 수 있다. I/O 셀(302)은 또한 VDD 버스(332)에 접속된 전류 전극, I/O 패드(324)에 접속된 전류 전극, 및 프리-드라이버 회로(도시되지 않음)로부터 OUT3 신호를 수신하는 제어 전극을 갖는 풀-업 출력 드라이버 트랜지스터(336)(예를 들어, p-채널 트랜지스터)를 포함한다. I/O 셀(302)은 또한 I/O 패드(324)에 접속된 전류 전극, VSS 버스(334)에 접속된 전류 전극, 및 프리-드라이버 회로(도시되지 않음)로부터 OUT4 신호를 수신하는 제어 전극을 갖는 풀-다운 출력 드라이버 트랜지스터(338)(예를 들어, n-채널 트랜지스터)를 포함한다. 도시된 예의 목적들을 위하여, I/O 셀(301)의 클램프 트랜지스터 디바이스(320)는 880 미크론(micron)의 인출된 채널 폭 및 0.28 미크론의 인출된 채널 길이를 가지며, I/O 셀(302)의 클램프 트랜지스터 디바이스(340)는 275 미크론의 인출된 채널 폭 및 0.28 미크론의 인출된 채널 길이를 갖는다.
I/O 셀(303)은 다이오드(346)(A2 다이오드)를 통하여 ESD 부스트 버스(352)에 접속되고 다이오드(348)(A1 다이오드)를 통하여 VDD 버스(332)에 접속되는 I/O 패드(344)를 포함하며, VSS 버스(334)는 다이오드(351)(B 다이오드)를 통하여 I/O 패드(344)에 접속된다. I/O 셀(303)은 ESD 트리거 버스(350)에 접속된 출력을 갖는 과도 검출기 회로(360)를 더 포함한다. 과도 검출기 회로(360)는 또한 ESD 부스트 버스(352) 및 VSS 버스(334)에 접속된다. I/O 셀(303)은 VDD 버스(332)에 접속된 전류 전극, I/O 패드(344)에 접속된 전류 전극, 및 프리-드라이버 회로(도시되지 않음)로부터 OUT5 신호를 수신하는 제어 전극을 갖는 풀-업 출력 드라이버 트랜지스터(356)(예를 들어, p-채널 트랜지스터)를 더 포함한다. I/O 셀(303)은 또한 I/O 패드(344)에 접속된 전류 전극, VSS 버스(334)에 접속된 전류 전극, 및 프리-드라이버 회로(도시되지 않음)로부터 OUT6 신호를 수신하는 제어 전극을 갖는 풀-다운 출력 드라이버 트랜지스터(358)(예를 들어, n-채널 트랜지스터)를 포함한다.
도시된 예에서, A2 다이오드들(I/O 셀(301) 내의 다이오드(306), I/O 셀(302) 내의 다이오드(326), 및 I/O 셀(303) 내의 다이오드(346)) 각각은 40 미크론의 p+ 액티브 둘레(periphery)를 갖는 NWELL 다이오드들에서의 p+ 확산으로서 형 성된다. 유사하게, A1 다이오드들(I/O 셀(301) 내의 다이오드(308), I/O 셀(302) 내의 다이오드(328), 및 I/O 셀(303) 내의 다이오드(348)) 각각은 400 미크론의 p+ 액티브 둘레를 갖는 NWELL 다이오드들에서의 p+ 확산으로서 형성된다. 최종적으로, B 다이오드들(I/O 셀(301) 내의 다이오드(310), I/O 셀(302) 내의 다이오드(330), 및 I/O 셀(303) 내의 다이오드(351)) 각각은 400 미크론의 n+ 액티브 둘레를 갖는 PWELL 다이오드들에서의 n+ 확산으로서 형성된다. 다른 실시예들에서, 다른 ESD 다이오드 액티브 둘레 값들이 사용될 수 있고, 이러한 값들은 I/O 셀마다 변화될 수 있다.
예를 들어, 접지된 VSS 버스(334)에 대하여 I/O 셀(301) 내의 I/O 패드(304)(도 3 참조)에 인가되는 포지티브 ESD 이벤트(positive ESD event) 동안, 주요(고 전류) ESD 경로는 순방향-바이어스된 다이오드(308)를 통하여 VDD 버스(332)로 진행하고 나서, 큰 클램프 트랜지스터 디바이스(320) 및 작은 클램프 트랜지스터 디바이스(340) 각각을 통하여 VSS 버스(334)로 진행한다. A1 다이오드(308)에서 이 높은 전류 경로를 따라, 그리고 VDD 버스를 따라 상당한 전압 강하가 발생하여, 클램프 트랜지스터 디바이스들 각각의 드레인 대 소스 단자들에 걸친 로컬 전압 강하(Vds)가 종종 접지된 VSS 버스(334)에 대해 스트레스(stress)된 I/O 패드(304)에서 인가된 전압의 1/2 또는 그 이하가 된다. 제 2(저 전류) ESD 경로는 순방향 바이어스된 다이오드(306)를 통하여 ESD 부스트 버스(352)로 진행하는데, 이 버스는 과도 검출기(360)와 같은 과도 검출기 회로들에 전력을 공급한다. 과도 검출기 회로들은 ESD 이벤트와 연관된 ESD 부스트 버스(352) 상에서 시간에 따른 큰 전압 변화(dV/dt)를 검출하고, 큰 클램프 트랜지스터 디바이스 게이트 및 작은 클램프 트랜지스터 디바이스 게이트를 트리거 버스(350)를 통하여 대략 부스트 버스 전압으로 구동한다. 클램프 트랜지스터 디바이스 게이트들을 구동하는 것은 전형적으로 적은 전류를 필요로 한다. 따라서, ESD 부스트 및 트리거 버스들을 따라 라우팅된 적은 ESD 전류로 인하여, 다이오드(306)에 기인한 다이오드 전압 강하(~0.8V)가 존재하지만, 스트레스된 I/O 패드(304) 및 클램프 트랜지스터 디바이스들(320 및 340)의 게이트들 사이에 비교적 적은 IR 전압 강하가 존재한다. 실제로, ESD 부스트 버스(352) 및 트리거 버스(350)가 ESD 이벤트들 동안 상당한 IR 강하를 부여함이 없이 비교적 좁고 비교적 저항성이 있게 만들어질 수 있다는 것이 인식될 것이다. 그러므로, 과도 검출기 회로들이 높은 IR 강하 VDD 버스(332)보다는 낮은 IR 강하 ESD 부스트 버스(352)를 통하여 스트레스된 I/O 패드(304)에 접속된다는 사실로 인하여, 복수의 클램프 트랜지스터 디바이스들에 대한 게이트 대 소스 전압(Vgs)은 드레인 대 소스 전압(Vds)보다 더 크다. 클램프 트랜지스터 디바이스의 온-저항(on-resistance)은 이러한 바이어스 조건들 하에서 Vgs에 거의 반비례한다. 이것은 분포된 클램프 트랜지스터 디바이스 네트워크 성능을 증가시키고 소정의 성능 레벨의 견고한 ESD 보호 회로들을 구현하는데 필요한 레이아웃 영역을 감소시키는 것을 돕는다. 이 "부스트된" ESD 클램프 트랜지스터 디바이스 네트워크는 부스트되지 않은 네트워크들에 비하여 강화된 ESD 보호를 제공할 수 있다.
도 4를 참조하면, 실질적으로 동일한 채널 폭들을 갖는 클램프 트랜지스터 디바이스들을 사용한 종래의 I/O 뱅크의 유효 클램프 네트워크 저항과, 본 명세서의 하나의 실시예에 따른 가변 채널 폭들을 갖는 클램프 트랜지스터 디바이스들을 사용한 I/O 뱅크의 유효 클램프 네트워크 저항 사이의 한 예시적인 비교의 한 예시적인 그래프(400)가 도시되어 있다.
I/O 뱅크의 I/O 셀들 내에 클램프 트랜지스터 디바이스들을 분포시키는 것은 VDD 버스 및 VSS 버스 사이에서 병렬로 와이어링되는 클램프 트랜지스터 디바이스들이 ESD 전류를 소산시키도록 함께 동작할 수 있기 때문에, 효율적인 ESD 보호를 제공할 수 있다. 그러나, VDD 및 VSS 버스들의 단위 길이 당 저항은 상기 버스들이 I/O 뱅크에 걸쳐 신장되기 때문에 클램프 네트워크 성능에 매우 영향을 줄 수 있다. 이 버스 저항은 VDD 및 VSS 버스들로 할당된 금속 층들의 폭, 수 및 두께에 따라 IC 디자인마다 가변될 수 있다. ESD 클램프 트랜지스터 디바이스 네트워크 성능의 SPICE 시뮬레이션들을 수행할 때, 뱅크 내의 I/O 셀들 각각 사이의 이산적인 증분 VDD 및 VSS 버스 저항기들로 버스 저항을 모델링(modeling)하는 것이 편리하다. I/O 셀들 사이의 증분 VDD 또는 VSS 버스 저항의 전형적인 값은 0.15 옴(ohms)이다.
클램프 트랜지스터 디바이스들이 각각의 전력 버스들을 따라 분포될 때 ESD 네트워크 성능의 제 1 예로서, 동일한 채널 폭들을 갖는 클램프 트랜지스터 디바이스들을 가진 I/O 셀들을 갖는 종래의 I/O 뱅크를 고려하자. 이 예에 대하여, 종래 의 I/O 뱅크가 백(100)개의 I/O 셀들을 포함하고 각각의 셀의 클램프 트랜지스터 디바이스가 880 미크론의 인출된 채널 폭 및 0.28 미크론의 인출된 채널 길이를 갖는다고 또한 가정하자. 최종적으로, 종래의 I/P 뱅크에서의 과도 검출기 회로들이 I/O 패드들 중 하나에 로컬로 VDD 버스에 인가되는 ESD 이벤트를 검출하였고, 응답으로 트리거 버스를 통하여, ESD 부스트 버스의 전체 전압으로 복수의 클램프 트랜지스터 디바이스들의 게이트들을 구동한다고 가정하자.
ESD 네트워크 성능의 제 2 예로서, 본 명세서의 적어도 하나의 실시예에 따른 가변 클램프 트랜지스터 채널 폭들을 갖는 I/O 셀들을 가진 I/O 뱅크를 고려하자. 종래의 I/O 뱅크 예와 같이, 이 I/O 뱅크가 백(100)개의 I/O 셀들을 포함하고 각각의 셀의 클램프 트랜지스터 디바이스가 0.28 미크론의 인출된 채널 길이 및 I/O 뱅크 내의 I/O 셀의 위치에 따르는 인출된 채널 폭을 갖는다고 가정하자. 이 예에 대하여, I/O 뱅크의 내부 영역에서의 I/O 셀들은 275 미크론의 인출된 채널 폭을 가지며, I/O 뱅크의 종단부 영역들에서의 I/O 셀들은 880 미크론의 인출된 채널 폭을 갖는다. 이 예에 대하여, 종단부 영역들 및 내부 영역들은 도 2에 도시된 바와 같이 구성되었다. 최종적으로, 종래의 I/O 뱅크 예와 같이, 이 I/O 뱅크에서의 과도 검출기 회로들이 I/O 패드들 중 하나에 로컬로 VDD 버스에 인가되는 ESD 이벤트를 검출하였고, 응답으로 트리거 버스를 통하여, ESD 부스트 버스의 전체 전압으로 복수의 클램프 트랜지스터 디바이스들의 게이트들을 구동한다고 가정하자.
이러한 유형들의 네트워크의 두드러진 특징은 로컬 VSS 버스에 대한 유효 클 램프 네트워크 저항이 VDD 버스를 따르는 상이한 포인트들에서 측정될 때 가변된다는 것이다. 이것은 종래의 I/O 셀 뱅크 내의 I/O 셀들 1 내지 50(x-축) 각각에서의 VDD 버스 상에서 측정된 로컬 VSS 버스에 대한 SPICE 시뮬레이팅된 유효 클램프 네트워크 저항(y-축)을 도시한 도 4의 라인(402)(데이터 세트 1)에 의해 도시되어 있다. 마찬가지로, 도 4의 라인(404)(데이터 세트 2)은 클램프 트랜지스터 디바이스들에 대한 가변 채널 폭들을 갖는 I/O 셀 뱅크 내의 I/O 셀들 1 내지 50(x-축) 각각에서의 VDD 버스 상에서 측정된 로컬 VSS 버스에 대한 SPICE 시뮬레이팅된 유효 클램프 네트워크 저항(y-축)을 도시한다. I/O 셀들 51 내지 100에 대한 데이터는 도시되어 있지 않지만, I/O 셀들 50 및 51 사이의 축을 중심으로 하여 미러링(mirroring)할 때 I/O 셀들 1 내지 50에 대한 데이터와 정합한다.
도 4의 라인(402)에 의해 알 수 있는 바와 같이, 동일한 크기의 종래의 I/O 뱅크 내의 모든 클램프 트랜지스터 디바이스들에 의하면, 로컬 VSS 버스에 대한 유효 클램프 네트워크 저항은 종래의 I/O 뱅크의 내부 영역 내의 가장 중앙의 I/O 셀들에서의 VDD 버스 상에서 측정될 때 최소(약 0.58 옴)이고, 종래의 I/O 뱅크의 2개의 2개의 가장 종단부의 I/O 셀들에서의 VDD 버스 상에서 최대(약 0.95 옴)이다. 더구나, VDD 버스 상에서의 접지에 대한 유효 클램프 네트워크 저항은 종래의 I/O 뱅크의 가장 종단부의 I/O 셀들로부터 중앙을 향해 이동할 때 처음의 10개의 I/O 셀들에서 급격하게 강하된다. 종래의 I/O 뱅크의 더 내측의 I/O 셀들에 대하여, 유효 클램프 네트워크 저항은 약 0.58 옴에서 포화된다.
종래의 I/O 뱅크의 성능은 다음과 같이 설명될 수 있다. 종래의 I/O 뱅크의 클램프 트랜지스터 디바이스들이 동일한 크기이기 때문에, 각각의 개별적인 클램프 트랜지스터 디바이스는 각각의 클램프에 로컬인 VSS 버스 및 VDD 버스 사이에서 동일한 클램프 저항을 갖는다. 그러나, ESD 이벤트가 접속되는 VDD 및 VSS 버스들 상의 포인트 또는 포인트들, 및 각각의 클램프 트랜지스터 디바이스 사이의 증분 VDD 버스 저항 및 증분 VSS 버스 저항은 병렬 네트워크 내의 각각의 클램프 트랜지스터 디바이스가 동등하게 관여하지 못하도록 한다. 도 4의 I/O 셀 50에 로컬인 VSS 버스 및 VDD 버스 사이에 접속되는 ESD 이벤트 동안, I/O 셀 50에 로컬인 클램프 트랜지스터 디바이스가 가장 높은 드레인 대 소스 전압(Vds)을 나타내므로, 뱅크 내의 모든 클램프들의 가장 높은 ESD 전류를 이동시킬 것이다. I/O 셀 50으로부터 떨어져 우측(I/O 셀 51) 또는 좌측(I/O 셀 49)으로의 단일 I/O 셀 스텝(step)으로, 로컬 클램프 트랜지스터 디바이스는 이 I/O 셀 및 I/O 셀 50 사이의 증분 VDD 및 VSS 버스 저항들 양단의 ESD 전류 흐름으로 인하여 감소된 Vds를 나타낸다. I/O 셀 50으로부터 떨어져 우측 또는 좌측으로의 각각의 부가적인 I/O 셀 스텝으로, 로컬 클램프 트랜지스터 디바이스는 이 I/O 셀 및 I/O 셀 50 사이의 부가적인 증분 VDD 및 VSS 버스 저항들 양단의 ESD 전류 흐름으로 인하여 부가적인 감소된 Vds를 나타낸다. 결과적으로, I/O 셀 50 주위에 밀집된 클램프 트랜지스터 디바이스들은 클램프 트랜 지스터 Vds로 ESD 전류의 대부분을 소산시키므로, 클램프 트랜지스터 전류는 I/O 셀 50으로부터의 거리가 증가함에 따라 강하된다.
종래의 I/O 셀 뱅크 내의 I/O 셀 1에 로컬인 VSS 버스 및 VDD 버스 사이에 접속되는 ESD 이벤트 동안, I/O 셀 1에 로컬인 클램프 트랜지스터 디바이스는 가장 높은 드레인 대 소스 전압(Vds)을 나타내므로, 뱅크 내의 모든 클램프들의 가장 높은 ESD 전류를 이동시킬 것이다. 그러나, 이전 예에서와 달리, 부가적인 클램프들이 I/O 셀 1의 좌측이 아니라, 우측에서만 발견될 수 있다. 이것은 로컬 VSS 버스에 대한 유효 클램프 네트워크 저항이 I/O 셀 51에서의 VDD 버스 상에서만 0.58 옴이지만, I/O 셀들 1 및 100에서의 VDD 버스 상에서 약 0.95 옴이기 때문이다. 그러므로, 종래의 I/O 셀 뱅크에 걸쳐 동일한 크기의 클램프 트랜지스터 디바이스들을 분포시킬 때, 종래의 I/O 뱅크의 중앙 부근의 I/O 셀들은 뱅크의 종단부들 부근의 I/O 셀들에 비하여, ESD 이벤트들에 대해 과보호될 것이다.
또한, 그래프(400)에서 라인(402)에 의해 도시된 종래의 ESD 네트워크에서, 임의의 I/O 셀에 로컬인 VSS 버스 및 VDD 버스 사이의 최대의 허용된 유효 클램프 네트워크 저항이 0.95 옴이라고 가정된다. 임의의 더 높은 유효 클램프 네트워크 저항은 전형적으로 IC에 대한 손상을 초래할 것이다. 그러므로, 클램프 트랜지스터 디바이스들은 이 0.95 옴의 최악의 경우의 성능 타겟을 충족시키는 크기였다. 불행하게도, 도 4의 라인(402)에 의해 알 수 있는 바와 같이, 이 네트워크는 이상적이 지 않다. 뱅크 내의 모든 I/O 셀은 2개의 가장 종단부의 I/O 셀들 1 및 100을 제외하고는, 과-보호된다. IC의 ESD 성능이 전형적으로 가장 약한 I/O 셀에 의해 표시되기 때문에, 과보호된 I/O 셀들을 가질 시에 부가된 값이 존재하지 않는다. 뱅크의 내부 부분들에서의 클램프 트랜지스터 크기 대부분이 낭비된다.
대조적으로, 임의의 I/O 셀에 로컬인 VSS 버스 및 VDD 버스 사이의 SPICE 시뮬레이팅된 유효 클램프 네트워크 저항은 그래프(400)의 라인(404)에 의해 도시된 바와 같이, 가변 채널 폭들을 갖는 클램프 트랜지스터 디바이스들을 가진 예시적인 I/O 뱅크에 대해 0.95 옴의 타겟 주위에서 훨씬 더 균일하다. 유효 클램프 네트워크 저항은 I/O 셀들 1 및 100에서 0.95 옴의 타겟과 정합하며, 뱅크의 가장 종단부의 I/O 셀들로부터 중앙을 향해 이동할 때 처음의 5개의 I/O 셀들에서 약 0.7 옴으로 강하된다. 그러나, 유효 클램프 네트워크 저항은 I/O에서 내부로 더 이동할 때 0.95 옴 타겟을 향해 다시 상승한다. 뱅크의 종단부들 부근의 약 10개의 I/O 셀들만이 ESD에 대해 과보호된다. I/O 뱅크의 내부에서의 모든 나머지 I/O 셀들은 임의의 I/O 셀에 로컬인 VSS 버스 및 VDD 버스 사이의 유효 클램프 네트워크 저항을 0.95 옴 타겟 부근에서 나타낸다. 그러므로, 종래의 I/O 뱅크의 유효 클램프 네트워크 저항(라인 402)을 복수의 클램프 폭들을 갖는 I/O 뱅크의 유효 클램프 네트워크 저항(라인 404)과 비교할 시에 알 수 있는 바와 같이, 위치에 따라 상이한 채널 폭들을 갖는 클램프 트랜지스터 디바이스들을 사용하는 것이 동일한 채널 폭을 갖는 클램프 트랜지스터 디바이스들을 갖는 I/O 뱅크보다 분포된 클램프 트랜지스터 디바이스들의 사용을 훨씬 더 효율적으로 한다는 것이 인식될 것이다.
이제 도 5 및 6을 참조하면, 본 명세서의 적어도 하나의 실시예에 따른 상이한 크기들(채널 폭들)을 갖는 클램프 트랜지스터 디바이스들을 가진 I/O 셀들에 대한 예시적인 비교 회로 레이아웃들이 도시되어 있다. 도 5의 예에서, 회로 레이아웃(501)은 더 큰 채널 폭을 갖는 클램프 트랜지스터 디바이스를 가진 I/O 셀(예를 들어, 도 3의 I/O 셀(301))에 대한 회로 레이아웃을 나타내고, 회로 레이아웃(502)은 더 작은 채널 폭을 갖는 클램프 트랜지스터 디바이스를 가진 I/O 셀(예를 들어, 도 3의 I/O 셀(302))에 대한 회로 레이아웃을 나타낸다.
도 3의 I/O 셀(301)의 상황에서 설명된 바와 같이, 회로 레이아웃(501)은 다이오드들(306, 308 및 310), 풀-업 출력 드라이버 트랜지스터(316), 풀-다운 출력 드라이버 트랜지스터(318) 및 클램프 트랜지스터 디바이스(320)에 대한 회로가 각각 구현되는 레이아웃 영역들(506, 508, 510, 516, 518 및 520)을 포함한다. 도 3의 I/O 셀(302)의 상황에서 또한 설명된 바와 같이, 회로 레이아웃(502)은 다이오드들(326, 328, 330), 풀-업 출력 드라이버 트랜지스터(336), 풀-다운 출력 드라이버 트랜지스터(338), 클램프 트랜지스터 디바이스(340), 및 디커플링 커패시터(341)에 대한 회로가 각각 구현되는 레이아웃 영역들(526, 528, 530, 536, 538, 540 및 541)을 포함한다.
도시된 예에서, 다이오드들 및 풀-업 및 풀-다운 출력 드라이버 트랜지스터들의 구성들은 I/O 셀(301) 및 I/O 셀(302) 둘 모두에 대해 동일하므로, 회로 레이아웃(502)의 레이아웃 영역들(526, 528, 530, 536 및 538)은 동일한 대응하는 레이 아웃 위치에 있을 수 있고, 회로 레이아웃(501)의 대응하는 레이아웃 영역(506, 508, 510, 516 및 518)과 동일한 대응하는 레이아웃을 가질 수 있다. 그러나, I/O 셀(301)의 클램프 트랜지스터 디바이스(320)의 크기(채널 폭)가 I/O 셀(302)의 클램프 트랜지스터 디바이스(340)의 크기(채널 폭)보다 더 크기 때문에, 클램프 트랜지스터 디바이스(320)에 대한 회로 레이아웃(501)의 레이아웃 영역(520)이 결과적으로 클램프 트랜지스터 디바이스(340)에 대한 회로 레이아웃(502)의 레이아웃(540)보다 더 크다. ESD 클램프 트랜지스터 디바이스(340)에 대해 더 작은 채널 폭을 사용하는 것에 의해 제공되는 여분의 레이아웃 영역(레이아웃 영역(541))은 부가적인 셀 회로 구성요소들이 회로 레이아웃(502)에서 구현되도록 한다.
도시된 실시예에서, 레이아웃 영역(541)은 디커플링 커패시터(341)를 구현하는데 사용된다. 많은 IC 애플리케이션들에 대하여, VDD 버스 및 VSS 버스 사이에 접속된 디커플링 커패시터들은 통상적인 동작 동안 동시적인 스위칭 잡음을 감소시키는 방식으로서 매우 바람직하다. 다른 실시예들에서, 회로 레이아웃(502)의 영역(541)은 예를 들어, 부가적인 I/O 회로와 같이 다른 용도들에 사용될 수 있다. 상술된 바와 같이, 회로 레이아웃(501) 및 회로 레이아웃(502)은 이용 가능한 공간에 큰 클램프 트랜지스터 디바이스(320) 또는 결합된 작은 클램프 트랜지스터 디바이스(340) 및 디커플링 커패시터(341) 중 하나를 상호 교환 가능하게 배치함으로써 단일 베이스 I/O 셀 레이아웃 디자인으로부터 용이하게 생성될 수 있다.
도 6의 예에서, 회로 레이아웃(601)은 입력-전용형 I/O 셀의 회로 레이아웃 을 나타내며, 회로 레이아웃(602)은 입력 및 출력 능력들 둘 모두를 갖는 I/O 셀의 회로 레이아웃을 나타낸다. 회로 레이아웃(601)은 I/O 패드(도시되지 않음) 및 ESD 부스트 버스 사이에 다이오드를 구현하기 위한 레이아웃 영역(606), I/O 패드 및 VDD 버스 사이에 다이오드를 구현하기 위한 레이아웃 영역(608), 및 VSS 버스 및 I/O 패드 사이에 다이오드를 구현하기 위한 레이아웃 영역(610)을 포함한다. 회로 레이아웃(601)은 더 큰 채널 폭을 갖는 ESD 클램프 트랜지스터 디바이스를 구현하기 위한 레이아웃 영역(620)을 더 포함한다. 회로 레이아웃(602)은 I/O 패드(도시되지 않음) 및 ESD 부스트 버스 사이에 다이오드를 구현하기 위한 레이아웃 영역(626), I/O 패드 및 VDD 버스 사이에 다이오드를 구현하기 위한 레이아웃 영역(628), 및 VSS 버스 및 I/O 패드 사이에 다이오드를 구현하기 위한 레이아웃 영역(630)을 포함한다. 회로 레이아웃(602)은 풀-업 드라이버 트랜지스터를 구현하기 위한 레이아웃 영역(636), 풀-다운 드라이버 트랜지스터를 구현하기 위한 레이아웃 영역(638), 및 더 작은 채널 폭을 갖는 ESD 클램프 트랜지스터 디바이스를 구현하기 위한 레이아웃 영역(640)을 더 포함한다.
도 6의 레이아웃 영역들(620 및 640)의 비교적인 크기들에서 도시된 바와 같이, 회로 레이아웃(601)에 의해 표현되는 입력-전용형 셀은 풀-업 드라이버 트랜지스터 및 풀-다운 드라이버 트랜지스터에 대해 회로 레이아웃(602)에서 사용된 부가적인 레이아웃 영역들(636 및 638)로 인하여 회로 레이아웃(602)에 의해 표현된 전체 I/O 셀보다 더 큰 채널 폭을 갖는 ESD 클램프 트랜지스터 디바이스를 구현할 수 있다. 따라서, 하나의 실시예에서, 회로 레이아웃(602)의 ESD 클램프 트랜지스터 디바이스, 풀-다운 드라이버 트랜지스터, 및 풀-업 드라이버 트랜지스터의 총 레이아웃 영역(예를 들어, 레이아웃 영역들(640, 636, 및 638) 모두)은 회로 레이아웃(601) 및 회로 레이아웃(602) 사이의 상호교환성(interchangeability) 및 디자인을 용이하게 하기 위하여 회로 레이아웃(601)의 ESD 클램프 트랜지스터 디바이스에 대한 레이아웃 영역(620)보다 실질적으로 더 크지 않다.
도 7을 참조하면, 본 발명에서의 하나 이상의 실시예에 따른 I/O 셀 뱅크(700)의 I/O 셀들의 또 다른 예시적인 레이아웃 평면도가 도시되어 있다. 도시된 예에서, I/O 셀 뱅크(700)는 뱅크 에지(712)에서 시작하여 위치되는 I/O 셀들(701 내지 711)을 포함한 복수의 I/O 셀들을 포함한다. I/O 셀들(701 내지 706)의 ESD 클램프 트랜지스터 디바이스들은 각각 I/O 셀 평면도들에서 레이아웃 영역들(721 내지 726)을 점유한다. I/O 셀들(707 내지 711)의 ESD 클램프 트랜지스터 디바이스들은 각각 레이아웃 영역들(727)을 점유한다. I/O 셀들(707 내지 711)과 유사한 부가적인 I/O 셀들이 도 7에서 3개의 점들로 표시된 바와 같이, I/O 셀(711)의 우측에 배치된다고 가정된다. ESD 클램프 트랜지스터 디바이스들이 채널 폭에서 가변되기 때문에 레이아웃 영역에서 상이하다는 것이 이해되어야 한다. 각각의 ESD 클램프 트랜지스터 디바이스에 대한 채널 길이는 일정하다고 가정된다.
도시된 예에서, 레이아웃 영역(721)은 레이아웃 영역(722)보다 더 크고, 레이아웃 영역(722)은 레이아웃 영역(723)보다 더 크며, 레이아웃 영역(723)은 레이아웃 영역(724)보다 더 크고, 레이아웃 영역(724)은 레이아웃 영역(725)보다 더 크 며, 레이아웃 영역(725)은 레이아웃 영역(726)보다 더 크고, 레이아웃 영역(726)은 레이아웃 영역(727)보다 더 크다. 따라서, 레이아웃 영역, 및 이에 따라 I/O 셀에서 구현된 ESD 클램프 트랜지스터 디바이스의 채널 폭이 I/O 셀이 뱅크 에지(712)로부터 포인트(714)까지 더 멀어질수록 감소하고, 이 포인트 이후에, ESD 클램프 트랜지스터 디바이스들의 채널 폭이 I/O 셀들에 대해 비교적 일정하게 유지된다는 것이 인식될 것이다. 그러므로, 클램프 트랜지스터 디바이스들이 각각 정확한 크기일 때, 클램프 트랜지스터 디바이스들에 대한 채널 폭들의 변화가 I/O 셀 뱅크(700)에서 더 균일한 ESD 보호를 허용할 수 있다는 것이 또한 인식될 것이다. 복수의 클램프 트랜지스터 크기들을 갖는 도 7의 ESD 클램프 트랜지스터 디바이스 네트워크는 2개의 상이한 클램프 트랜지스터 크기들만으로 성취될 수 있는 것보다 훨씬 더 균일한 보호를 허용할 수 있다.
도 8을 참조하면, 본 명세서의 적어도 하나의 실시예에 따른 I/O 셀 뱅크(800)의 I/O 셀들의 또 다른 예시적인 레이아웃이 도시되어 있다. 도시된 예에서, I/O 셀 뱅크(800)는 뱅크 에지(816) 및 뱅크 에지(818) 사이에 위치된 I/O 셀들(801 내지 814)을 포함한 복수의 I/O 셀들을 포함한다. 도시된 예에서, 에지 영역들에서의 I/O 셀들(즉, I/O 셀들(801 내지 804) 및 I/O 셀들(811 내지 814))은 더 큰 채널 폭들을 갖는 ESD 클램프 트랜지스터 디바이스들(815)을 포함하고, 내부 영역에서의 I/O 셀들(즉, I/O 셀들(805 내지 810))은 더 작은 채널 폭들을 갖는 ESD 트랜지스터 디바이스들(817)을 포함한다. 또한, 일 실시예에서, I/O 셀들(801 내지 814) 각각은 I/O 셀에서의 ESD 이벤트에 응답하여 대응하는 I/O 셀의 ESD 클 램프 트랜지스터 디바이스를 인에이블하는 트리거 출력을 갖는 과도 검출 회로(820)를 포함한다. 도 8의 I/O 셀 뱅크(800) 및 도 2의 I/O 셀 뱅크(200) 사이의 하나의 차이는 I/O 셀 뱅크(800)에서의 클램프 트랜지스터 디바이스들이 ESD 이벤트 동안 로컬 과도 검출기 회로들에 의해 구동되는 반면, I/O 셀 뱅크(200)에서의 클램프 트랜지스터 디바이스들은 또 다른 I/O 셀에 배치된 과도 검출기 회로들에 의해 구동된다는 것이다. 그러나, I/O 뱅크(200) 및 I/O 뱅크(800) 둘 모두에서, 뱅크의 에지 영역들에 인접한 I/O 셀들은 뱅크의 내부 영역에서의(즉, 종단부들로부터 먼) I/O 셀들보다 더 큰 채널 폭들을 갖는 클램프 트랜지스터 디바이스들을 가진다. 도 8의 I/O 셀들(807 및 808) 사이의 3개의 점들은 I/O 뱅크(800)의 내부 영역에 부가적인 I/O 셀들이 선택적으로 배치될 수 있다는 것을 설명한다.
도 9를 참조하면, 한 예시적인 종래-기술의 과도 검출기 회로(900)가 도시되어 있다. 과도 검출기 회로(900)가 하나의 적절한 구현예를 설명할지라도, 다양한 과도 검출기 회로들 중 어느 하나가 ESD 이벤트들을 검출하는 데 사용될 수 있고, 본 명세서의 범위를 벗어남이 없이, 응답으로 트리거 신호를 제공하는데 사용될 수 있다. 과도 검출기 회로(900)는 예를 들어, 모니터링된 I/O 셀 뱅크에 대해 멀리 떨어져 위치된 도 1의 과도 검출기 회로(156), 뱅크에서의 I/O 셀들의 서브셋에 배치된 도 2의 과도 검출기 회로(242), 또는 각각의 I/O 셀 내의 클램프 트랜지스터 디바이스에 로컬로 배치된 도 8의 과도 검출기 회로(820)로서 구현될 수 있다.
과도 검출기 회로(900)는 ESD 범위에서 부스트 버스(902) 상에서 dV/dt 과도현상(transient)을 검출하는 용량성 소자(905) 및 저항성 소자(907)의 RC 회로를 포함한다. 전압 상승 시간이 충분히 짧은 경우에(예를 들어, 60 ns 또는 그 이하), 트랜지스터(909)는 노드(910)를 VSS 버스(904)의 전압(논리 레벨 로우(logic level low)으로 풀 다운할만큼 충분히 길게 턴온된다. 그 후, 인버터(917)가 부스트 버스(902)와 동일한 전압을 트리거 버스(920) 상으로 출력하여 클램프 트랜지스터 디바이스들(예를 들어, 도 3의 클램프 트랜지스터 디바이스(320))를 턴온한다. 전류원(911) 및 용량성 소자(915)는 ESD 이벤트를 충분히 방전하는데 적합한 시간 기간(예를 들어, 전형적으로 300 내지 600ns) 동안 인버터(917)의 입력을 로우로 유지시키는 딜레이-온 회로(delay-on circuit)의 역할을 한다.
일 실시예에서, 과도 검출기 회로(900)는 VDD 부스트 회로(도 9에 도시되지 않음)를 포함한다. VDD 부스트 회로는 VDD 버스에 직접 인가되는 포지티브 ESD 이벤트 동안 부스트 버스 전압을 VDD 버스에 인가되는 전압으로 증가시키는데 사용될 수 있다. 부스트 회로는 전압 비교기 회로를 포함할 수 있고, VDD 버스의 전압이 ESD 이벤트 동안 부스트 버스를 초과하는 경우에, 부스트 회로는 버스트 버스를 VDD 버스의 전압으로 풀 업한다.
도 9가 본원에 설명된 ESD 보호 네트워크들에서 구현될 수 있는 한 유형의 과도 검출기 회로를 도시한다는 것이 인식될 것이다. 이 과도 검출기 회로는 또한 부스트 버스라기보다는 오히려 VDD 버스로 과도 검출기 회로에 전력을 공급함으로써 부스트되지 않은 ESD 클램프 트랜지스터 디바이스 네트워크들에 사용될 수 있다 (즉, 부스트 버스는 VDD 버스와 병합된다). 다른 유형들의 ESD 검출 트리거 회로들이 본 명세서의 범위를 벗어남이 없이 구현될 수 있다.
도 10을 참조하면, 본 명세서의 적어도 하나의 실시예에 따른 집적 회로에서 정전기 방전(ESD)을 보상하는 한 예시적인 방법(1000)이 도시되어 있다. 상기 방법(1000)은 블록(1002)에서, 기판에서 제 1 세트의 입력/출력(I/O) 셀들을 형성하는 단계를 포함한다. 상기 제 1 세트는 I/O 셀들의 뱅크의 제 1 부분을 나타낸다. 제 1 세트의 각각의 I/O 셀은 제 1 전압 기준 버스에 접속된 전류 전극, 제 2 전압 기준 버스에 접속된 전류 전극을 갖는 제 1 ESD 클램프 트랜지스터 디바이스를 포함하며, 제 1 ESD 클램프 트랜지스터 디바이스는 제 1 채널 폭을 갖는다. 상기 방법(1000)은 블록(1004)에서, 기판에서 제 2 세트의 I/O 셀들을 형성하는 단계를 더 포함한다. 상기 제 2 세트의 I/O 셀들은 제 1 세트의 I/O 셀들과 동시에 형성될 수 있다. 상기 제 2 세트는 I/O 셀들의 뱅크의 제 2 부분을 나타낸다. 상기 제 2 세트의 각각의 I/O 셀은 제 1 전압 기준 버스에 접속된 전류 전극 및 제 2 전압 기준 버스에 접속된 전류 전극을 갖는 제 2 ESD 클램프 트랜지스터 디바이스를 포함한다. 상기 제 2 ESD 클램프 트랜지스터 디바이스는 제 1 채널 폭과 상이한 제 2 채널 폭을 갖는다. 일 실시예에서, 제 1 채널 폭은 I/O 셀들의 뱅크 내에서의 제 1 세트의 위치에 기초하고, 제 2 채널 폭은 I/O 셀들의 뱅크 내에서의 제 2 세트의 위치에 기초한다. 제 1 부분은 I/O 셀들의 뱅크의 종단부 영역을 포함할 수 있고, 제 2 부분은 I/O 셀들의 뱅크의 내부 영역을 포함할 수 있으며, 제 1 채널 폭은 제 2 채널 폭보다 더 크다.
본 명세서의 다른 실시예들, 용도들, 및 장점들이 본원에 제공된 명세서 및 실행을 고려함으로써 당업자들에게 명백해질 것이다. 상기의 명세서 및 도면들은 단지 예시적인 것으로 간주되어야 하며, 따라서, 본 명세서의 범위는 다음의 청구항 및 이의 등가물들에 의해서만 제한되게 된다.

Claims (20)

  1. 집적 회로에 있어서:
    제 1 종단부 및 제 2 종단부를 포함하는 제 1 전압 기준(reference) 버스;
    제 2 전압 기준 버스; 및
    상기 제 1 전압 기준 버스의 길이를 따라 분포된 복수의 입력/출력(I/O) 셀들을 포함하며;
    상기 I/O 셀들의 제 1 서브셋의 각각은 제 1 정전기 방전(electrostatic discharge; ESD) 클램프(clamp) 트랜지스터 디바이스를 포함하고, 상기 제 1 ESD 클램프 트랜지스터 디바이스는 상기 제 1 전압 기준 버스에 결합된 전류 전극 및 상기 제 2 전압 기준 버스에 결합된 전류 전극을 포함하고, 상기 제 1 ESD 클램프 트랜지스터 디바이스는 제 1 채널 폭을 포함하고;
    상기 I/O 셀들의 제 2 서브셋의 각각은 상기 제 1 전압 기준 버스에 결합된 전류 전극 및 상기 제 2 전압 기준 버스에 결합된 전류 전극을 포함하는 제 2 ESD 클램프 트랜지스터 디바이스를 포함하고, 상기 제 2 ESD 클램프 트랜지스터 디바이스는 제 2 채널 폭을 포함하고, 상기 제 2 채널 폭은 상기 제 1 채널 폭과 상이한, 집적 회로.
  2. 제 1 항에 있어서,
    트리거 버스(trigger bus)에 결합된 출력을 갖는 과도 검출기(transient detector) 회로를 더 포함하고;
    상기 제 1 서브셋의 I/O 셀들 각각의 상기 제 1 ESD 클램프 트랜지스터 디바이스의 제어 전극 및 상기 제 2 서브셋의 상기 I/O 셀들 각각의 상기 제 2 ESD 클램프 트랜지스터 디바이스의 제어 전극은 상기 트리거 버스에 결합되는, 집적 회로.
  3. 제 1 항에 있어서,
    상기 제 1 서브셋의 I/O 셀들은 상기 제 1 전압 기준 버스의 상기 제 1 종단부 또는 상기 제 2 종단부 중 하나에 인접하게 배치된 I/O 셀들을 포함하고, 상기 I/O 셀들의 제 2 서브셋은 상기 제 1 전압 기준 버스의 상기 제 1 종단부 및 상기 제 2 종단부로부터 멀리 배치된 I/O 셀들을 포함하는, 집적 회로.
  4. 제 3 항에 있어서,
    상기 제 1 채널 폭은 상기 제 2 채널 폭보다 더 큰, 집적 회로.
  5. 제 4 항에 있어서,
    상기 제 1 채널 폭은 상기 제 2 채널 폭의 적어도 2배인, 집적 회로.
  6. 제 1 항에 있어서,
    상기 I/O 셀들의 제 3 서브셋의 각각은 상기 제 1 전압 기준 버스에 결합된 전류 전극 및 상기 제 2 전압 기준 버스에 결합된 전류 전극을 포함하고, 제 3 채널 폭을 가지는 제 3 ESD 클램프 트랜지스터 디바이스를 포함하며, 상기 제 3 채널 폭은 상기 제 1 채널 폭 및 상기 제 2 채널 폭과 상이한, 집적 회로.
  7. 제 6 항에 있어서,
    상기 제 1 서브셋의 I/O 셀들은 상기 제 1 전압 기준 버스의 상기 제 1 종단부 또는 상기 제 2 종단부 중 하나에 인접하게 배치된 I/O 셀들을 포함하고, 상기 I/O 셀들의 제 2 서브셋은 상기 제 1 전압 기준 버스의 상기 제 1 종단부 및 상기 제 2 종단부로부터 멀리 배치된 I/O 셀들을 포함하며, 상기 I/O 셀들의 제 3 서브셋은 상기 제 1 서브셋 및 상기 제 2 서브셋 사이에 배치된 I/O 셀들을 포함하며;
    상기 제 1 채널 폭은 상기 제 2 채널 폭 및 상기 제 3 채널 폭보다 더 크고, 상기 제 3 채널 폭은 상기 제 2 채널 폭보다 더 큰, 집적 회로.
  8. 제 1 항에 있어서,
    상기 I/O 셀들의 제 3 서브셋의 각각은 상기 제 1 서브셋 또는 상기 제 2 서브셋의 적어도 하나의 I/O 셀의 적어도 하나의 대응하는 ESD 클램프 트랜지스터 디바이스에 결합된 출력을 가지는 과도 검출기 회로를 포함하며;
    상기 제 3 서브셋의 상기 I/O 셀들은 상기 제 2 서브셋 및 상기 제 1 서브셋의 상기 I/O 셀들 사이에 배치되는, 집적 회로.
  9. 제 1 항에 있어서,
    상기 I/O 셀들의 제 2 서브셋의 제 1 I/O 셀은 셀 회로 구성요소를 포함하며;
    상기 제 1 I/O 셀의 상기 셀 회로 구성요소 및 상기 ESD 클램프 트랜지스터 디바이스의 총 레이아웃 영역은 상기 제 1 ESD 클램프 트랜지스터 디바이스의 총 레이아웃 영역보다 실질적으로 크지 않은, 집적 회로.
  10. 제 9 항에 있어서,
    상기 셀 회로 구성요소는 출력 드라이버 회로, 디커플링 커패시터, 또는 과도 검출기 회로 중 적어도 하나를 포함하는, 집적 회로.
  11. 입력/출력(I/O) 셀들의 뱅크에 있어서:
    제어 전극, 제 1 전압 기준 버스에 결합된 제 1 전류 전극, 및 제 2 전압 기준 버스에 결합된 제 2 전류 전극을 포함하고, 제 1 채널 폭을 가지는 제 1 정전기 방전(ESD) 클램프 트랜지스터 디바이스를 포함하는 제 1 I/O 셀; 및
    제어 전극, 상기 제 1 전압 기준 버스에 결합된 제 1 전류 전극, 및 상기 제 2 전압 기준 버스에 결합된 제 2 전류 전극을 포함하고, 상기 제 1 채널 폭과 상이한 제 2 채널 폭을 가지는 제 2 ESD 클램프 트랜지스터 디바이스를 포함하는 제 2 I/O 셀을 포함하는, I/O 셀들의 뱅크.
  12. 제 11 항에 있어서,
    상기 제 1 I/O 셀은 상기 I/O 셀들의 뱅크의 종단부 영역에 위치되고, 상기 제 2 I/O 셀은 상기 I/O 셀들의 뱅크의 내부 영역에 위치되며, 상기 제 1 채널폭은 상기 제 2 대역폭보다 더 큰, I/O 셀들의 뱅크.
  13. 제 11 항에 있어서,
    상기 제 2 I/O 셀은 상기 제 2 ESD 클램프 트랜지스터 디바이스에 인접하게 배치된 셀 구성요소를 포함하고;
    상기 제 1 ESD 클램프 트랜지스터 디바이스는 상기 제 1 I/O 셀의 제 1 위치에 배치되고, 상기 제 2 ESD 클램프 트랜지스터 디바이스 및 상기 셀 구성요소는 상기 제 2 I/O 셀의 제 2 위치에 배치되고, 상기 제 2 위치는 상기 제 1 위치에 대응하며;
    상기 제 2 ESD 클램프 트랜지스터 디바이스 및 상기 셀 구성요소의 결합된 레이아웃 영역은 상기 제 1 ESD 클램프 트랜지스터 디바이스의 레이아웃 영역보다 실질적으로 크지 않은, I/O 셀들의 뱅크.
  14. 제 13 항에 있어서,
    상기 제 1 I/O 셀의 총 레이아웃 영역은 상기 제 2 I/O 셀의 총 레이아웃 영역과 실질적으로 동일한, I/O 셀들의 뱅크.
  15. 제 13 항에 있어서,
    상기 셀 구성요소는 출력 드라이버 회로를 포함하는, I/O 셀들의 뱅크.
  16. 제 13 항에 있어서,
    상기 셀 구성요소는 상기 제 2 ESD 클램프 트랜지스터 디바이스의 제어 전극에 결합된 출력을 포함하는 과도 검출기 회로를 포함하는, I/O 셀들의 뱅크.
  17. 집적 회로에서 정전기 방전(ESD)을 보상하는 방법에 있어서:
    제 1 세트의 입력/출력(I/O) 셀들을 형성하는 단계로서, 상기 제 1 세트는 I/O 셀들의 뱅크의 제 1 부분을 나타내고, 상기 제 1 세트의 각각의 I/O 셀은 제 1 전압 기준 버스에 결합된 전류 전극 및 제 2 전압 기준 버스에 결합된 전류 전극을 포함하고 제 1 채널 폭을 가지는 제 1 ESD 클램프 트랜지스터 디바이스를 포함하는, 상기 제 1 세트의 I/O 셀들의 형성 단계; 및
    제 2 세트의 I/O 셀들을 형성하는 단계로서, 상기 제 2 세트는 상기 I/O 셀들의 뱅크의 제 2 부분을 나타내고, 상기 제 2 세트의 각각의 I/O 셀은 상기 제 1 전압 기준 버스에 결합된 전류 전극 및 상기 제 2 전압 기준 버스에 결합된 전류 전극을 포함하고 상기 제 1 채널 폭과 상이한 제 2 채널 폭을 가지는 제 2 ESD 클램프 트랜지스터 디바이스를 포함하는, 상기 제 2 세트의 I/O 셀들의 형성 단계를 포함하는, 정전기 방전 보상 방법.
  18. 제 17 항에 있어서,
    상기 제 1 채널 폭은 상기 I/O 셀들의 뱅크 내에서의 상기 제 1 세트의 위치에 기초하고, 상기 제 2 채널 폭은 상기 I/O 셀들의 뱅크 내에서의 상기 제 2 세트의 위치에 기초하는, 정전기 방전 보상 방법.
  19. 제 17 항에 있어서,
    상기 제 1 부분은 상기 I/O 셀들의 뱅크의 종단부 영역을 포함하고, 상기 제 2 부분은 상기 I/O 셀들의 뱅크의 내부 영역을 포함하며, 상기 제 1 채널 폭은 상기 제 2 채널 폭보다 더 큰, 정전기 방전 보상 방법.
  20. 제 17 항에 있어서,
    제 3 세트의 I/O 셀들을 형성하는 단계로서, 상기 제 3 세트는 상기 I/O 셀들의 뱅크의 제 3 부분을 나타내고, 상기 제 3 세트의 각각의 I/O 셀은 상기 제 1 전압 기준 버스에 결합된 전류 전극 및 상기 제 2 전압 기준 버스에 결합된 전류 전극을 포함하고 상기 제 1 채널 폭 및 상기 제 2 채널 폭과 상이한 제 3 채널 폭을 가지는 제 3 ESD 클램프 트랜지스터 디바이스를 포함하는, 상기 제 3 세트의 I/O 셀들의 형성 단계를 더 포함하는, 정전기 방전 보상 방법.
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