KR100532384B1 - 반도체 장치용 esd 보호회로 - Google Patents

반도체 장치용 esd 보호회로 Download PDF

Info

Publication number
KR100532384B1
KR100532384B1 KR1019980023914A KR19980023914A KR100532384B1 KR 100532384 B1 KR100532384 B1 KR 100532384B1 KR 1019980023914 A KR1019980023914 A KR 1019980023914A KR 19980023914 A KR19980023914 A KR 19980023914A KR 100532384 B1 KR100532384 B1 KR 100532384B1
Authority
KR
South Korea
Prior art keywords
mos transistor
gate
voltage
esd protection
pad
Prior art date
Application number
KR1019980023914A
Other languages
English (en)
Other versions
KR20000002924A (ko
Inventor
송기환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019980023914A priority Critical patent/KR100532384B1/ko
Publication of KR20000002924A publication Critical patent/KR20000002924A/ko
Application granted granted Critical
Publication of KR100532384B1 publication Critical patent/KR100532384B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Abstract

주 방전용 MOS 트랜지스터의 게이트 전압을 상승시켜 ESD 보호 효율을 향상시킨 ESD 보호회로에 관해 기재하고 있다. 이는, 외부로부터 신호가 인가되는 패드와 그 드레인/소오스가 연결되고, 그 소오스/드레인은 접지된 주 방전용 MOS 트랜지스터와, 상기 패드와 상기 주 방전용 MOS 트랜지스터의 게이트 사이에 삽입되고, 직렬로 연결된 i(i는 2 이상의 정수)개의 능동 소자들(active devices)로 구성된 게이트 바이어스 회로를 구비한다. 정상동작시 상기 게이트 바이어스 회로 양단간의 전압이 패드에 인가되는 전압보다 크거나 같게 되도록 상기 능동소자의 개수를 결정함으로써, ESD 바이어스가 인가되지 않는 정상동작시 상기 주 방전용 MOS 트랜지스터가 턴-오프 되어 누설전류가 발생되지 않는다. 또한, ESD 전압이 인가된 상황에서는 주 방전용 MOS 트랜지스터의 게이트 전압이 패드에 인가되는 전압의 증가분만큼 증가하게 되므로, 기판 전류가 증가되어 ESD 보호 효율이 향상된다.

Description

반도체 장치용 ＥＳＤ 보호회로
본 발명은 정전방전(Elecrtro-Static Discharge, 이하 ESD라 한다) 보호회로에 관한 것으로, 특히 주 방전용 MOS 트랜지스터의 게이트 전압을 상승시켜 ESD 보호 효율을 향상시킨 ESD 보호회로에 관한 것이다.
ESD란 정전기에 의한 방전현상을 일컬으며, ESD가 반도체 칩에서 발생되는 경우 소자의 파괴를 유발할 수 있다. 입력 또는 출력회로와 연결되어 있는 외부 패드에 순간적으로 발생된 고전압의 정전기는 반도체 소자, 특히 모스(MOS) 소자의 게이트 절연막 파괴를 유발할 수 있으며, 정전기에 의한 과도전류는 입력 또는 출력회로 일부분의 파괴를 유발할 수 있다. 따라서, 대부분의 반도체 칩은 이러한 ESD에 의한 손상으로부터 보호되기 위한 ESD 보호회로를 그 입력 및 출력단에 구비하고 있다.
일반적으로 ESD 보호회로는, ESD에 의해 발생된 과전류를 신속하게 우회시킴으로써 칩을 보호하는 역할을 하며 이는, 상기 보호 소자의 드레인에 인가되는 높은 전압에 의해 유도되는 보호 소자의 기생 바이폴라 트랜지스터 동작을 통해 이루어진다.
도 1은 일반적인 ESD 보호회로에 사용되는 보호 소자의 일 예를 도시한 단면도이다.
도 1을 참조하면, 참조부호 1은 실리콘 기판을, 3은 소오스를, 5는 드레인을, 7은 게이트를 각각 나타낸다.
도 1에 도시된 바와 같이, 일반적인 보호 소자는 그 소오스(3)가 에미터로, 실리콘 기판(1)이 베이스로, 드레인(5)이 콜렉터로 제공되는 기생 바이폴라 트랜지스터가 동작하는 것에 의해 보호소자로서의 역할을 하게 된다. 즉, 보호소자로 사용되는 MOS 트랜지스터의 실리콘 기판(1) 내에는, 드레인(5)에서 소오스(3)로 전류가 흐를수 있는 채널이외의 전류경로(current path)가 상기 기생 바이폴라 트랜지스터에 의해 형성된다.
이러한 전류경로는 상기 기생 바이폴라 트랜지스터가 턴 온 되어야 형성되며, 기생 바이폴라 트랜지스터가 턴 온 되기 위해서는 에미터-베이스 접합, 즉 소오스(3)-실리콘 기판(1) 접합이 순방향 바이어스(forward bias)가 되어야 한다. 예를 들어, 기생 바이폴라 트랜지스터의 베이스 전류에 해당되는 기판 전류(Isub)가 빠른 시간 내에 증가하여 상기 기생 바이폴라 트랜지스터의 턴-온시간이 빨라지면 ESD 보호회로의 효율이 향상된다.
최근, 도 1에 도시된 보호 트랜지스터의 게이트(7) 전위를 소오스 전위로 고정시키지 않고 외부 패드 전압의 일부가 게이트 전압에 더해지도록하여 기판 전류를 증가시킴으로써 ESD 보호회로의 효율을 증가시키는 방법이 제안되었다. 이를 도 2를 참조하여 설명한다.
도 2는 커플링 커패시터를 보호소자의 게이트와 드레인 사이에 채용하여 ESD 효율 향상을 도모한 종래 ESD 보호회로의 개략도이다.
종래 ESD 보호회로는, 도 2에 도시된 바와 같이, 보호 트랜지스터(13)의 드레인과 전기적으로 연결된 패드(11)와, 보호 트랜지스터(13)의 게이트 사이에 커플링 커패시터(15)를 삽입하고, ESD 가 발생되면 이를 이용하여 게이트 전압을 상승시킨다.
그러나, 상기와 같은 종래 보호 회로의 경우, 첫째, 패드에 인가되는 전압의 증감분에 대해 일정한 비율로 게이트에 전압이 인가되기 때문에, 정상동작영역에서 보호 트랜지스터(13)를 통해 원하지 않는 누설전류가 발생될 수 있다. 둘째, ESD 효율을 높일 수 있는 최적의 조건으로 알려진 비율, 즉 '게이트 전압 증감분/패드 전압 증감분 ≒0.5' 을 맞추기 위해서는 보호 트랜지스터의 게이트 커패시턴스와 동일한 커패시턴스를 갖는 커패시터를 커플링 커패시터(15)로 삽입하여야 하므로, 입력 패드(11)에서 바라본 총 커패시턴스가 증가될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 정상 동작시 누설전류 발생을 억제하면서도 ESD가 발생되면 게이트 전압을 상승시켜 ESD 보호 회로의 효율을 향상시킬 수 있는 ESD 보호회로를 제공하는 것이다.
상기 과제를 달성하기 위한 본 발명에 따른 ESD 보호회로는, 외부로부터 신호가 인가되는 패드와 그 드레인/소오스가 연결되고, 그 소오스/드레인은 접지되며, 그 게이트는 저항을 통해 접지된 주 방전용 MOS 트랜지스터와, 상기 패드와 상기 주 방전용 MOS 트랜지스터의 게이트 사이에 삽입되고, 직렬로 연결된 i(i는 2 이상의 정수)개의 능동 소자들(active devices)로 구성된 게이트 바이어스 회로를 구비한다.
상기 능동 소자들의 개수는, ESD 전압이 인가되지 않는 정상 동작시 상기 주 방전용 MOS 트랜지스터를 턴-오프 시킬 수 있도록, 상기 게이트 바이어스 회로의 양단간의 전압이 상기 패드에 인가된 전압보다 크거나 같게 되도록 조절한다. i 개의 상기 능동소자들은 또한, 전기적으로 동일한 특성을 갖는 것이 바람직하다.
상기 주 방전용 MOS 트랜지스터는 N-채널 MOS 트랜지스터, P-채널 MOS 트랜지스터로 구성될 수 있으며, 상기 능동 소자들 각각은 그 게이트와 드레인이 전기적으로 연결된 N-채널 MOS 트랜지스터나, P-채널 MOS 트랜지스터, P-N 다이오드 또는 이들이 결합되어 구성될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
도 3은 본 발명의 일 실시예에 따른 ESD 보호회로도이다.
본 발명에 따른 ESD 보호회로는, 도 3에 도시된 바와 같이, 외부로부터 신호가 인가되는 패드(50)와 그 드레인/소오스가 연결되고, 그 소오스/드레인은 접지된 주 방전용 MOS 트랜지스터(60)와, 상기 패드(50)와 상기 주 방전용 MOS 트랜지스터(60)의 게이트 사이에 삽입된 게이트 바이어스 회로(70)를 구비한다.
본 발명의 바람직한 실시예에 따른 상기 게이트 바이어스 회로(70)는, 직렬로 연결된 i 개(i는 2 이상의 정수)의 능동 소자들(active devices)로 구성되며, 상기 주 방전용 MOS 트랜지스터(60)의 게이트는 저항(R)을 통해 접지된다.
상기 능동 소자들로는 N-채널 MOS 트랜지스터나, P-채널 트랜지스터, P-N 다이오드 또는 이들의 조합이 사용될 수 있으며, 본 실시예에서는 N-채널 MOS 트랜지스터의 경우를 예로 들었다.
게이트 바이어스 회로(70)를 구성하는 상기 능동 소자들(N1∼Ni)의 각 게이트와 드레인은 이웃한 능동소자의 소오스와 연결되는데, 도 2에 도시된 바와 같이 i 개의 능동소자들로 구성된 경우를 예로 들면, 첫 번째 능동소자(N1)의 게이트와 드레인은 패드와 연결되고, 그 소오스는 두 번째 능동소자(N2)의 게이트 및 드레인과 연결된다. 마찬가지로, i 번째 능동소자(Ni)의 게이트와 드레인은 (i-1)번째 능동소자의 소오스와 연결되고, 그 소오스는 주 방전용 MOS 트랜지스터(60)의 게이트와 연결된다.
상기와 같은 구성을 갖는 ESD 보호회로는 외부로부터 ESD 전압이 인가되지 않는 정상동작시에는 동작하지 않고, ESD 전압이 인가되는 경우에만 전류를 우회시키는 경로로서 작용하도록 구성되는 것이 바람직하다. 즉, 상기 주 방전용 MOS 트랜지스터는 정상동작시에는 턴-오프되고, ESD 전압이 인가되는 경우에 있어서만 턴-온되어, 정상동작시 필요치 않은 누설전류가 발생되지 않도록 하는 것이 바람직하다.
이를 위해 본 발명의 ESD 보호회로는, 정상동작시 패드(50)에 인가되는 전압(Vpad)보다 상기 게이트 바이어스 회로(70) 양단간의 전압(VTH)이 크거나 같게 되도록 상기 능동소자의 개수를 결정함으로써, 정상동작시 상기 주 방전용 MOS 트랜지스터(60)가 턴-오프 되도록 제어한다.
상기 게이트 바이어스 회로(70)의 양단간 전압은, 상기 패드(50)에 전압이 인가되어 시스템이 동작하는 경우 상기 능동소자들을 구성하는 N-채널 MOS 트랜지스터들의 문턱전압의 합(VTH)으로 표현될 수 있다. 즉, 첫 번째 능동소자(N1)의 문턱전압을 Vth1, 두 번째 능동소자(N2)의 문턱전압을 Vth2, …, i 번째 능동소자(Ni)의 문턱전압을 Vthi라 하고, 상기 패드(50)로부터 일정한 동작전압이 인가되는 경우, 입력 패드(50)와 주 방전용 MOS 트랜지스터(60)의 게이트 사이에는 Vth1+Vth2+ … +Vthi 의 전압 강하가 발생된다.
따라서, 주 방전용 MOS 트랜지스터(60)의 게이트 전압 즉, 저항(R) 양단의 전압(VR)은 패드에 인가되는 전압(Vpad) - 문턱전압의 합(VTH)으로 나타날 수 있다(VR = Vpad - VTH). 예를 들어, i 개의 상기 N-채널 MOS 트랜지스터들의 문턱전압을 포함한 전기적특성이 동일한 경우, 상기 문턱전압의 합(VTH)은 i×Vth1(=Vth2=…=Vthi)에 해당된다.
즉, N-채널 MOS 트랜지스터의 개수에 따라 게이트 바이어스 회로(70)의 양단간 전압이 결정된다. 이와 같이, N-채널 MOS 트랜지스터의 개수를 조절하여, 상기 문턱전압의 합(VTH)이 상기 패드에 인가되는 전압(Vpad) 보다 크거나 같게 되도록 유지함으로써, 정상동작시, N-채널 MOS 트랜지스터로 구성된 주 방전용 MOS 트랜지스터(60)는 턴-오프되고, 결과적으로 상기 ESD 보호회로는 동작하지 않는다.
한편, 상기 패드(50)에 과도한 ESD 전압이 인가되는 경우, 상기 게이트 바이어스 회로(70)를 구성하는 능동소자들(N1∼Ni) 모두가 턴-온 되므로 게이트 바이어스 회로(70) 양단간의 전압은 상기와 마찬가지로 문턱전압의 합(VTH)으로 고정된다. 따라서, 상기 주 방전용 MOS 트랜지스터(60)의 게이트 전압(VR)은 언급된 바와 마찬가지로, VR = Vpad - VTH 로 표현될 수 있다.
결국, 패드(50)에 ESD 전압이 인가되면 본 발명의 ESD 보호회로에서는 상기 패드(50)와, 게이트 바이어스 회로(70) 및 저항(R)을 통해 흐르는 전류가 증가되고, 주 방전용 MOS 트랜지스터(60)의 게이트 전압(VR)은 패드(50)에 인가되는 전압(Vpad)의 증가분만큼 증가하게 된다.
도 4a, 도 4b, 도 5a 및 도 5b는 종래와 본 발명에 따른 ESD 보호회로의 특성을, ESD 특성 평가 툴(tool)의 하나로 알려진 CDM(Charged Device Model)을 이용하여 시뮬레이션한 결과를 도시한 그래프들이다.
도 4a 및 도 4b는 도 2에 도시된 종래의 ESD 보호회로에 ESD 전압이 인가된 경우와 정상 동작전압이 인가된 경우, 패드(11) 전압과 주 방전용 MOS 트랜지스터(13)의 게이트 전압을 시뮬레이션한 결과를 비교하여 도시하였다. 상기 시뮬레이션에서는, 400MHz로 동작하는 2.5V 스윙 전압을 패드(11)의 입력으로, 커플링 커패시터(15)는 0.3pF으로, 저항(17)은 500Ω으로, 보호 트랜지스터(13)의 사이즈는 200/0.52(Width/Length)로 설정하였다.
도 4a를 참조하면, (a) 파형은 ESD 전압이 발생되었을 때 패드(11)에 인가되는 전압을, (b) 파형은 ESD 전압이 발생되었을 때 주 방전용 MOS 트랜지스터(13)의 게이트에 커플링되어 인가되는 전압을 각각 보여준다. 도시된 바와 같이, 약 9V의 피크치를 갖는 ESD 전압(a)에 대해 게이트 전압(b)은 약 2V까지 상승됨을 볼 수 있다.
도 4b를 참조하면, (c) 파형은 정상동작시 패드(11)에 인가되는 동작전압을, (d) 파형은 정상동작시 보호 트랜지스터(13)의 게이트에 커플링되어 인가되는 전압을 각각 보여준다. 도시된 바와 같이, 약 2.5V의 피크치를 갖는 동작전압(c)에 대해 게이트 전압(d)은 약 0.8V까지 상승됨을 볼 수 있다.
종래의 경우 도 4b에서 보여진 바와 같이, 정상동작시 0.8V 정도의 전압이 N-채널 주 방전용 MOS 트랜지스터(13)의 게이트에 인가되므로, 이로 인한 누설전류가 발생될 수 있다. 이러한 누설전류를 방지하기 위해 커플링 커패시터(15)의 커패시턴스 값을 줄이거나 저항(17)을 줄이게 되면, 보호 트랜지스터(13)의 게이트 전압이 낮아져 정상동작시 발생되는 누설전류를 감소시킬 수 있다. 그러나, ESD 전압이 인가된 상황하에서, ESD 전압에 의해 커플링되는 게이트 전압 또한 낮아지게 되므로 ESD 보호효율이 감소하게 된다.
도 5a 및 도 5b는 도 3에 도시된 본 발명의 ESD 보호회로에, ESD 전압이 인가된 경우와 정상 동작전압이 인가된 경우, 패드(50) 전압과 주 방전용 MOS 트랜지스터(60)의 게이트 전압을 시뮬레이션한 결과를 비교하여 도시하였다. 상기 시뮬레이션에서는, 종래의 경우와 마찬가지로 400MHz로 동작하는 2.5V 스윙 전압을 패드(50)의 입력으로 설정하고, 게이트 바이어스 회로(70)는 직렬로 연결된 3개의 N-채널 MOS 트랜지스터로 구성하였으며, 저항(R)은 500Ω으로, 주 방전용 MOS 트랜지스터(60)의 사이즈는 200/0.52(Width/Length)로, 상기 게이트 바이어스 회로(70)를 구성하는 N-채널 MOS 트랜지스터의 사이즈는 100/0.52 (Width/Length) 으로 설정하였다.
도 5a를 참조하면, (e) 파형은 ESD 전압이 발생되었을 때 패드(50)에 인가되는 전압을, (f) 파형은 ESD 전압이 발생되었을 때 주 방전용 MOS 트랜지스터(60)의 게이트에 상기 게이트 바이어스 회로(70)에 의해 커플링되어 인가되는 전압을 각각 보여준다. 도시된 바와 같이, 약 9V의 피크치를 갖는 ESD 전압(e)에 대해 게이트 전압(f)은 약 3V까지 상승됨을 볼 수 있다.
도 5b를 참조하면, (g) 파형은 정상동작시 패드(50)에 인가되는 동작전압을, (h) 파형은 정상동작시 주 방전용 MOS 트랜지스터(60)의 게이트에 인가되는 전압을 각각 보여준다. 도시된 바와 같이, 약 2.5V의 피크치를 갖는 동작전압(g)에 대해 게이트 전압(h)은 약 0.1V 이내로 억제됨을 볼 수 있다.
따라서, 종래의 경우와 달리 본 발명의 경우에는, 외부로부터 ESD 전압이 인가되지 않는 정상동작시 0.1V 정도의 전압이 N-채널 주 방전용 MOS 트랜지스터(60)의 게이트에 인가되므로, 주 방전용 MOS 트랜지스터(60)가 턴-오프되어 누설전류 가 방지된다.
언급된 시뮬레이션에서 사용된 CDM(Charged Device Model) 보다 타이밍이 느린 것으로 알려진 MM(Machine Model)이나 HBM(Human Body Model)을 사용하더라도, 종래의 경우에는 커플링 커패시터에 의해 상승된 게이트 전압이 저항(17)을 통해 방전되어 ESD 보호효율이 감소될 수 있으나, 본 발명의 경우에는 게이트 바이어스 회로(70)와 저항(R)의 전압 분배에 의해 게이트 전압이 결정되므로 타이밍이 느린 ESD 테스트 모드에서도 ESD 보호효율이 감소되지 않는다.
또한, 시뮬레이션 결과 입력 패드에서 바라본 종래의 ESD 보호회로의 총 커패시턴스가 0.72pF으로 나타났음에 비해, 본 발명의 ESD 보호회로는 0.58pF으로 나타났다. 따라서, 정상동작시 본 발명의 ESD 보호회로에 의한 시간지연(time delay)이 적게 된다.
상기 실시예에서, 주 방전용 MOS 트랜지스터(60)로 N-채널 MOS 트랜지스터가 사용되었으며, 게이트 바이어스 회로(70) 역시 N-채널 MOS 트랜지스터로 구현되었다. 그러나, 상기 주 방전용 MOS 트랜지스터(60)는 N-채널 MOS 트랜지스터 대신에, P-채널 MOS 트랜지스터나, P-채널 접합 트랜지스터(JFET), 또는 N-채널 접합 트랜지스터로 구현될 수도 있다. 또한, 상기 게이트 바이어스 회로(70)는 N-채널 MOS 트랜지스터 대신에, P-채널 MOS 트랜지스터나 P-N 다이오드, 또는 이들의 조합으로 구현될 수 있다.
예를 들어, 상기 주 방전용 MOS 트랜지스터(60)로 N-채널 MOS 트랜지스터가 사용되고, 상기 게이트 바이어스 회로(70)가 i 개의 P-N 다이오드로 구성될 경우, 첫 번째 P-N 다이오드의 P영역은 상기 패드(50)와 연결되고, N 영역은 이웃한 두 번째 P-N 다이오드의 P영역과 연결된다. 또한, i번째 P-N 다이오드의 P 영역은 (i-1) 번째 P-N 다이오드의 N영역과 연결되며, 그 N 영역은 상기 주 방전용 MOS 트랜지스터(60)의 게이트와 연결된다.
또한, 상기 게이트 바이어스 회로(70)가 i 개의 P-채널 MOS 트랜지스터로 구성된 경우, 첫 번째 P-채널 MOS 트랜지스터의 소오스는 상기 패드와 연결되고, 그 게이트와 드레인은 이웃한 두 번째 P-채널 MOS 트랜지스터의 소오스와 연결되며, i번째 P-채널 MOS 트랜지스터의 소오스는 (i-1) 번째 P-채널 MOS 트랜지스터의 게이트 및 드레인과 연결되며, 그 게이트와 드레인은 상기 주 방전용 MOS 트랜지스터(60)의 게이트와 연결된다.
도면과 명세서에서 최적 실시예들이 기재되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구 범위에 기재된 본 발명의 범위를 제한하기 위해 사용된 것이 아니다. 따라서, 본 발명의 권리 범위는 첨부된 특허 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 패드와 주 방전용 MOS 트랜지스터의 사이에 직렬로 연결된 능동소자들로 구성된 게이트 바이어스 회로를 삽입하고, 정상동작시 패드에 인가되는 전압보다 상기 게이트 바이어스 회로 양단간의 전압이 크거나 같게 되도록 상기 능동소자의 개수를 결정한다. 따라서, ESD 바이어스가 인가되지 않는 정상동작시 상기 주 방전용 MOS 트랜지스터가 턴-오프 되어 누설전류가 발생되지 않는다. 또한, ESD 전압이 인가된 상황에서는 주 방전용 MOS 트랜지스터의 게이트 전압이 패드에 인가되는 전압의 증가분만큼 증가하게 되므로, 기판 전류가 증가되어 ESD 보호 효율이 향상된다.
도 1은 일반적인 ESD 보호회로에 사용되는 보호 트랜지스터의 일 예를 도시한 단면도이다.
도 2는 커플링 커패시터를 보호소자의 게이트와 드레인 사이에 채용하여 ESD 효율 향상을 도모한 종래 ESD 보호회로의 개략도이다.
도 3은 본 발명의 일 실시예에 따른 ESD 보호회로도이다.
도 4a 및 도 4b는 도 2에 도시된 종래의 ESD 보호회로에 ESD 전압이 인가된 경우와 정상 전압이 인가된 경우, 패드 전압과 주 방전용 MOS 트랜지스터의 게이트 전압을 시뮬레이션한 결과를 비교하여 도시한 그래프들이다.
도 5a 및 도 5b는 도 3에 도시된 본 발명의 ESD 보호회로에 ESD 전압이 인가된 경우와 정상 전압이 인가된 경우, 패드 전압과 주 방전용 MOS 트랜지스터의 게이트 전압을 시뮬레이션한 결과를 비교하여 도시한 그래프들이다.

Claims (14)

  1. 외부로부터 신호가 인가되는 패드와 연결된 반도체 장치용 ESD 보호회로에 있어서,
    상기 패드와 그 드레인/소오스가 연결되고, 그 소오스/드레인은 접지되며, 그 게이트는 저항을 통해 접지된 주 방전용 MOS 트랜지스터;
    상기 패드와 상기 주 방전용 MOS 트랜지스터의 게이트 사이에 삽입되고, 직렬로 연결된 i(i는 2 이상의 정수)개의 능동 소자들(active devices)로 구성된 게이트 바이어스 회로를 구비하는 것을 특징으로 하는 ESD 보호회로.
  2. 제1항에 있어서, 상기 능동 소자들의 개수는, ESD 전압이 인가되지 않는 정상 동작시 상기 주 방전용 MOS 트랜지스터를 턴-오프 시킬 수 있도록, 상기 게이트 바이어스 회로의 양단간의 전압이 상기 패드에 인가된 전압보다 크거나 같게 되도록 하는 개수인 것을 특징으로 하는 ESD 보호회로.
  3. 제1항에 있어서, i 개의 상기 능동소자들은 전기적으로 동일한 특성을 갖는 것을 특징으로 하는 ESD 보호회로.
  4. 제1항에 있어서, 상기 주 방전용 MOS 트랜지스터는 N-채널 MOS 트랜지스터로 구성된 것을 특징으로 하는 ESD 보호회로.
  5. 제4항에 있어서, 상기 능동 소자들 각각은 그 게이트와 드레인이 전기적으로 연결된 N-채널 MOS 트랜지스터로 구성된 것을 특징으로 하는 ESD 보호회로.
  6. 제5항에 있어서, 상기 N-채널 MOS 트랜지스터 중, 첫 번째 N-채널 MOS 트랜지스터의 게이트와 드레인은 상기 패드와 연결되고, 그 소오스는 이웃한 두 번째 N-채널 MOS 트랜지스터의 게이트와 드레인과 연결되며, i번째 N-채널 MOS 트랜지스터의 소오스는 상기 주 방전용 MOS 트랜지스터의 게이트와 연결된 것을 특징으로 하는 ESD 보호회로.
  7. 제4항에 있어서, 상기 능동 소자들 각각은 그 P-N 다이오드로 구성된 것을 특징으로 하는 ESD 보호회로.
  8. 제7항에 있어서, 상기 P-N 다이오드 중, 첫 번째 P-N 다이오드의 P영역은 상기 패드와 연결되고, 그 N 영역은 이웃한 두 번째 P-N 다이오드의 P영역과 연결되며, i번째 P-N 다이오드의 N 영역은 상기 주 방전용 MOS 트랜지스터의 게이트와 연결된 것을 특징으로 하는 ESD 보호회로.
  9. 제4항에 있어서, 상기 능동 소자들 각각은 그 게이트와 드레인이 전기적으로 연결된 P-채널 MOS 트랜지스터로 구성된 것을 특징으로 하는 ESD 보호회로.
  10. 제9항에 있어서, 상기 P-채널 MOS 트랜지스터 중, 첫 번째 P-채널 MOS 트랜지스터의 소오스는 상기 패드와 연결되고, 그 게이트와 드레인은 이웃한 두 번째 P-채널 MOS 트랜지스터의 소오스와 연결되며, i번째 P-채널 MOS 트랜지스터의 게이트와 드레인은 상기 주 방전용 MOS 트랜지스터의 게이트와 연결된 것을 특징으로 하는 ESD 보호회로.
  11. 제1항에 있어서, 상기 주 방전용 MOS 트랜지스터는 P-채널 MOS 트랜지스터로 구성된 것을 특징으로 하는 ESD 보호회로.
  12. 제11항에 있어서, 상기 능동 소자들 각각은 그 게이트와 드레인이 전기적으로 연결된 P-채널 MOS 트랜지스터로 구성된 것을 특징으로 하는 ESD 보호회로.
  13. 제11항에 있어서, 상기 능동 소자들 각각은 그 게이트와 드레인이 전기적으로 연결된 N-채널 MOS 트랜지스터로 구성된 것을 특징으로 하는 ESD 보호회로.
  14. 제11항에 있어서, 상기 능동 소자들 각각은 그 P-N 다이오드로 구성된 것을 특징으로 하는 ESD 보호회로.
KR1019980023914A 1998-06-24 1998-06-24 반도체 장치용 esd 보호회로 KR100532384B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980023914A KR100532384B1 (ko) 1998-06-24 1998-06-24 반도체 장치용 esd 보호회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980023914A KR100532384B1 (ko) 1998-06-24 1998-06-24 반도체 장치용 esd 보호회로

Publications (2)

Publication Number Publication Date
KR20000002924A KR20000002924A (ko) 2000-01-15
KR100532384B1 true KR100532384B1 (ko) 2006-01-27

Family

ID=19540643

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980023914A KR100532384B1 (ko) 1998-06-24 1998-06-24 반도체 장치용 esd 보호회로

Country Status (1)

Country Link
KR (1) KR100532384B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100914680B1 (ko) * 2007-10-16 2009-09-02 주식회사 에임즈 정전기 보호회로
KR20120119398A (ko) 2011-04-21 2012-10-31 삼성전기주식회사 패드 제어 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05136360A (ja) * 1991-11-14 1993-06-01 Hitachi Ltd 静電破壊保護回路、及び半導体集積回路
JPH0897376A (ja) * 1994-08-15 1996-04-12 Hewlett Packard Co <Hp> 静電放電対策用保護回路
KR970053858A (ko) * 1995-12-30 1997-07-31 김광호 저전압 소자를 이용한 고전압 집적 회로의 정전기 보호 회로
JPH09307426A (ja) * 1996-04-24 1997-11-28 Kaho Denshi Kofun Yugenkoshi Ｃｍｏｓ集積回路用保護回路
US5733794A (en) * 1995-02-06 1998-03-31 Motorola, Inc. Process for forming a semiconductor device with ESD protection

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05136360A (ja) * 1991-11-14 1993-06-01 Hitachi Ltd 静電破壊保護回路、及び半導体集積回路
JPH0897376A (ja) * 1994-08-15 1996-04-12 Hewlett Packard Co <Hp> 静電放電対策用保護回路
US5733794A (en) * 1995-02-06 1998-03-31 Motorola, Inc. Process for forming a semiconductor device with ESD protection
KR970053858A (ko) * 1995-12-30 1997-07-31 김광호 저전압 소자를 이용한 고전압 집적 회로의 정전기 보호 회로
JPH09307426A (ja) * 1996-04-24 1997-11-28 Kaho Denshi Kofun Yugenkoshi Ｃｍｏｓ集積回路用保護回路

Also Published As

Publication number Publication date
KR20000002924A (ko) 2000-01-15

Similar Documents

Publication Publication Date Title
JP3926975B2 (ja) スタック型ｍｏｓトランジスタ保護回路
US6747501B2 (en) Dual-triggered electrostatic discharge protection circuit
US6271999B1 (en) ESD protection circuit for different power supplies
US6628159B2 (en) SOI voltage-tolerant body-coupled pass transistor
US7394631B2 (en) Electrostatic protection circuit
US7196887B2 (en) PMOS electrostatic discharge (ESD) protection device
US5615073A (en) Electrostatic discharge protection apparatus
US6292343B1 (en) ASIC book to provide ESD protection on an integrated circuit
US20060091464A1 (en) Electrostatic protection circuit
US6479872B1 (en) Dynamic substrate-coupled electrostatic discharging protection circuit
KR19990030186A (ko) 정전 방전 보호용 회로 및 구분된 버스 아키텍쳐
US6411480B1 (en) Substrate pumped ESD network with trench structure
US8208234B2 (en) Circuit with ESD protection for a switching regulator
KR100971431B1 (ko) 정전기 보호 장치
US6256184B1 (en) Method and apparatus for providing electrostatic discharge protection
US6037636A (en) Electrostatic discharge protection circuit and method
JPH10242400A (ja) 静電気放電の保護のための回路
US20040141267A1 (en) Electrostatic discharge circuit and method therefor
KR920000635B1 (ko) 반도체집적회로장치
KR100532384B1 (ko) 반도체 장치용 esd 보호회로
US6534833B1 (en) Semiconductor device with protection circuitry and method
US6731488B2 (en) Dual emitter transistor with ESD protection
US8675322B2 (en) Electrostatic discharge protection device
US6707653B2 (en) Semiconductor controlled rectifier for use in electrostatic discharge protection circuit
US7405914B2 (en) Electrostatic discharge protection circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee