KR19990030186A - 정전 방전 보호용 회로 및 구분된 버스 아키텍쳐 - Google Patents

정전 방전 보호용 회로 및 구분된 버스 아키텍쳐 Download PDF

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Abstract

입출력 구동기 회로(10)를 보호하는 정전 방전(ESD) 회로(700). 방전 경로는 바이폴라 트랜지스터(202)에 의해 이루어진다. 상기 바이폴라 소자는 n형 MOSFET(702), 다이오드의 줄(200), 바이어스 회로(704)의 조합으로 트리거된다. 상기 MOSFET의 트리거 포인트는 상기 다이오드의 줄 내의 개별 다이오드의 수를 변화시켜 프로그래밍할 수 있다. 상기 n형 MOSFET의 비교적 높은 상호 콘덕턴스로 인해 작은 ESD 회로가 소정의 보호를 받을 수 있다.

Description

정전 방전 보호용 회로 및 구분된 버스 아키텍쳐
본 발명은 일반적으로 전자 집적 회로에 관련된 것으로서, 특히, 집적 회로용 정전 방전 보호 회로에 관련된다.
반도체 산업에서, 정전 방전 보호(ESD) 회로는 이미 공지되어 있다. ESD 회로는 집적 반도체 장치가 최후 제조 처리 과정에서 정전기에 의해 파괴되는 것을 방지한다. 그러나, 반도체 산업의 현재 및 예측 가능한 경향은 상기 공지된 ESD 회로의 유효성에 악영향을 주고 있다.
예를 들어, 심하게 도핑된 에피택셜(epi) 기판은, 금속 산화막 반도체(MOS) 전계 효과 트랜지스터(FET) 및 후막 전계 산화물(thick field oxide:TFO) 장치가 전류 분로 장치로 작용하지 않도록 한다. 정규 사용 시, 심하게 도핑된 기판이 바람직하다. 상기 기판은 바람직하지 않은 래치업(latch-up)의 발생을 감소시킨다. 래치업동안, 두 상보형 MOSFET으로 구성된 두 기생 바이폴라 트랜지스터가 궤환 루프를 형성한다. 상기 궤환 루프에서, 상기 제 1 기생 바이폴라 장치의 베이스는 또한 상기 제 2 장치의 콜렉터이다. 반대로, 상기 제 2 장치의 베이스는 상기 제 1 장치의 콜렉터이다. 상기 트랜지스터 모두가 도전될 때, 많은 양의 전류가 두 전원 사이를 흐를 수 있다. 상기 두 트랜지스터의 단자 중 하나에 인가된 높은 전류는 상기 두 기생 트랜지스터가 도전되도록 할 수 있다. 심하게 도핑된 에피택셜 기판은 상기 기판, 즉, 한 장치의 베이스와 다른 장치의 콜렉터를 접지시켜 상기 궤환 루프를 차단시킨다.
또한, 시트 저항성(rho)을 감소시키 위한 살리사이드(salicide) 결합층의 사용은 공지된 ESD 회로의 효과를 감소시킨다. 여러 MOSFET나, 하나의 MOSFET를 구성하는 여러 핑거는 ESD 보호를 위해 기생 바이폴라 장치로 작용한다. 상기 ESD 장치는 기생 바이폴라 트랜지스터의 스냅백(snap-back) 전류-전압 특성에 따른다. 여기서, 전류가 일정한 콜렉터-에미터 전압(Vt1)으로 바이폴라 트랜지스터를 흐른다. 그 후, 상기 콜렉터-에미터 전압은 Vt1로부터 스냅백으로(snapping-back), 전류 상승에 따라 감소한다. 다음, 상기 경향이 역전되어, 전류 상승에 따라 상기 콜렉터-에미터 전압이 상승한다. 결국, 상기 바이폴라 트랜지스터는 다른 특정 콜렉터-에미터 전압(Vt2)으로 떨어진다. 상기 살리사이드층의 낮은 저항으로 인해 상기 최후의 항복 전압(Vt2)이, 상기 초기 전압(Vt1)보다 낮아질 수 있다. 상기 관계로 인해, 상기 제 1 MOSFET 또는 상기 MOSFET의 제 1 핑거는, 상기 제 2 MOSFET이 턴온하는 전압보다 낮은 전압에서 항복한다. 따라서, MOSFET 그룹에 의한 보호는 단일 MOSFET에 의한 보호보다 약하다.
일부 공지된 ESD 회로는 집적 회로의 전압 레일 사이의 고유 커패시턴스에 따라, 한 전압 레일에 인가된 초과 에너지를 다른 전압 레일로 분로한다. 상기 방법은 보호를 위한 총 장치의 수를 감소시킨다. 그러나, 상기 방법은 또한, 집적 회로의 커패시턴스의 강하라는 단점이 있다. 따라서, 특정 집적 회로를 위해 고안된 한 ESD 회로는 다른 회로에는 적합하지 않을 수도 있다.
다이(die)를 감소시키는 것은 반도체 산업에서 무시하는 경향이 있다. 집적 회로가 작아질 수록, ESD 회로에 할당된 면적도 작아진다. 전형적으로, ESD 회로는, 상기 회로가 보호하는, 입력, 출력 또는 I/O 핀 밑에 위치한다. 상기 면적은 상기 회로를 감당하기에 급속히 부적절해진다.
다른 공지된 ESD 회로는 전력을 분로하기 위해 다이오드의 줄(string)을 사용한다. 불행히도, 상기 다이오드의 줄은 상승된 온도에서 전류를 누설한다. 또한, 각 다이오드 누설로 인해 그 온도를 증가시킨다. 반도체 산업의 다른 경향은, 가능한 한 적은 전류를 소비하고, 다용도에 적합한 집적 회로를 고안하고 제조하는 것이다. 상기 두 목표 모두는 주변 관계에 의해 제한되는 누설되기 쉬운 고안에 의해 악영향을 받는다.
도 1은 본 발명에 따라 구성된 입/출력(I/O) 구동기 회로(10)의 부분적 블록도, 부분적 개략도를 도시한다. I/O 구동기 회로(10)는 ESD 회로(12)를 포함하여, 정전 방전 및 전기적 과대응력(electrical overstress:EOS)으로부터 보호한다. ESD 회로(12)는 n형 MOSFET을 사용하여 바이폴라 트랜지스터에 트리거 전류를 공급한다. 따라서, ESD 회로(12)는, 심하게 도핑된 에피택셜 기판 또는 살리사이드 결합층을 사용하거나, 총 칩 커패시턴스가 낮은, 반도체 공정에 통합된다. 또한, n형 MOSFET의 증가되는 상호컨덕턴스로 인해 보다 작은 트리거 장치를 사용하여 p형 MOSFET과 관련된 소정의 ESD 보호를 제공할 수 있다. 상기 ESD 회로는 도 6과 관련하여 보다 자세히 설명한다.
본 발명을 보다 상세히 설명하기 위해, 다음과 같은 목차로 설명한다. 표제나 분류에 따른 특정 제한은 없다.
I. 도입
II. I/O 구동기 회로
A. 접속
B. 작동
1. 정규 작동
2. ESD 현상
a. VDD에 관한 포지티브 전압 입력
b. VSS에 관한 포지티브 전압 입력
c. VDD에 관한 네가티브 입력 전압
d. VSS에 관한 네가티브 전압 입력
C. ESD 회로의 제 1 실시예
1. 접속
2. 다른 실시예
3. 작동
D. 고전압 차단기
E. 게이트 펌프
F. 웰 펌프
G. ESD 회로의 제 2 실시예
1. 접속
2. 작동
a. 정규 작동
b. ESD 현상
H. ESD 회로의 제 3 실시예
1. 접속
2. 작동
a. 정규 작동
b. ESD 현상
III. 구분된 버스 아키텍쳐
A. 접속
B. I/O 패드 셀
C. 작동
1. 정규 작동
2. ESD 현상
a. VDD에 관한 포지티브 전압 입력
b. VSS에 관한 포지티브 전압 입력
c. VDD에 관한 네가티브 입력 전압
d. VSS에 관한 네가티브 전압 입력
도 1은 본 발명에 따라 구성된 입출력 구동기 회로의 개략적인 부분 블록도.
도 2는 도 1에 도시된 ESD 회로의 제 1 실시예의 회로도.
도 3은 도 1에 도시된 고전압 차단기(10)의 회로도.
도 4는 도 1에 도시된 게이트 펌프의 회로도.
도 5는 도 1에 도시된 웰 펌프의 회로도.
도 6은 도 1에 도시된 ESD 회로의 제 2 실시예의 회로도.
도 7은 도 1에 도시된 ESD 회로의 제 3 실시예의 회로도.
도 8은 ESD 보호를 위한 구분된 버스 기술의 블록도.
도 9는 도 8에 도시된 구분된 버스 기술에 유용한 입출력 패드 셀의 개략적인 부분 블록도.
* 도면 주요 부분에 대한 부호의 설명 *
10 : 입출력 구동기 회로 12 : ESD 회로
14 : I/O 패드 20 : 고전압 차단기
24 : 레일 클램프 28 : 게이트 펌프
I. 도입
ESD 회로(12)는 MOSFET 트랜지스터를 사용하여, 초과 에너지를 분로하는 기생 바이폴라 트랜지스터를 트리거한다. 트리거 전류를 사용하여 상기 기생 바이폴라 트랜지스터가 에너지 분로를 시작하는 포인트가 낮아진다. 기생 바이폴라 트랜지스터를 사용하여 진성(true) 바이폴라 트랜지스터의 필요성이 없어진다. 진성 바이폴라 트랜지스터는, 제어 전극이 반도체 기판으로부터 분리되어, 직접 제어할 수 있다. 전형적으로, 바이폴라 장치를 포함하면 집적 회로의 제조 비용이 현저히 증가한다. 상기 트리거 전류를 상기 기생 바이폴라 트랜지스터의 제어 전극에 직접 응용하면, 심하게 도핑된 기판으로 인한 전위를 부분적으로 극복할 수 있다. 통상적으로, 상기 기판은 두 전원 중 낮은 쪽에 연결된다. 상기 트리거 포인트는 다이오드의 줄의 다이오드의 수를 증가시키거나 감소시켜 간단히 프로그래밍할 수 있다. 그러나, 상기 초과 에너지의 대부분을 분로하는 것은, 상기 다이오드의 줄이 아니고, 상기 기생 바이폴라 장치이다. 따라서, 상기 개별적인 다이오드는, 누설 전류 및 온도 유도 현상 변화를 최소화하도록 매우 작게 만들어야 한다. 또한, ESD 회로(12)는 상기 두 전압 레일 사이의 커패시턴스에 따르지 않는다. 그러므로, ESD 회로(12)는 구성에 따라, 작은 집적 회로, 큰 집적 회로, 및 표준 전지 라이브러리에 포함될 수 있다. 당업자라면 ESD 회로(12)의 적합성을 현재 및 미래의 집적 회로 프로세스 흐름에 응용할 수 있을 것이다.
II. I/O 구동기 회로
A. 접속
도 1을 참고로, 입/출력(I/O) 패드(14)는, 상기 I/O 구동기 회로(10)를 포함하는 집적 회로 외부의 다른 장치로 전송되는 전압 레벨을 생성한다. 상기 실시예에서, I/O 구동기 회로(10)는 I/O 패드(14)에 0V 또는 3.3V를 출력한다. 다른 실시예에서, I/O 구동기 회로(10)는, I/O 구동기 회로(10)를 포함하는 상기 집적 회로 외부의 다른 장치로부터의 전압 레벨을 수신하는 회로를 포함할 수 있다. 상기 실시예에서, 상기 전압도, 0V 또는 3.3V일 수 있다. 또한, 다른 실시예에서도, 상기 수신된 최대의 전압 레벨은 상기 최대 출력 전압 레벨을 초과할 수 있다. 예를 들어, I/O 구동기 회로(10)는 0V 또는 3.3V 신호를 출력할 수 있지만, 0V 또는 5V 신호를 수신할 수 있다.
I/O 패드(14)는 p형 MOSFET 트랜지스터(16)의 제 1 전류 전극과 n형 MOSFET 트랜지스터(18)의 제 1 전류 전극에 접속된다. 트랜지스터(16)의 제 2 전류 전극과 제어 전극은 각각 제 1 전원인 VDD와, 고전압 차단기(20)의 출력 단자에 연결된다. 고전압 차단기(20)는, RPEDRIVER IN A, VDD, I/O 패드(14), 및 트랜지스터(16)의 웰(well) 등의 네 입력을 수신한다. 고전압 차단기(20)는 도 3을 참고로 설명한다.
트랜지스터(18)의 제 2 전류 전극과 제어 전극은 각각, n형 MOSFET 트랜지스터(22)의 제 1 전류 전극과 제 1 전압원(VDD)에 연결된다. 트랜지스터(22)의 제 2 전류 전극과 제어 전극은 각각, 제 2 전압원(VSS)와, 입력(PREDRIVER IN B)에 연결된다.
I/O 구동기 회로(10)는 또한, VDD와 VSS 사이에 병렬로 연결된 레일 클램프(24)와 다이오드(26)를 포함한다. 레일 클램프(24)는, 충분하다면, I/O 구동기 회로(10)를 포함하는 집적 회로의 고유 커패시턴스일 수 있고, 또는, ESD 현상동안 VDD와 VSS 사이의 방전 경로를 제공하는 능동 회로일 수 있다. 레일 클램프(24)는 여러 I/O 패드에 의해 분할될 수 있다. 다이오드(26)는 연결되어, VSS가 VDD보다 약 0.5V 높을 때, 전류를 도통시킨다. 통상, VDD가 VSS보다 3.3V 높다. 게이트 펌프(28)의 네 단자는, VDD와, 트랜지스터(16)의 제어 전극과, I/O 패드(14)와, 트랜지스터(16)의 웰에 각각 연결된다. 게이트 펌프(28)는 이하에서 도 4를 참고로 설명한다. 웰 펌프(30)의 세 단자는, VDD와, 트랜지스터(16) 웰과, I/O 패드(14)에 각각 연결된다. 웰 펌프(30)는 이하에서 도 5를 참고로 설명한다. 제 1 전류 전극과, 제 2 전류 전극과, npn 바이폴라 트랜지스터(32)의 제어 전극은 각각, VDD와, I/O 패드(14)와, VSS에 연결된다. 다이오드(34)의 제 1 단자 및 제 2 단자는 I/O 패드(14)와 VSS에 각각 연결된다. 다이오드(34)는 연결되어, VSS가 I/O 패드(14) 상에 존재하는 전압보다 약 0.5V 높을 경우, 전류를 도통시킨다. 통상적으로, I/O 패드(14) 상에 존재하는 전압 레벨은 VSS 이상이다.
II. I/O 구동기 회로
B. 작동
I/O 구동기 회로(10)의 작동은 두 작동 모드를 참고로 편리하게 설명된다. (1) 정규 I/O 작동, 및 (2) 정정 방전 보호. 상기 정전 방전 보호 기능은, 인간 몸체 모델을 시험하는데 사용되는 네 가지 방법을 겸해서 네 가지 경우로 세분된다. (1) VDD에 관한 포지티브 입력 전압, (2) VSS에 관한 포지티브 입력 전압, (3) VDD에 관한 네가티브 입력 전압, (4) VSS에 관한 네가티브 입력 전압.
1. 정규 작동
정규 작동에서, I/O 구동기 회로(10)는 출력 전용 또는 입력 전용 구동기로 사용된다. 상기 특정 기능은 제어 신호(PREDRIVER IN A 및 PREDRIVER IN B)의 논리 상태에 의해 선택된다. I/O 구동기 회로(10)가 출력 전용 버퍼로 사용될 경우, 출력될 상기 신호(어디에서 생성되었던 간에)는 트랜지스터(16)의 제어 전극과 트랜지스터(22)의 제어 전극에 인가된다. 출력될 신호는 고전압 차단기(20)를 통해 트랜지스터(16)의 제어 전극에 인가된다. 따라서, PREDRIVER IN A 및 PREDRIVER IN B는 모두 소망의 출력 신호의 전위이다. 트랜지스터가 인에이블됨에 따라, 전압원(VDD) 또는 전압원(VSS)은 I/O 패드(14)에 연결된다. I/O 구동기 회로(10)가 입력 전용 버퍼로 사용되면, PREDRIVER IN A는 VDD로 설정되고, PREDRIVER IN B는 VSS로 설정된다. 상기 전압 레벨은 I/O 패드(14)를 높은 임피던스 상태에 있게 한다. 이 경우, I/O 구동기 회로(10)의 외부에서 생성된 전압은 I/O 패드(14)로 인가되고 회로(도시하지 않음)에 의해 버퍼링된다.
상기 설명한 바와 같이, I/O 구동기 회로(10)는 내전압이 5V이다. 5V 신호가 I/O 패드(14)에 인가되면, 아무런 이상이 없다. 상기 트랜지스터(16)의 제어 전극 및 웰은 모두, 각각 게이트 펌프(28) 및 웰 펌프(30)에 의해 보다 높은 입력 전압 레벨로 바이어스 된다. 상기 바이어스로 인해, 상기 트랜지스터(16)는, 전압원(VDD)보다 큰 전압이 I/O 패드(14)에 인가될 때, 전류가 도전되지 않도록 한다. 또한, 고 전압 차단기(20)는 상기 트랜지스터(16)의 제어 전극에 인가된 바이어스 전압이 내부 회로(도시하지 않음)에 인가되지 않도록 한다.
2. ESD 현상
a. VDD에 관한 포지티브 전압 입력
상기 경우, 큰 포지티브 전압 레벨이 전압원(VDD)에 관하여 I/O 패드(14)에 인가된다. 상기 큰 포지티브 입력 전압으로 인해 ESD 회로(12)는 I/O 패드(14)로부터 VSS로 에너지를 분로하고, 이는 상기 시나리오에서는 유동적이다. 전압원(VSS) 상의 전압은 상승하기 시작하고, 다이오드(26)를 순방향 바이어싱한다. ESD 회로(12)와, 전압원(VSS)와, 다이오드(26)는 I/O 패드(14)로부터 전압원(VDD)으로의 방전 경로를 형성한다.
b. VSS에 관한 포지티브 전압 입력
상기 경우, 큰 포지티브 전압 레벨이 전압원(VSS)에 관하여 I/O 패드(14)에 인가된다. 또한, 상기 큰 포지티브 입력 전압으로 인해 ESD 회로(12)는 I/O 패드(14)로부터의 에너지를 VSS로 분로시킨다. 따라서, ESD 회로(12)는 I/O 패드(14)로부터의 전압원(VSS)로의 방전 경로를 형성한다.
c. VDD에 관한 네가티브 입력 전압
여기서, 큰 네가티브 전압 레벨이 전압 레벨(VDD)에 관하여 I/O 패드(14)에 인가된다. 상기 큰 네가티브 전압은 다이오드(34)를 순방향으로 바이어싱하고, 레일 클램프(24)가 전압원(VSS)과 전압원(VDD)를 연결하게 한다. 다이오드(34)와 레일 클램프(24)는 전압원(VDD)에서 I/O 패드(14)로의 방전 경로를 형성한다. 또한, 레일 클램프(24)는, I/O 구동기 회로(10)를 갖는 집적 회로의 고유 커패시턴일 수 있고, 또는, 능동 클램프 회로일 수 있다. 전압원(VDD)에서 트랜지스터(32)를 통해 I/O 패드(14)로의 제 2 분로 경로도 있다. 상기 제 2 경우에서, 상기 고유 커패시턴스(또는 레일 클램프(24))는 VDD와 VSS를 연결하고, 결국 트랜지스터(32)의 제어 전극에 연결된다. 트랜지스터(32)는 순방향 바이어스되어, 전류가, 전압원(VDD)에서 트랜지스터(32)를 통해 I/O 패드(14)로 흐르게 한다.
d. VSS에 관한 네가티브 전압 입력
상기 경우, 큰 네가티브 전압은 전압원(VSS)에 관해 I/O 패드(14)에 인가된다. 여기서, 다이오드(34)는 순방향으로 바이어스되고, 에너지를 전압원(VSS)에서 I/O 패드(14)로 분로시킨다. 또한, 전압원(VSS)에서 트랜지스터(32)를 통해 I/O 패드(14)로의 제 2 분로 경로를 형성한다. 상기 제 2 경우에서, 트랜지스터(32)의 제어 전극-제 2 전류 전극의 접합은 순방향으로 바이어스되고, 전압원(VSS)에서 I/O 패드(14)로의 직접적인 전류 경로를 형성한다. 도 1에 도시된 바와 같이, 상기 전압원(VSS)은 트랜지스터(32)의 제어 전극에 연결된다.
II. I/O 구동기 회로
C. ESD 회로의 제 1 실시예
1. 접속
도 2는 도 1에 도시된 ESD 회로의 제 1 실시예를 도시한다. 직렬로 접속된 다이오드의 줄(200)의 각 제 1 단자와 기생 npn 바이폴라 트랜지스터(202)의 제 1 전류 전극은 I/O 패드(14)에 연결된다. 다이오드의 줄(200)의 제 2 단자는 p형 MOSFET 트랜지스터(204)의 제 1 전류 전극에 연결된다. 실시예에서, 다이오드의 줄(200)은 5개의 다이오드를 포함한다. 트랜지스터(202)의 제 2 전류 전극과 제어 전극은 각각, 전압원(VSS)과 트랜지스터(204)의 제 2 전류 전극에 연결된다. 트랜지스터(204)의 제어 전극은 다이오드(206)의 제 1 단자와 전압원(VDD)에 연결된다. 다이오드(206)의 제 2 단자는 트랜지스터(204)의 웰에 연결된다.
다이오드의 줄(200)의 각 다이오드들은, I/O 패드(14) 상의 전압 레벨이 개략적으로, (5*0.5) 볼트와, 트랜지스터(204)의 임계 전압 레벨과, 트랜지스터(204)의 제어 전극 전압(VDD)의 합을 초과할 때, 전류가 도전되도록 접속된다. 다이오드(206)는, 트랜지스터(204)의 n웰을 통해 다이오드의 줄(200)에서 전원(VDD)로 전류가 흐르지 않도록 접속된다. 상기 경로는, 큰 포지티브 전압이 전원(VDD)에 관련하여 I/O 패드(14)에 인가될 때 중요하다. 또한, 다이오드(206)는 트랜지스터(202)를 통해 전류가 흐르게 한다.
2. 다른 실시예
상기 기술한 바와 같이, 트랜지스터(202)는 CMOS 제조 프로세스에 의해 제조된다. 따라서, 트랜지스터(202)는 MOSFET 또는 간단한 후막 전계 산화물(TFO) 장치일 수 있다. 본 발명의 상기 관점으로 인해, 본 발명은 표준 CMOS 프로세스에 포함된다.
트랜지스터(202)가 MOSFET이면, 트랜지스터(202)가 플라스틱 측면 바이폴라 장치(plastic lateral bipolar device)로 효과적으로 작동하도록 하는 몇 가지 가능한 구성이 있다. 예를 들어, 트랜지스터(202)의 게이트는 그 두 전류 전극 사이의 채널을 발생시키는데 사용될 필요가 없다. 그 보다도, 트랜지스터(204)에 의해 발생된 트리거 전류가 트랜지스터(202)의 몸체(body)로 직접 주사된다. 그러므로, MOSFET의 절연 게이트는 전원에 연결되고, 트랜지스터(202)의 몸체에 대한 접점은 그 두 전극에 인접하게 위치할 수 있다. 상기 실시예에서, 상기 기판은 p형 기판이고, 상기 접점은 p+형 주입 또는 확산 영역이다. 상기 소스 및 드레인은 두 n형 영역을 p형 기판에 확산 또는 주입시키고 n형 접점을 그 위에 형성함으로써 제조된다. 트리거 전류를 트랜지스터(202)의 몸체에 제공하는 접점은, (1) 상기 소스(또는 드레인)가 상기 접점과 상기 드레인(또는 소스) 사이에 위치하거나, (2) 상기 접점이 링이나 얇은 직사각형 등의 형태로 상기 소스 및 드레인을 포함할 수 있다.
당업자라면, 상기 트랜지스터의 몸체에 대한 기준이, 그 웰에 대한 기준이나 웰이 없는 국부적인 기판에 대한 기준과 동일하다는 것을 알 것이다.
트랜지스터(202)가 TFO 장치라면, 상기 트랜지스터에 대한 접점이, 그 소스와 드레인 사이에 위치하거나, 소스 또는 드레인 옆에 위치하거나, 또는 상기 소스와 드레인 주위에 위치할 수 있다. TFO 장치는, 서로 인접하게 위치한 동일한 전도형의 두 확산 영역으로 구성되고, 반대되는 도전형의 반도체 몸체에 위치한다. 전형적으로, 두 n형 영역이 p형 기판에 위치한다. 두꺼운 산화물층은, 기판의 윗면 상에, 동일하거나 반대로 확산되거나 주입된 영역 사이의 영역에 형성된다.
절연체 상 실리콘(silicon-on-insulator:SOI)은, 반도체가 실리콘, 이산화물, 사파이어, 다이아몬드 등의 절연 기판 상에 제조되는 최근 기술이다. 본 발명은 동일한 이득을 가져오는 상기 기술로 실행된다. 상기 기술에서, 전원 트리거 전류에 대한 접점은 트랜지스터(202)의 몸체의 측면에 형성될 수 있다.
II. I/O 구동기 회로(10)
C. ESD 회로의 제 1 실시예
3. 작동
ESD 회로(12)의 작동은, (1) 정전 방전(ESD) 현상 및 (2) 전기적 과대응력(electrical overstress:EOS) 현상의 두 가지 가능한 경우를 참고로 설명할 수 있다. 일반적으로 ESD 현상은 EOS 현상보다 짧고, 전형적으로 집적 회로에 전원이 공급되지 않았을 때 일어난다.
도 1을 참고로 설명하면, ESD 회로(12)는 다음의 두 가지 경우에서 ESD 보호를 제공한다. (1) VDD에 관한 포지티브 입력 전압 및 (2) VSS에 관한 포지티브 입력 전압. 첫번째 경우, 트랜지스터(204)는, I/O 패드(14)가 대략적으로, (5*0.5) 볼트와 트랜지스터의 임계 전압 레벨의 함을 초과할 경우, 트리거 전류를 트랜지스터(202)에 공급한다. 그 후 바로, 트랜지스터(202)는 I/O 패드(14)로부터의 전류를 상기 전압원(VSS)으로 분로한다. 다이오드(26)(도 1)는 상기 전압원(VDD)로의 회로 경로를 완성한다. 상기 두번째 경우, 트랜지스터(204)는, 상기 I/O 패드(14)의 전압이 대략적으로, (5*0.5) 볼트와 트랜지스터(204)의 임계 전압 레벨의 합을 초과할 경우, 트리거 전류를 트랜지스터(202)로 공급하기 시작한다. 그 후 바로, 트랜지스터(202)는 직접, I/O 패드(14)로부터의 전류를 상기 전압원(VSS)으로 분로한다.
EOS 현상 동안의 ESD 회로(12)의 작동은, ESD의 작동과 동일하다. 여기서, 트랜지스터(202)는, I/O 패드(14)의 전압이 대략적으로, (5*0.5) 볼트와 트랜지스터(204)의 임계 전압과 트랜지스터(204)의 제어 전극 전압(VDD)의 합을 초과할 때, 트리거 전류를 트랜지스터(202)에 공급하기 시작한다.
다이오드의 줄(200)의 각 다이오드의 수는, VDD의 최소 가용 전압원 레벨과 각 다이오드의 전압 강하에 의해 나누어진 I/O 패드(14) 사의 최소 가용 특정 입력 전압 사이의 차이에 의해 결정된다. 전형적으로, 상기 값들은 각각, 상기 입력 전압 및 VDD의 정규값보다 10% 작고 10% 크다. 상기 실시예에서, VDD는 3.3V이고, 최대 허용 가능한 입력 전압은 5.0V이다. 따라서, 다섯 개의 다이오드(5.5-3.0)/(0.5)가 선택된다.
ESD 회로(12)의 다른 실시예에서, 다이오드(206)는 생략된다. 이 경우, 트랜지스터(204)는 기생 수직 및 기생 측면 pnp형 바이폴라 트랜지스터의 특성을 갖는다. 상기 특성은, 트랜지스터(204)가 트랜지스터(202)에 물리적으로 가까우면, 트랜지스터(202)의 국부 기판 전위를 상승시키는 베이스 전류를 발생한다. 상기 부가적인 베이스 전류는 또한, 트랜지스터(202)를 트리거한다. 다른 실시예에서, 다이오드(206)는 저항기로 대체되어 전기적으로 직접 연결된다.
상기 양호한 실시예에서, 트랜지스터(202)는 p형 기판에 두 n형 확산(diffusion)을 배치하여 제조한다. 또한, 상기 확산중 하나 또는 아무것도 n형 웰로 덮히지 않는다. 상기 확산은 제 1 및 제 2 전극을 형성한다. p형 접점은 상기 두 n형 웰 사이에 위치한다. 상기 p형 기판에 대한 p형 접점은 상기 제어 전극을 형성한다. 상기 기본 디자인은 집적 회로 상의 공간을 불필요하게 소비하지 않으면서 트랜지스터(202)의 총 폭을 증가시킬 수 있다. 또한, p형 기판을 상기 전압원(VSS)에 주기적으로 연결하는 것이 관례적이다. 상기 연결은 트랜지스터(202)에 인접하게 위치할 수는 없다. 반면, 상기 트리거 전류에 의해 제공된 기판을 상승시키는 효과는 감소된다.
II. I/O 구동기 회로(10)
D. 고전압 차단기
도 3은 도 1에 도시된 고전압 차단기(20)의 회로도이다. 고전압 차단기(20)는 p형 MOSFET 트랜지스터(302)와 n형 MOSFET 트랜지스터(304)로 구성된 전송 게이트(300)를 포함한다. 트랜지스터(302)의 제어 전극은 I/O 패드(14)에 연결된다. 트랜지스터(304)의 제어 전극은 상기 전압원(VDD)에 연결된다. 트랜지스터(302 및 304)의 제 1 전류 전극은 신호(PREDRIVER IN A)를 수신한다. 트랜지스터(302 및 304)의 제 2 전류 전극은 트랜지스터(16)의 제어 전극에 연결된다. 트랜지스터(302)의 몸체는 역시 트랜지스터(16)의 웰에 접속된다.
고전압 신호가 I/O 패드(14)에 인가되면, 상기 전송 게이트(300)의 n형 장치는 I/O 패드(14)로부터 내부 회로(도시하지 않음)로 흐르는 전압을 (3.3-Vtn) 볼트로 제한한다(여기서, Vtn은 트랜지스터(304)의 임계 전압).(트랜지스터(302)는 이 상태에서 오프된다.) 트랜지스터(302) 및 트랜지스터(304)는 신호가 PREDRIVER A로부터 트랜지스터(16)의 제어 전극으로 감쇄 없이 통과하도록 한다.
II. I/O 구동기 회로(10)
E. 게이트 펌프
도 4는 도 1에 도시된 게이트 펌프(28)의 회로도이다. 게이트 펌프(28)는 p형 MOSFET 트랜지스터(400)를 포함한다. 트랜지스터(400)의 제 1 전극과, 제 2 전극과, 제어 전극은 각각, 트랜지스터(16)의 제어 전극과, I/O 패드(14)와, 전압원(VDD)에 연결된다. 트랜지스터(400)의 몸체는 트랜지스터(16)의 웰에 접속된다.
II. I/O 구동기 회로(10)
F. 웰 펌프
도 5는 도 1에 도시된 웰 펌프(30)의 회로도이다. 웰 펌프(30)는 두 p형 MOSFET(500 및 502)를 포함한다. 상기 트랜지스터(500)의 제 1 전류 전극과, 제 2 전류 전극과, 제어 전극은 각각, 전압원(VDD)와, 트랜지스터(16)의 웰과, I/O 패드(14)에 연결된다. 상기 트랜지스터(502)의 제 1 전류 전극과, 제 2 전류 전극과 제어 전극은 각각, 트랜지스터(16)의 웰과, I/O 패드(14)와, 전압원(VDD)에 연결된다. 트랜지스터(500 및 502)의 몸체는 트랜지스터(16)의 웰에 접속된다.
작동 시, 트랜지스터(500 및 502)는, I/O 패드(14)에 존재하는 전압 레벨이 상기 전압원(VDD)를 초과할 때, 트랜지스터(16)의 웰을 조정한다. 특히, I/O 패드(14) 상에 존재하는 전압 레벨이 초기에 상기 전압원(VDD)를 초과할 때, 트랜지스터(502)는 트랜지스터(16)의 웰이 상기 증가된 전압 레벨을 트랙킹하도록 한다. 상기 방법은 트랜지스터(16)의 드레인 다이오드가 순방향으로 바이어스되지 않도록 한다. 반대로, I/O 패드(14) 상에 존재하는 상기 전압 레벨이 VDD 또는 VSS로 복귀할 때, 트랜지스터(500)는 전압원(VDD)에 전하를 감소시켜 상기 웰을 초기 값, VDD로 복귀시킨다.
II. I/O 구동기 회로(10)
G. ESD 회로의 제 2 실시예
1. 접속
도 6은 도 1에 도시된 ESD 회로의 제 2 실시예(600)의 회로도이다. 본 발명의 제 2 실시예에서, 궤환 또는 스위칭 회로(602)는 트랜지스터(204)에 연결된다. ESD 현상동안, 궤환 회로(602)는 트랜지스터(204)를 도전 상태로 유지한다. 따라서, 트랜지스터(204)는 트리거 전류를 트랜지스터(202)로 공급하고, 트랜지스터(202)는 I/O 패드(14)로부터의 전류를 전압원(VSS)로 분로한다. 정규 작동동안, 궤환 회로(602)는 트랜지스터(204)를 비도전 상태로 하여 전류 누설을 최소화한다.
ESD 및 궤환 회로(602)의 부재동안, I/O 패드(14)의 전위 중 일부는, 기생적 도전 경로를 통해, 제 1 전압원(VDD)로 의도하지 않게 연결될 수 있다. 상기 도전 경로는 트랜지스터(204)에 의해 생성된 트리거 전류에 관한 네가티브 궤환 루프를 효과적으로 형성한다. 또한, I/O 패드(14)의 주입된 전류 이하가, 트랜지스터(202)의 제어 전극에 나타난다. 상기 경로의 예는, 극한 전압(extreme voltage)이 I/O 패드(14)에 인가될 때, 트랜지스터(16)(도 1)가 강하할 때 일어난다. 상기 극한 전압은 궤환 회로(602)가 없을 때 상기 트랜지스터(204)의 게이트에 나타나고, 트랜지스터(204)의 소스 게이트 전압을 감소시킨다. 궤환 회로(602)는 네가티브 궤환 루프를 방지하여, 포지티브 궤환 루프로 대체시킨다. 궤환 회로(602)는 어느곳에서나 형성될 수 있는 상기 네가티브 궤환 루프를 방지한다.
도 6과 관련하여, ESD 회로(600)는 도 2에 도시된 회로와 동일하다. 저항기(604)의 제 1 단자와 트랜지스터(606)의 제 1 전류 전극은 트랜지스터(204)의 제어 전극에 연결된다. 저항기(604)의 제 2 단자는 트랜지스터(608)의 제 1 전류 전극에 연결된다. 트랜지스터(608)의 제 2 전류 전극 및 제어 전극은 각각, 상기 제 1 전압원(VDD) 및 제 2 전압원(VSS)에 연결된다. 트랜지스터(606)의 제 2 전류 전극 및 제어 전극은 각각, 제 2 전압원(VSS) 및 트랜지스터(610)의 제 1 단자에 연결된다. 저항기(610)의 제 2 단자는 제 2 전압원(VSS)에 연결된다. 또한, 트랜지스터(606)의 제어 전극은 트랜지스터(612)의 제 1 전류 전극에 연결된다. 트랜지스터(612)의 제 2 전류 전극 및 제어 전극은 각각, 트랜지스터(204)의 제 1 전류 전극 및 제 1 전압원(VDD)에 연결된다. 트랜지스터(204, 608, 612)에서, 각 트랜지스터의 웰은 각 소스에 연결된다.
제 2 의 실시예에서, MOSFET(204) 및 트랜지스터(202)는 각각, p형 MOSFET 및 기생 측면 바이폴라 트랜지스터이다. 다른 제 2 의 실시예에서, MOSFET(204) 및 트랜지스터(202)는 각각, p형 MOSFET 및 바이폴라 트랜지스터일 수 있다. 바이폴라 트랜지스터는 제어 가능하거나 제어하지 않는 전극을 포함한다.
H. ESD 회로의 제 2 실시예
2. 작동
작동 시, ESD 회로(600)는 정규 모드로 작동하고 ESD 보호를 제공한다.
a. 정규 작동
정규 작동 시, ESD 회로(600)는 비도전 상태이고, 따라서 I/O 패드(14)의 전압 레벨에 관계하지 않는다. 이 경우, 트랜지스터(608)는 트랜지스터(204)의 제어 전극을 전압원(VDD)으로 높인다(pull). 그러므로, 트랜지스터(204)의 제어 전극 상의 고전압 레벨은 트랜지스터(204)를 비도전 상태로 만든다.
b. ESD 현상
ESD 회로(600)는 도 1 및 도 2를 참고로 상기 설명한 ESD 보호를 제공한다. 또한, 궤환 회로(602)는 상기 트랜지스터(204)를 ESD동안 도전 상태로 유지한다.
ESD동안, 큰 포지티브 전압이, 상기 전압원(VDD) 또는 전압원(VSS)에 관해 I/O 패드(14)에 인가된다. 큰 전압이 VSS에 관련해 I/O 패드(14)에 인가될 경우, 트랜지스터(612) 및 트랜지스터(204)는, 상기 입력 전압이 대략, (5*0.5) 볼트와 트랜지스터(612)(또는 트랜지스터(204))의 임계 전압 레벨의 합을 초과할 경우, 도전되기 시작한다. 일단 도전되면, 트랜지스터(612)는 전압이 트랜지스터(606)의 제어 전극에 발생하도록 한다. 상기 전압이 상기 VSS 이상의 임계 전압을 초과하면, 트랜지스터(606)는 상기 트랜지스터(204)의 제어 전극을 전압원(VSS)에 연결하고, 트랜지스터(204)를 도전 상태로 유지한다. 저항기(604)는 트랜지스터(606)가 트랜지스터(204)의 제어 전극에서 쉽게 전압을 풀다운하도록 한다. 상기 기술한 바와 같이, 트랜지스터(204)는 트리거 전류를 트랜지스터(202)에 공급한다. 궤환 회로(602)는, 전압원(VDD)이 I/O 패드(14)와 같이 작동하더라도, 트랜지스터(204)를 도전 상태로 유지시킨다. 트랜지스터(612)는 매우 작은 전류를 저항기(610)에 공급하여, 저항기(610)에 걸린 전압은 트랜지스터(606)의 임계 전압을 초과한다. 따라서, 트랜지스터(606)는 트랜지스터(204)를 완전한 도전 상태로 유지시킨다.
VDD에 관해서 I/O 패드(14)에 많은 입력 전압이 인가되는 경우, 입력 전압이 대략적으로, (5*0.5) 볼트와 트랜지스터(612)(또는 트랜지스터(204))의 임계 전압 레벨의 합을 초과할 때, 트랜지스터(612) 및 트랜지스터(204)는 도전되기 시작한다. 일단 도전되면, 트랜지스터(612)는 트랜지스터(606)의 제어 전극에 전압이 있게 한다. 상기 전압이 VSS 이상의 임계 전압을 초과하면, 트랜지스터(606)는 트랜지스터(204)의 제어 전극을 전압원(VSS)에 연결시켜, 트랜지스터(204)를 도전 상태로 유지시킨다. 상기 기술한 바와 같이, 트랜지스터(204)는 트리거 전류를 트랜지스터(202)에 공급한다. 트랜지스터(202)는 전압원(VSS) 및 다이오드(26)를 통해 전압원(VDD)으로 전류를 분로한다.
EOS 현상동안 ESD 회로(600)의 작동은 ESD의 작동과 같다. 여기서, I/O 패드(14)의 전압이 대략적으로, (5*0.5) 볼트와 트랜지스터(612)(또는 트랜지스터(204))의 임계 전압 레벨과 트랜지스터(612)(VDD)의 제어 전극 전압의 합을 초과할 경우, 트랜지스터(204)는 트리거 전류를 트랜지스터(202)로 공급하기 시작한다.
II. I/O 구동기 회로
H. ESD 회로의 제 3 실시예
도 7은 도 1에 도시된 ESD 회로의 제 3 실시예(700)를 도시한다. 본 발명의 제 3 실시예에서, p형 MOSFET(204)는 n형 MOSFET(702)로 대체되고, 바이어스 회로(704)는 상기 n형 MOSFET의 제어 전극에 연결된다. n형 MOSFET는 p형 MOSFET보다 본질적으로 보다 높은 상호 도전성을 갖는다. 또한, 보다 작은 MOSFET는 소망의 트리거 전류를 발생할 수 있다.
1. 접속
도 7에 관련해서, MOSFET(702)의 제 1 전류 전극 및 제 2 전류 전극은 각각, 다이오드의 줄(200)의 제 2 단자 및 트랜지스터(202)의 제어 전극에 연결된다. 상기 다이오드의 줄(200)의 제 2 단자 및 MOSFET(702)의 제어 전극은 바이어스 회로(704)에 연결된다. 특히, 다이오드의 줄(200)의 제 2 단자 및 MOSFET(702)의 제어 전극은 각각, p형 MOSFET(706)의 제 1 전류 전극 및 제 2 전류 전극에 연결된다. MOSFET(706)의 제어 전극은 제 1 전압원(VDD)에 연결된다. MOSFET(706)의 제 2 전류 전극은 또한 저항기(708)의 제 1 단자에 접속된다. 저항기(708)의 제 2 단자는 제 2 전압원(VSS)에 연결된다. 트랜지스터(706)의 웰은 그 제 1 전류 전극에 연결된다.
제 3 실시예에 기술된 바와 같이, MOSFET(702) 및 트랜지스터(202)는 각각, n형 MOSFET 및 기생 측면 바이폴라 트랜지스터이다. 다른 제 3 실시예에서, MOSFET(702) 및 트랜지스터(202)는 각각 n형 MOSFET 및 바이폴라 트랜지스터일 수 있다. 바이폴라 트랜지스터는 제어 가능하거나 제어하지 않는 제어 전극을 갖는다.
2. 작동
a. 정규 작동
정규 작동 시, ESD 회로(700)는 비도전 상태로 유지되어, I/O 패드(14)의 전압 레벨에 관계하지 않는다. 이 경우, 제 1 전압원(VDD)은 트랜지스터(706)가 비도정 상태로 되도록 한다. 저항기(708)는 트랜지스터(702)의 제어 전극 및 트랜지스터(706)의 부동 제 2 전류 전극을 상기 제 2 전압원(VSS)으로 높인다. 트랜지스터(702)의 제어 전극 상의 저전압 레벨은 트랜지스터(702)가 비도전 상태로 되도록 한다.
b. ESD 현상
ESD 회로(700)는 상기 도 1 및 도 2와 관련하여 설명한 ESD 보호를 제공한다. 또한, 바이어스 회로(704)는 트랜지스터(702)가 ESD 현상동안 도전 상태로 유지시킨다.
ESD 현상동안, 많은 포지티브 전압이, 제 1 전압원(VDD) 또는 제 2 전압원(VSS)에 관련하여 I/O 패드(14)에 인가된다. 큰 전압이 VSS와 관련하여 I/O 패드(14)에 입력된 경우, 트랜지스터(706)는, 상기 입력 전압이 대략적으로, (5*0.5) 볼트와 트랜지스터(706)의 임계 전압 레벨의 합을 초과할 때, 도전되기 시작한다. 일단 도전되면, 트랜지스터(706)는 트랜지스터(702)의 제어 전극에서 전압이 발생하도록 한다. 상기 전압이 VSS 이상의 임계 전압을 초과하면, 트랜지스터(702)는 도전 상태로 된다. 상기 기술한 바와 같이, 트랜지스터(702)는 트리거 전류를 트랜지스터(202)에 공급한다. 전압원(VDD)이 I/O 패드(14)와 함께 가동되기 시작하면, 바이어스 회로(704)는 트랜지스터(702)를 도전 상태로 만든다. 트랜지스터(706)는 단지 매우 작은 전류를 저항기(708)에 공급하므로, 저항기(708)에 걸린 전압은 트랜지스터(702)의 임계 전압을 초과한다. 따라서, 바이어스 회로(704)는 트랜지스터(702)가 완전히 도전 상태로 되도록 한다.
큰 전압이 VDD에 관련하여 I/O 패드(14)에 입력되는 경우, 트랜지스터(706)는, 입력 전압이 대략적으로, (5*0.5) 볼트와 트랜지스터(706)의 임계 전압 레벨의 합을 초과할 경우, 도전되기 시작한다. 일단 도전되면, 트랜지스터(706)는 트랜지스터(702)의 제어 전극에서 전압이 발생하도록 한다. 상기 전압이 VSS 이상의 임계 전압을 초과하면, 트랜지스터(702)는 도전 상태로 된다. 상기 기술한 바와 같이, 트랜지스터(204)는 트랜지스터(202)에 트리거 전류를 공급한다. 트랜지스터(202)는 전압원(VSS) 및 다이오드(26)를 통해서 전류를 전압원(VDD)으로 분로한다.
EOS 동안 ESD 회로(700)의 작동은 ESD 동안의 작동과 동일하다. 트랜지스터(702)는, I/O 패드(14)의 전압이 대략적으로, (5*0.5) 볼트와 트랜지스터(706)의 임계 전압 레벨과 트랜지스터(706)의 제어 전극 전압(VDD)의 합을 초과할 경우, 트리거 전류를 트랜지스터(202)로 공급하기 시작한다.
III. 구분된 버스 아키텍쳐
A. 접속
도 8은 ESD 보호용 구분된 버스 아키텍쳐(SBA)(800)의 블록도이다. SBA(800)는 각 I/O(입력, 출력, 또는 I/O) 패드 셀로부터 일정 ESD 회로를 제거하여, 파워 패드 셀 또는 SBA(800)의 집적 회로 중 사용하지 않는 다른 영역에 배치한다. 전형적으로, 파워 패드 셀은 다른 회로를 포함하고 있지 않기 때문에, ESD 회로를 조정할 수 있다. 당업자라면, 상기 제거된 ESD 회로가, 클럭 입력 핀 등의 유용한 회로 영역을 포함하는 다른 유형의 패드 셀 등에 사용될 수 있다는 것을 알 것이다. 상기 제거된 ESD 회로는 구분된 ESD 버스를 통해 인접한 여러 I/O 패드 셀에 의해 공용으로 된다. 그 결과, 각 개별 I/O 패드 셀은 크기를 줄일 수 있다.
도 8을 참고할 때, SBA(800)는 I/O 패드 셀 및 파워 셀의 제 1 그룹(802)와 제 2 그룹(804)를 포함한다. 특히, 제 1 그룹(802)은 I/O 패드 셀(8060, 8061, 등등 및 파워 패드 셀(808)을 포함한다. I/O 패드 셀(8060, 8071, 등등) 및 파워 패드 셀(808)은 구분된 버스1를 통해 제 1 전압원(VDD) 및 제 2 전압원(VSS)에 연결된다.(파워 패드 셀(808)은 내부 ESD 회로를 통해 제 2 전압원(VSS)에 접속된다.) 구분된 ESD 버스1는 또한 다이오드(810)를 통해 제 1 전압원(VDD)에 접속된다. 다이오드(810)는 전류가 제 1 전압원(VDD)로부터 구분된 ESD 버스1로 흐르도록 접속된다. 제 2 그룹(804)은 I/O 패드 셀(8120, 8121, 등등) 및 파워 패드 셀(814)을 포함한다. I/O 패드 셀(8120, 8121, 등등) 및 파워 패드 셀(814)은 구분된 버스2를 통해, 제 1 전압원(VDD) 및 제 2 전압원(VSS)에 연결된다.(파워 패드 셀(814)는 내부 ESD 회로를 통해 제 2 전압원(VSS)에 접속된다.) 구분된 ESD 버스2는 또한 다이오드(816)로 제 1 전압원(VDD)에 접속된다. 다이오드(816)는 전류가 제 1 전압원(VDD)으로부터 구분된 ESD 버스2로 흐르도록 접속된다.
SBA(800)는 또한 제 1 전압원(VDD) 및 제 2 전압원 사이에 병렬로 접속된 레일 클램프(24)와 다이오드(26)를 포함한다. 레일 클램프(24) 및 다이오드(26)는 도 1과 관련하여 이미 설명하였다.
I/O 패드 셀(806 및 808)은 이하에 도 9를 참고로 더 자세히 설명한다. 파워 패드 셀(808 및 814)은 전압원 및 ESD 회로를 수신하기 위한 패드를 포함한다. 파워 패드 셀(808 및 814)에 포함된 상기 ESD 회로는 상기 도 2, 도 6 및 도 7에서 상기 기술한 ESD 회로 중 하나로 설명할 수 있다. 또한, 파워 패드 셀(808) 내에 설명된 상기 ESD 회로는 정규 작동동안 I/O 패드 셀(806 및 812)로부터 전기적으로 절연된 공지된 기술의 다른 회로일 수 있다.
B. I/O 패드 셀
도 9는 도 8에 도시된 구분된 버스 아키텍쳐에 유용한 입력/출력(I/O) 패드 셀(806)의 블록도의 부분적 개략도이다. I/O 패드 셀(806)은 도 1에 도시된 I/O 구동기 회로와 실질적으로 동일하다. 다이오드는 I/O 패드(14)와 구분된 ESD 버스 사이에 직렬로 접속된다. 다이오드(900)는 전류가 I/O 패드(14)로부터 구분된 ESD 버스로 흐르게 한다. 레일 클램프(24) 및 다이오드(26)는 I/O 구동기 회로(10)로부터 제거되고 모든 파워 패드 셀 및 I/O 패드 셀의 공유로 된다.
C. 작동
1. 정규 작동
다이오드(810 및 816)는 정규 작동동안 구분된 ESD 버스를 선충전시킨다. 상기 선충전은 I/O 패드(14)에 접속된 외부 장치가 상기 구분된 ESD 버스의 용량성 부하를 고려하지 않도록 한다. 반대로, 다이오드(도 9에 도시)는 상기 구분된 ESD 버스를 상기 I/O 패드 셀로부터 절연시킨다. 상기 제 3 의 다이오드는 상기 I/O 패드 셀이 VDD 이하의 전압 레벨을 출력하거나 수신하도록 한다.
2. ESD 현상
a. VDD에 관한 포지티브 전압 입력
상기 경우, 전압원(VDD)에 관해 큰 포지티브 전압 레벨이 I/O 패드 셀의 어느 하나 내의 I/O 패드에 인가된다. 상기 큰 포지티브 입력 전류는 상기 I/O 패드 셀로부터 상기 구분된 버스를 통해 상기 파워 패드 셀 내의 ESD 회로로 흐른다. 다음, 상기 파워 패드 셀 내의 ESD 회로는 전류를 제 2 의 전압원(VSS) 및 도 1과 관련하여 설명한 다이오드(26)를 통해 제 1 전압원(VDD)로 분로한다.
b. VSS에 관한 포지티브 전압 입력
상기 경우, 전압원(VSS)와 관련한 큰 포지티브 전압 레벨이 상기 I/O 패드 셀 중 특정 하나의 I/O 패드에 인가된다. 또한, 상기 큰 포지티브 입력 전류는 상기 I/O 패드 셀로부터 상기 구분된 버스를 통해 상기 파워 패드 셀 내의 ESD 회로로 흐른다. 상기 파워 패드 셀 내의 ESD 회로는 상기 전류를 도 1과 관련하여 상기 설명한 제 2 전압원(VSS)로 분로시킨다.
c. VDD에 관한 네가티브 입력 전압
전압 레벨(VDD)과 관련한 큰 네가티브 전압 레벨이 I/O 패드 셀 내의 특정 하나의 I/O 패드에 인가된다. 상기 큰 네가티브 전압은, 다이오드(34), 제 2 전압원(VSS) 및 레일 클램프(24)를 통해, 제 1 전압원(VDD)로 분로된다. 또한, 전압원(VDD)로부터 트랜지스터(32)를 통해 I/O 패드로의 제 2 의 분로 경로가 존재한다. 상기 두번째 경우, 고유 커패시턴스(또는 레일 클램프(24))는 VDD를 VSS에 연결하고, 결국에는 트랜지스터(32)의 제어 전극에 연결시킨다. 트랜지스터(32)는 순방향 바이어스되어, 전류가 전압원(VDD)로부터 트랜지스터(32)를 통해 I/O 패드로 흐르게 한다.
d. VSS에 관한 네가티브 전압 입력
상기 경우, 제 2 전압원(VSS)에 관해 큰 네가티브 전압이 상기 I/O 패드 셀 중 특정 하나의 I/O 패드에 인가된다. 다이오드는 순방향으로 바이어스되고, 전압원(VSS)로부터의 에너지를 I/O 패드로 분로한다. 또한, 제 2 전압원(VSS)로부터 트랜지스터(32)를 통해 I/O 패드로의 제 2 분로 경로가 존재하게 된다. 상기 두번째 경우, 상기 트랜지스터(32)의 제어 전극 대 제 2 전류 제어 정합은 순방향으로 바이어스되고, 전압원(VSS)로부터 I/O 패드로의 직접적인 전류 경로를 만든다. 도 9에 도시된 바와 같이, 전압원(VSS)은 트랜지스터(32)의 제어 전극에 연결된다.
비록 본 발명이 특정 실시예를 바탕으로 설명하였지만, 당업자라면 다른 수정이나 개선이 가능할 것이다. 예를 들어, 상기 개시된 발명은 특정 형의 도전형을 갖는 트랜지스터에 관해 기술하였다. 당업자라면, 상기 설명을 특정 프로세스나 실시예에 맞춘 일정 상황 하의 다른 도전형으로 변경할 수 있을 것이다. 당업자라면, 동일한 목적을 이루기 위해 구조를 변경할 수도 있을 것이다. 따라서, 본 발명이 청구범위를 포함하는 본원의 정신 및 관점을 벗어나지 않는 다양한 수정이 가능함을 알 수 있을 것이다.

Claims (7)

  1. 입력 단자와,
    제 1 전류 전극과, 제 2 전류 전극과, 제어 전극을 포함하며, 상기 제 1 전류 전극이 상기 입력 단자와 연결된 제 1 의 트랜지스터와,
    상기 제 1 의 트랜지스터를 정전 방전 현상동안 도전 상태로 놓이도록 하는, 상기 제 1 의 트랜지스터의 제어 전극과 연결된 바이어스 회로와,
    제 1 전류 전극과, 제 2 전류 전극과, 제어 전극을 포함하는 기생 바이폴라 장치로서, 상기 제 1 전류 전극이 상기 입력 단자에 연결되고, 상기 제 2 전류 전극이 제 2 전압원을 수신하며, 상기 제어 전극이 상기 제 1 의 트랜지스터의 제 2 전류 전극과 연결된, 상기 기생 바이폴라 장치를 포함하는 정전 방전 보호용 회로.
  2. 입력 단자와,
    제 1 단자 및 제 2 단자를 갖는 다이오드를 하나 이상 포함하는 다이오드의 줄(string)로서, 상기 제 1 단자는 상기 입력 단자에 연결된, 상기 다이오드의 줄과,
    제 1 전류 전극과, 제 2 전류 전극과, 제어 전극을 포함하는 제 1 의 트랜지스터로서, 상기 제 1 전류 전극이 상기 다이오드 줄의 제 2 단자와 연결되고, 상기 제어 전극이 제 1 전압원을 수신하는 상기 제 1 의 트랜지스터와,
    상기 제 1 의 트랜지스터를 정전 방전 현상동안 도전 상태로 놓이도록 하는, 상기 제 1 의 트랜지스터의 제어 전극과 연결된 바이어스 회로와,
    제 1 확산 영역과, 동일 도전형의 제 2 확산 영역이 반대 도전형의 몸체(body)에 위치하고, 상기 제 1 확산 영역이 상기 입력 단자에 연결되고, 상기 제 2 확산 영역이 제 2 전압원을 수신하는 기생 바이폴라 장치를 포함하는 정전 방전 보호용 회로.
  3. 입력 단자와,
    제 1 전류 전극과, 제 2 전류 전극과, 제어 전극을 포함하는 제 1 의 트랜지스터로서, 상기 제 1 트랜지스터는 n형 트랜지스터이고, 그 제 1 전류 전극이 상기 입력 단자와 연결된, 상기 제 1 의 트랜지스터와,
    상기 제 1 의 트랜지스터를 정전 방전 현상동안 도전 상태로 놓이도록 하는, 상기 제 1 의 트랜지스터의 제어 전극에 연결된 바이어스 회로와,
    제 1 전류 전극과, 제 2 전류 전극과, 제어 전극을 포함하는 바이폴라 장치로서, 상기 제 1 전류 전극은 상기 입력 단자에 연결되고, 상기 제 2 전류 전극은 제 2 전압원을 수신하며, 상기 제어 전극은 상기 제 1 의 트랜지스터의 제 2 전류 전극에 연결된 상기 바이폴라 장치를 포함하는 정전 방전 보호용 회로.
  4. 입력 단자와,
    제 1 단자와 제 2 단자를 갖는 다이오드를 하나 이상 포함하는 다이오드의 줄로서, 상기 제 1 단자가 상기 입력 단자에 연결된 다이오드의 줄과,
    제 1 전류 전극과, 제 2 전류 전극과, 제어 전극을 포함하는 제 1 의 트랜지스터로서, 상기 제 1 의 트랜지스터는 n형 트랜지스터이고, 그 제 1 전류 전극이 상기 다이오드의 줄의 제 2 단자에 연결되고, 그 제어 전극이 제 1 전압원을 수신하는, 상기 제 1 의 트랜지스터와,
    상기 제 1 의 트랜지스터를 정전 방전 현상동안 도전 상태로 놓이도록 하는, 상기 제 1 의 트랜지스터의 제어 전극에 연결된 바이어스 회로와,
    제 1 전류 전극과, 제 2 전류 전극과, 제어 전극을 포함하는 바이폴라 장치로서, 상기 제 1 전류 전극은 상기 입력 단자에 연결되고, 상기 제 2 전류 전극은 제 2 전압원을 수신하며, 상기 제어 전극은 상기 제 1 의 트랜지스터의 상기 제 2 전류 전극에 연결된, 상기 바이폴라 장치를 포함하는 정전 방전 보호용 회로.
  5. 입력 단자와,
    제 1 전류 전극과, 제 2 전류 전극과, 제어 전극을 포함하는 제 1 의 트랜지스터로서, 상기 제 1 전류 전극이 상기 입력 단자에 연결된, 상기 제 1 의 트랜지스터와,
    상기 제 1 의 트랜지스터의 제어 전극에 연결된 궤환 회로로서, 정전 방전 현상동안 상기 제 1 의 트랜지스터를 도전 상태로 유지하는 상기 궤환 회로와,
    제 1 전류 전극과, 제 2 전류 전극과, 제어 전극을 포함하는 기생 바이폴라 장치로서, 상기 제 1 전류 전극이 상기 입력 단자에 연결되고, 상기 제 2 전류 전극이 제 2 전압원을 수신하며, 상기 제어 전극이 상기 제 1 의 트랜지스터의 제 2 전류 전극에 연결된, 상기 기생 바이폴라 장치를 포함하는 정전 방전 보호용 회로.
  6. 정전 방전(ESD) 보호용 구분된 버스 아키텍쳐(segmented bus architecture:SBA)로서,
    각각의 그룹이,
    상기 SBA에 연결된 적어도 하나의 패드 셀로서, 상기 적어도 하나의 패드 셀이 입력 패드 셀과, 출력 패드 셀과, 입력/출력 패드 셀로 구성된 셋(set)에서 선택된, 상기 적어도 하나의 패드 셀과,
    상기 SBA와, 제 1 전압원과, 제 2 전압원에 연결된 ESD 보호 회로를 포함하는, 다수의 그룹을 포함하는 상기 정전 방전 보호용 구분된 버스 아키텍쳐(SBA).
  7. 제 6 항에 있어서, 상기 정전 방전(ESD) 보호 회로가,
    입력 단자와,
    제 1 전류 전극과, 제 2 전류 전극과, 제어 전극과, 몸체 단자(body terminal)를 포함하는 제 1 의 트랜지스터로서, 상기 제 1 전류 전극이 상기 입력 단자에 연결된, 상기 제 1 의 트랜지스터와,
    제 1 전류 전극과, 제 2 전류 전극과, 제어 전극을 포함하는 기생 바이폴라 장치로서, 상기 제 1 전류 전극은 상기 입력 단자에 연결되고, 상기 제 2 전류 전극은 상기 제 2 전압원을 수신하며, 상기 제어 전극은 상기 제 1 의 트랜지스터의 제 2 전류 전극에 연결된, 상기 기생 바이폴라 장치를 포함하는 구분된 버스 아키텍쳐(SBA).
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1173258A (ja) * 1997-08-28 1999-03-16 Toshiba Corp 低消費電力バス構造及びその制御方法、低消費電力バス構造の合成システム及びその合成方法、携帯情報機器
US6104168A (en) * 1998-07-17 2000-08-15 Lucent Technologies Inc. Low leakage low dropout transistor charging circuit
US6445039B1 (en) * 1998-11-12 2002-09-03 Broadcom Corporation System and method for ESD Protection
EP1145318B1 (en) * 1999-01-15 2015-12-30 Broadcom Corporation System and method for esd protection
US7687858B2 (en) * 1999-01-15 2010-03-30 Broadcom Corporation System and method for ESD protection
US8405152B2 (en) 1999-01-15 2013-03-26 Broadcom Corporation System and method for ESD protection
US6600356B1 (en) * 1999-04-30 2003-07-29 Analog Devices, Inc. ESD protection circuit with controlled breakdown voltage
US6646840B1 (en) 2000-08-03 2003-11-11 Fairchild Semiconductor Corporation Internally triggered electrostatic device clamp with stand-off voltage
US6671153B1 (en) 2000-09-11 2003-12-30 Taiwan Semiconductor Manufacturing Company Low-leakage diode string for use in the power-rail ESD clamp circuits
KR100390155B1 (ko) * 2000-12-30 2003-07-04 주식회사 하이닉스반도체 Ｅｓｄ 보호회로
US6757147B1 (en) * 2002-05-03 2004-06-29 Pericom Semiconductor Corp. Pin-to-pin ESD-protection structure having cross-pin activation
US20040057172A1 (en) * 2002-09-25 2004-03-25 Maoyou Sun Circuit for protection against electrostatic discharge
JP2004222119A (ja) * 2003-01-17 2004-08-05 Renesas Technology Corp 半導体集積回路
DE10342305A1 (de) * 2003-09-12 2005-04-14 Infineon Technologies Ag ESD-Schutzvorrichtung
US7061737B2 (en) * 2004-04-05 2006-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for ESD protection on high voltage I/O circuits triggered by a diode string
US7439592B2 (en) * 2004-12-13 2008-10-21 Broadcom Corporation ESD protection for high voltage applications
US7505238B2 (en) * 2005-01-07 2009-03-17 Agnes Neves Woo ESD configuration for low parasitic capacitance I/O
KR100688531B1 (ko) * 2005-02-14 2007-03-02 삼성전자주식회사 정전기 전압에 대해서도 안정적인 고전압 내성을 갖는 입출력 회로
US20060274465A1 (en) * 2005-06-01 2006-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge (ESD) protection circuits using metal-insulator-metal (MIM) capacitors
US7982499B2 (en) * 2006-07-25 2011-07-19 Atmel Corporation Capacitive node isolation for electrostatic discharge circuit
US20090122451A1 (en) * 2007-11-08 2009-05-14 Meng-Yong Lin Esd protection circuit device
US20110249369A1 (en) * 2010-04-13 2011-10-13 Rueger Timothy T Apparatus for protection of electronic circuitry and associated methods
US8514533B2 (en) * 2010-06-24 2013-08-20 Intel Corporation Method, apparatus, and system for protecting supply nodes from electrostatic discharge
US8520347B2 (en) 2011-07-29 2013-08-27 Silicon Laboratories Inc. Circuit for ESD protection including dynamically terminated diode strings comprised of bipolar devices
US8630072B2 (en) 2011-07-29 2014-01-14 Silicon Laboratories Inc. Circuits including a diode string comprised of bipolar stages having an adjustable pseudo beta for ESD protection
DE102019121271A1 (de) * 2018-08-30 2020-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. ESD-Schutzschaltung, Halbleitersystem, das diese aufweist, und Verfahren zum Betreiben derselben

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2965840B2 (ja) * 1993-12-02 1999-10-18 株式会社東芝 トランジスタ回路
US5530612A (en) * 1994-03-28 1996-06-25 Intel Corporation Electrostatic discharge protection circuits using biased and terminated PNP transistor chains
US5565790A (en) * 1995-02-13 1996-10-15 Taiwan Semiconductor Manufacturing Company Ltd ESD protection circuit with field transistor clamp and resistor in the gate circuit of a clamp triggering FET

Also Published As

Publication number Publication date
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JP3992855B2 (ja) 2007-10-17
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JPH11196528A (ja) 1999-07-21
US5917336A (en) 1999-06-29

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