JP2004222119A - 半導体集積回路 - Google Patents
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Abstract
【課題】消費電力を低減しつつ、回路保護を実現することが可能なオープンドレイン出力回路を有する半導体集積回路を得ること。
【解決手段】本発明の半導体集積回路は、オープンドレイン出力回路を内蔵し、内部に供給される第１の電源電圧よりも高電圧の第２の電源電圧で動作する外部回路を駆動可能な構成として、たとえば、前記オープンドレイン出力回路の出力端子８と内部の電源ライン（電源１）との間に、前記第１の電源電圧と前記第２の電源電圧との電位差に応じて使用個数が決定された複数個のダイオード（１５〜１８）、を備え、前記複数個のダイオード（１５〜１８）を、前記出力端子８から前記電源ライン（電源１）への方向が順方向となるように直列に接続する構成とした。
【選択図】 図１
【解決手段】本発明の半導体集積回路は、オープンドレイン出力回路を内蔵し、内部に供給される第１の電源電圧よりも高電圧の第２の電源電圧で動作する外部回路を駆動可能な構成として、たとえば、前記オープンドレイン出力回路の出力端子８と内部の電源ライン（電源１）との間に、前記第１の電源電圧と前記第２の電源電圧との電位差に応じて使用個数が決定された複数個のダイオード（１５〜１８）、を備え、前記複数個のダイオード（１５〜１８）を、前記出力端子８から前記電源ライン（電源１）への方向が順方向となるように直列に接続する構成とした。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、オープンドレイン出力回路またはオープンコレクタ出力回路のＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）耐圧を向上させた半導体集積回路に関するものであり、特に、上記ＥＳＤ耐圧の向上に加えて消費電力の低減を実現可能な半導体集積回路に関するものである。
【０００２】
【従来の技術】
以下、従来の半導体集積回路について説明する。近年は、ＩＣの電源の低電圧化が進み、ＩＣが利用される様々な製品において、同一基板上で２つ以上の電源電圧が存在することが多くなった。そのため、ＩＣは、電源電圧よりも高い電圧の信号を出力できる必要があった。これを解決するための方法として、オープンドレイン出力による方法が知られている。
【０００３】
図９は、従来の半導体集積回路におけるオープンドレイン出力回路の一例を示す図であり、３Ｖの電源１で動作するＩＣ９の出力が、５Ｖの電源１０で動作する後続の５Ｖ系ＩＣ１２に接続されている。ＩＣ９は、ｎ−ｃｈＭＯＳトランジスタ３を用いたオープンドレイン出力回路を備え、ｎ−ｃｈＭＯＳトランジスタ３のゲート４にはＩＣ９の内部で生成された信号（ＯＮ／ＯＦＦ制御）が入力され、ソース５はグランド２に接続され、ドレイン６は出力端子８に接続されている。
【０００４】
また、出力端子８は、適切な値の抵抗１１を経由して５Ｖの電源１０に接続される。これにより、ｎ−ｃｈＭＯＳトランジスタ３がＯＮ状態のときには、この抵抗１１に電流が流れ、出力端子８の電位が“Ｌ”レベル（グランドレベル）となり、一方、ｎ−ｃｈＭＯＳトランジスタ３がＯＦＦ状態のときには、出力端子８の電位が“Ｈ”レベル（電源電圧レベル（５Ｖ））となる。すなわち、この動作により、３Ｖ電源１で動作するＩＣ９が、５Ｖ系ＩＣ１２を駆動することができる。
【０００５】
また、ＩＣ９の出力端子８とグランド２との間には、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）のエネルギーを吸収し、ｎ−ｃｈＭＯＳトランジスタ３を保護するためのダイオード７が配置され、ダイオード７のアノードがグランド２に接続され、カソードが出力端子８に接続されている。
【０００６】
また、図１０は、従来の半導体集積回路におけるオープンドレイン出力回路の一例を示す図であり、図９とは、出力端子８と３Ｖの電源１との間にダイオード１３を入れたことのみが異なっている。このダイオード１３は、ｎ−ｃｈＭＯＳトランジスタ３のＥＳＤ耐圧が低いためそれを補うこと、を目的として使用されている。しかしながら、図１０に示す回路においては、電源１０→抵抗１１→出力端子８→ダイオード１３の経路で、電源１に電流が流れるため、消費電力が増大する。
【０００７】
この点を改善した回路としては、たとえば、図１１に示す特許文献１に記載の半導体集積回路がある。図１１では、ダイオード１４を、ダイオード１３と電源１との間にダイオード１３とは特性が逆になるように挿入している。これにより、電流の逆流を回避している。
【０００８】
【特許文献１】
特開平５−３２８２号公報 図１
【０００９】
【発明が解決しようとする課題】
しかしながら、上記特許文献１に記載された従来の半導体集積回路においては、下記の点に改善の余地がある。
【００１０】
たとえば、ＥＳＤで印加される電圧をＶＥＳＤとし、ダイオード１４の逆バイアス時の耐圧をＢＶｄｉとし、ダイオード１３の順バイアス時の電圧をＶｄとし、電源１の電圧をＶｖｃｃＬとし、電源１０の電圧をＶｖｃｃＨとした場合、電流が逆流しないようにするためには、下記の式（１）が成立しなければならない。
ＶｖｃｃＨ−ＶｖｃｃＬ＜Ｖｄ＋ＢＶｄｉ …（１）
【００１１】
また、ダイオード１３およびダイオード１４がサージ保護素子として働くためには、下記の式（２）が成立する必要がある。
ＶＥＳＤ＞Ｖｄ＋ＢＶｄｉ …（２）
【００１２】
すなわち、下記の式（３）が成立する必要がある。
ＶｖｃｃＨ−ＶｖｃｃＬ＜Ｖｄ＋ＢＶｄｉ＜ＶＥＳＤ …（３）
【００１３】
また、サージ電圧が印加された場合、ｎ−ｃｈＭＯＳトランジスタ３のソース５およびドレイン６にかかる電圧「ＶｖｃｃＬ＋Ｖｄ＋ＢＶｄｉ」となるので、回路保護のためには、上記式（３）が成立し、かつソース５およびドレイン６にかかる電圧「ＶｖｃｃＬ＋Ｖｄ＋ＢＶｄｉ」、すなわち、電圧「Ｖｄ＋ＢＶｄｉ」ができるだけ低い方が好ましい。
【００１４】
しかしながら、一般的に電圧ＢＶｄｉは電圧Ｖｄと比較して非常に大きいため、ｎ−ｃｈＭＯＳトランジスタ３には大きな電圧が印加されることとなる。たとえば、Ｖｄが０，７Ｖであっても、ＢＶｄｉが１０Ｖ，ＶｖｃｃＬが３Ｖの場合には、１３．７Ｖの電圧がソース５およびドレイン６に印加されることとなる。
【００１５】
本発明は、上記に鑑みてなされたものであって、消費電力の低減しつつ、効率よく回路保護を実現することが可能なオープンドレイン出力回路を有する半導体集積回路を得ることを目的とする。
【００１６】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体集積回路にあっては、オープンドレイン出力回路を内蔵し、内部に供給される第１の電源電圧よりも高電圧の第２の電源電圧で動作する外部回路を駆動可能な構成として、たとえば、前記オープンドレイン出力回路の出力端子と内部の電源ラインとの間に、前記第１の電源電圧と前記第２の電源電圧との電位差に応じて使用個数が決定された複数個のダイオード、を備え、前記複数個のダイオードを、前記オープンドレイン出力回路の出力端子から前記内部の電源ラインへの方向が順方向となるように、直列に接続することを特徴とする。
【００１７】
この発明によれば、上記オープンドレイン出力回路の出力端子と上記内部の電源ラインとの間に、複数個のダイオードを直列に接続することにより、外部の電源ラインから内部の電源ラインに流れる逆電流を阻止し、さらに、ＥＳＤ印加時にＭＯＳトランジスタにかかる電圧を従来よりも低く抑える。
【００１８】
【発明の実施の形態】
以下に、本発明にかかる半導体集積回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１９】
実施の形態１．
図１は、本発明にかかる半導体集積回路（ＩＣ）内のオープンドレイン出力回路の実施の形態１の構成を示す図であり、一例として、３Ｖの電源１で動作する３Ｖ系ＩＣの出力端子８が、５Ｖの電源１０（図１０参照）で動作する５Ｖ系ＩＣに接続されている場合を想定する。
【００２０】
図示の３Ｖ系ＩＣは、ｎ−ｃｈＭＯＳトランジスタ３を用いたオープンドレイン出力回路を備える。具体的には、ｎ−ｃｈＭＯＳトランジスタ３のゲート４には３Ｖ系ＩＣの内部で生成された信号（ＯＮ／ＯＦＦ制御）が入力され、ソース５はグランド２に接続され、ドレイン６は出力端子８に接続されている。
【００２１】
また、出力端子８は、外部で、適切な値に設定されたプルアップ抵抗１１を経由して５Ｖの電源１０に接続される（図１０参照）。これにより、ｎ−ｃｈＭＯＳトランジスタ３がＯＮ状態のときには、この抵抗１１に電流が流れ、出力端子８の電位が“Ｌ”レベル（グランドレベル）となり、一方、ｎ−ｃｈＭＯＳトランジスタ３がＯＦＦ状態のときには、出力端子８の電位が“Ｈ”レベル（電源電圧レベル（５Ｖ））となる。すなわち、この動作により、３Ｖ系ＩＣが５Ｖ系ＩＣを駆動することができる。
【００２２】
また、上記３Ｖ系ＩＣの出力端子８とグランド２との間には、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）のエネルギーを吸収し、ｎ−ｃｈＭＯＳトランジスタ３を保護するためのダイオード７が配置され、ダイオード７のアノードがグランド２に接続され、カソードが出力端子８に接続されている。
【００２３】
さらに、本実施の形態においては、図示のとおり、出力端子８と電源１（電源ライン）との間に、出力端子８から電源１への方向が順方向となるように、ダイオード１５，１６，１７，１８を直列に接続する。具体的には、ダイオード１５のアノードを出力端子８に接続し、ダイオード１８のカソードを電源１に接続する。これらのダイオードは、ｎ−ｃｈＭＯＳトランジスタ３のＥＳＤ耐圧が低いためそれを補うことと、電流が逆流（５Ｖの電源１０から３Ｖの電源１への方向）しないようにすること、を目的として使用されている。
【００２４】
ここで、上記のように４つのダイオードを直列に接続する理由について説明する。たとえば、電源１の電圧をＶｖｃｃＬ＝３Ｖとし、電源１０の電圧をＶｖｃｃＨ＝５Ｖとし、ＥＳＤで印加される電圧をＶＥＳＤとし、ダイオードの個々の順バイアス時の電圧をＶｄ＝０．６Ｖとした場合に、電流が逆流しないようにするためには、ダイオードの個数Ｘについて下記の条件式（４）が成立しなければならない。
ＶｖｃｃＨ−ＶｖｃｃＬ＜Ｘ×Ｖｄ …（４）
【００２５】
また、これらのダイオードがサージ保護素子として働くためには、下記の式（５）が成立する必要がある。
ＶＥＳＤ＞Ｘ×Ｖｄ …（５）
【００２６】
すなわち、下記の式（６）が成立する必要がある。
ＶｖｃｃＨ−ＶｖｃｃＬ＜Ｘ×Ｖｄ＜ＶＥＳＤ …（６）
【００２７】
また、サージ電圧が印加された場合、ｎ−ｃｈＭＯＳトランジスタ３のソース５およびドレイン６にかかる電圧「ＶｖｃｃＬ＋Ｘ×Ｖｄ」となるので、回路保護のためには、上記式（６）が成立し、かつソース５およびドレイン６にかかる電圧「ＶｖｃｃＬ＋Ｘ×Ｖｄ」、すなわち、電圧「Ｘ×Ｖｄ」ができるだけ低い方が好ましい。したがって、上記条件を満たすためには、電位差２Ｖ（５Ｖ−３Ｖに相当）以上で、かつダイオードの数が最小となる、４つのダイオード（０．６×４＝２．４Ｖ）が必要となる。
【００２８】
このように、本実施の形態においては、オープンドレイン出力回路を有する自ＩＣの動作電源よりも高電圧の電源で動作する外部回路を駆動する場合、前記自ＩＣに供給される電源電圧と前記外部回路の電源電圧との電位差に応じて決定した複数個のダイオードを、前記オープンドレイン出力回路の出力端子から前記自ＩＣの電源ラインへの方向が順方向となるように、前記出力端子と前記自ＩＣの電源ラインとの間に直列に接続する。これにより、外部電源からＩＣ内部の電源ラインに流れる逆電流を阻止できるので、消費電力を低減できる。また、ＥＳＤ印加時にｎ−ｃｈＭＯＳトランジスタにかかる電圧を、式（６）の範囲でＶｄ単位に調整できるので、すなわち、低く抑えることができるので、ＥＳＤ保護効果を向上させることができる。
【００２９】
なお、図２は、図１に示すオープンドレイン出力回路の第１の応用例を示す図である。本実施の形態においては、図２に示すように、ダイオードが温度特性をもつことを考慮し、前記オープンドレイン出力回路の出力端子と前記自ＩＣの電源ラインとの間のダイオードの個数を変更することとしてもよい（図示のダイオード１９−１〜ｎに相当）。これにより、上記と同様の効果が得られるとともに、さらに、ダイオードの温度特性を考慮したオープンドレイン出力回路を得ることができる。
【００３０】
また、図３は、図１に示すオープンドレイン出力回路の第２の応用例を示す図である。本実施の形態においては、図３に示すように、オープンドレイン出力回路の出力端子８の直前に抵抗２０を挿入することとしてもよい。これにより、ＥＳＤのエネルギーをこの抵抗２０でも吸収できるので、さらにＥＳＤ耐圧を向上させることができる。なお、本実施の形態においては、図３の特徴的な構成を、図２に示すオープンドレイン出力回路に適用することとしてもよい。
【００３１】
また、図４は、図１に示すオープンドレイン出力回路の第３の応用例を示す図である。本実施の形態においては、図４に示すように、ｎ−ｃｈＭＯＳトランジスタ３のドレイン６の直前に抵抗２１を挿入することとしてもよい。これにより、ＥＳＤのエネルギーをこの抵抗２１でも吸収できるので、さらにＥＳＤ耐圧を向上させることができる。なお、本実施の形態においては、図４の特徴的な構成を、図２に示すオープンドレイン出力回路に適用することとしてもよい。
【００３２】
また、図５は、図１に示すオープンドレイン出力回路の第４の応用例を示す図である。図３の特徴的な構成と図４の特徴的な構成を組み合わせることにより、さらにＥＳＤ耐圧を向上させることができる。なお、本実施の形態においては、図５の特徴的な構成を、図２に示すオープンドレイン出力回路に適用することとしてもよい。
【００３３】
また、本実施の形態においては、ｎ−ｃｈＭＯＳトランジスタ３を用いたオープンドレイン出力回路（図１〜図５参照）について説明したが、これに限らず、図１〜図５の特徴的な構成を、たとえば、図６に示すバイポーラトランジスタ２２を用いたオープンコレクタ出力回路に適用することとしてもよい。これにより、図１〜図５のオープンドレイン出力回路と同様の効果を得ることができる。
【００３４】
実施の形態２．
図７は、本発明にかかる半導体集積回路内のオープンドレイン出力回路の実施の形態２の構成を示す図である。実施の形態２では、先に説明した実施の形態１のオープンドレイン出力回路（図１〜図５参照）およびオープンコレクタ回路（図６参照）における、出力端子８と電源１との間のダイオード（１５〜１８，１９−１〜ｎ）を、ゲートとドレインを同一電位にしたｎ−ｃｈＭＯＳトランジスタ２３に置き換える。また、このｎ−ｃｈＭＯＳトランジスタ２３をｐ−ｃｈＭＯＳトランジスタで代用することとしてもよい。これにより、先に説明した実施の形態１と同様の効果を得ることができる。
【００３５】
実施の形態３．
図８は、本発明にかかる半導体集積回路内のオープンドレイン出力回路の実施の形態３の構成を示す図である。実施の形態３では、先に説明した実施の形態１のオープンドレイン出力回路（図１〜図５参照）およびオープンコレクタ回路（図６参照）における、出力端子８と電源１との間のダイオード（１５〜１８，１９−１〜ｎ）を、ベースとコレクタを同一電位にしたＮＰＮバイポーラトランジスタ２４に置き換える。また、このＮＰＮバイポーラトランジスタ２４をＰＮＰバイポーラトランジスタで代用することとしてもよい。これにより、先に説明した実施の形態１と同様の効果を得ることができる。
【００３６】
【発明の効果】
以上、説明したとおり、本発明によれば、内部に供給される第１の電源電圧よりも高電圧の第２の電源電圧で動作する外部回路を駆動する場合、第１の電源電圧と第２の電源電圧との電位差に応じて決定した複数個のダイオードを、オープンドレイン出力回路の出力端子から内部の電源ラインへの方向が順方向となるように、前記出力端子と前記電源ラインとの間に直列に接続する。これにより、外部電源からＩＣ内部の電源ラインに流れる逆電流を阻止できるので、消費電力を低減できる、という効果を奏する。また、ＥＳＤ印加時にｎ−ｃｈＭＯＳトランジスタにかかる電圧を低く抑えることができるので、ＥＳＤ保護効果を向上させることができる、という効果を奏する。
【図面の簡単な説明】
【図１】本発明にかかる半導体集積回路内のオープンドレイン出力回路の実施の形態１の構成を示す図である。
【図２】図１に示すオープンドレイン出力回路の第１の応用例を示す図である。
【図３】図１に示すオープンドレイン出力回路の第２の応用例を示す図である。
【図４】図１に示すオープンドレイン出力回路の第３の応用例を示す図である。
【図５】図１に示すオープンドレイン出力回路の第４の応用例を示す図である。
【図６】本発明にかかる半導体集積回路内のオープンドレイン出力回路の構成を示す図である。
【図７】本発明にかかる半導体集積回路内のオープンドレイン出力回路の実施の形態２の構成を示す図である。
【図８】本発明にかかる半導体集積回路内のオープンドレイン出力回路の実施の形態３の構成を示す図である。
【図９】従来の半導体集積回路におけるオープンドレイン出力回路の一例を示す図である。
【図１０】従来の半導体集積回路におけるオープンドレイン出力回路の一例を示す図である。
【図１１】従来の半導体集積回路におけるオープンドレイン出力回路の一例を示す図である。
【符号の説明】
１，１０ 電源、２ グランド、３，２３ ｎ−ｃｈＭＯＳトランジスタ、４ゲート、５ ソース、６ ドレイン、７，１５，１６，１７，１８，１９−１，１９−ｎ ダイオード、８ 出力端子、１１，２０，２１ 抵抗、２２，２４バイポーラトランジスタ。
【発明の属する技術分野】
本発明は、オープンドレイン出力回路またはオープンコレクタ出力回路のＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）耐圧を向上させた半導体集積回路に関するものであり、特に、上記ＥＳＤ耐圧の向上に加えて消費電力の低減を実現可能な半導体集積回路に関するものである。
【０００２】
【従来の技術】
以下、従来の半導体集積回路について説明する。近年は、ＩＣの電源の低電圧化が進み、ＩＣが利用される様々な製品において、同一基板上で２つ以上の電源電圧が存在することが多くなった。そのため、ＩＣは、電源電圧よりも高い電圧の信号を出力できる必要があった。これを解決するための方法として、オープンドレイン出力による方法が知られている。
【０００３】
図９は、従来の半導体集積回路におけるオープンドレイン出力回路の一例を示す図であり、３Ｖの電源１で動作するＩＣ９の出力が、５Ｖの電源１０で動作する後続の５Ｖ系ＩＣ１２に接続されている。ＩＣ９は、ｎ−ｃｈＭＯＳトランジスタ３を用いたオープンドレイン出力回路を備え、ｎ−ｃｈＭＯＳトランジスタ３のゲート４にはＩＣ９の内部で生成された信号（ＯＮ／ＯＦＦ制御）が入力され、ソース５はグランド２に接続され、ドレイン６は出力端子８に接続されている。
【０００４】
また、出力端子８は、適切な値の抵抗１１を経由して５Ｖの電源１０に接続される。これにより、ｎ−ｃｈＭＯＳトランジスタ３がＯＮ状態のときには、この抵抗１１に電流が流れ、出力端子８の電位が“Ｌ”レベル（グランドレベル）となり、一方、ｎ−ｃｈＭＯＳトランジスタ３がＯＦＦ状態のときには、出力端子８の電位が“Ｈ”レベル（電源電圧レベル（５Ｖ））となる。すなわち、この動作により、３Ｖ電源１で動作するＩＣ９が、５Ｖ系ＩＣ１２を駆動することができる。
【０００５】
また、ＩＣ９の出力端子８とグランド２との間には、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）のエネルギーを吸収し、ｎ−ｃｈＭＯＳトランジスタ３を保護するためのダイオード７が配置され、ダイオード７のアノードがグランド２に接続され、カソードが出力端子８に接続されている。
【０００６】
また、図１０は、従来の半導体集積回路におけるオープンドレイン出力回路の一例を示す図であり、図９とは、出力端子８と３Ｖの電源１との間にダイオード１３を入れたことのみが異なっている。このダイオード１３は、ｎ−ｃｈＭＯＳトランジスタ３のＥＳＤ耐圧が低いためそれを補うこと、を目的として使用されている。しかしながら、図１０に示す回路においては、電源１０→抵抗１１→出力端子８→ダイオード１３の経路で、電源１に電流が流れるため、消費電力が増大する。
【０００７】
この点を改善した回路としては、たとえば、図１１に示す特許文献１に記載の半導体集積回路がある。図１１では、ダイオード１４を、ダイオード１３と電源１との間にダイオード１３とは特性が逆になるように挿入している。これにより、電流の逆流を回避している。
【０００８】
【特許文献１】
特開平５−３２８２号公報 図１
【０００９】
【発明が解決しようとする課題】
しかしながら、上記特許文献１に記載された従来の半導体集積回路においては、下記の点に改善の余地がある。
【００１０】
たとえば、ＥＳＤで印加される電圧をＶＥＳＤとし、ダイオード１４の逆バイアス時の耐圧をＢＶｄｉとし、ダイオード１３の順バイアス時の電圧をＶｄとし、電源１の電圧をＶｖｃｃＬとし、電源１０の電圧をＶｖｃｃＨとした場合、電流が逆流しないようにするためには、下記の式（１）が成立しなければならない。
ＶｖｃｃＨ−ＶｖｃｃＬ＜Ｖｄ＋ＢＶｄｉ …（１）
【００１１】
また、ダイオード１３およびダイオード１４がサージ保護素子として働くためには、下記の式（２）が成立する必要がある。
ＶＥＳＤ＞Ｖｄ＋ＢＶｄｉ …（２）
【００１２】
すなわち、下記の式（３）が成立する必要がある。
ＶｖｃｃＨ−ＶｖｃｃＬ＜Ｖｄ＋ＢＶｄｉ＜ＶＥＳＤ …（３）
【００１３】
また、サージ電圧が印加された場合、ｎ−ｃｈＭＯＳトランジスタ３のソース５およびドレイン６にかかる電圧「ＶｖｃｃＬ＋Ｖｄ＋ＢＶｄｉ」となるので、回路保護のためには、上記式（３）が成立し、かつソース５およびドレイン６にかかる電圧「ＶｖｃｃＬ＋Ｖｄ＋ＢＶｄｉ」、すなわち、電圧「Ｖｄ＋ＢＶｄｉ」ができるだけ低い方が好ましい。
【００１４】
しかしながら、一般的に電圧ＢＶｄｉは電圧Ｖｄと比較して非常に大きいため、ｎ−ｃｈＭＯＳトランジスタ３には大きな電圧が印加されることとなる。たとえば、Ｖｄが０，７Ｖであっても、ＢＶｄｉが１０Ｖ，ＶｖｃｃＬが３Ｖの場合には、１３．７Ｖの電圧がソース５およびドレイン６に印加されることとなる。
【００１５】
本発明は、上記に鑑みてなされたものであって、消費電力の低減しつつ、効率よく回路保護を実現することが可能なオープンドレイン出力回路を有する半導体集積回路を得ることを目的とする。
【００１６】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体集積回路にあっては、オープンドレイン出力回路を内蔵し、内部に供給される第１の電源電圧よりも高電圧の第２の電源電圧で動作する外部回路を駆動可能な構成として、たとえば、前記オープンドレイン出力回路の出力端子と内部の電源ラインとの間に、前記第１の電源電圧と前記第２の電源電圧との電位差に応じて使用個数が決定された複数個のダイオード、を備え、前記複数個のダイオードを、前記オープンドレイン出力回路の出力端子から前記内部の電源ラインへの方向が順方向となるように、直列に接続することを特徴とする。
【００１７】
この発明によれば、上記オープンドレイン出力回路の出力端子と上記内部の電源ラインとの間に、複数個のダイオードを直列に接続することにより、外部の電源ラインから内部の電源ラインに流れる逆電流を阻止し、さらに、ＥＳＤ印加時にＭＯＳトランジスタにかかる電圧を従来よりも低く抑える。
【００１８】
【発明の実施の形態】
以下に、本発明にかかる半導体集積回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１９】
実施の形態１．
図１は、本発明にかかる半導体集積回路（ＩＣ）内のオープンドレイン出力回路の実施の形態１の構成を示す図であり、一例として、３Ｖの電源１で動作する３Ｖ系ＩＣの出力端子８が、５Ｖの電源１０（図１０参照）で動作する５Ｖ系ＩＣに接続されている場合を想定する。
【００２０】
図示の３Ｖ系ＩＣは、ｎ−ｃｈＭＯＳトランジスタ３を用いたオープンドレイン出力回路を備える。具体的には、ｎ−ｃｈＭＯＳトランジスタ３のゲート４には３Ｖ系ＩＣの内部で生成された信号（ＯＮ／ＯＦＦ制御）が入力され、ソース５はグランド２に接続され、ドレイン６は出力端子８に接続されている。
【００２１】
また、出力端子８は、外部で、適切な値に設定されたプルアップ抵抗１１を経由して５Ｖの電源１０に接続される（図１０参照）。これにより、ｎ−ｃｈＭＯＳトランジスタ３がＯＮ状態のときには、この抵抗１１に電流が流れ、出力端子８の電位が“Ｌ”レベル（グランドレベル）となり、一方、ｎ−ｃｈＭＯＳトランジスタ３がＯＦＦ状態のときには、出力端子８の電位が“Ｈ”レベル（電源電圧レベル（５Ｖ））となる。すなわち、この動作により、３Ｖ系ＩＣが５Ｖ系ＩＣを駆動することができる。
【００２２】
また、上記３Ｖ系ＩＣの出力端子８とグランド２との間には、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）のエネルギーを吸収し、ｎ−ｃｈＭＯＳトランジスタ３を保護するためのダイオード７が配置され、ダイオード７のアノードがグランド２に接続され、カソードが出力端子８に接続されている。
【００２３】
さらに、本実施の形態においては、図示のとおり、出力端子８と電源１（電源ライン）との間に、出力端子８から電源１への方向が順方向となるように、ダイオード１５，１６，１７，１８を直列に接続する。具体的には、ダイオード１５のアノードを出力端子８に接続し、ダイオード１８のカソードを電源１に接続する。これらのダイオードは、ｎ−ｃｈＭＯＳトランジスタ３のＥＳＤ耐圧が低いためそれを補うことと、電流が逆流（５Ｖの電源１０から３Ｖの電源１への方向）しないようにすること、を目的として使用されている。
【００２４】
ここで、上記のように４つのダイオードを直列に接続する理由について説明する。たとえば、電源１の電圧をＶｖｃｃＬ＝３Ｖとし、電源１０の電圧をＶｖｃｃＨ＝５Ｖとし、ＥＳＤで印加される電圧をＶＥＳＤとし、ダイオードの個々の順バイアス時の電圧をＶｄ＝０．６Ｖとした場合に、電流が逆流しないようにするためには、ダイオードの個数Ｘについて下記の条件式（４）が成立しなければならない。
ＶｖｃｃＨ−ＶｖｃｃＬ＜Ｘ×Ｖｄ …（４）
【００２５】
また、これらのダイオードがサージ保護素子として働くためには、下記の式（５）が成立する必要がある。
ＶＥＳＤ＞Ｘ×Ｖｄ …（５）
【００２６】
すなわち、下記の式（６）が成立する必要がある。
ＶｖｃｃＨ−ＶｖｃｃＬ＜Ｘ×Ｖｄ＜ＶＥＳＤ …（６）
【００２７】
また、サージ電圧が印加された場合、ｎ−ｃｈＭＯＳトランジスタ３のソース５およびドレイン６にかかる電圧「ＶｖｃｃＬ＋Ｘ×Ｖｄ」となるので、回路保護のためには、上記式（６）が成立し、かつソース５およびドレイン６にかかる電圧「ＶｖｃｃＬ＋Ｘ×Ｖｄ」、すなわち、電圧「Ｘ×Ｖｄ」ができるだけ低い方が好ましい。したがって、上記条件を満たすためには、電位差２Ｖ（５Ｖ−３Ｖに相当）以上で、かつダイオードの数が最小となる、４つのダイオード（０．６×４＝２．４Ｖ）が必要となる。
【００２８】
このように、本実施の形態においては、オープンドレイン出力回路を有する自ＩＣの動作電源よりも高電圧の電源で動作する外部回路を駆動する場合、前記自ＩＣに供給される電源電圧と前記外部回路の電源電圧との電位差に応じて決定した複数個のダイオードを、前記オープンドレイン出力回路の出力端子から前記自ＩＣの電源ラインへの方向が順方向となるように、前記出力端子と前記自ＩＣの電源ラインとの間に直列に接続する。これにより、外部電源からＩＣ内部の電源ラインに流れる逆電流を阻止できるので、消費電力を低減できる。また、ＥＳＤ印加時にｎ−ｃｈＭＯＳトランジスタにかかる電圧を、式（６）の範囲でＶｄ単位に調整できるので、すなわち、低く抑えることができるので、ＥＳＤ保護効果を向上させることができる。
【００２９】
なお、図２は、図１に示すオープンドレイン出力回路の第１の応用例を示す図である。本実施の形態においては、図２に示すように、ダイオードが温度特性をもつことを考慮し、前記オープンドレイン出力回路の出力端子と前記自ＩＣの電源ラインとの間のダイオードの個数を変更することとしてもよい（図示のダイオード１９−１〜ｎに相当）。これにより、上記と同様の効果が得られるとともに、さらに、ダイオードの温度特性を考慮したオープンドレイン出力回路を得ることができる。
【００３０】
また、図３は、図１に示すオープンドレイン出力回路の第２の応用例を示す図である。本実施の形態においては、図３に示すように、オープンドレイン出力回路の出力端子８の直前に抵抗２０を挿入することとしてもよい。これにより、ＥＳＤのエネルギーをこの抵抗２０でも吸収できるので、さらにＥＳＤ耐圧を向上させることができる。なお、本実施の形態においては、図３の特徴的な構成を、図２に示すオープンドレイン出力回路に適用することとしてもよい。
【００３１】
また、図４は、図１に示すオープンドレイン出力回路の第３の応用例を示す図である。本実施の形態においては、図４に示すように、ｎ−ｃｈＭＯＳトランジスタ３のドレイン６の直前に抵抗２１を挿入することとしてもよい。これにより、ＥＳＤのエネルギーをこの抵抗２１でも吸収できるので、さらにＥＳＤ耐圧を向上させることができる。なお、本実施の形態においては、図４の特徴的な構成を、図２に示すオープンドレイン出力回路に適用することとしてもよい。
【００３２】
また、図５は、図１に示すオープンドレイン出力回路の第４の応用例を示す図である。図３の特徴的な構成と図４の特徴的な構成を組み合わせることにより、さらにＥＳＤ耐圧を向上させることができる。なお、本実施の形態においては、図５の特徴的な構成を、図２に示すオープンドレイン出力回路に適用することとしてもよい。
【００３３】
また、本実施の形態においては、ｎ−ｃｈＭＯＳトランジスタ３を用いたオープンドレイン出力回路（図１〜図５参照）について説明したが、これに限らず、図１〜図５の特徴的な構成を、たとえば、図６に示すバイポーラトランジスタ２２を用いたオープンコレクタ出力回路に適用することとしてもよい。これにより、図１〜図５のオープンドレイン出力回路と同様の効果を得ることができる。
【００３４】
実施の形態２．
図７は、本発明にかかる半導体集積回路内のオープンドレイン出力回路の実施の形態２の構成を示す図である。実施の形態２では、先に説明した実施の形態１のオープンドレイン出力回路（図１〜図５参照）およびオープンコレクタ回路（図６参照）における、出力端子８と電源１との間のダイオード（１５〜１８，１９−１〜ｎ）を、ゲートとドレインを同一電位にしたｎ−ｃｈＭＯＳトランジスタ２３に置き換える。また、このｎ−ｃｈＭＯＳトランジスタ２３をｐ−ｃｈＭＯＳトランジスタで代用することとしてもよい。これにより、先に説明した実施の形態１と同様の効果を得ることができる。
【００３５】
実施の形態３．
図８は、本発明にかかる半導体集積回路内のオープンドレイン出力回路の実施の形態３の構成を示す図である。実施の形態３では、先に説明した実施の形態１のオープンドレイン出力回路（図１〜図５参照）およびオープンコレクタ回路（図６参照）における、出力端子８と電源１との間のダイオード（１５〜１８，１９−１〜ｎ）を、ベースとコレクタを同一電位にしたＮＰＮバイポーラトランジスタ２４に置き換える。また、このＮＰＮバイポーラトランジスタ２４をＰＮＰバイポーラトランジスタで代用することとしてもよい。これにより、先に説明した実施の形態１と同様の効果を得ることができる。
【００３６】
【発明の効果】
以上、説明したとおり、本発明によれば、内部に供給される第１の電源電圧よりも高電圧の第２の電源電圧で動作する外部回路を駆動する場合、第１の電源電圧と第２の電源電圧との電位差に応じて決定した複数個のダイオードを、オープンドレイン出力回路の出力端子から内部の電源ラインへの方向が順方向となるように、前記出力端子と前記電源ラインとの間に直列に接続する。これにより、外部電源からＩＣ内部の電源ラインに流れる逆電流を阻止できるので、消費電力を低減できる、という効果を奏する。また、ＥＳＤ印加時にｎ−ｃｈＭＯＳトランジスタにかかる電圧を低く抑えることができるので、ＥＳＤ保護効果を向上させることができる、という効果を奏する。
【図面の簡単な説明】
【図１】本発明にかかる半導体集積回路内のオープンドレイン出力回路の実施の形態１の構成を示す図である。
【図２】図１に示すオープンドレイン出力回路の第１の応用例を示す図である。
【図３】図１に示すオープンドレイン出力回路の第２の応用例を示す図である。
【図４】図１に示すオープンドレイン出力回路の第３の応用例を示す図である。
【図５】図１に示すオープンドレイン出力回路の第４の応用例を示す図である。
【図６】本発明にかかる半導体集積回路内のオープンドレイン出力回路の構成を示す図である。
【図７】本発明にかかる半導体集積回路内のオープンドレイン出力回路の実施の形態２の構成を示す図である。
【図８】本発明にかかる半導体集積回路内のオープンドレイン出力回路の実施の形態３の構成を示す図である。
【図９】従来の半導体集積回路におけるオープンドレイン出力回路の一例を示す図である。
【図１０】従来の半導体集積回路におけるオープンドレイン出力回路の一例を示す図である。
【図１１】従来の半導体集積回路におけるオープンドレイン出力回路の一例を示す図である。
【符号の説明】
１，１０ 電源、２ グランド、３，２３ ｎ−ｃｈＭＯＳトランジスタ、４ゲート、５ ソース、６ ドレイン、７，１５，１６，１７，１８，１９−１，１９−ｎ ダイオード、８ 出力端子、１１，２０，２１ 抵抗、２２，２４バイポーラトランジスタ。
Claims (6)
- オープンドレイン出力回路を内蔵し、内部に供給される第１の電源電圧よりも高電圧の第２の電源電圧で動作する外部回路を駆動する半導体集積回路において、
前記オープンドレイン出力回路の出力端子と内部の電源ラインとの間に、前記第１の電源電圧と前記第２の電源電圧との電位差に応じて使用個数が決定された複数個のダイオード、
を備え、
前記複数個のダイオードを、前記オープンドレイン出力回路の出力端子から前記内部の電源ラインへの方向が順方向となるように、直列に接続することを特徴とする半導体集積回路。 - オープンコレクタ出力回路を内蔵し、内部に供給される第１の電源電圧よりも高電圧の第２の電源電圧で動作する外部回路を駆動する半導体集積回路において、
前記オープンコレクタ出力回路の出力端子と内部の電源ラインとの間に、前記第１の電源電圧と前記第２の電源電圧との電位差に応じて使用個数が決定された複数個のダイオード、
を備え、
前記複数個のダイオードを、前記オープンコレクタ出力回路の出力端子から前記内部の電源ラインへの方向が順方向となるように、直列に接続することを特徴とする半導体集積回路。 - オープンドレイン出力回路を内蔵し、内部に供給される第１の電源電圧よりも高電圧の第２の電源電圧で動作する外部回路を駆動する半導体集積回路において、
前記オープンドレイン出力回路の出力端子と内部の電源ラインとの間に、前記第１の電源電圧と前記第２の電源電圧との電位差に応じて使用個数が決定された複数個のＭＯＳトランジスタ、
を備え、
ゲートとドレインをショートした複数個のＭＯＳトランジスタを、前記オープンドレイン出力回路の出力端子から前記内部の電源ラインへ電流が流れるように、複数段にわたって接続することを特徴とする半導体集積回路。 - オープンコレクタ出力回路を内蔵し、内部に供給される第１の電源電圧よりも高電圧の第２の電源電圧で動作する外部回路を駆動する半導体集積回路において、
前記オープンコレクタ出力回路の出力端子と内部の電源ラインとの間に、前記第１の電源電圧と前記第２の電源電圧との電位差に応じて使用個数が決定された複数個のＭＯＳトランジスタ、
を備え、
ゲートとドレインをショートした複数個のＭＯＳトランジスタを、前記オープンコレクタ出力回路の出力端子から前記内部の電源ラインへ電流が流れるように、複数段にわたって接続することを特徴とする半導体集積回路。 - オープンドレイン出力回路を内蔵し、内部に供給される第１の電源電圧よりも高電圧の第２の電源電圧で動作する外部回路を駆動する半導体集積回路において、
前記オープンドレイン出力回路の出力端子と内部の電源ラインとの間に、前記第１の電源電圧と前記第２の電源電圧との電位差に応じて使用個数が決定された複数個のバイポーラトランジスタ、
を備え、
ベースとコレクタをショートした複数個のバイポーラトランジスタを、前記オープンドレイン出力回路の出力端子から前記内部の電源ラインへ電流が流れるように、複数段にわたって接続することを特徴とする半導体集積回路。 - オープンコレクタ出力回路を内蔵し、内部に供給される第１の電源電圧よりも高電圧の第２の電源電圧で動作する外部回路を駆動する半導体集積回路において、
前記オープンコレクタ出力回路の出力端子と内部の電源ラインとの間に、前記第１の電源電圧と前記第２の電源電圧との電位差に応じて使用個数が決定された複数個のバイポーラトランジスタ、
を備え、
ベースとコレクタをショートした複数個のバイポーラトランジスタを、前記オープンコレクタ出力回路の出力端子から前記内部の電源ラインへ電流が流れるように、複数段にわたって接続することを特徴とする半導体集積回路。
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