JPH1168545A - 半導体集積回路装置及びその制御方法 - Google Patents

半導体集積回路装置及びその制御方法

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JPH1168545A
JPH1168545A JP9222639A JP22263997A JPH1168545A JP H1168545 A JPH1168545 A JP H1168545A JP 9222639 A JP9222639 A JP 9222639A JP 22263997 A JP22263997 A JP 22263997A JP H1168545 A JPH1168545 A JP H1168545A
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mos transistor
channel mos
source
drain
back gate
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JP9222639A
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Tetsuya Fujita
田 哲 也 藤
Tadahiro Kuroda
田 忠 広 黒
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Toshiba Corp
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Toshiba Corp
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits

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Abstract

(57)【要約】 【課題】 ＣＭＯＳ半導体集積回路のラッチアップの原
因であった入出力端子から基板への電流注入を抑制する
ことが可能な構成の半導体集積回路装置及びその制御方
法を提供する。 【解決手段】 本発明に係る半導体集積回路装置及びそ
の制御方法は、ＣＭＯＳ半導体集積回路における入力保
護回路又は出力保護回路を構成するＰチャネル型ＭＯＳ
トランジスタのバックゲートを入力信号又は出力信号の
オーバーシュートのピーク電圧より高い電圧でバイアス
し、あるいは、入力保護回路又は出力保護回路を構成す
るＮチャネル型ＭＯＳトランジスタのバックゲートをア
ンダーシュートの負のピーク電圧より低い電圧でバイア
スするものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
及びその制御方法に係り、特に、ＣＭＯＳ半導体集積回
路における入力保護回路及び出力保護回路並びにそれら
の制御方法に関する。
【０００２】
【従来の技術】図７は、ＣＭＯＳ半導体集積回路に用い
られる従来の入力保護回路の回路図である。
【０００３】図７の入力保護回路は、ゲートとソースと
基板（バックゲート）とに電源電位点ＶDDが接続され、
ドレインに入力信号ＩＮが入力されるＰチャネル型ＭＯ
ＳトランジスタＭP と、ゲートとソースと基板（バック
ゲート）とに共通電位点ＧＮＤが接続され、ドレインに
入力信号ＩＮが入力されるＮチャネル型ＭＯＳトランジ
スタＭN とから構成されており、バッファＢｕｆを介し
て内部回路に接続される。
【０００４】この入力保護回路は、過大な振幅の入力信
号ＩＮが入力された場合に、Ｐチャネル型ＭＯＳトラン
ジスタＭP 又はＮチャネル型ＭＯＳトランジスタＭN が
オンとなって電源電位点ＶDD又は共通電位点ＧＮＤに電
流を逃がすことにより、内部回路を構成するデバイスを
保護する役割を果たすものである。
【０００５】入力信号ＩＮの電位が電源電位ＶDD以下の
ときは、Ｐチャネル型ＭＯＳトランジスタＭP はゲート
とソースが共に電源電位ＶDDに接続されているためにゲ
ート・ソース間電圧ＶGSがその閾値電圧Ｖthp を超えな
いので、Ｐチャネル型ＭＯＳトランジスタＭP には電流
は流れない。しかし、オーバーシュートによって入力信
号ＩＮの電位が電源電位ＶDDよりも高くなったときは、
Ｐチャネル型ＭＯＳトランジスタＭP のソースとドレイ
ンの関係は入れ換りゲート・ソース間電圧ＶGSが負の値
となり、その閾値電圧Ｖthp を超えると、Ｐチャネル型
ＭＯＳトランジスタＭP がオンとなってソースに接続さ
れた入力端子ＩＮからドレインに接続された電源電位点
ＶDDに電流が流れ込み、オーバーシュートのピーク電圧
を抑制するように働く。
【０００６】入力信号ＩＮの電位が共通電位ＧＮＤ以上
のときは、Ｎチャネル型ＭＯＳトランジスタＭN はゲー
トとソースが共に共通電位ＧＮＤに接続されているため
にゲート・ソース間電圧ＶGSがその閾値電圧Ｖthn を超
えないので、Ｎチャネル型ＭＯＳトランジスタＭN には
電流は流れない。しかし、アンダーシュートによって入
力信号ＩＮの電位が共通電位ＧＮＤよりも低くなったと
きは、Ｎチャネル型ＭＯＳトランジスタＭN のソースと
ドレインの関係は入れ換りゲート・ソース間電圧ＶGSが
正の値となり、その閾値電圧Ｖthn を超えると、Ｎチャ
ネル型ＭＯＳトランジスタＭN がオンとなってソースに
接続された入力端子ＩＮにドレインに接続された共通電
位点ＧＮＤから電流が流れ込み、アンダーシュートのピ
ーク電圧を抑制するように働く。
【０００７】
【発明が解決しようとする課題】図７に示したような入
力保護回路においては、入力信号ＩＮが入力されてから
Ｐチャネル型ＭＯＳトランジスタＭP 又はＮチャネル型
ＭＯＳトランジスタＭNが御するまでの遅延時間に起因
して過渡的にソース・基板（バックゲート）間のＰＮ接
合を通して基板やウェルに電流が流れ込んだり、Ｐチャ
ネル型ＭＯＳトランジスタＭP 又はＮチャネル型ＭＯＳ
トランジスタＭN がオンしてからもソース・ドレイン間
電流Ｉdsに比例した電流が基板やウェルに流れる。前者
の状態で基板を流れる電流は、ソースからＰＮ接合を順
方向に流れる電流そのものであり、後者の状態で基板を
流れる電流は、インパクトアイオナイゼーションによる
基板電流でその大きさはソース・ドレイン間電流Ｉdsの
１／１００から１／１００００のオーダーといわれてい
る。以下、これらの電流による上記従来の入力保護回路
における問題点について説明する。
【０００８】図８は、図７に示した従来の入力保護回路
の断面構造図である。ここでは、Ｐ型基板に上記入力保
護回路を形成した例を示す。
【０００９】Ｐ型基板１にはＮ型ウェル２が形成されて
おり、Ｎ型ウェル２内部の表面近傍にはＮ+ 領域３、Ｐ
+ 領域４，５が形成されている。また、Ｐ型基板１のＮ
型ウェル２外部の領域にはＮ+ 領域６，７、Ｐ+ 領域８
が形成されている。Ｐチャネル型ＭＯＳトランジスタＭ
P は、Ｎ+ 領域３を基板（バックゲート）ＢP 、Ｐ+領
域４をソースＳP 、Ｐ+ 領域５をドレインＤP として構
成され、Ｎチャネル型ＭＯＳトランジスタＭN は、Ｎ+
領域６をドレインＤN 、Ｎ+ 領域７をソースＳN 、Ｐ+
領域８を基板（バックゲート）ＢN として構成されてい
る。Ｐチャネル型ＭＯＳトランジスタＭP のソース・ド
レイン間上には絶縁膜を介してゲートＧP ９が形成さ
れ、Ｎチャネル型ＭＯＳトランジスタＭN のソース・ド
レイン間上には絶縁膜を介してゲートＧN １０が形成さ
れている。
【００１０】そして、図７について上述したように、Ｐ
チャネル型ＭＯＳトランジスタＭPのゲートＧP ９とソ
ースＳP ４と基板（バックゲート）ＢP ３とには電源電
位点ＶDDが接続され、ドレインＤP ５には入力信号ＩＮ
が入力される。また、Ｎチャネル型ＭＯＳトランジスタ
ＭN のゲートＧN １０とソースＳN ７と基板（バックゲ
ート）ＢN ８とには共通電位点ＧＮＤが接続され、ドレ
インＤN ６には入力信号ＩＮが入力される。
【００１１】オーバーシュートによって入力信号ＩＮの
電位が電源電位ＶDDよりも高い電位になると、ソースＳ
P とドレインＤP との関係が入れ換りＰチャネル型ＭＯ
ＳトランジスタＭP のゲート・ソース間電圧ＶGSが負の
値となる。入力信号ＩＮが入力されてからＰチャネル型
ＭＯＳトランジスタＭP がオンするまでに遅延があるた
めに、ソースＳP ５・基板（バックゲート）間のＰＮ接
合を通して入力端子ＩＮからＮ型ウェル２に電流が流れ
込む。ゲート・ソース間電圧ＶGSが閾値電圧Ｖthp を超
えてＰチャネル型ＭＯＳトランジスタＭP がオンして
も、ソースＳP ５に接続された入力端子ＩＮからドレイ
ンＤP ４に接続された電源電位点ＶDDに電流が流れ込
み、ソース・ドレイン間電流Ｉdsが例えば１００ｍＡと
すると１ｍＡ近い電流がＮ型ウェル２に流れることがあ
り得る。
【００１２】寄生ＰＮＰバイポーラトランジスタを構成
するＰチャネル型ＭＯＳトランジスタＭP のソースＳP
のＰ+ 領域５がエミッタ、Ｎ型ウェル２がベース、Ｐ型
基板１がコレクタの役割を果たし、Ｎ型ウェル２に流れ
た電流はベース電流となり、コレクタ・エミッタ間即ち
Ｐ型基板１とＰ+ 領域５（Ｐチャネル型ＭＯＳトランジ
スタＭP のソースＳP ）との間に電流が流れる。その結
果、Ｐ型基板１の電位は上り、Ｐ型基板１とＮチャネル
型ＭＯＳトランジスタＭN のソースＳN のＮ+領域７に
接続された共通電位点ＧＮＤとの間にＰＮ接合を通して
電流が流れる。このとき、寄生ＮＰＮバイポーラトラン
ジスタを構成する総てのＮ型ウェル２がコレクタ、Ｐ型
基板１がベース、総てのＮチャネル型ＭＯＳトランジス
タＭN のソースＳN のＮ+ 領域７がエミッタの役割を果
たし、Ｐ型基板１に流れた電流はベース電流となり、コ
レクタ・エミッタ間即ち総てのＮ型ウェル２とＮ+ 領域
７（Ｎチャネル型ＭＯＳトランジスタＭN のソースＳN
）との間に電流が流れる。このようにして、寄生ＰＮ
Ｐバイポーラトランジスタと寄生ＮＰＮバイポーラトラ
ンジスタとが相互に他方をオンさせ、きっかけとなった
オーバーシュートがなくなっても電源電位点ＶDDと共通
電位点ＧＮＤとの間に大電流が流れることにより素子を
破壊するのが、よく知られているラッチアップである。
【００１３】また、アンダーシュートによって入力信号
ＩＮの電位が共通電位ＧＮＤよりも低くなるとソースＳ
N とドレインＤN との関係が入れ換り、Ｎチャネル型Ｍ
ＯＳトランジスタＭN のゲート・ソース間電圧ＶGSが正
の値となる。Ｎチャネル型ＭＯＳトランジスタＭN がオ
ンするまでに遅延があるために、ソースＳN ６・基板
（バックゲート）間のＰＮ接合を通してＰ型基板１に流
れ込む。Ｎチャネル型ＭＯＳトランジスタＭN のゲート
・ソース間電圧ＶGSが閾値電圧Ｖthn を超えてＮチャネ
ル型ＭＯＳトランジスタＭN がオンしても、ソースＳN
６に接続された入力端子ＩＮにドレインＤN ７に接続さ
れたＧＮＤから電流が流れ込み、ソース・ドレイン間電
流Ｉdsが例えば１００ｍＡとすると１ｍＡ近い電流がＰ
型基板１に流れることがあり得る。
【００１４】寄生ＮＰＮバイポーラトランジスタを構成
するＮチャネル型ＭＯＳトランジスタＭN のソースＳN
のＮ+ 領域６がエミッタ、Ｐ型基板１がベース、Ｎ型ウ
ェル２がコレクタの役割を果たし、Ｐ型基板１に流れた
電流はベース電流となり、コレクタ・エミッタ間即ちＮ
型ウェル２とＮ+ 領域６（Ｎチャネル型ＭＯＳトランジ
スタＭN のソースＳN ）との間に電流が流れる。その結
果、Ｎ型ウェル２の電位は下がり、Ｎ型ウェル２とＰチ
ャネル型ＭＯＳトランジスタＭP のソースＳPのＰ+ 領
域４に接続された電源電位点ＶDDとの間にＰＮ接合を通
して電流が流れる。このとき、寄生ＰＮＰバイポーラト
ランジスタを構成するＰ型基板１がコレクタ、Ｎ型ウェ
ル２がベース、Ｐチャネル型ＭＯＳトランジスタＭP の
ソースＳP のＰ+ 領域４がエミッタの役割を果たし、Ｎ
型ウェル２に流れた電流はベース電流となり、コレクタ
・エミッタ間即ちＰ型基板１とＰ+ 領域４との間に電流
が流れる。このようにして、寄生ＮＰＮバイポーラトラ
ンジスタと寄生ＰＮＰバイポーラトランジスタが相互に
他方をオンさせ、オーバーシュートの場合と同様にアン
ダーシュートの場合でも電源電位点ＶDDと共通電位点Ｇ
ＮＤとの間に大電流を流す。但し、オーバーシュートが
ラッチアップのきっかけになるのとは異なり、アンダー
シュートの場合は、寄生ＮＰＮバイポーラトランジスタ
がオンしていられるのはアンダーシュートが入っている
期間に限定されるので、きっかけとなったアンダーシュ
ートがなくなると電源電位点ＶDDと共通電位点ＧＮＤと
の間の電流もなくなる。
【００１５】上述の問題点の対策として、従来は、Ｎ型
ウェル２を電源電位点ＶDDに接続するための基板コンタ
クトと、Ｐ型基板１を共通電位点ＧＮＤに接続するため
の基板コンタクトとをそれぞれ構造的に短いピッチで形
成することにより、基板やウェルに流れ込んだ電流を基
板コンタクトを通して共通電位点ＧＮＤや電源電位点Ｖ
DDに速やかに回収して基板やウェルの電位の変動を抑制
してラッチアップを防止していた。
【００１６】しかしながら、従来の対策では、基板やウ
ェルの電位が電源電位点ＶDDや共通電位点ＧＮＤ等の電
源のような低い出力インピーダンスで供給されている場
合には有効であるが、チャージポンプ回路を用いて基板
をバイアスするような場合にはチャージポンプ回路の出
力インピーダンスによる制約があるのでチャージポンプ
回路の面積を大きくする必要がある点が問題であった。
尚、以上では入力保護回路について説明したが、出力保
護回路についても同様の問題があった。
【００１７】本発明は上記問題点に鑑みてなされたもの
で、その目的は、ＣＭＯＳ半導体集積回路における入力
保護回路及び出力保護回路のラッチアップの原因であっ
た入出力端子から基板への電流注入を抑制することが可
能な構成の半導体集積回路装置及びその制御方法を提供
することである。
【００１８】
【課題を解決するための手段】本発明に係る半導体集積
回路装置（入力保護回路）の第１の構成によれば、ゲー
トとソースとに電源電位が与えられ、バックゲートが、
予想される入力信号のオーバーシュートのピーク電圧よ
りも高い電圧でバイアスされ、ドレインに入力信号が入
力されるＰチャネル型ＭＯＳトランジスタと、ゲートと
ソースとバックゲートとに共通電位が与えられ、ドレイ
ンに入力信号が入力されるＮチャネル型ＭＯＳトランジ
スタとを備えたことを特徴とし、本発明に係る半導体集
積回路装置（入力保護回路）の第２の構成によれば、ゲ
ートとソースとバックゲートとに電源電位が与えられ、
ドレインに入力信号が入力されるＰチャネル型ＭＯＳト
ランジスタと、ゲートとソースとに共通電位が与えら
れ、バックゲートが、予想される入力信号のアンダーシ
ュートの負のピーク電圧よりも低い電圧でバイアスさ
れ、ドレインに入力信号が入力されるＮチャネル型ＭＯ
Ｓトランジスタとを備えたことを特徴とし、以上の各構
成により、基板電流を抑制することができ、その結果、
従来総てのＣＭＯＳ回路で問題となっていたラッチアッ
プの危険性を大幅に低下させることが可能になる。
【００１９】本発明に係る半導体集積回路装置（入力保
護回路）の第３の構成によれば、ゲートとソースとに電
源電位が与えられ、バックゲートが、予想される入力信
号のオーバーシュートのピーク電圧よりも高い電圧でバ
イアスされ、ドレインに入力信号が入力されるＰチャネ
ル型ＭＯＳトランジスタと、ゲートとソースとに共通電
位が与えられ、バックゲートが、予想される入力信号の
アンダーシュートの負のピーク電圧よりも低い電圧でバ
イアスされ、ドレインに入力信号が入力されるＮチャネ
ル型ＭＯＳトランジスタとを備えたことを特徴とし、こ
の構成により、入力信号のオーバーシュートとアンダー
シュートとのいずれの場合にも基板電流を抑制すること
ができるので、基板やウェルの電位の安定には最も効果
があり、従来総てのＣＭＯＳ回路で問題となっていたラ
ッチアップの危険性を大幅に低下させることが可能にな
る。
【００２０】本発明に係る半導体集積回路装置（出力保
護回路）の第１の構成によれば、ソースに電源電位が与
えられ、ドレインに出力端子が接続され、バックゲート
が、予想される出力端子からのオーバーシュートのピー
ク電圧よりも高い電圧でバイアスされたＰチャネル型Ｍ
ＯＳトランジスタと、ソースとバックゲートとに共通電
位が与えられ、ドレインに出力端子が接続されたＮチャ
ネル型ＭＯＳトランジスタとを備えたことを特徴とし、
本発明に係る半導体集積回路装置（出力保護回路）の第
２の構成によれば、ソースとバックゲートとに電源電位
が与えられ、ドレインに出力端子が接続されたＰチャネ
ル型ＭＯＳトランジスタと、ソースに共通電位が与えら
れ、ドレインに出力端子が接続され、バックゲートが、
予想される出力端子からのアンダーシュートの負のピー
ク電圧よりも低い電圧でバイアスされたＮチャネル型Ｍ
ＯＳトランジスタとを備えたことを特徴とし、以上の各
構成により、基板電流を抑制することができ、その結
果、従来総てのＣＭＯＳ回路で問題となっていたラッチ
アップの危険性を大幅に低下させることが可能になる。
【００２１】本発明に係る半導体集積回路装置（出力保
護回路）の第３の構成によれば、ソースに電源電位が与
えられ、ドレインに出力端子が接続され、バックゲート
が、予想される出力端子からのオーバーシュートのピー
ク電圧よりも高い電圧でバイアスされたＰチャネル型Ｍ
ＯＳトランジスタと、ソースに共通電位が与えられ、ド
レインに出力端子が接続され、バックゲートが、予想さ
れる出力端子からのアンダーシュートの負のピーク電圧
よりも低い電圧でバイアスされたＮチャネル型ＭＯＳト
ランジスタとを備えたことを特徴とし、この構成によ
り、出力端子からのオーバーシュートとアンダーシュー
トとのいずれの場合にも基板電流を抑制することができ
るので、基板やウェルの電位の安定には最も効果があ
り、従来総てのＣＭＯＳ回路で問題となっていたラッチ
アップの危険性を大幅に低下させることが可能になる。
【００２２】本発明に係る半導体集積回路装置（入力保
護回路）の制御方法の第１の構成によれば、ゲートとソ
ースとに電源電位が与えられ、ドレインに入力信号が入
力されるＰチャネル型ＭＯＳトランジスタと、ゲートと
ソースとバックゲートとに共通電位が与えられ、ドレイ
ンに入力信号が入力されるＮチャネル型ＭＯＳトランジ
スタとから構成される半導体集積回路装置のＰチャネル
型ＭＯＳトランジスタのバックゲートを、予想される入
力信号のオーバーシュートのピーク電圧よりも高い電圧
でバイアスすることを特徴とし、本発明に係る半導体集
積回路装置（入力保護回路）の制御方法の第２の構成に
よれば、ゲートとソースとバックゲートとに電源電位が
与えられ、ドレインに入力信号が入力されるＰチャネル
型ＭＯＳトランジスタと、ゲートとソースとに共通電位
が与えられ、ドレインに入力信号が入力されるＮチャネ
ル型ＭＯＳトランジスタとから構成される半導体集積回
路装置のＮチャネル型ＭＯＳトランジスタのバックゲー
トを、予想される入力信号のアンダーシュートの負のピ
ーク電圧よりも低い電圧でバイアスすることを特徴と
し、以上の各構成により、基板電流を抑制することがで
き、その結果、従来総てのＣＭＯＳ回路で問題となって
いたラッチアップの危険性を大幅に低下させることが可
能になる。
【００２３】本発明に係る半導体集積回路装置（入力保
護回路）の制御方法の第３の構成によれば、ゲートとソ
ースとに電源電位が与えられ、ドレインに入力信号が入
力されるＰチャネル型ＭＯＳトランジスタと、ゲートと
ソースとに共通電位が与えられ、ドレインに入力信号が
入力されるＮチャネル型ＭＯＳトランジスタとから構成
される半導体集積回路装置のＰチャネル型ＭＯＳトラン
ジスタのバックゲートを、予想される入力信号のオーバ
ーシュートのピーク電圧よりも高い電圧でバイアスし、
かつ、Ｎチャネル型ＭＯＳトランジスタのバックゲート
を、予想される入力信号のアンダーシュートの負のピー
ク電圧よりも低い電圧でバイアスすることを特徴とし、
この構成により、入力信号のオーバーシュートとアンダ
ーシュートとのいずれの場合にも基板電流を抑制するこ
とができるので、基板やウェルの電位の安定には最も効
果があり、従来総てのＣＭＯＳ回路で問題となっていた
ラッチアップの危険性を大幅に低下させることが可能に
なる。
【００２４】本発明に係る半導体集積回路装置（出力保
護回路）の制御方法の第１の構成によれば、ソースに電
源電位が与えられ、ドレインに出力端子が接続されたＰ
チャネル型ＭＯＳトランジスタと、ソースとバックゲー
トとに共通電位が与えられ、ドレインに出力端子が接続
されたＮチャネル型ＭＯＳトランジスタとから構成され
る半導体集積回路装置のＰチャネル型ＭＯＳトランジス
タのバックゲートを、予想される出力端子からのオーバ
ーシュートのピーク電圧よりも高い電圧でバイアスする
ことを特徴とし、本発明に係る半導体集積回路装置（出
力保護回路）の制御方法の第２の構成によれば、ソース
とバックゲートとに電源電位が与えられ、ドレインに出
力端子が接続されたＰチャネル型ＭＯＳトランジスタ
と、ソースに共通電位が与えられ、ドレインに出力端子
が接続されたＮチャネル型ＭＯＳトランジスタとから構
成される半導体集積回路装置のＮチャネル型ＭＯＳトラ
ンジスタのバックゲートを、予想される出力端子からの
アンダーシュートの負のピーク電圧よりも低い電圧でバ
イアスすることを特徴とし、以上の各構成により、基板
電流を抑制することができ、その結果、従来総てのＣＭ
ＯＳ回路で問題となっていたラッチアップの危険性を大
幅に低下させることが可能になる。
【００２５】本発明に係る半導体集積回路装置（出力保
護回路）の制御方法の第３の構成によれば、ソースに電
源電位が与えられ、ドレインに出力端子が接続されたＰ
チャネル型ＭＯＳトランジスタと、ソースに共通電位が
与えられ、ドレインに出力端子が接続されたＮチャネル
型ＭＯＳトランジスタとから構成される半導体集積回路
装置のＰチャネル型ＭＯＳトランジスタのバックゲート
を、予想される出力端子からのオーバーシュートのピー
ク電圧よりも高い電圧でバイアスし、かつ、Ｎチャネル
型ＭＯＳトランジスタのバックゲートを、予想される出
力端子からのアンダーシュートの負のピーク電圧よりも
低い電圧でバイアスすることを特徴とし、この構成によ
り、出力端子からのオーバーシュートとアンダーシュー
トとのいずれの場合にも基板電流を抑制することができ
るので、基板やウェルの電位の安定には最も効果があ
り、従来総てのＣＭＯＳ回路で問題となっていたラッチ
アップの危険性を大幅に低下させることが可能になる。
【００２６】
【発明の実施の形態】本発明に係る半導体集積回路装置
及びその制御方法の特徴は、ＣＭＯＳ半導体集積回路装
置のＩ／Ｏセルにおいて、入力保護回路又は出力保護回
路を構成するＰチャネル型ＭＯＳトランジスタのバック
ゲート（Ｎ型基板又はＮ型ウェル）に入力信号又は出力
信号のオーバーシュートのピーク電圧より高い電圧を印
加することにより、あるいは、入力保護回路又は出力保
護回路を構成するＮチャネル型ＭＯＳトランジスタのバ
ックゲート（Ｐ型基板又はＰ型ウェル）にアンダーシュ
ートの負のピーク電圧より低い電圧を印加することによ
り、従来ラッチアップの原因であった入出力信号から基
板への電流注入を抑制する点にある。
【００２７】以下、半導体集積回路装置及びその制御方
法の実施の形態について、図面を参照しながら説明す
る。
【００２８】図１は、本発明の第１の実施の形態に係る
半導体集積回路装置、具体的には、入力保護回路の回路
図である。
【００２９】本発明の第１の実施の形態に係る入力保護
回路は、ゲートとソースとに電源電位点ＶDDが接続さ
れ、基板（バックゲート）であるＮ型ウェル又はＮ型基
板が、予想される入力信号ＩＮのオーバーシュートのピ
ーク電圧よりも高い電圧ＶSUB+（ＶSUB+＞ＶINPeak+ ≧
ＶDD）で予めバイアスされ、ドレインに入力信号ＩＮが
入力されるＰチャネル型ＭＯＳトランジスタＭP と、ゲ
ートとソースと基板（バックゲート）とに共通電位点Ｇ
ＮＤが接続され、ドレインに入力信号ＩＮが入力される
Ｎチャネル型ＭＯＳトランジスタＭN とから構成されて
おり、バッファＢｕｆを介して内部回路に接続される。
【００３０】基板をバイアスする電源は、外部から供給
される電源、又は半導体集積回路装置内にチャージポン
プ回路を搭載して自給する電源のいずれでもよい。
【００３１】本発明の第１の実施の形態に係る入力保護
回路においては、オーバーシュートによって入力信号Ｉ
Ｎの電位が電源電位ＶDDよりも高くなりソースとドレイ
ンの関係が入れ換っても、Ｐチャネル型ＭＯＳトランジ
スタＭP の基板（バックゲート）には予め予想されるオ
ーバーシュートのピーク電圧よりも高い電圧ＶSUB+が印
加されているので、Ｐチャネル型ＭＯＳトランジスタＭ
P のソースまたドレイン・基板（バックゲート）間のＰ
Ｎ接合は決して順方向にバイアスされることがない。従
来の構成では、ＰＮ接合を通して基板やウェルに電流が
流れ込む可能性があったが、本発明の第１の実施の形態
に係る入力保護回路では、上記構成によりその可能性が
排除されている。
【００３２】Ｐチャネル型ＭＯＳトランジスタＭP のゲ
ート・ソース間電圧ＶGSが負の値となり閾値電圧Ｖthp
を超えてＰチャネル型ＭＯＳトランジスタＭP がオンと
なった場合に、ソースに接続された入力端子ＩＮからド
レインに接続された電源電位点ＶDDに電流が流れ込む
が、本発明の第１の実施の形態に係る入力保護回路で
は、そのときのソース・ドレイン間電流Ｉdsが例えば１
００ｍＡとすると、１ｍＡ近い電流だけを基板電流とし
て考慮すればよい。
【００３３】１ｍＡ程度の基板電流であれば、基板をバ
イアスするための電源は、外部から供給される電源であ
っても、半導体集積回路装置内にチャージポンプ回路を
搭載して自給する電源であっても、容易に確保すること
ができる。
【００３４】本発明の第１の実施の形態に係る入力保護
回路では、基板電流を抑制することにより、従来総ての
ＣＭＯＳ回路で問題となっていたラッチアップの危険性
を大幅に低下させることが可能になる。
【００３５】図２は、本発明の第２の実施の形態に係る
半導体集積回路装置、具体的には、入力保護回路の回路
図である。
【００３６】本発明の第２の実施の形態に係る入力保護
回路は、ゲートとソースと基板（バックゲート）とに電
源電位点ＶDDが接続され、ドレインに入力信号ＩＮが入
力されるＰチャネル型ＭＯＳトランジスタＭP と、ゲー
トとソースとに共通電位点ＧＮＤが接続され、基板（バ
ックゲート）であるＰ型ウェル又はＰ型基板が、予想さ
れる入力信号ＩＮのアンダーシュートの負のピーク電圧
よりも低い電圧ＶSUB-（ＶSUB-＜ＶINPeak- ≦ＧＮＤ）
で予めバイアスされ、ドレインに入力信号ＩＮが入力さ
れるＮチャネル型ＭＯＳトランジスタＭN とから構成さ
れており、バッファＢｕｆを介して内部回路に接続され
る。
【００３７】基板をバイアスする電源は、外部から供給
される電源、又は半導体集積回路装置内にチャージポン
プ回路を搭載して自給する電源のいずれでもよい。
【００３８】本発明の第２の実施の形態に係る入力保護
回路においては、アンダーシュートによって入力信号Ｉ
Ｎの電位が共通電位ＧＮＤよりも低くなりソースとドレ
インの関係が入れ換っても、Ｎチャネル型ＭＯＳトラン
ジスタＭN の基板（バックゲート）には予め予想される
アンダーシュートのピーク電圧よりも低い電圧ＶSUB-が
印加されているので、Ｎチャネル型ＭＯＳトランジスタ
ＭN のソースまたはドレイン・基板（バックゲート）間
のＰＮ接合は決して順方向にバイアスされることがな
い。従来の構成では、ＰＮ接合を通して基板やウェルに
電流が流れ込む可能性があったが、本発明の第２の実施
の形態に係る入力保護回路では、上記構成によりその可
能性が排除されている。
【００３９】Ｎチャネル型ＭＯＳトランジスタＭN のゲ
ート・ソース間電圧ＶGSが閾値電圧Ｖthn を超えてＮチ
ャネル型ＭＯＳトランジスタＭN がオンとなった場合
に、ソースに接続された入力端子ＩＮにドレインに接続
された共通電位点ＧＮＤから電流が流れ込むが、本発明
の第２の実施の形態に係る入力保護回路では、そのとき
のソース・ドレイン間電流Ｉdsが例えば１００ｍＡとす
ると、１ｍＡ近い電流だけを基板電流として考慮すれば
よい。
【００４０】１ｍＡ程度の基板電流であれば、基板をバ
イアスするための電源は、外部から供給される電源であ
っても、半導体集積回路装置内にチャージポンプ回路を
搭載して自給する電源であっても、容易に確保すること
ができる。
【００４１】本発明の第２の実施の形態に係る入力保護
回路でも、基板電流を抑制することにより、従来総ての
ＣＭＯＳ回路で問題となっていたラッチアップの危険性
を大幅に低下させることが可能になる。
【００４２】図３は、本発明の第３の実施の形態に係る
半導体集積回路装置、具体的には、入力保護回路の回路
図である。
【００４３】本発明の第３の実施の形態に係る入力保護
回路は、ゲートとソースとに電源電位点ＶDDが接続さ
れ、基板（バックゲート）であるＮ型ウェル又はＮ型基
板が、予想される入力信号ＩＮのオーバーシュートのピ
ーク電圧よりも高い電圧ＶSUB+（ＶSUB+＞ＶINPeak+ ≧
ＶDD）で予めバイアスされ、ドレインに入力信号ＩＮが
入力されるＰチャネル型ＭＯＳトランジスタＭP と、ゲ
ートとソースとに共通電位点ＧＮＤが接続され、基板
（バックゲート）であるＰ型ウェル又はＰ型基板が、予
想される入力信号ＩＮのアンダーシュートの負のピーク
電圧よりも低い電圧ＶSUB-（ＶSUB-＜ＶINPeak- ≦ＧＮ
Ｄ）で予めバイアスされ、ドレインに入力信号ＩＮが入
力されるＮチャネル型ＭＯＳトランジスタＭN とから構
成されており、バッファＢｕｆを介して内部回路に接続
される。
【００４４】基板をバイアスする電源は、外部から供給
される電源、又は半導体集積回路装置内にチャージポン
プ回路を搭載して自給する電源のいずれでもよい。
【００４５】本発明の第３の実施の形態に係る入力保護
回路においては、オーバーシュートによって入力信号Ｉ
Ｎの電位が電源電位ＶDDよりも高くなりソースとドレイ
ンの関係が入れ換っても、Ｐチャネル型ＭＯＳトランジ
スタＭP の基板（バックゲート）には予め予想されるオ
ーバーシュートのピーク電圧よりも高い電圧ＶSUB+が印
加されているので、Ｐチャネル型ＭＯＳトランジスタＭ
P のソースまたはドレイン・基板（バックゲート）間の
ＰＮ接合は決して順方向にバイアスされることがない。
従来の構成では、ＰＮ接合を通して基板やウェルに電流
が流れ込む可能性があったが、本発明の第３の実施の形
態に係る入力保護回路では、上記構成によりその可能性
が排除されている。
【００４６】Ｐチャネル型ＭＯＳトランジスタＭP のゲ
ート・ソース間電圧ＶGSが負の値となり閾値電圧Ｖthp
を超えてＰチャネル型ＭＯＳトランジスタＭP がオンと
なった場合に、ソースに接続された入力端子ＩＮからド
レインに接続された電源電位点ＶDDに電流が流れ込む
が、本発明の第３の実施の形態に係る入力保護回路で
は、そのときのソース・ドレイン間電流Ｉdsが例えば１
００ｍＡとすると、１ｍＡ近い電流だけを基板電流とし
て考慮すればよい。
【００４７】一方、アンダーシュートによって入力信号
ＩＮの電位が共通電位ＧＮＤよりも低くなっても、Ｎチ
ャネル型ＭＯＳトランジスタＭN の基板（バックゲー
ト）には予め予想されるアンダーシュートのピーク電圧
よりも低い電圧ＶSUB-が印加されているので、Ｎチャネ
ル型ＭＯＳトランジスタＭN のソースまたはドレイン・
基板（バックゲート）間のＰＮ接合は決して順方向にバ
イアスされることがない。従来の構成では、ＰＮ接合を
通して基板やウェルに電流が流れ込む可能性があった
が、本発明の第３の実施の形態に係る入力保護回路で
は、上記構成によりその可能性が排除されている。
【００４８】Ｎチャネル型ＭＯＳトランジスタＭN のゲ
ート・ソース間電圧ＶGSが閾値電圧Ｖthn を超えてＮチ
ャネル型ＭＯＳトランジスタＭN がオンとなった場合
に、ソースに接続された入力端子ＩＮにドレインに接続
された共通電位点ＧＮＤから電流が流れ込むが、本発明
の第３の実施の形態に係る入力保護回路では、そのとき
のソース・ドレイン間電流Ｉdsが例えば１００ｍＡとす
ると、１ｍＡ近い電流だけを基板電流として考慮すれば
よい。
【００４９】１ｍＡ程度の基板電流であれば、基板をバ
イアスするための電源は、外部から供給される電源であ
っても、半導体集積回路装置内にチャージポンプ回路を
搭載して自給する電源であっても、容易に確保すること
ができる。
【００５０】本発明の第３の実施の形態に係る入力保護
回路では、入力信号ＩＮのオーバーシュートとアンダー
シュートとのいずれの場合にも基板電流を抑制すること
ができるので、基板やウェルの電位の安定には最も効果
があり、従来総てのＣＭＯＳ回路で問題となっていたラ
ッチアップの危険性を大幅に低下させることが可能にな
る。
【００５１】図４は、本発明の第４の実施の形態に係る
半導体集積回路装置、具体的には、出力保護回路の回路
図である。
【００５２】本発明の第４の実施の形態に係る出力保護
回路は、本発明の第１の実施の形態に係る入力保護回路
の構成を出力保護回路に適用したものである。本発明の
第４の実施の形態に係る出力保護回路は、ソースに電源
電位点ＶDDが接続され、ドレインに出力端子ＯＵＴが接
続され、基板（バックゲート）であるＮ型ウェル又はＮ
型基板が、予想される出力端子ＯＵＴからのオーバーシ
ュートのピーク電圧よりも高い電圧ＶSUB+（ＶSUB+＞Ｖ
INPeak+ ≧ＶDD）で予めバイアスされたＰチャネル型Ｍ
ＯＳトランジスタＭP と、ソースと基板（バックゲー
ト）とに共通電位点ＧＮＤが接続され、ドレインに出力
端子ＯＵＴが接続されたＮチャネル型ＭＯＳトランジス
タＭN とから構成されており、内部回路からの信号がＰ
チャネル型ＭＯＳトランジスタＭP およびＮチャネル型
ＭＯＳトランジスタＭN のゲートに入力される。
【００５３】基板をバイアスする電源は、外部から供給
される電源、又は半導体集積回路装置内にチャージポン
プ回路を搭載して自給する電源のいずれでもよい。
【００５４】本発明の第４の実施の形態に係る入力保護
回路においては、オーバーシュートによって出力端子Ｏ
ＵＴの電位が電源電位ＶDDよりも高くなりソースとドレ
インの関係が入れ換っても、Ｐチャネル型ＭＯＳトラン
ジスタＭP の基板（バックゲート）には予め予想される
オーバーシュートのピーク電圧よりも高い電圧ＶSUB+が
印加されているので、Ｐチャネル型ＭＯＳトランジスタ
ＭP のソースまたはドレイン・基板（バックゲート）間
のＰＮ接合は決して順方向にバイアスされることがな
い。従来の構成では、ＰＮ接合を通して基板やウェルに
電流が流れ込む可能性があったが、本発明の第４の実施
の形態に係る入力保護回路では、上記構成によりその可
能性が排除されている。
【００５５】Ｐチャネル型ＭＯＳトランジスタＭP のゲ
ート・ソース間電圧ＶGSが負の値となり閾値電圧Ｖthp
を超えてＰチャネル型ＭＯＳトランジスタＭP がオンと
なった場合に、ソースに接続された出力端子ＯＵＴから
ドレインに接続された電源電位点ＶDDに電流が流れ込む
が、本発明の第４の実施の形態に係る入力保護回路で
は、そのときのソース・ドレイン間電流Ｉdsが例えば１
００ｍＡとすると、１ｍＡ近い電流だけを基板電流とし
て考慮すればよい。
【００５６】１ｍＡ程度の基板電流であれば、基板をバ
イアスするための電源は、外部から供給される電源であ
っても、半導体集積回路装置内にチャージポンプ回路を
搭載して自給する電源であっても、容易に確保すること
ができる。
【００５７】本発明の第４の実施の形態に係る出力保護
回路では、基板電流を抑制することにより、従来総ての
ＣＭＯＳ回路で問題となっていたラッチアップの危険性
を大幅に低下させることが可能になる。
【００５８】図５は、本発明の第５の実施の形態に係る
半導体集積回路装置、具体的には、出力保護回路の回路
図である。
【００５９】本発明の第５の実施の形態に係る出力保護
回路は、本発明の第２の実施の形態に係る入力保護回路
の構成を出力保護回路に適用したものである。本発明の
第５の実施の形態に係る出力保護回路は、ソースと基板
（バックゲート）とに電源電位点ＶDDが接続され、ドレ
インに出力端子ＯＵＴが接続されたＰチャネル型ＭＯＳ
トランジスタＭP と、ソースに共通電位点ＧＮＤが接続
され、ドレインに出力端子ＯＵＴが接続され、基板（バ
ックゲート）であるＰ型ウェル又はＰ型基板が、予想さ
れる出力端子ＯＵＴからのアンダーシュートの負のピー
ク電圧よりも低い電圧ＶSUB-（ＶSUB-＜ＶINPeak- ≦Ｇ
ＮＤ）で予めバイアスされたＮチャネル型ＭＯＳトラン
ジスタＭN とから構成されており、内部回路からの信号
がＰチャネル型ＭＯＳトランジスタＭP およびＮチャネ
ル型ＭＯＳトランジスタＭN のゲートに入力される。
【００６０】基板をバイアスする電源は、外部から供給
される電源、又は半導体集積回路装置内にチャージポン
プ回路を搭載して自給する電源のいずれでもよい。
【００６１】本発明の第５の実施の形態に係る出力保護
回路においては、アンダーシュートによって出力信号Ｏ
ＵＴの電位が共通電位ＧＮＤよりも低くなりソースとド
レインの関係が入れ換っても、Ｎチャネル型ＭＯＳトラ
ンジスタＭN の基板（バックゲート）には予め予想され
るアンダーシュートのピーク電圧よりも低い電圧ＶSUB-
が印加されているので、Ｎチャネル型ＭＯＳトランジス
タＭN のソースまたはドレイン・基板（バックゲート）
間のＰＮ接合は決して順方向にバイアスされることがな
い。従来の構成では、ＰＮ接合を通して基板やウェルに
電流が流れ込む可能性があったが、本発明の第５の実施
の形態に係る出力保護回路では、上記構成によりその可
能性が排除されている。
【００６２】Ｎチャネル型ＭＯＳトランジスタＭN のゲ
ート・ソース間電圧ＶGSが閾値電圧Ｖthn を超えてＮチ
ャネル型ＭＯＳトランジスタＭN がオンとなった場合
に、ソースに接続された出力端子ＯＵＴにドレインに接
続された共通電位点ＧＮＤから電流が流れ込むが、本発
明の第５の実施の形態に係る出力保護回路では、そのと
きのソース・ドレイン間電流Ｉdsが例えば１００ｍＡと
すると、１ｍＡ近い電流だけを基板電流として考慮すれ
ばよい。
【００６３】１ｍＡ程度の基板電流であれば、基板をバ
イアスするための電源は、外部から供給される電源であ
っても、半導体集積回路装置内にチャージポンプ回路を
搭載して自給する電源であっても、容易に確保すること
ができる。
【００６４】本発明の第５の実施の形態に係る出力保護
回路では、基板電流を抑制することにより、従来総ての
ＣＭＯＳ回路で問題となっていたラッチアップの危険性
を大幅に低下させることが可能になる。
【００６５】図６は、本発明の第６の実施の形態に係る
半導体集積回路装置、具体的には、出力保護回路の回路
図である。
【００６６】本発明の第６の実施の形態に係る出力保護
回路は、本発明の第３の実施の形態に係る入力保護回路
の構成を出力保護回路に適用したものである。本発明の
第６の実施の形態に係る出力保護回路は、ソースに電源
電位点ＶDDが接続され、ドレインに出力端子ＯＵＴが接
続され、基板（バックゲート）であるＮ型ウェル又はＮ
型基板が、予想される出力端子ＯＵＴからのオーバーシ
ュートのピーク電圧よりも高い電圧ＶSUB+（ＶSUB+＞Ｖ
INPeak+ ≧ＶDD）で予めバイアスされたＰチャネル型Ｍ
ＯＳトランジスタＭP と、ソースに共通電位点ＧＮＤが
接続され、ドレインに出力端子ＯＵＴが接続され、基板
（バックゲート）であるＰ型ウェル又はＰ型基板が、予
想される出力端子ＯＵＴからのアンダーシュートの負の
ピーク電圧よりも低い電圧ＶSUB-（ＶSUB-＜ＶINPeak-
≦ＧＮＤ）で予めバイアスされたＮチャネル型ＭＯＳト
ランジスタＭN とから構成されており、内部回路からの
信号がＰチャネル型ＭＯＳトランジスタＭP およびＮチ
ャネル型ＭＯＳトランジスタＭN のゲートに入力され
る。
【００６７】基板をバイアスする電源は、外部から供給
される電源、又は半導体集積回路装置内にチャージポン
プ回路を搭載して自給する電源のいずれでもよい。
【００６８】本発明の第６の実施の形態に係る出力保護
回路においては、オーバーシュートによって出力端子Ｏ
ＵＴの電位が電源電位ＶDDよりも高くなりソースとドレ
インの関係が入れ換っても、Ｐチャネル型ＭＯＳトラン
ジスタＭP の基板（バックゲート）には予め予想される
オーバーシュートのピーク電圧よりも高い電圧ＶSUB+が
印加されているので、Ｐチャネル型ＭＯＳトランジスタ
ＭP のソースまたはドレイン・基板（バックゲート）間
のＰＮ接合は決して順方向にバイアスされることがな
い。従来の構成では、ＰＮ接合を通して基板やウェルに
電流が流れ込む可能性があったが、本発明の第６の実施
の形態に係る入力保護回路では、上記構成によりその可
能性が排除されている。
【００６９】Ｐチャネル型ＭＯＳトランジスタＭP のゲ
ート・ソース間電圧ＶGSが負の値となり閾値電圧Ｖthp
を超えてＰチャネル型ＭＯＳトランジスタＭP がオンと
なった場合に、ソースに接続された出力端子ＯＵＴから
ドレインに接続された電源電位点ＶDDに電流が流れ込む
が、本発明の第６の実施の形態に係る出力保護回路で
は、そのときのソース・ドレイン間電流Ｉdsが例えば１
００ｍＡとすると、１ｍＡ近い電流だけを基板電流とし
て考慮すればよい。
【００７０】一方、アンダーシュートによって出力端子
ＯＵＴの電位が共通電位ＧＮＤよりも低くなっても、Ｎ
チャネル型ＭＯＳトランジスタＭN の基板（バックゲー
ト）には予め予想されるアンダーシュートのピーク電圧
よりも低い電圧ＶSUB-が印加されているので、Ｎチャネ
ル型ＭＯＳトランジスタＭN のソースまたはドレイン・
基板（バックゲート）間のＰＮ接合は決して順方向にバ
イアスされることがない。従来の構成では、ＰＮ接合を
通して基板やウェルに電流が流れ込む可能性があった
が、本発明の第６の実施の形態に係る出力保護回路で
は、上記構成によりその可能性が排除されている。
【００７１】Ｎチャネル型ＭＯＳトランジスタＭN のゲ
ート・ソース間電圧ＶGSが閾値電圧Ｖthn を超えてＮチ
ャネル型ＭＯＳトランジスタＭN がオンとなった場合
に、ソースに接続された出力端子ＯＵＴにドレインに接
続された共通電位点ＧＮＤから電流が流れ込むが、本発
明の第６の実施の形態に係る出力保護回路では、そのと
きのソース・ドレイン間電流Ｉdsが例えば１００ｍＡと
すると、１ｍＡ近い電流だけを基板電流として考慮すれ
ばよい。
【００７２】１ｍＡ程度の基板電流であれば、基板をバ
イアスするための電源は、外部から供給される電源であ
っても、半導体集積回路装置内にチャージポンプ回路を
搭載して自給する電源であっても、容易に確保すること
ができる。
【００７３】本発明の第６の実施の形態に係る出力保護
回路では、出力端子ＯＵＴからのオーバーシュートとア
ンダーシュートとのいずれの場合にも基板電流を抑制す
ることができるので、基板やウェルの電位の安定には最
も効果があり、従来総てのＣＭＯＳ回路で問題となって
いたラッチアップの危険性を大幅に低下させることが可
能になる。
【００７４】本発明に係る半導体集積回路装置の制御方
法は、本発明に係る半導体集積回路装置の各実施の形態
について上述したように、ＣＭＯＳを用いた入力保護回
路を構成するＰチャネル型ＭＯＳトランジスタＭP のバ
ックゲートを、予想される入力信号のオーバーシュート
のピーク電圧よりも高い電圧でバイアスし、若しくは、
Ｎチャネル型ＭＯＳトランジスタＭN のバックゲート
を、予想される入力信号のアンダーシュートの負のピー
ク電圧よりも低い電圧でバイアスし、又は、ＣＭＯＳを
用いた出力保護回路を構成するＰチャネル型ＭＯＳトラ
ンジスタのバックゲートを、予想される出力端子からの
オーバーシュートのピーク電圧よりも高い電圧でバイア
スし、若しくは、Ｎチャネル型ＭＯＳトランジスタのバ
ックゲートを、予想される出力端子からのアンダーシュ
ートの負のピーク電圧よりも低い電圧でバイアスするも
のである。
【００７５】本発明に係る半導体集積回路装置の制御方
法により、本発明に係る半導体集積回路装置の各実施の
形態について上述したのと同様の効果を得ることができ
る。
【００７６】
【発明の効果】本発明に係る半導体集積回路装置及びそ
の制御方法によれば、ＣＭＯＳを用いた入力保護回路又
は出力保護回路を構成するＰチャネル型ＭＯＳトランジ
スタのバックゲート（Ｎ型基板又はＮ型ウェル）を入力
信号又は出力信号のオーバーシュートのピーク電圧より
高い電圧でバイアスし、あるいは、入力保護回路又は出
力保護回路を構成するＮチャネル型ＭＯＳトランジスタ
のバックゲート（Ｐ型基板又はＰ型ウェル）をアンダー
シュートの負のピーク電圧より低い電圧でバイアスする
こととしたので、基板電流が抑制され、その結果、従来
総てのＣＭＯＳ回路で問題となっていたラッチアップの
危険性を大幅に低下させることが可能になる。
【００７７】ＣＭＯＳを用いた入力保護回路又は出力保
護回路を構成するＰチャネル型ＭＯＳトランジスタのバ
ックゲート（Ｎ型基板又はＮ型ウェル）を入力信号又は
出力信号のオーバーシュートのピーク電圧より高い電圧
でバイアスし、かつ、入力保護回路又は出力保護回路を
構成するＮチャネル型ＭＯＳトランジスタのバックゲー
ト（Ｐ型基板又はＰ型ウェル）をアンダーシュートの負
のピーク電圧より低い電圧でバイアスすることとした場
合には、入力信号又は出力信号のオーバーシュートとア
ンダーシュートとのいずれの場合にも基板電流を抑制す
ることができるので、基板やウェルの電位の安定には最
も効果があり、従来総てのＣＭＯＳ回路で問題となって
いたラッチアップの危険性を大幅に低下させることが可
能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回
路装置（入力保護回路）。
【図２】本発明の第２の実施の形態に係る半導体集積回
路装置（入力保護回路）。
【図３】本発明の第３の実施の形態に係る半導体集積回
路装置（入力保護回路）。
【図４】本発明の第４の実施の形態に係る半導体集積回
路装置（出力保護回路）。
【図５】本発明の第５の実施の形態に係る半導体集積回
路装置（出力保護回路）。
【図６】本発明の第６の実施の形態に係る半導体集積回
路装置（出力保護回路）。
【図７】従来の入力保護回路の回路図。
【図８】従来の入力保護回路の断面構造図。
【符号の説明】
１ Ｐ型基板 ２ Ｎ型ウェル ３，６，７ Ｎ＋領域 ４，５，８ Ｐ＋領域 ９，１０ ゲート電極 ＭP Ｐチャネル型ＭＯＳトランジスタ ＭN Ｎチャネル型ＭＯＳトランジスタ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】ゲートとソースとに電源電位が与えられ、
    バックゲートが、予想される入力信号のオーバーシュー
    トのピーク電圧よりも高い電圧でバイアスされ、ドレイ
    ンに前記入力信号が入力されるＰチャネル型ＭＯＳトラ
    ンジスタと、 ゲートとソースとバックゲートとに共通電位が与えら
    れ、ドレインに前記入力信号が入力されるＮチャネル型
    ＭＯＳトランジスタと、を備えたことを特徴とする半導
    体集積回路装置。
  2. 【請求項２】ゲートとソースとバックゲートとに電源電
    位が与えられ、ドレインに入力信号が入力されるＰチャ
    ネル型ＭＯＳトランジスタと、 ゲートとソースとに共通電位が与えられ、バックゲート
    が、予想される前記入力信号のアンダーシュートの負の
    ピーク電圧よりも低い電圧でバイアスされ、ドレインに
    前記入力信号が入力されるＮチャネル型ＭＯＳトランジ
    スタと、を備えたことを特徴とする半導体集積回路装
    置。
  3. 【請求項３】ゲートとソースとに電源電位が与えられ、
    バックゲートが、予想される入力信号のオーバーシュー
    トのピーク電圧よりも高い電圧でバイアスされ、ドレイ
    ンに前記入力信号が入力されるＰチャネル型ＭＯＳトラ
    ンジスタと、 ゲートとソースとに共通電位が与えられ、バックゲート
    が、予想される前記入力信号のアンダーシュートの負の
    ピーク電圧よりも低い電圧でバイアスされ、ドレインに
    前記入力信号が入力されるＮチャネル型ＭＯＳトランジ
    スタと、を備えたことを特徴とする半導体集積回路装
    置。
  4. 【請求項４】ソースに電源電位が与えられ、ドレインに
    出力端子が接続され、バックゲートが、予想される前記
    出力端子からのオーバーシュートのピーク電圧よりも高
    い電圧でバイアスされたＰチャネル型ＭＯＳトランジス
    タと、 ソースとバックゲートとに共通電位が与えられ、ドレイ
    ンに出力端子が接続されたＮチャネル型ＭＯＳトランジ
    スタと、を備えたことを特徴とする半導体集積回路装
    置。
  5. 【請求項５】ソースとバックゲートとに電源電位が与え
    られ、ドレインに出力端子が接続されたＰチャネル型Ｍ
    ＯＳトランジスタと、 ソースに共通電位が与えられ、ドレインに前記出力端子
    が接続され、バックゲートが、予想される前記出力端子
    からのアンダーシュートの負のピーク電圧よりも低い電
    圧でバイアスされたＮチャネル型ＭＯＳトランジスタ
    と、を備えたことを特徴とする半導体集積回路装置。
  6. 【請求項６】ソースに電源電位が与えられ、ドレインに
    出力端子が接続され、バックゲートが、予想される前記
    出力端子からのオーバーシュートのピーク電圧よりも高
    い電圧でバイアスされたＰチャネル型ＭＯＳトランジス
    タと、 ソースに共通電位が与えられ、ドレインに前記出力端子
    が接続され、バックゲートが、予想される前記出力端子
    からのアンダーシュートの負のピーク電圧よりも低い電
    圧でバイアスされたＮチャネル型ＭＯＳトランジスタ
    と、を備えたことを特徴とする半導体集積回路装置。
  7. 【請求項７】ゲートとソースとに電源電位が与えられ、
    ドレインに入力信号が入力されるＰチャネル型ＭＯＳト
    ランジスタと、ゲートとソースとバックゲートとに共通
    電位が与えられ、ドレインに前記入力信号が入力される
    Ｎチャネル型ＭＯＳトランジスタとから構成される半導
    体集積回路装置の前記Ｐチャネル型ＭＯＳトランジスタ
    のバックゲートを、予想される前記入力信号のオーバー
    シュートのピーク電圧よりも高い電圧でバイアスするこ
    とを特徴とする半導体集積回路装置の制御方法。
  8. 【請求項８】ゲートとソースとバックゲートとに電源電
    位が与えられ、ドレインに入力信号が入力されるＰチャ
    ネル型ＭＯＳトランジスタと、ゲートとソースとに共通
    電位が与えられ、ドレインに前記入力信号が入力される
    Ｎチャネル型ＭＯＳトランジスタとから構成される半導
    体集積回路装置の前記Ｎチャネル型ＭＯＳトランジスタ
    のバックゲートを、予想される前記入力信号のアンダー
    シュートの負のピーク電圧よりも低い電圧でバイアスす
    ることを特徴とする半導体集積回路装置の制御方法。
  9. 【請求項９】ゲートとソースとに電源電位が与えられ、
    ドレインに入力信号が入力されるＰチャネル型ＭＯＳト
    ランジスタと、ゲートとソースとに共通電位が与えら
    れ、ドレインに前記入力信号が入力されるＮチャネル型
    ＭＯＳトランジスタとから構成される半導体集積回路装
    置の前記Ｐチャネル型ＭＯＳトランジスタのバックゲー
    トを、予想される前記入力信号のオーバーシュートのピ
    ーク電圧よりも高い電圧でバイアスし、かつ、前記Ｎチ
    ャネル型ＭＯＳトランジスタのバックゲートを、予想さ
    れる前記入力信号のアンダーシュートの負のピーク電圧
    よりも低い電圧でバイアスすることを特徴とする半導体
    集積回路装置の制御方法。
  10. 【請求項１０】ソースに電源電位が与えられ、ドレイン
    に出力端子が接続されたＰチャネル型ＭＯＳトランジス
    タと、ソースとバックゲートとに共通電位が与えられ、
    ドレインに前記出力端子が接続されたＮチャネル型ＭＯ
    Ｓトランジスタとから構成される半導体集積回路装置の
    前記Ｐチャネル型ＭＯＳトランジスタのバックゲート
    を、予想される前記出力端子からのオーバーシュートの
    ピーク電圧よりも高い電圧でバイアスすることを特徴と
    する半導体集積回路装置の制御方法。
  11. 【請求項１１】ソースとバックゲートとに電源電位が与
    えられ、ドレインに出力端子が接続されたＰチャネル型
    ＭＯＳトランジスタと、ソースに共通電位が与えられ、
    ドレインに前記出力端子が接続されたＮチャネル型ＭＯ
    Ｓトランジスタとから構成される半導体集積回路装置の
    前記Ｎチャネル型ＭＯＳトランジスタのバックゲート
    を、予想される前記出力端子からのアンダーシュートの
    負のピーク電圧よりも低い電圧でバイアスすることを特
    徴とする半導体集積回路装置の制御方法。
  12. 【請求項１２】ソースに電源電位が与えられ、ドレイン
    に出力端子が接続されたＰチャネル型ＭＯＳトランジス
    タと、ソースに共通電位が与えられ、ドレインに前記出
    力端子が接続されたＮチャネル型ＭＯＳトランジスタと
    から構成される半導体集積回路装置の前記Ｐチャネル型
    ＭＯＳトランジスタのバックゲートを、予想される前記
    出力端子からのオーバーシュートのピーク電圧よりも高
    い電圧でバイアスし、かつ、前記Ｎチャネル型ＭＯＳト
    ランジスタのバックゲートを、予想される前記出力端子
    からのアンダーシュートの負のピーク電圧よりも低い電
    圧でバイアスすることを特徴とする半導体集積回路装置
    の制御方法。
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