KR960003219B1 - 반도체 집적회로의 중간전위 발생회로 - Google Patents

반도체 집적회로의 중간전위 발생회로 Download PDF

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Abstract

내용 없음.

Description

반도체 집적회로의 중간전위 발생회로
제1도는 종래기술에 의한 중간전위 발생회로를 보여주는 회로도.
제2도는 종래기술에 의한 다른 중간전위 발생회로를 보여주는 회로도.
제3도는 본 발명에 따른 중간전위 발생회로의 일실시예를 보여주는 회로도.
제4도는 본 발명에 따른 중간전위 발생회로의 다른 실시예를 보여주는 회로도.
제5도는 본 발명에 따른 중간전위 발생회로와 종래의 중간전위 발생회로에서의 전류파형을 보여주는 그래프.
본 발명은 반도체 집적회로의 정전위 발생회로에 관한 것으로, 특히 전원전압(VCC)과 접지전압(SS)사이의 전압레벨로 되는 중간전압을 발생하는 중간전위 발생회로(half VCCgenerator)에 관한 것이다.
최근, 반도체 집적회로의 초고집적화 추세에 따라 메모리쎌의 크기가 극 미세화 되어가고 있다. 또한 이러한 추세에 따라 메모리쎌의 크기 축소에 비례하여 전원전압(VCC)의 전압레벨도 점점 낮아지는 추세이다. 한편 반도체 집적회로의 동일 첩상에서는 소자의 안정도모 등과 같은 필요에 따라, 기판전압발생회로나 기준전압 발생회로 및 중간전위발생회로 등과 같은 많은 정전압발생회로가 필요로 됨은 이미 잘 알려져 있는 사실이다. 특히 중간전위 발생회로의 경우에는 비트라인이나 데이타라인의 선충전(precharge) 동작 등을 위해 그 중요성이 더욱 부가되고 있으며, 동시에 보다 안정된 중간전위를 공급시키기 위한 회로구성이 요구 되어진다.
이러한 요구를 만족시키기 위한 종래의 기술로서, 미국특허 4,663,584호는 씨모오스(CMOS)공정을 이용하여 구현한 중간전위 발생회로를 개시하고 있다. 제1도는 상기 특허에 개시된 회로를 도시하고 있다. 제1도에 도시된 중간전위 발생회로는 전원전압 VCC에 대응하여 제1 및 제2기준전위를 발생하는 바이어스(bias)회로 40과, 중간전위 VM을 발생하는 드라이버(driver) 회로 50으로 구성된다. 바이어스회로 40은, 피모오스(PMOS) 트랜지스터 Q5와 엔모오스(NMOS) 트랜지스터 Q1과 피모오스 트랜지스터 Q2와 엔모오스 트랜지스터 Q6이 전원전압 VCC와 접지전압SS사이에 서로 채널이 직렬로 접속되어 있다. 트랜지스터 Q5의 게이트는 접지전압SS에 접속되고, 소오스는 전원전압 VCC에 접속되며, 트랜지스터 Q1의 게이트 및 드레인은 제1기준전위가 출력되는 노드 n1에 트랜지스터 Q5의 드레인과 공통 접속된다. 트랜지스터 Q2의 소오스는 노드 n3에 트랜지스터 Q1의 소오스와 공통 접속된다. 또한 트랜지스터 Q6의 게이트는 전원전압 VCC에 접속되고, 드레인은 제2기준전위가 출력되는 노드 n2에 트랜지스터 Q2의 게이트 및 드레인과 공통 접속되며, 소오스는 접지전압 VCC에 접속된다. 드라이버회로 50은 전원전압 VCC와 접지전압SS사이에 엔모오스 트랜지스터 Q3 및 피모오스 트랜지스터 Q4가 직렬로 접속되어 있다. 트랜지스터 Q3의 게이트는 노드 n1에 접속되고, 드레인은 전원전압 VCC에 접속된다. 또한 트랜지스터 Q4의 게이트는 노드 n2에 접속되고, 소오스는 노드 n4에 트랜지스터 Q3의 소오스와 공통 접속되며, 드레인은 접지전압SS에 접속된다. 노드 n4로부터 전원전압 VCC와 접지전압SS의 중간전위 WM이 출력된다.
제1도의 구성상에 따른 동작특성은 다음과 같다. 제1도에서, 노드 n3의 전위가 1/2VCC일 때, 노드 n1의 전위는 1/2VCC+VTQ1(VTQ1은 트랜지스터 Q1의 드레쉬홀드(threshhold)전압)이고, 노드 n2의 전위는 1/2VCC-VTQ2(VTQ2는 트랜지스터 Q2의 드레쉬 홀드전압)로 된다. 노드 n4의 전위가 노드 n1의 전위보다 낮게되면 트랜지스터 Q3가 도통(turn-on)되어 노드 n4의 전위가 높아지게 되며, 노드 n4의 전위가 노드 n2의 전위보다 높게 되면 트랜지스터 Q4가 도통되어 노드 n4가 도통되어 노드 n4의 전위가 낮아지게 된다. 따라서, 노드 n4의 전위는 1/2VCC로 조정된다. 그러나 이와같은 회로구성하에서는 다음과 같은 심각한 문제가 발생한다. 즉, 제1도에서 출력되는 중간전위 VM이 특정회로의 전류소모동작에 의해 전위가 소정의 전위로 낮아지게 될시에, 이를 다시 복원(recovery)시키는 능력이 뒤떨어지게 된다. 이는 칩의 고속화에 악영향을 미치게 되며, 특히 고집적 반도체집적회로에서는 부적합한 회로로 평가되어질 수 있다.
이러한 문제를 해결하기 위한 회로구성이 제2도에 도시되어 있다. 제2도에 도시된 회로구성은 일본 마쓰시다(Matsushita)사의 4M 다이나믹램에 채용된 기술이다. 제2도의 구성상 특징은 제1도에서 항상 도통되어 있는 트랜지스터 Q5 및 Q6을 출력되는 중간전위에 따라 바이어스회로를 제어함으로서 파워 업(power-up) 시 속도개선 및 리커버리(recovery) 특성을 개선시킨 종래기술로 바이어스회로 41과 드라이버회로 50으로 구성되어 있다. 제2도에서 알 수 있는 바와같이, 바이어스회로 41은 트랜지스터 Q5의 게이트와 트랜지스터 Q6의 게이트가 중간전위가 출력되는 노드 n4에 접속된 것을 제외하곤 제1도의 바이어스회로 40과 같은 접속구성을 보이고 있다.
제2도에 도시된 중간전위 발생회로의 동작특성을 설명하면 다음과 같다. 제2도의 설명은 제2도의 구성에 따른 전류파형을 보여주는 제5도의 참조와 함께 이루어질 것이다. 제2도에서 파워 업하여 전원전압 VCC가 증가하여 트랜지스터 Q3의 드레쉬홀드 전압 VT이상이 되면 트랜지스터 Q3는 도통되어 중간전위 출력노드 VM의 전압이 상승하게 된다(제5도에서 전원전압 VCC1). 전원전압 VCC가 더욱 증가하여 VCC2일때, 바이어스회로의 트랜지스터 Q1과 Q2의 드레쉬홀드 전압의 합 VTQ1+VTQ2보다 작으면 바이어스회로는 셋업(set up)이 되지 않은 상태이고, 중간전위 출력노드 VM의 전압값이 트랜지스터 Q6의 드레쉬홀드 전압 VT이상이면 트랜지스터 Q6가 도통되고 노드 n2가 접지전압 VSS로 되어 트랜지스터 Q4가 도통된다. 즉 트랜지스터 Q3와 Q4가 동시 도통되어 전원전압 VCC에서 접지전압 VSS로의 직류전류가 생기게 된다. 이것이 제5도에서 전원전압 VCC2로부터 점선으로 표시되어 나타나는 전류이다. 이때 노드 n1의 전위는 VCC이며, 노드 n2의 전위는 VSS이다. 전원전압 VCC가 더욱 증가되어 바이어스회로 41에서 다이오드 기능을 하는 두개의 트랜지스터 Q1과 Q2를 도통시킬 수 있는 전압이 되면 노드 n2는 접지전위 VSS가 아닌 트랜지스터 Q5, Q1, Q2 및 Q6으로 이루어지는 어떤 직류레벨을 갖게 된다. 또한 노드 n1도 전원전압 전위 VCC가 아닌 어떤 직류레벨을 갖는다. 이는 트랜지스터 Q4의 게이트-소오스간 전압 VGS감소, 트랜지스터 Q3의 게이트-소오스간 전압 VGS감소를 가져와 트랜지스터 Q3와 Q4로 흐르는 전류는 감소하고 대신 바이어스회로로 전류가 흐르게 되어 전체전류는 감소하게 된다. 이것이 제5도에 도시된 바와 같이, 전원전압 VCC3-VCC4사이에서 나타난다. 한편 전원전압 VCC가 더욱 증가하여 바이어스회로가 완전히 셋업되면 노드 n1은 1/2VCC+VTQ1, 노드 n3은 1/2VCC-VTQ4의 레벨을 갖게 되어 트랜지스터 Q3와 Q4는 겨우 도통한 상태가 되고 이곳으로 흐르는 전류는 급격히 줄어 들고 바이어스회로를 통해서 직류전류가 흘러 전원전압 VCC4 이후의 전류성분이 된다.
그러나 제2도에서 언급한 중간전위 발생회로에서는 다음과 같은 문제가 발생한다. 향후 반도체 집적회로에 일반적으로 채용될 예정인 특히 낮은 전원전압에서, 바이어스회로가 셋업되기전 드라이버 회로에 과도한 직류전류(제5도에서 전원전압 VCC2-VCC4 사이의 전류)가 흐르므로, 전력소비가 많아지는 문제점을 가지게 된다. 또한 제2도에 도시된 회로는 향후 낮은 전원전압에서 동작되어야 하는 제5도의 점선상에 나타난 바와같이, 오히려 낮은 전원전압에서 전류소모가 높은 전원전압에서보다 더 많은 문제가 발생한다. 한편 반도체 집적회로에서는ESD(electro static discharge) 문제가 점점 심각한 문제로 대두되는데, 제2도의 구성에서 알 수 있는 바와같이, 드라이버단 50의 구성에서 Q3트랜지스터와 Q4트랜지스터의 각 드레인단자에 소오스전원으로서의 전원전압 VCC와 접지전압 VSS가 직접으로 접속되는 바, ESD에 대한 대책이 없는 문제가 발생한다.
따라서 본 발명의 목적은 낮은 전원전압에서 안정하고 신뢰성 있는 동작을 수행하는 중간전위 발생회로를 제공함에 있다.
본 발명의 다른 목적은 낮은 전원전압에서 바이어스회로가 셋업되기전 드라이버 회로에 흐르는 과도한 직류전류를 억제하여 전력소비를 줄이는 중간전위 발생회로를 제공함에 있다.
본 발명의 또다른 목적은 ESD 보호가 이루어지는 중간전위 발생회로를 제공함에 있다.
본 발명의 또다른 목적은 ESD 보호가 이루어지고, 동시에 저 전원전압에서 직류전류의 발생이 최대한 억제되는 중간전위 발생회로를 제공함에 있다.
이러한 목적들을 달성하기 위하여, 본 발명은 제1기준전압과 제2기준전압을 발생하는 바이어스회로를 가지는 중간전위 발생회로에 있어서, 소오스가 전원전압에 접속되고 중간전위 출력노드에 게이트가 접속되는 제1피모오스 트랜지스터와, 상기 제1기준전압에 게이트가 접속되고 소오스와 드레인이 각각 상기 중간 전위 출력노드와 상기 제1피모오스 트랜지스터의 드레인이 접속되는 제1엔모오스 트랜지스터와 , 소오스가 접지전압 전위에 접속되고 상기 중간전위 출력노드에 게이트가 접속되는 제2엔모오스 트랜지스터와, 상기 제2기준전압에 게이트가 접속되고 소오스와 드레인이 각각 상기 중간전위 출력노드와 제2엔모오스 트랜지스터의 드레인에 접속되는 제2피모오스 트랜지스터를 각각 포함하여 중간전위를 출력하는 드라이버 회로를 구비하는 중간전위 발생회로임을 특징으로 한다.
이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조화 함께 상세히 설명될 것이다. 도면들 중 동일한 부품들은 발명의 이해를 돕기 위하여 가능한 한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
제3도는 본 발명에 따른 중간전위 발생회로의 일실시예를 보여주는 회로도이다. 제3도에 도시된 바와같이, 본 발명에 따른 중간전위 발생회로는, 전원전압 VCC에 대응해서 제1 및 제2기준전위를 발생하는 바이어스회로 40과 중간전위 VM을 발생하는 드라이버회로 51로 구성된다. 드라이버 회로 51은 전원전압 VCC와 접지전압 VSS사이에 피모오스 트랜지스터 Q7, 엔모오스 트랜지스터 Q3, 피모오스 트랜지스터 Q4 및 엔모오스 트랜지스터 Q8이 직렬로 접속되어 있다. 트랜지스터 Q7의 소오스는 전원전압 VCC에 접속된다. 또한 트랜지스터 Q3의 게이트는 노드 n1에 접속되고, 드레인은 트랜지스터 Q7의 드레인과 공통 접속되며, 트랜지스터 Q4의 게이트는 노드 n2에 접속된다. 트랜지스터 Q8의 게이트는 노드 n4에 트랜지스터 Q7의 게이트, 트랜지스터 Q3의 소오스 및 트랜지스터 Q4의 소오스와 공통 접속되고, 드레인은 트랜지스터 Q4의 드레인에 접속되며, 소오스는 접지전압 VSS에 접속된다.
제3도에서의 구성에 따른 동작을 제5도를 참조하여 설명하면, 트랜지스터 Q5가 도통되어 있으므로 전원전압 VCC가 증가하여 트랜지스터 Q3의 드레쉬홀드 전압 VT이상이면 중간전위 출력노드 VM레벨이 상승한다. VM레벨이 트랜지스터 Q8을 도통시키는 레벨이 되면 트랜지스터 Q7, Q3, Q4및 Q8로 이어지는 직류전류가 형성된다. 그러나, 이때 바이어스회로 40이 셋업이 안된 경우라 해도 전원전압 VCC와 접지전압 VSS사이에 중간전위 VM에 의해 제어되는 트랜지스터가 접속되어 있으므로 직류전류의 양은 제2도보다 훨씬 줄어들게 된다. 이것이 제5도의 실선으로 표시되어진 본 발명에 따른 전류그래프에서 나타내어진다. 이후 바이어스회로 40이 셋업되면 드라이버회로 51은 제2도에서의 설명과 같이 직류전류가 흐르지 않고 바이어스회로 40에서만 직류전류가 흐르게 된다. 따라서, 종래의 중간전위 발생회로에서 나타나는 과전류를 막을 수 있게 된다. 또한 그 구성에서 알 수 있는 바와같이 본 발명에 의한 중간전위 발생회로의 드라이버회로 51을 살펴보면 트랜지스터 Q3과 Q4와의 각 소오스전원 접속부분에 트랜지스터 Q7과 Q8이 개재됨에 의해 ESD 보호가 이루어지게 되며, 이는 본 발명의 목적을 달성하는 것이 명확하게 뒷받침된다.
제4도는 제3도에서 항상 도통되어 있는 트랜지스터 Q5 및 Q6을 출력되는 중간전위에 따라 제어함으로써, 리커버리 시간특성을 좋게 한 본 발명에 따른 다른 실시예를 보여주는 중간전위 발생회로도이다. 제4도의 중간전위 발생회로는 바이어스회로 41과 드라이버 회로 51로 구성된다.
제4도에서의 회로동작은, 예를들어, 출력되는 중간전위 VM레벨이 처음보다 낮아지면 트랜지스터 Q5와 Q7에서의 전위는 증가되어 트랜지스터 Q3의 게이트 전압과 드레인 전압이 더욱 증가되고, 그 결과 트랜지스터 Q3로 흐르는 전류의 양을 증가시켜 중간전위 VM레벨이 원상복구되게 한다. 반대로, 출력되는 중간 전위 VM레벨이 높아지는 경우에는 트랜지스터 Q6및 Q8 제어로 인해 고속으로 원상복구된다.
한편 전술한 바 있는 본 발명에 따른 중간전위 발생회로와 종래의 중간전위 발생회로에서의 전류간의 관계를 나타내는 그래프인 제5도에서, 일점쇄선은 출력되는 중간전위를 보여주고, 실선은 본 발명에 따른 전류그래프를 나타내며, 점선은 종래기술에 따른 전류그래프를 나타내고 있다. 제5도에서 알 수 있는 바와같이, 출력되는 중간전위는 같으며, 작은 전원전압에서, 본 발명에 따른 중간전위 발생회로에서 흐르는 전류가 종래의 중간전위 발생회로에서 흐르는 전류보다 작다. 따라서, 작은 전원전압에서 저전력화가 달성된다.
본 발명에 따른 실시예로서, 피모오스 트랜지스터와 엔모오스 트랜지스터를 종래 중간전위 발생회로의 드라이버 회로의 전원전압과 접지전압에 각각 직렬접속한 것을 개시하였다. 그러나, 종래 드라이버 회로의 피모오스 트랜지스터 Q4의 위에 엔모오스 트랜지스터를 구비하던가, 엔모오스 트랜지스터 Q3의 아래에 피모오스 트랜지스터를 구비하는 등과 같은 실시를 통해서도 바이어스회로가 셋업되기 전에 드라이버 회로에 과도한 전류가 흐르는 것을 제어하는 것이 가능하다.
상술한 바와같이, 본 발명에 의한 중간전위 발생회로는, 낮은 전원전압에서 바이어스회로가 셋업되기전 드라이버 회로에 흐르는 과전류를 억제할 수 있고, 또한 저 전원전압에서 동작특성 및 신뢰성이 우수하게 된다. 한편 반도체집적회로에서 문제시되는 ESD 문제로부터 벗어날 수 있는 중간전위 발생회로를 구현할 수 있다.

Claims (3)

  1. 제1기준전압과 제2기준전압을 발생하는 바이어스회로를 가지고 제1전원과 제2전원사이의 중간전위를 발생하기 위한 반도체 집적회로의 중간전위 발생회로에 있어서 ; 트랜지스터의 일단이 상기 제1전원에 접속되고 중간전위 출력노드에 게이트가 접속되는 제1도전형의 제1모오스 트랜지스터와 ; 상기 제1기준전압에 게이트가 접속되고 트랜지스터의 양단이 각각 상기 중간전위 출력노드와 상기 제1모오스 트랜지스터의 타단에 접속되는 제2도전형의 제2모오스 트랜지스터와 ; 트랜지스터의 일단이 상기 제2전원에 접속되고 상기 중간전위 출력노드에 게이트가 접속되는 상기 제2도전형의 제3모오스 트랜지스터와 ; 상기 제2기준전압에 게이트가 접속되고 트랜지스터의 양단이 각각 상기 중간전위 출력노드와 상기 제3모오스 트랜지스터의 타단에 접속되는 상기 제1도 전형의 제4모오스 트랜지스터로 구성된 드라이버회로를 포함하는 것을 특징으로 하는 중간전위 발생회로.
  2. 제1항에 있어서 ; 상기 바이어스회로가, 상기 제2전원에 게이트가 접속되고 상기 제1전원과 상기 제1기준전압사이에 트랜지스터의 양단이 각각 접속되는 상기 제1도전형의 제5모오스 트랜지스터와, 상기 제1전원에 게이트가 접속되고 상기 제2전원과 상기 제2기준전압에 트랜지스터의 양단이 각각 접속되는 상기 제2도전형의 제6모오스 트랜지스터와, 게이트와 트랜지스터의 일단이 상기 제1기준전압에 공통 접속되는 상기 제2도전형의 제7모오스 트랜지스터와, 게이트와 트랜지스터의 일단이 상기 제2기준전압에 공통 접속되고 상기 트랜지스터의 타단과 기판이 상기 제7모오스 트랜지스터의 타단에 공통 접속되는 상기 제1도전형의 제8모어스 트랜지스터로 이루어짐을 특징으로 하는 중간전위 발생회로.
  3. 제1항에 있어서 ; 상기 바이어스회로가, 상기 중간전위 출력노드에 게이트가 접속되고 상기 제1전원과 상기 제1기준전압사이에 트랜지스터의 양단이 각각 접속되는 상기 제1도전형의 제5모오스 트랜지스터와, 상기 중간전위 출력노드에 게이트가 접속되고 상기 제2전원과 상기 제2기준전압에 트랜지스터의 양단이 각각 접속되는 상기 제2도전형의 제6모오스 트랜지스터와, 게이트와 트랜지스터의 일단이 상기 제1기준전압에 공통 접속되는 상기 제2도전형의 제7모오스 트랜지스터와, 게이트와 트랜지스터의 일단이 상기 제2기준전압에 공통 접속되고 상기 트랜지스터의 타단과 기판이 상기 제7모오스 트랜지스터의 타단에 공통 접속되는 상기 제1도전형의 제8모오스 트랜지스터로 이루어짐을 특징으로 하는 중간전위 발생회로.
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