CN102396156A - 用于片内终结的终结电路 - Google Patents

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Abstract

在具有连接到内部区的端子的半导体装置中，用于为该装置的端子提供片内终结的终结电路。该终结电路包括连接在端子和电源之间的多个晶体管，所述多个晶体管包括至少一个NMOS晶体管和至少一个PMOS晶体管；和控制电路，该控制电路用于以相应的NMOS栅极电压驱动每个NMOS晶体管的栅极以及用于以相应的PMOS栅极电压驱动每个PMOS晶体管的栅极，该控制电路被配置为控制NMOS栅极电压和PMOS栅极电压以便在启用片内终结时将所述晶体管置于欧姆操作区。所述电源供应电压，该电压小于每一个所述的NMOS栅极电压而大于每个所述的PMOS栅极电压。

Description

用于片内终结的终结电路
相关申请的交叉引用
根据美国专利法35USC§119(e)，本申请要求2009年2月12日提交的、发明人为Peter B.Gillingham、序列号为61/151886的美国临时专利申请的利益，该申请通过引用被包含于此。
背景技术
当信号沿阻抗不连续(或“不匹配”)的路径传播时，该信号被部分地反射。所反射的信号干扰原始信号并且这可能导致丢失信号完整性以及接收器检测到不正确的信号电平。为了减轻信号反射的发生，在不连续的点放置具有等效阻抗的电路是有益的。这称为“终结”。例如，可在计算机主板上放置电阻器来终止高速总线。
尽管终结电阻器减少了在信号路径的端点的反射，但它们不能防止从沿该路径在不同点连接到其他半导体芯片的接头线产生的反射。例如当沿存储器总线连接了多个存储器模块时可出现这种情形。从存储器控制器沿存储器总线传播的信号遇到在每个通向特定存储器模块的接头线处的阻抗不连续。沿通向特定存储器模块的接头线传播的信号将被反射回存储器总线上，由此给该信号引入了不想要的噪声。
因此，给每个半导体芯片提供其自身的终结电路是很有用的。在包括总线发射器和/或接收器的同一半导体芯片上提供该终结电路被称为片内终结(ODT)。片内终结能减少主板上复杂布线和电阻器元件的数量。因此，除了增强信号完整性(其允许组件运行在较高的频率)，片内终结使系统设计更简单和性价比更高。
然而，传统的片内终结技术往往是比较耗电的和/或不灵活的。
发明内容
根据第一个方面，本发明旨在在具有连接到内部区的端子的半导体装置中提供用于为该半导体装置的端子提供片内终结的终结电路。该终结电路包括连接在所述端子和电源之间的多个晶体管，所述多个晶体管包括至少一个NMOS晶体管和至少一个PMOS晶体管；和控制电路，所述控制电路用于以相应的NMOS栅极电压驱动所述至少一个NMOS晶体管的每一个晶体管的栅极以及用于以相应的PMOS栅极电压驱动所述至少一个PMOS晶体管的每一个晶体管的栅极，所述控制电路被配置为控制所述NMOS栅极电压和PMOS栅极电压以便在启用片内终结时将所述多个晶体管置于欧姆操作区。所述电源供应电压，所述电压小于每一个所述的NMOS栅极电压而大于每个所述的PMOS栅极电压。
根据第二方面，本发明试图提供带有片内终结的半导体装置，该半导体装置包括内部区；电源；连接到该内部区的端子；连接在所述端子和电源之间的多个晶体管，所述多个晶体管包括至少一个NMOS晶体管和至少一个PMOS晶体管；和控制电路，所述控制电路用于以相应的NMOS栅极电压驱动所述至少一个NMOS晶体管的每一个晶体管的栅极以及用于以相应的PMOS栅极电压驱动所述至少一个PMOS晶体管的每一个晶体管的栅极，所述控制电路被配置为控制所述NMOS栅极电压和PMOS栅极电压以便在启用片内终结时将所述多个晶体管置于欧姆操作区。所述电源供应电压，所述电压小于每一个所述的NMOS栅极电压而大于每个所述的PMOS栅极电压。
根据第三个方面，本发明旨在提供带有片内终结的半导体装置，该半导体装置包括内部区；用于连接到片外电源的电源端子；连接到该内部区的数据端子；连接在所述数据端子和电源端子之间的多个晶体管，所述多个晶体管包括至少一个NMOS晶体管和至少一个PMOS晶体管；和控制电路，所述控制电路用于以相应的NMOS栅极电压驱动所述至少一个NMOS晶体管的每一个晶体管的栅极以及用于以相应的PMOS栅极电压驱动所述至少一个PMOS晶体管的每一个晶体管的栅极，所述控制电路被配置为控制所述NMOS栅极电压和PMOS栅极电压以便在启用片内终结时将所述多个晶体管置于欧姆操作区。所述电源供应电压，所述电压小于每一个所述的NMOS栅极电压而大于每个所述的PMOS栅极电压。
根据第四个方面，本发明试图在半导体装置中提供用于为连接到该半导体装置的内部区的该半导体装置的端子提供片内终结的终结电路，其中所述终结电路包括连接在端子和电源之间的MOS晶体管；和控制电路，其用于以栅极电压驱动所述MOS晶体管的栅极，所述控制电路被配置为控制所述栅极电压以便在启用片内终结时将所述MOS晶体管置于欧姆操作区，所述栅极电压可控制在电压范围内以便使所述MOS晶体管在处于欧姆操作区时产生在对应于所述电压范围的电阻范围内的期望的电阻。
根据第五个方面，本发明试图提供带有片内终结的半导体装置，其包括内部区；电源；连接到该内部区的端子；连接在所述端子和所述电源之间的MOS晶体管；用于以栅极电压驱动MOS晶体管的栅极的控制电路，所述控制电路被配置为控制所述栅极电压以便在启用片内终结时将所述MOS晶体管置于欧姆操作区，所述栅极电压可控制在电压范围内以便使所述MOS晶体管在处于欧姆操作区时产生在对应于所述电压范围的电阻范围内的期望的电阻。
根据第六个方面，本发明旨在提供带有片内终结的半导体装置，其包括内部区；用于连接到片外电源的电源端子；连接到该内部区的数据端子；连接在所述数据端子和电源端子之间的MOS晶体管；和以栅极电压驱动该MOS晶体管的栅极的控制电路，所述控制电路被配置为控制所述栅极电压以便在启用片内终结时将所述MOS晶体管置于欧姆操作区，所述栅极电压可控制在电压范围内以便使所述MOS晶体管在处于欧姆操作区时产生在对应于所述电压范围的电阻范围内的期望的电阻。
通过研读下面结合附图对本发明具体实施例的描述，本发明的这些和其他方面和特征对本领域技术人员是显见的。
附图说明
在附图中：
图1和2是根据本发明特定的非限制性实施例、用于为半导体装置的端子提供片内终结的终结电路的电路图；
图3A是用于图1和2的终结电路、配备有数字校准功能的终结控制电路的框图；
图3B是用于图1和2的终结电路、配备有模拟校准功能的终结控制电路的框图；
图3C是可在图3B的终结控制电路中使用的多路复用器的电路图；
图4A和4B是用于生成可供应给图1和2的终结电路的电压的电压生成器的电路图；
图5是根据本发明特定的非限制性实施例、用于为半导体装置的多个端子提供片内终结的终结电路的电路图；
图6A和6B是根据本发明特定的非限制性实施例、显示了可用于扩大电压信号的配套版本的电平转换器的电路图；
图7和8是根据本发明其它特定非限制性实施例、用于为半导体装置的端子提供片内终结的终结电路的电路图。
可以清楚地理解，说明书和附图仅用于描述发明的某些实施例以及帮助理解。其并不旨在限制本发明。
具体实施方式
现参考图1和图2，显示了终结电路500，其用于端子14的片内终结，所述端子14连接到半导体装置100、200的内部区16。片内终结可用于保护经由端子14发射和/或接收的信号的完整性。因此，端子14可以是输入端子、输出端子或双向的输入/输出端子。在某些非限制性实施例中，端子14可以被配置为发射和/或接收数据信号，所述数据信号在代表对应逻辑值的两个电压电平之间变化。包括内部区16和端子14的半导体装置100、200可以是存储器芯片(例如动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、双倍数据速率(DDR)SDRAM等)或能得益于片内终结的任何其他类型的半导体装置。
尽管终结电路500被显示为在半导体装置100、200内连接到在半导体装置100、200的内部区16和端子14之间的点(或结点)18，但应理解终结电路500是被直接连接到端子14是在本发明实施例的范围内的。列举一些非限制的可能性，内部区16可包括输入缓冲、输出缓冲、组合的输入/输出缓冲、存储器外围电路、存储器阵列(由DRAM、NAND闪存、NOR闪存或其他类型的存储器单元组成)。终结电路500也包括结点18和电源450(其处于电压VTT)的之间的路径。
如图1所示，电源450可以在半导体装置100的内部，在这种情况下，VTT可以说是以片内方式生成的。或者，如图2所示，电源450可以在半导体装置200的外部并且例如是通过端子210可达的。在这种情况下，VTT可以说是以片外方式生成的。电源450也可用于向半导体装置100、200的其他组件(例如被包括在内部区16中的那些组件)供应电压VTT。或者，电源450可以专用于片内终结的任务。
在端子14和电源450之间(经过点/结点18)的路径包括多个金属氧化物半导体(MOS)晶体管。至少一个MOS晶体管是PMOS晶体管并且至少一个MOS晶体管是NMOS晶体管。在图示的实施例中，有四(4)个MOS晶体管502、504、506、508，其中，MOS晶体管502和504是PMOS晶体管，而MOS晶体管506和508是NMOS晶体管。然而，应理解，对在路径中的MOS晶体管的数量或者在路径中的某一MOS晶体管是PMOS晶体管还是NMOS晶体管都没有特殊限制，但必须有至少两个MOS晶体管，包括至少一个PMOS晶体管和至少一个NMOS晶体管。而且，端子14和电源450之间(经过点/结点18)的路径可包括以并联、串联或并联和串联的组合方式放置的MOS晶体管。
MOS晶体管502、504、506、508的每一个包括各自的栅极502G、540G、506G、508G，本领域普通技术人员应理解栅极是控制电极。每个MOS晶体管502、504、506、508的栅极502G、540G、506G、508G由各自的栅极电压EN_502、EN_504、EN_506、EN_508驱动，所述栅极电压由终结控制电路528A、528B供应。
此外，每个MOS晶体管502、504、506、508包括各自的第一载流电极502S、504S、506S、508S和各自的第二载流电极502D、504D、506D、508D。每个MOS晶体管502、504、506、508的其中一个载流电极连接到电源450，同时每个MOS晶体管502、504、506、508的另一个载流电极连接到端子14(经过点/结点18)。取决于哪个载流电极处于较高的电势，或者第一载流电极将充当“源极”而第二载流电极将充当“漏极”，或者反之亦然。
此外，每个MOS晶体管502、504、506、508包括各自的衬底电极502T、504T、506T、508T。每个PMOS晶体管502、504的衬底电极502T、504T通过引脚110连接到电源410，而每个NMOS晶体管506、508各自相应的衬底电极506T、508T通过引脚120连接到电源420。电源410可以被维持在电压VDD，而电源420可被保持在电压VSS。可以这样选择电压VDD和VSS，即它们提供足够的电压“净空”以允许半导体装置100、200的组件，尤其是终结电路500，在端子14处信号的预期电压摆幅之内正常运行。因此，当端子14处信号被预期大约在0.45V和1.35V之间变化时，可以设置VDD为1.8V且设置VSS为0V。如果端子14是输出端子，也可以采用电压VDD和VSS来给输出缓冲供电。在DDR SDRAM中，这些电压被称为VDDQ和VSSQ。在本发明的某些实施例的范围内可仔细考虑其他的可能性，例如，VDD可以被设置为1.5V。
终结控制电路528A、528B接收指示启用或禁用片内终结的“ODT使能”信号(由ODT_EN表示)。终结控制电路528A、528B被配置为通过使所有的或少于所有的栅极电压EN_502、EN_504、EN_506、EN_508发生改变，从而引起相应一个(些)MOS晶体管502、504、506、508的导电状态的变化来响应于ODT_EN信号的确立。
更具体地，当ODT_EN信号被撤销时(即，当片内终结被禁用时)，终结控制电路528A、528B被配置为使得栅极电压EN_502和EN_504足够高(例如，VDD)以确保PMOS晶体管502和504被置为截止状态同时使栅极电压EN_506和508足够低(例如，VSS)以确保NMOS晶体管506和508被置为截止状态。在截止状态，每个MOS晶体管502、504、506、508可以有效地充当各自的第一载流电极502S、504S、506S、508S和各自的第二载流电极502D、504D、506D、508D之间的开路。
相反，当ODT_EN信号被确立时(即，当片内终结被启用时)，终结控制电路528A、528B使一些(或全部)栅极电压EN_502、EN_504、EN_506、EN_508发生变化以便获得适于将相应的MOS晶体管置于“欧姆操作区”(ohmic region of operation)的电平。“欧姆操作区”(其也可被称为“线性区”或“三极区”)，意味着MOS晶体管的一种导电状态，其中在漏极-源极电压降和流过载流电极(漏极和源极)的电流之间存在大体上线性的关系。本领域的技术人员将理解“大体上线性的关系”，其不要求绝对线性，只要求它比当MOS晶体管处于截止状态或饱和时更加线性。
适合于将特定的MOS晶体管置于欧姆操作区的栅极电压的电平随下列(可能还有其他参数)而变化：(i)该特定的MOS晶体管是NMOS晶体管还是PMOS晶体管；(ii)电源450的电压VTT；和(iii)该特定MOS晶体管的阈值电压。可以定义欧姆区中的操作发生在当漏极-源极电压小于栅极-源极电压降减去阈值电压时。然而，这仅是一种可能的定义。
综上所述，很明显MOS晶体管502、504、506、508在给定的时间点所处的导电状态可能受在端子14处瞬时电压的影响。尤其是，对于给定的操作在欧姆操作区的MOS晶体管，在端子14处的电压可能在峰值或谷点期间偶尔将给定的MOS晶体管推出欧姆区从而进入到不同的操作区。这不构成不允许的情况。总的来说，应理解适合于将给定的MOS晶体管置于欧姆操作区的栅极电压的电平可以是这样的电平，其确保在端子14处的信号的预期电压摆幅的大致范围内操作自始至终在欧姆操作区中，而不需要保证在端子14处的信号的整个的预期电压摆幅内操作被自始至终连续地保持在欧姆区中。
因此，例如，但VTT＝0.9V并且在端子14处的电压预期在0.45V和1.35V之间摆动时，将PMOS晶体管502、504中的一个置于欧姆操作区的栅极电压的一个特定的非限制性示例是VSS＝0V(其也是给衬底电极506T、508T供电的电源420的电压)。当所讨论的晶体管是NMOS晶体管506、508的其中一个时，可以通过设置栅极电压为VDD＝1.8V(其也是给衬底电极502T、504T供电的电源410的电压)来将该晶体管置于欧姆操作区。使用这样的安排，现在PMOS和NMOS晶体管在端子14处的信号的预期电压摆幅的大致范围内自始至终操作在欧姆操作区。
注意到VTT(其在之前被描述为电源450的电压电平)大于将PMOS晶体管502、504置于欧姆操作区的栅极电压而小于将NMOS晶体管506、508置于欧姆操作区的栅极电压。在一个具体的非限制性实施例中，VTT可以大体上为两个电压VSS和VDD的中间值，例如，当VSS＝0V且VDD＝1.8V时，VTT＝0.9。然而，这仅是一种可能性。例如，在下面参考图6A和6B描述的实施例中，可以通过低于VSS的栅极电压将PMOS晶体管置于欧姆操作区，而且可通过高于VDD的栅极电压将NMOS晶体管置于欧姆操作区。在这样的情况下，VTT也介于这两个电压的中间，尽管对此没有要求，但可能是中间值。
应理解，通过使用连接到每个PMOS晶体管502、504和NMOS晶体管506、508的载流电极的处于VTT的单个电源，终结电路500比在采用处于VSS和VDD的两个电源的分开的终结设计耗电较少。
也应理解，在被置于欧姆操作区的MOS晶体管502、504、506、508中的一个给定的晶体管有效地充当电阻器，所述电阻器具有由漏极-源极电压降和流过载流电极(漏极和源极)的电流的商所估计的电阻。也注意到在电源450和端子14间(经过点/结点18)的路径可以没有无源电阻器。这样，很明显端子14和电源450间(经过点/结点18)的导电性主要归因于被置于欧姆操作区的那些MOS晶体管(因为处于截止状态的MOS晶体管起开路的作用)。此外，很明显端子14和电源450间(经过点/结点18)的电阻主要归因于MOS晶体管502、504、506、508的全体，无论它们处于截止状态(在这种情况下它们充当开路)还是处于欧姆操作区(在这种情况下它们充当电阻器)。
还应理解将MOS晶体管502、504、506、508的不同子集置于欧姆操作区，这允许在端子14和电源450间的路径上产生不同的电阻。特别地，终结控制电路528A、528B可被用于通过将一些MOS晶体管502、504、506、508置于欧姆操作区而保持剩余的MOS晶体管为截止状态来控制该路径的电阻。可以通过如下将要描述的校准过程来具体地确定MOS晶体管502、504、506、508的哪个子集应该被置于欧姆操作区。
具体地，参考图3A，在非限制性实施例中，校准过程是数字的。也就是说，由终结控制电路528A、528B提供的每一个栅极电压EN_502、EN_504、EN_506、EN_508在各自的第一电压(相应的一个MOS晶体管502、504、506、508在该电压被置于截止状态)和各自的第二电压(相应的一个MOS晶体管502、504、506、508在该电压被置于欧姆操作区)之间变化。
终结控制电路528A使用校准电路302A、锁存器304和使能电路305A来提供数字的校准功能。校准电路302A被连接到锁存器304，锁存器304进而连接到使能电路305A。参考电阻器306被显示为是由校准电路302A通过由ZQ表示的引脚接触的，但应理解在一些实施例中，参考电阻器306可以在校准电路302A的内部或者甚至可以省去。参考电阻器306代表将要由终结电路500获得的所期望的终结电阻，其是一个设计参数。或者，参考电阻器306可代表将要由终结电路500获得的所期望的终结电阻的倍数或分数，并将相应地按比例调节所校准的ODT电阻。校准电路302A接收来自控制器(未示出)“校准使能”(CAL_EN)信号，该信号可被确立以指示这样的控制器期望使用校准电路302A来执行校准过程。具体地，响应于CAL_EN信号的确立，校准电路302A试图找到MOS晶体管502、504、506、508的子集，当该子集处于欧姆操作区时，产生(从端子14的角度)最近似参考电阻器306的电阻的电阻。
为此，校准电路302A可包括内部的电阻装置(例如，复制电阻器)，其被设计为具有与处于欧姆操作区的MOS晶体管502、504、506、508相同的电阻。校准电路302A识别内部复制电阻器的子集，该子集的集合电阻匹配参考电阻器306的电阻。这可以是以重复的方式，开始于内部复制电阻器的初始子集并结束于最终的、所选择的内部复制电阻器的子集。
在替代实施例中，校准电路302A包括或以其他方式访问查找表(未示出)，该查找表存储关于各种MOS晶体管502、504、506、508——若其将被置于欧姆操作区——的电阻值的数据。在这样的实施例中，校准电路302A获得参考电阻器306的电阻(通过接收来自外部源一个值或直接测量该参考电阻器)，然后识别电阻值的子集(即，单个MOS晶体管的子集)，该电阻值的子集产生对于参考电阻器306的电阻的一个满意的数值匹配。
获取电阻匹配的其他方式对本领域普通技术人员是显而易见的。
应理解最终识别的MOS晶体管的子集包括至少一个NMOS晶体管和至少一个PMOS晶体管，而且可包括多至在结点18和电源450间所有的MOS晶体管。
校准电路302A提供锁存器304，其具有分别对应于MOS晶体管502、504、506、508的多个数字校准信号382、384、386、388。对应于特定的MOS晶体管的数字校准信号所处的电压电平将取决于(i)该特定的MOS晶体管是NMOS还是PMOS装置，和(ii)由校准电路302A确定该特定的MOS晶体管是否将被置于欧姆操作区。例如，对于将要被置于截止状态的PMOS晶体管，数字校准信号可被设置为VDD，对于将要被置于欧姆操作区的PMOS晶体管，数字校准信号可被设置为VSS，对于将要被置于截止状态的NMOS晶体管，数字校准信号可被设置为VSS，对于将要被置于欧姆操作区的NMOS晶体管，数字校准信号可被设置为VDD。
锁存器304锁存从校准电路302A接收的数字校准信号382、384、386、388的值并将其以锁存的数字校准信号392、394、396、398的形式传递到使能电路305A。可通过撤消CAL_EN信号来触发锁存器304的锁存操作。锁存的数字校准信号392、394、396、398将保持同样的电压电平直到CAL_EN信号被确立并再次被撤消为止，例如在校准过程的下一次重复期间。因此，使用锁存器304使校准电路302A被禁用直到再次需要使用为止，因此校准电路302A在其不被使用时不会不必要地浪费电。而且，由锁存器304保持锁存的数字校准信号392、394、396、398的电平，这样实现简单而且耗电较少。
在使能电路305A内，接收每个锁存的数字校准信号392、394、396、398并且与ODT_EN信号逻辑组合(例如，使用逻辑“与”和逻辑“或”门的组合)以产生相应的栅极电压EN_502、EN_504、EN_506、EN_508中的一个。具体地，当ODT_EN信号变为高电平以指示启用片内终结时，锁存的数字校准信号392、394、396、398通过使能电路305A被不变地转换为栅极电压EN_502、EN_504、EN_506、EN_508。因此，在对应于特定的一个MOS晶体管的锁存的数字校准信号处于适合于将该MOS晶体管置于截止状态的电平的情况下，指定用于该MOS晶体管的栅极电压将获得该同一电平。类似地，其中对应于特定的一个MOS晶体管的锁存的数字校准信号处于适合于将该MOS晶体管置于欧姆操作区的电平，指定用于该MOS晶体管的栅极电压将获得同一电平。
另一方面，当ODT_EN信号变为低电平以指示禁用片内终结时，迫使所有的栅极电压EN_502、EN_504、EN_506、EN_508处于适合于将相应的MOS晶体管置于截止状态的电平，即VSS(在NMOS晶体管的情况下)或VDD(在PMOS晶体管的情况下)。换句话说，通过禁用片内终结使从校准电路302A接收的任一锁存的数字校准信号392、394、396、398的电平无效。
应理解当终结被启用时通过终结控制电路528A的动作而被置于欧姆区的MOS晶体管的子集包括至少一个NMOS晶体管和至少一个PMOS晶体管，并且可包括多至在结点18和电源450之间所有的MOS晶体管。
现参考图3B，在又一个非限制性实施例中，校准过程是模拟的。也就是说，由终结控制电路528B提供的栅极电压EN_502、EN_504、EN_506、EN_508的每一个在各自的第一电压(相应的一个MOS晶体管502、504、506、508在该电压被置于截止状态)和各自的第二电压的范围(在该范围中，栅极电压EN_502、EN_504、EN_506、EN_508逐步地或连续地变化以提供微调的电阻)之间变化。具体地，当给定的栅极电压EN_502、EN_504、EN_506、EN_508中一个在其对应的第二电压范围中时，相应的一个MOS晶体管502、504、506、508被置于欧姆操作区并产生取决于所给定的栅极电压EN_502、EN_504、EN_506、EN_508中一个的值的可变电阻。由此，可以将每一个MOS晶体管502、504、506、508的电阻控制到一定的精确程度。
终结控制电路528B使用校准电路302B提供模拟的校准功能。前面提到的参考电阻器306被显示为是由校准电路302B通过前面提到的由ZQ表示的引脚接触的，但应理解在一些实施例中，参考电阻306可以在校准电路302B的内部或者甚至可省去。参考电阻器306代表将要由终结电路500获得的所期望的终结电阻，其是一个设计参数。校准电路302B接收前面提到的来自控制器(未示出)的CAL_EN信号，该信号可被确立以指示这样的控制器期望使用校准电路302B来执行校准过程。具体地，响应于CAL_EN信号的确立，校准电路302B试图找到MOS晶体管502、504、506、508的子集，当该子集的晶体管处于欧姆操作区时，可共同产生(从结点18的角度)最近似参考电阻器306的电阻的电阻。
为此，校准电路302B可包括校准电路元件，与MOS晶体管502、504、506、508各自具有随栅极电压EN_502、EN_504、EN_506、EN_508而变化的电阻性能一样，所述校准电路元件具有随施加电压而变化的电阻性能。校准电路302B识别哪些施加电压在被施加于校准电路元件时产生与参考电阻器306的电阻匹配的集合电阻。这可以重复执行，开始于施加电压的初始子集并结束于施加电压的最终子集。以分别对应于MOS晶体管502、504、506、508的模拟校准电压372、374、376、378的形式将在最终子集中的施加电压输出到多路复用器305B。
在可供选择的实施例中，校准电路302B包括或以其他方式访问查找表(未示出)，该查找表存储关于随各个MOS晶体管502、504、506、508，尤其是处于欧姆操作区MOS晶体管的栅极电压而变化的电阻性能的数据。在这样的实施例中，校准电路302B提供处理功能。具体地，一旦校准电路302B获得参考电阻器306的电阻(通过接收来自外部源的值或直接测量该参考电阻器)，校准电路302B查询该查找表以确定应该施加到MOS晶体管502、504、506、508的每个的栅极电压以便获得对于参考电阻器306的电阻的一个满意的匹配。以模拟校准电压372、374、376、378的形式将这样确定的栅极电压输出到多路复用器305B。
获取电阻匹配的其他方式对本领域普通技术人员是显而易见的。
应理解，对应于MOS晶体管502、504、506、508中的特定的MOS晶体管的模拟校准电压所处的电压电平将取决于(i)该特定的MOS晶体管是NMOS还是PMOS装置，(ii)该特定的MOS晶体管是否将被置于欧姆操作区和(iii)假设该特定的MOS晶体管确实将要被置于欧姆操作区，由该特定MOS晶体管试图产生的精确电阻。例如，对于将要被置于截止状态的PMOS晶体管，模拟校准电压可被设置为VDD，对于将要被置于欧姆操作区的PMOS晶体管，模拟校准电压可被设置为在由VS1和VS2限定的范围内(其可以包括或不包括VSS)，对于将要被置于截止状态的NMOS晶体管，模拟校准电压可被设置为VSS，对于将要被置于欧姆操作区的NMOS晶体管，模拟校准电压可被设置为在由VD1和VD2限定的范围内(其可以包括或不包括VDD)。
取决于多路复用器305B内的ODT_EN信号的状态有选择性地转换模拟校准电压372、374、376、378以产生相应的一个栅极电压EN_502、EN_504、EN_506、EN_508。具体地，当ODT EN信号变为高电平以指示启用片内终结时，模拟校准电压372、374、376、378通过多路复用器305B不变地被转换为栅极电压EN_502、EN_504、EN_506、EN_508。因此，其中对应于MOS晶体管502、504、506、508中特定一个的模拟校准电压处于适合于将该MOS晶体管置于截止状态的电平，指定用于该MOS晶体管的栅极电压将获得同一电平。类似地，其中对应于MOS晶体管502、504、506、508中特定一个的模拟校准电压处于适合于将该MOS晶体管置于欧姆操作区的电平，指定用于该MOS晶体管的栅极电压将获得同一电平。
另一方面，当ODT_EN信号变为低电平以指示禁用片内终结时，迫使所有的栅极电压EN_502、EN_504、EN_506、EN_508处于适合于将对应的MOS晶体管置于截止状态的电平，即VSS(在NMOS晶体管的情况下)或VDD(在PMOS晶体管的情况下)。换句话说，通过禁用片内终结使得从校准电路302B接收的任一模拟校准电压372、374、376、378的电平无效。应理解，校准电路302B和多路复用器305B不一定是分开的，实际上可以组合为单个模块。
作为一个非限制性的示例，如图3C所示，多路复用器305B可以用由多对并联的NMOS和PMOS晶体管组成的CMOS传输门来实现。对于模拟校准电压372、374、376、378的范围在VSS和VDD之间的情况，PMOS晶体管衬底(未示出)可连到VDD，NMOS晶体管衬底(未示出)可连到VSS，以及可以由VSS和VDD对反相器加电。当ODT_EN信号是低电平时，反相器的输出将是高电平，连接在模拟校准电压372、374、376、378和栅极电压EN_502、EN_504、EN_506、EN_508之间的传输门将是关闭的，这是因为在每个传输门中的NMOS晶体管将具有低电平的栅极电压而每个传输门中的PMOS晶体管将具有高电平的栅极电压。同时，连接在固定的VSS和VDD电平和栅极电压EN_502、EN_504、EN_506、EN_508之间的传输门将是打开的，这是因为在每个传输门中的NMOS晶体管将具有高电平的栅极电压而每个传输门中的PMOS晶体管将具有低电平的栅极电压。高电平的栅极电压EN_502、EN_504禁用PMOS终结晶体管502、504。低电平的栅极电压EN_506、EN_508禁用NMOS终结晶体管506、508。
当ODT_EN信号是高电平时，反相器的输出将是低电平，连接在模拟校准电压372、374、376、378和栅极电压EN_502、EN_504、EN_506、EN_508之间的传输门将被打开，这是因为在每个传输门中的NMOS晶体管将具有高电平的栅极电压而每个传输门中的PMOS晶体管将具有低电平的栅极电压。同时，连接在固定的VSS和VDD电平和栅极电压EN_502、EN_504、EN_506、EN_508之间的传输门将是关闭的，这是因为在每个传输门中的NMOS晶体管将具有低电平的栅极电压而每个传输门中的PMOS晶体管将具有高电平的栅极电压。模拟校准电压372、374、376、378被提供给终结晶体管502、504、506、508以启用片内终结。
应理解，当终结被启用时通过终结控制电路528B的动作而被置于欧姆区的MOS晶体管的子集包括至少一个MOS晶体管(单个PMOS晶体管或单个NMOS晶体管)，并且可包括最多至在结点18和电源450之间所有的MOS晶体管。尽管可提供单一类型(NMOS或者PMOS)的一个晶体管或多个晶体管，但仍可能提供包括至少一个NMOS晶体管和至少一个PMOS晶体管的多个晶体管。随着端子14上的电压在高电压和低电压之间变化，在接近该范围的一端NMOS晶体管脱离线性操作而在接近该范围的另一端PMOS晶体管脱离线性操作。如果提供NMOS和PMOS晶体管并且将其校准到具有在端子14上的电压范围的中点处的相似或相等的电阻，可减小在该范围的任何一端的非线性效应。
应理解在一些实施例中，可以使用混合模拟/数字的方式，其结果是栅极电压EN_502、EN_504、EN_506、EN_508中的某一些可以是由数字校准信号得到的，而栅极电压EN_502、EN_504、EN_506、EN_508中的另一些可以是由模拟校准信号得到的。
现在参考图4A和4B，其显示了用于从在VDD和VSS的可用的电压供应生成电压VTT的片内电压生成器600A、600B的示例，在该特定的非限制性示例中，VSS＝0V(接地)且VTT＝1/2VDD。在图4A中，电压生成器600A包括偏置级602和输出级604。偏置级602包括其栅极接地的PMOS装置606和其栅极连接到VDD的NMOS装置608。在这两个装置之间连接另一个PMOS装置610和另一个NMOS装置612。PMOS装置610的栅极连线到位于其源极和NMOS装置608的漏极之间的接点609，而NMOS装置612的栅极连线到位于其漏极和PMOS装置606的源极之间的接点611。输出级604包括在VDD和地线之间串联的NMOS装置614和PMOS装置616。VTT结点620处于位于NMOS装置614和PMOS装置616之间的接点613的位置，而输出电容618使VTT结点620分流至地线。
图示的电压生成器600A有如下优点：通过偏置级602和输出级604的电流相对少同时VTT处于期望的1/2VDD电平。其栅极接地的PMOS装置606和其栅极连线到VDD的NMOS装置608用作电阻器以限制偏置级602内的电流。此外，当VTT处于期望的1/2VDD电平时，输出级604引出相对很少的电流，这是因为NMOS装置614和PMOS装置616各自具有近似VT(即阈值电压)的栅极-源极偏压。一旦在VTT结点620的输出离开期望的1/2VDD电平，输出装置614、616的其中一个的栅极-源极偏压增大以便提供更大的电流来将输出电平恢复至1/2VDD。输出电容618被提供为储能器并且可使其足够大以便满足VTT结点620上的瞬时电流需求。可选地，电压生成器600A可与半导体装置上的其他电压源共享公共偏置级，对于存储器芯片，所述其他电压源可能包括处于VCP(单元板电压)处的源和/或处于VBLP(位线预充电电压)处的源。
在图4B的电压生成器600B中，偏置链650(实现为电阻分压器)将结点652设置为处于参考电平。结点652的电压是由单位增益配置中的运算放大器缓冲的。VTT结点656位于运算放大器654的输出端，并由输出电容658将其分流至地线。一些实施例中，运算放大器654具有B类和AB类输出级，其中当VTT偏离期望的参考电平时，静态电流比流向其输出的有效电流小得多。除了为闭环稳定性提供主极点外，可使输出电容658足够大以便满足VTT结点656上的瞬时电流需求。换句话说，输出电容658允许电路600B供应足够电流以便即使在所有端子(例如端子14)连续地收到′0′或连续地收到′1′的最糟的情形中仍将VTT结点656维持在合适的电平(在本实例中，VTT＝1/2VDD)。因此，不要求运算放大器654内部的单独的补偿电容器。对于当一些输入端接收′1′而另一些接收′0′的中间情形，在VTT结点656处输入电流实际上相互抵消，而运算放大器654的电流驱动要求将会更低。
应理解在上述的单个端子14的环境中描述的实施例也适用于多个端子的环境，所述多个端子可为输入端子、输出端子、输入/输出端子或上述端子的组合。具体地，参考图5，显示了根据又一个示例性实施例的半导体装置700的示意图。图示的半导体装置700具有8位数据总线，所述总线带有连接到通向内部区716的输入缓冲的8个数据端子7140...7147。本领域技术人员应理解该数据总线可以是双向的；然而为简单起见，在图5中没有显示出输出缓冲。
半导体装置700包括连接在多个数据端子7140...7147和半导体装置700的内部区之间的终结电路500M。终结电路500M包括多个NOMS终结晶体管704N和多个POMS终结晶体管704P。NMOS终结晶体管704N和PMOS终结晶体管704P各自包括一个源极和一个漏极，所述源极和漏极的其中一个连接到在内部区716和相应的数据端子7140...7147中一个之间的接点。源极和漏极的另一个连接到公共引脚702，其提供前面提到的用于片内终结的电压VTT。在其他实施例中，例如，电压VTT可以是例如之前参考图4A和4B所描述的片内产生的。
终结电路500M包括控制电路728，其根据ODT_EN信号禁用和启用片内终结功能。可以通过半导体装置700的引脚730将ODT_EN信号提供给控制电路728。在非限制性示例中，可以在半导体700处于接收模式时启用片内终结，而在半导体700正在驱动端子714时禁用片内终结。
根据ODT_EN信号的电平，控制电路728设置供应给每个NMOS终结晶体管704N的栅极的栅极电压EN_704N的电平和供应给每个PMOS终结晶体管704P的栅极的栅极电压EN_704P的电平。具体地，当ODT_EN信号被撤消时，控制电路728使得栅极电压EN_704N处于确保NMOS终结晶体管704N被置于截止状态的电平(例如，这样的电平是VSS)。控制电路728也使得栅极电压EN_704P处于确保PMOS终结晶体管704P被置于截止状态的电平(例如，这样的电平是VDD)。
相反，当ODT_EN信号被确立时，控制电路728使栅极电压EN_704N处于确保NMOS终结晶体管704N被置于欧姆操作区的电平。在一些实施例中，这样的电平是固定的电压，例如VDD。在其他实施例中，例如，这样的电平在由VD1和VD2限定的范围内变化，使NMOS终结晶体管704N产生可变的电阻。控制电路728也使栅极电压EN_704P处于确保PMOS终结晶体管704P被置于欧姆操作区的电平。在一些实施例中，例如，这样的电平是固定的电压，例如VSS。在其他实施例中，例如，这样的电平在由VS1和VS2限定的范围内变化，使PMOS终结晶体管704P产生可变的电阻。
应理解在前面提到的例子中，当启用片内终结时，连接到每个数据端子的两个终结晶体管都被置于欧姆操作区。然而，应理解在一些实施例中，可以有连接到一个或多个数据端子的多个混合的PMOS和NMOS终结晶体管，在这种情况下可能希望识别这些终结晶体管的哪个子集应该被置于欧姆操作区以便获得期望的终结电阻值。
应理解在每个上述的实施例中，可在减小MOS晶体管的尺寸的同时仍产生所期望的电阻。具体地，这就是说，当MOS晶体管被置于欧姆操作区时，通过漏极(由ID表示)的电流通过下列公式(于1991年由Saunders College出版的、作者为Adel S.Sedra和Kenneth C.Smith的第三版MicroelectronicCircuits的第310页，通过引用包含于此)近似地与漏极-源极电压降(由VDS表示)和栅极-源极电压降(例如栅极电压，由VGS表示)相关，所述公式为：
ID＝2K(VGS-VT)VDS
其中VT是所讨论的MOS晶体管的阈值电压，K是由如下公式给出的装置参数：
K＝1/2μηCox(W/L)，
其中，μη是“电子移动性”，Cox是“氧化物电容”，L是MOS晶体管的沟道长度，以及W是MOS晶体管的沟道宽度。因此，由MOS晶体管产生的电阻(其被表达为RMOS＝VDS/ID)等于：
RMOS＝VDS/ID＝(2K(VGS-VT))-1＝L/(μη·Cox·W·(VGS-VT))。
因此，RMOS与沟道宽度W和栅极电压VGS成反比。由此可见，当保持同一栅源极电压VGS时，有可能通过较小的MOS晶体管获得较大的电阻。相反，通过供应较大的栅源极电压VGS可使用较小的MOS晶体管获得期望的电阻。通过“较小的”的MOS晶体管，当出于防静电放电的考虑而保持沟道长度L不变时，可以考虑收缩沟道宽度W。然而，这仅仅是减小MOS晶体管尺寸的一个示例方法。
因此，为在处于欧姆操作区时提供的期望的电阻而使用较小的MOS晶体管的折衷方案就是需要在栅极供应更强的电压。对于NMOS晶体管，这意味着供应大于VDD的栅极电压(同时衬底电极处于VSS)而对于PMOS晶体管，这意味着供应大于VSS的栅极电压(同时衬底电极处于VDD)。
在一些实施例中，可提供专用的电源来产生这些较强的栅极电压。然而，在其他实施例中，可以重复利用已处于较强电压的现有电源。这种情况发生在包括通过字线和位线存取的存储器单元的阵列的某些存储器模块。在这种情况下，可以重复利用的超过VDD的电压的例子是被以其他方式应用于激活DRAM中位线的VPP电源，而可以重复利用的低于电源的电压的例子是被以其他方式应用于DRAM中单元衬底反偏压的电源VBB。在本发明实施例的范围内存在其他可能性。
在某些情况下，已经建立了供应具有超过VSS和VDD之间的范围的动态范围的栅极电压的期望，有多种方法来实现它。例如，从节能的角度，它可能需要进行两步处理，其中，首先产生如之前就终结控制电路528A所描述的栅极电压(即，具有VSS至VDD的动态范围的)，然后使用电平转换器来扩大栅极电压的动态范围。具体地，可以在图1和2中的终结控制电路528A和PMOS晶体管502、504的栅极之间的路径中插入诸如在图6A中在802处所示的电平转换器。类似地，可以在终结控制电路528A和NMOS晶体管506、508的栅极之间的路径中插入诸如在图6B中852所示的电平转换器。应理解，可以在终结控制电路528A和所有的晶体管502、504、506、508或只是晶体管502、504、506、508的子集之间的路径中插入电平转换器。因此，有可能给同一类型(例如，NMOS或PMOS)的晶体管提供不同的将这些晶体管置于欧姆操作区的栅极电压。
在如6A所示的示例性实施例中，电平转换器802将输入电压EN_502(其被假设为电平为VSS或VDD的二进制信号)转换为经电平转换的输出电压EN_502+(其将是电平为VBB或VDD的二进制信号)。这里，VBB表示低于VSS的电压电平。在非限制性示例中，VSS可以是0V而VBB可以是-1.0V。在本发明的某些实施例的范围内可考虑并存在其他可能性。
具体地，电平转换器802包括两个互联的MOS晶体管分支804、806。第一分支804包括PMOS晶体管808，其栅极接收输入电压EN_502。PMOS晶体管808的源极连接到电源VDD，并且PMOS晶体管808的漏极连接到NMOS晶体管810的漏极。NMOS晶体管810的源极连接到处于小于VSS的电压VBB的电源812。第二分支806包括PMOS晶体管814，其源极也连接到VDD并且其漏极连接到NMOS晶体管816的漏极。NMOS晶体管816的源极连接到处于电压VBB的电源812。PMOS晶体管814的栅极连接到反相器811的输出端，所述反相器811使输入电压EN_502反转。并且，在第一分支804中的NMOS晶体管810的栅极连接到第二分支806中的NMOS晶体管816的漏极。此外，在第二分支806中的NMOS晶体管816的栅极连接到第一分支804中的NMOS晶体管810的漏极。最后，在PMOS晶体管814的漏极和NMOS晶体管816的源极之间的结点820处获得经电平转换的输出电压EN_502+。本领域技术人员从图6A应理解当输入电压EN_502处于VSS时，经电平转换的输出电压EN_502+处于VBB，而当输入电压EN_502处于VDD时，经电平转换的输出电压EN_502+处于VDD。
在如6A所示的示例性实施例中，电平转换器852将输入电压EN_506(其被假设为电平为VSS或VDD的二进制信号)转换为经电平转换的输出电压EN_506+(其将是电平为VSS或VPP的二进制信号)。这里，VPP表示高于VDD的电压电平。在非限制性示例中，VDD可以是1.8V而VPP可以是2.5V。在本发明的某些实施例的范围内可考虑并存在其他可能性。
具体地，电平转换器852包括两个互联的MOS晶体管分支854、856。第一分支854包括NMOS晶体管858，其栅极接收输入电压EN_506。NMOS晶体管858的源极连接到电源VSS，并且NMOS晶体管858的漏极连接到PMOS晶体管860的漏极。PMOS晶体管860的源极连接到处于大于VDD的电压VPP的电源862。第二分支856包括NMOS晶体管864，其源极也连接到处于VPP的电源862并且其漏极连接到PMOS晶体管866的漏极。PMOS晶体管866的源极连接到处于电压VPP的电源862。NMOS晶体管864的栅极连接到反相器861的输出端，所述反相器861使输入电压EN_506反转。并且，在第一分支854中的PMOS晶体管860的栅极连接到第二分支856中的PMOS晶体管866的漏极。此外，在第二分支856中的PMOS晶体管866的栅极连接到第一分支854中的PMOS晶体管860的漏极。最后，在NMOS晶体管864的源极和PMOS晶体管866的漏极之间的结点870处获得经电平转换的输出电压EN_506+。因此，本领域技术人员从图6B应理解当输入电压EN_506处于VSS时，经电平转换的输出电压EN_506+处于VSS，而当输入电压EN_506处于VDD时，经电平转换的输出电压EN_506+处于VPP。
应理解，使用符号“VDD”、“VSS”、“VPP”和“VBB”(其可能对某些读者很熟悉)仅为了说明的目的，以帮助设置在上下文彼此相关的各种电源的电压电平。然而，由符号“VDD”、“VSS”、“VPP”和“VBB”表示的实际的电压电平不限于读者通过查询参考文献也许会遇到的那些具体的电压电平，它们也不禁止获得读者在本领域也许会遇到的由不同符号表示或根本不用符号表示的电压电平。
也应该理解上文参考图3B所描述的模拟终结控制电路528B可以用于仅具有NMOS晶体管或仅具有PMOS晶体管的半导体装置，以及仅有一种类型或另一种类型的单个MOS晶体管的半导体装置的实现中。而且，模拟终结控制电路528B可用于半导体装置的实现中，而与由VTT终结电压电源450提供的电压电平无关。相应地，参考图7，其中显示了用于连接到半导体装置900的内部区916的端子914的片内终结的终结电路901。端子914可以是输入端子、输出端子或双向的输入/输出端子。在某些非限制性实施例中，端子914可被配置为发射和/或接收在代表对应逻辑值的两个电压电平之间变化的数据信号。包含内部区916和端子914的半导体装置900可以是存储器芯片或能受益于片内终结的任何其他类型的半导体装置。
尽管终结电路901被显示为在半导体装置900之内连接到端子914和半导体装置900的内部区916之间的一个点(或结点918)，但应理解终结电路901直接连接到端子914是在本发明实施例的范围内的。终结电路901包括在端子914和电源950之间经过点/结点918(其处于电压VXYZ)的路径。电压VXYZ可以是诸如VDD/2的中点终结电压、诸如VDD的伪开漏终结电压、诸如VSS的近地终结电压或任何其他合适的终结电压。如图7所示，电源950可以在半导体装置900的内部，在这种情况下，VXYZ可以说是以片内方式生成的。或者，电源950可以在半导体装置900的外部，例如通过数据端子可达到。在这种情况下，VXYZ可以被认为是以片外方式生成的。电源950也可以用于为半导体装置的其他组件供应电压VXYZ，例如那些被包括在内部区916中的组件。或者，电源950可以专用于片内终结的任务。
在端子914和电源950之间(经过点/结点918)的路径包含包括MOS晶体管902的至少一个MOS晶体管。所述包括MOS晶体管902的至少一个MOS晶体管可以是PMOS晶体管或NMOS晶体管。在图示的实施例中，存在一个(1个)MOS晶体管902(被显示为NMOS晶体管)，但应理解对该路径中MOS晶体管的数量或者在该路径上特定的MOS晶体管是PMOS晶体管还是NMOS晶体管没有特别限制。而且，在端子914和电源950之间(经过点/结点918)的路径包括处于并联、串联或并联和串联的组合的MOS晶体管。
MOS晶体管902包括栅极902G，本领域技术人员应理解其为控制电极。栅极902G由终结控制电路928供应的栅极电压EN_902驱动。
另外，MOS晶体管902包括第一载流电极902S和第二载流电极902D。其中一个载流电极被连接到电源950，而另一个载流电极被连接到端子914(经过点/结点918)。取决于哪个载流电极处于较高的电势，或者第一载流电极充当“源极”且第二载流电极充当“漏极”，或者反之亦然。
而且，MOS晶体管902包括衬底电极902T。衬底电极902T通过引脚910连接到电源910。对于所示的NMOS晶体管902，电源910可以被维持在电压VSS。可以这样选择电压VSS使得其提供足够的电压“净空”以允许半导体装置900的组件，尤其是终结电路901，在端子914处信号的预期电压摆幅之内正常运行。因此，当端子914处信号被预期在假定0.0V和0.6V之间变化时，设置VSS为0V是有可能的。在本发明的某些实施例的范围内可考虑并存在其他可能性。
终结控制电路928被配置为通过使栅极电压EN_902发生改变，从而引起MOS晶体管902的导电状态的改变来响应于ODT_EN信号的确立。
更具体地，当ODT-EN信号被撤销时(即，当片内终结被禁用时)，终结控制电路928被配置为使得栅极电压EN_902足够低(例如，VSS)以确保NMOS晶体管902被置为截止状态。在截止状态，MOS晶体管902可以有效地充当第一载流电极902S和第二载流电极902D之间的开路。
相反，当ODT_EN信号被确立时(即，当片内终结被启用时)，终结控制电路928使栅极电压EN_902发生变化以便获得适于将MOS晶体管902置于欧姆操作区的电平。
适合将MOS晶体管902置于欧姆操作区的栅极电压的电平随下列(可能存在其他参数)变化：(i)该MOS晶体管902是NMOS晶体管这一事实；(ii)电源950的电压VXYZ；和(iii)该MOS晶体管902的阈值电压。综上所述，很明显MOS晶体管902在给定的时间点所处的导电状态可能受在端子914处瞬时电压的影响。尤其是，在端子914处的电压可能在峰值或谷点期间偶尔将MOS晶体管902推出欧姆区从而进入到不同的操作区。这不构成不允许的情况。总的来说，应理解适合将MOS晶体管902置于欧姆操作区的栅极电压的电平可以是这样的电平，其确保在端子914处的信号的预期电压摆幅的大致范围内操作自始至终在欧姆操作区中，而不需要保证在端子914处的信号的整个的预期电压摆幅中操作被自始至终连续地保持在欧姆区中。
因此，例如，当VXYZ＝VSS＝0V并且在端子914处的电压预期在0V和0.6V之间摆动时，将MOS晶体管902置于欧姆操作区的栅极电压(通常的晶体管阈值电压VT为0.5V)的一个特定的非限制示例是0.9V至1.2V。由这样的安排，现在MOS晶体管902在端子914处的信号的预期电压摆幅的大致范围内自始至终操作在欧姆操作区，同时允许对终结电阻的模拟控制。
注意到VXYZ(其在之前被描述为电源950的电压电平)小于将MOS晶体管902置于欧姆操作区的栅极电压。如果MOS晶体管902是PMOS晶体管，那么VXYZ将大于将MOS晶体管902置于欧姆操作区的栅极电压。
在一个特定的非限制实施例中，VXYZ可以大体上位于两个电压VSS和VDD的中间处，例如，当VSS＝0V且VDD＝1.8V时，VXYZ＝0.9。然而，这仅是一种可能性。其他的可能性包括一个分开的终结的情景，如图8所示，其示出了类似图7的终结电路901的终结电路1001，但是这里VXYZ被设置为VSS，而在结点918和VDD之间提供了一个额外的MOS晶体管902*来与MOS晶体管902互补。MOS晶体管902*是PMOS晶体管，而MOS晶体管902还是NMOS晶体管。
应理解，当MOS晶体管902和902*都被置于欧姆操作区时，它们有效地充当具有由漏极-源极电压降和流过载流电极(漏极和源极)的电流的商所估计的电阻的电阻器。也注意到电源950和结点910之间的路径以及电源910和结点918之间的路径可以没有无源电阻器。这样，很明显结点918和电源950和910间的导电性主要归因于被置于欧姆操作区的MOS晶体管902和902*。此外，很明显结点918和电源950、910之间的电阻主要归因于MOS晶体管902和902*，无论它们处于截止状态(在这种情况下它们充当开路)还是处于欧姆操作区(在这种情况下它们充当电阻器)。
还应理解变化栅极电压EN_902和EN_902*使在结点918和电源950和910之间的路径上产生不同的电阻。特别地，稍经修改的终结控制电路928*可用于通过控制栅电源EN_902和EN_902*来控制该路径的电阻。具体地，由终结控制电路928*提供的栅极电压EN_902在将MOS晶体管902置于截止状态的第一电压和在其中栅极电压EN_902可逐步地或连续地变化的第二电压的范围之间变化，而由终结控制电路928*提供的栅极电压EN_902*在将MOS晶体管902*置于截止状态的第一电压和在其中栅极电压EN_902*可逐步地或连续地变化的第二电压的范围之间变化。具体地，当栅极电压EN_902和EN_902*在第二电压范围中时，MOS晶体管902和902*分别被置于欧姆操作区并产生取决于栅极电压EN_902和EN_902*的值的可变电阻。由此，可以将MOS晶体管902和902*的电阻控制到一定的精确程度。
终结控制电路928*使用校准电路952和多路复用器955来提供模拟校准功能。参考电阻器(未显示)可以由校准电路952通过半导体装置900的外部引脚接触，但应理解在一些实施例中，参考电阻可以在校准电路952的内部或者甚至可省去。参考电阻器代表将要由终结电路950获得的期望的终结电阻，并且其是一个设计参数。校准电路952接收来自控制器(未示出)的“校准使能”(CAL_EN)信号，该信号可被确立以指示这样的控制器希望使用校准电路952来执行校准过程。
在一个实施例中，校准电路952可包括校准电路元件(或多个校准电路元件)，与MOS晶体管902和/或902*具有随栅极电压EN_902和/或EN 902*变化的电阻性能一样，所述校准电路元件具有随施加电压变化的电阻性能。响应于CAL_EN信号的确立，校准电路952识别哪个施加电压在被施加到校准电路元件时，产生与参考电阻器的电阻匹配的电阻。这可以用重复方式来执行，开始于初始的施加电压并结束于最终的施加电压。以模拟校准电压972和/或976的形式将最终的施加电压输出到多路复用器955。
在可供选择的实施例中，校准电路952包括或以其他方式访问查找表(未示出)，该查找表存储关于随栅极电压变化的MOS晶体管902和902*的电阻性能的数据，尤其是处于欧姆操作区的MOS晶体管的。在这样的实施例中，校准电路952提供处理功能。具体地，由于校准电路952获得参考电阻器的电阻(通过接收来自外部源的值或通过直接测量该参考电阻器)，校准电路952查询该查找表以确定应该施加到MOS晶体管902和/或902*的栅极电压以便获得对于参考电阻器的电阻的一个满意的匹配。以模拟校准电压972和/或976的形式将这样确定的栅极电压输出到多路复用器955。
获取电阻匹配的其他方式对本领域普通技术人员是显而易见的。
应理解，模拟校准电压972所处的电压电平考虑到了该MOS晶体管902是NMOS装置并依赖于该MOS晶体管902是否将被置于欧姆操作区以及，如果将要被置于欧姆操作区，由该MOS晶体管902试图产生的精确电阻。例如，当MOS晶体管902将要被置于截止状态时，模拟校准电压可被设置为VSS，而当MOS晶体管902将要被置于欧姆操作区时，模拟校准电压可被设置为在由VD1和VD2限定的范围内(其可以包括或不包括VDD)。
应理解，模拟校准电压976所处的电压电平考虑到了该MOS晶体管902*是PMOS装置并依赖于该MOS晶体管902*是否将被置于欧姆操作区以及，如果将要被置于欧姆操作区，由该MOS晶体管902*试图产生的精确电阻。例如，当MOS晶体管902*将要被置于截止状态时，模拟校准电压可被设置为VDD，而当MOS晶体管902*将要被置于欧姆操作区时，模拟校准电压可被设置为在由VS1和VS2限定的范围内(其可以包括或不包括VSS)。
对于一个分开的终结实现，通常一起启用或一起禁用NMOS和PMOS装置。当启用时，将NMOS和PMOS装置的电阻校准为相等的结果是产生处于VDD和VSS的中点的有效的终结电压以及等于所校准的NMOS或PMOS装置的电阻值的一半的有效的终结电阻。
由多路复用器955的ODT_EN信号选择模拟校准电压以产生栅极电压EN_902和EN_902*。具体地，当ODT_EN信号变成高电平以指示启用片内终结时，模拟校准电压通过多路复用器955被不变地转换为栅极电压EN_902和EN_902*。因此，其中模拟校准电压处于适合于将该MOS晶体管902和902*置为截止状态的电平，栅极电压EN_902和EN_902*将获得这些电平。类似地，其中模拟校准电压处于适合于将MOS晶体管902和902*置为欧姆操作区以产生特定的期望的电阻的电平，栅极电压EN_902和EN_902*将获得这些电平。
另一方面，当ODT_EN信号变为低电平以指示禁用片内终结时，迫使栅极电压EN_902和EN_902*处于适合于将MOS晶体管902和902*置为截止状态的电平，即分别为VSS和VDD。换句话说，通过禁用片内终结使得从校准电路952接收的模拟校准电压的电平无效。应理解，校准电路952和多路复用器955不一定是分开的，实际上可以组合为单个模块。
在上文所描述的示例的上下文中，为简单起见，各种元件和电路被显示为互相连接。在本发明的实际应用中，元件、电路等彼此可以直接地连接。同样，如果对于装置、系统或装置和系统为其组成部分的设备的操作有必要，则元件、电路等彼此可以通过其它元件、电路等间接地连接。这样，在实际配置中，除非另有说明，否则设备、元件和电路彼此直接或者间接地耦合或者连接。
可以对所描述的实施例做出某种改变和变型。因此，上面所讨论的实施例应被认为是说明性的而非限制性的。也应理解，因为被认为是对本领域普通技术人员是显而易见的，因此对本发明的某些实施例的操作可能是必须的额外的元件没有被描述或图示。而且，本发明的实施例可以没有、可以缺少没有在此处具体公开的任一组件和/或不需要没有在此处具体公开的任一组件而运行。

Claims (75)

1.在具有连接到内部区的端子的半导体装置中，一种用于为所述半导体装置的端子提供片内终结的终结电路，所述终结电路包括：
-连接在所述端子和电源之间的多个晶体管，所述多个晶体管包括至少一个NMOS晶体管和至少一个PMOS晶体管；
-控制电路，其用于以相应的NMOS栅极电压驱动所述至少一个NMOS晶体管的每一个晶体管的栅极以及用于以相应的PMOS栅极电压驱动所述至少一个PMOS晶体管的每一个晶体管的栅极，所述控制电路被配置为控制NMOS栅极电压和PMOS栅极电压以便在启用片内终结时将所述多个晶体管置于欧姆操作区；
-其中所述电源供应电压，所述电压小于每一个所述的NMOS栅极电压而大于每个所述的PMOS栅极电压。
2.如权利要求1所述的终结电路，其中为了将所述多个晶体管置于欧姆操作区，由第一电压驱动所述至少一个NMOS晶体管的每一个晶体管的栅极并且由第二电压驱动所述至少一个PMOS晶体管的每一个晶体管的栅极。
3.如权利要求2所述的终结电路，其中第一电压大约为1.8V，以及第二电压大约为0V。
4.如权利要求2所述的终结电路，其中由所述电源供应的电压大体上介于第一电压和第二电压的中间。
5.如权利要求4所述的终结电路，其中由所述电源供应的电压介于第一电压和第二电压的中间。
6.如权利要求1所述的终结电路，其中所述至少一个NMOS晶体管包括至少两个NMOS晶体管，所述至少两个NMOS晶体管通过将相应的NMOS栅极电压设置为不同电平而被置于欧姆操作区。
7.如权利要求6所述的终结电路，其中所述至少一个PMOS晶体管包括至少两个PMOS晶体管，所述至少两个PMOS晶体管通过将相应的PMOS栅极电压设置为不同电平而被置于欧姆操作区。
8.如权利要求1所述的终结电路，其中在第一半导体芯片上实现所述终结电路，以及其中在不同于第一半导体芯片的第二半导体芯片上实现所述电源。
9.如权利要求1所述的终结电路，其中在同一半导体芯片上实现所述终结电路和所述电源。
10.如权利要求1所述的终结电路，还包括所述电源，所述电源包括偏置级、输出级和电容器，所述输出级包括互补的MOS晶体管对，其中从互补的MOS晶体管对之间的接点获得由所述电源供应的电压，所述电容器被电连接在所述接点和参考电位之间。
11.如权利要求1所述的终结电路，还包括所述电源，所述电源包括(i)偏置链；(ii)单位增益配置的运算放大器，其具有连接到所述偏置链的输入端并具有输出端；和(iii)连接在所述运算放大器的输出端和参考电位之间的电容器，其中从在所述运算放大器和所述电容器之间的接点获得由所述电源供应的电压。
12.如权利要求1所述的终结电路，
其中所述至少一个NMOS晶体管的每一个晶体管包括栅极和一对载流电极，其中一个载流电极连接到所述端子，其中另一载流电极连接到所述电源，并且其中所述栅极是由来自所述控制电路的相应的NMOS栅极电压驱动的；以及
其中所述至少一个PMOS晶体管的每一个晶体管包括栅极和一对载流电极，其中一个载流电极连接到所述端子，其中另一个载流电极连接到电源，所述栅极是由来自所述控制电路的相应的PMOS栅极电压驱动的。
13.如权利要求12所述终结电路，其中所述至少一个NMOS晶体管的每一个晶体管还包括连接到供应第一衬底电压的电源的衬底电极，以及所述至少一个PMOS晶体管的每一个晶体管还包括连接到供应大于所述第一衬底电压的第二衬底电压的电源的衬底电极。
14.如权利要求13所述的终结电路，其中为了将所述多个晶体管置于欧姆操作区，所述NMOS栅极电压被设置为公共第一电压，而PMOS栅极电压被设置为公共第二电压，其中所述第二衬底电压等于该第一电压，而第一衬底电压等于该第二电压。
15.如权利要求13所述的终结电路，其中第二衬底电压和第一电压大约为1.8V，而第一衬底电压和第二电压大约为0V。
16.如权利要求13所述的终结电路，其中所述第二电压小于所述第一衬底电压。
17.如权利要求13所述的终结电路，其中从单元衬底反偏压电源获得所述第二电压。
18.如权利要求13所述的终结电路，其中所述第一电压大于所述第二衬底电压。
19.如权利要求13所述的终结电路，其中从字线电源获得所述第一电压。
20.如权利要求1所述的终结电路，其中所述至少一个NMOS晶体管的每一个晶体管具有大体上相同的沟道宽度。
21.如权利要求20所述的终结电路，其中所述至少一个PMOS晶体管的每一个晶体管具有大体上相同的沟道宽度。
22.如权利要求1所述的终结电路，其中所述至少一个NMOS晶体管包括至少两个具有不同沟道宽度的NMOS晶体管。
23.如权利要求22所述的终结电路，其中所述至少一个PMOS晶体管包括至少两个具有不同沟道宽度的PMOS晶体管。
24.如权利要求1所述的终结电路，其中控制电路还被配置为当禁用片内终结时将所述多个晶体管置于截止状态。
25.如权利要求24所述的终结电路，其中控制电路包括用于接收使能信号的输入端，所述使能信号指示片内终结被启用还是被禁用。
26.如权利要求1所述的终结电路，还包括在所述控制电路和所述至少一个NMOS晶体管的相应一个晶体管的栅极之间的电平转换器，所述电平转换器被配置为基于由所述控制电路提供的输入电压输出相应的NMOS栅极电压，所述输入电压具有比相应的NMOS栅极电压更小的动态范围。
27.如权利要求26所述的终结电路，还包括在所述控制电路和所述至少一个PMOS晶体管的相应一个晶体管的栅极之间的第二电平转换器，所述第二电平转换器被配置为基于由所述控制电路提供的第二输入电压输出相应的PMOS栅极电压，所述第二输入电压具有比相应的PMOS栅极电压更小的动态范围。
28.如权利要求1所述的终结电路，所述多个晶体管是被选择的MOS晶体管，所述终结电路还包括连接在所述端子和所述电源之间的至少一个未被选择的MOS晶体管，所述至少一个未被选择的MOS晶体管的每一个晶体管具有栅极，所述栅极由在启用片内终结时以及当禁用片内终结时将所述至少一个未被选择的MOS晶体管置于截止状态的相应的栅极电压驱动。
29.如权利要求28所述的终结电路，其中所选择的MOS晶体管和所述至少一个未被选择的MOS晶体管构成MOS晶体管的总集，其中所述控制电路包括被配置为执行校准过程的校准器电路，所述校准过程用于从所述MOS晶体管的总集内识别多个所选择的MOS晶体管。
30.如权利要求29所述的终结电路，其中校准器电路包括多个内部电阻装置，所述多个内部电阻装置各自匹配于所述MOS晶体管的总集中相应的MOS晶体管在被置于欧姆操作区时所产生的电阻，其中所述校准器电路通向参考电阻，其中所述校准过程包括确定其集合电阻大体上等于所述参考电阻的内部电阻装置的特定组合，其中对于该特定组合中的每个内部电阻装置，在MOS晶体管的总集中相应的MOS晶体管被识别为所选择的MOS晶体管中的一个。
31.如权利要求29所述的终结电路，其中所述校准器电路访问查找表，所述查找表指定由在所述MOS晶体管的总集中每个MOS晶体管在被置于欧姆操作区时产生的电阻，其中所述校准过程包括查询所述查找表以识别在所述MOS晶体管的总集中其集合电阻大体上等于所述参考电阻的MOS晶体管的特定组合，其中在该特定组合中的MOS晶体管被识别为所选择的MOS晶体管。
32.如权利要求29所述的终结电路，其中响应于检测到所接收的校准使能信号已经被确立，所述校准器电路执行所述校准过程。
33.如权利要求28所述的终结电路，其中在所述电源和所述端子之间的电阻主要归因于多个所选择的MOS晶体管和所述至少一个未被选择的晶体管。
34.如权利要求1所述的终结电路，其中所述控制电路包括通向参考电阻的校准器电路，所述校准器电路被配置为执行校准过程，所述校准过程用于识别多个模拟校准电压，所述多个模拟校准电压如果分别地作为相应的NMOS栅极电压和PMOS栅极电压供应给MOS晶体管，将会使所述至少一个NMOS晶体管和所述至少一个PMOS晶体管产生大体上等于所述参考电阻的电阻。
35.如权利要求34所述的终结电路，其中响应于检测到所接收的校准使能信号已经被确立，所述校准电路执行所述校准过程。
36.如权利要求34所述的终结电路，其中所述控制电路还包括多路复用器，所述多用复用器用于当启用片内终结时，使模拟校准电压分别被转换为相应的NMOS栅极电压和PMOS栅极电压。
37.如权利要求34所述的终结电路，其中所述校准器电路包括内部电路元件，所述内部电路元件各自表现出随施加电压而变化的行为，其对应于所述至少一个NMOS晶体管和所述至少一个PMOS晶体管的其中一个随相应的NMOS栅极电压或PMOS栅极电压而变化的行为，其中所述校准过程包括将模拟校准电压确定为致使所述内部电路元件集体表现出大体上匹配所述参考电阻的电阻的施加电压的电平。
38.如权利要求34所述的终结电路，其中所述校准器电路访问查找表，所述查找表指定所述至少一个NMOS晶体管和所述至少一个PMOS晶体管的随相应的NMOS栅极电压或PMOS栅极电压而变化的电阻性能，其中所述校准过程包括基于所述参考电阻查询所述查找表以确定特定电压，所述特定电压为模拟校准电压。
39.如权利要求1所述的终结电路，所述半导体装置具有连接到所述内部区的第二端子，所述终结电路还包括：
-连接在所述第二端子和所述电源之间的多个第二晶体管，所述多个第二晶体管包括至少一个第二NMOS晶体管和至少一个第二PMOS晶体管；
-其中所述控制电路还用于以相应的第二NMOS栅极电压驱动所述至少一个第二NMOS晶体管的每一个晶体管的栅极和用于以相应的第二PMOS栅极电压驱动所述至少一个第二PMOS晶体管的每一个晶体管的栅极，所述控制电路被配置为控制所述第二NMOS栅极电压和PMOS栅极电压以便在启用片内终结时将所述多个第二晶体管置于欧姆操作区；
-其中由所述电源供应的电压小于每一个所述的第二NMOS栅极电压而大于每个所述的第二PMOS栅极电压。
40.如权利要求1所述的终结电路，其中在所述电源和所述端子之间的电阻主要归因于多个晶体管。
41.如权利要求1所述的终结电路，其中当所述多个晶体管被置于欧姆操作区时，在所述电源和所述端子之间的导电性主要归因于所述多个晶体管。
42.如权利要求1所述的终结电路，其中由所述电源供应的电压大约是0.9V。
43.一种带有片内终结的半导体装置，包括：
-内部区；
-电源；
-连接到所述内部区的端子；
-连接在所述端子和所述电源之间的多个晶体管，所述多个晶体管包括至少一个NMOS晶体管和至少一个PMOS晶体管；
-控制电路，其用于以相应的NMOS栅极电压驱动所述至少一个NMOS晶体管的每一个晶体管的栅极以及用于以相应的PMOS栅极电压驱动所述至少一个PMOS晶体管的每一个晶体管的栅极，所述控制电路被配置为控制所述NMOS栅极电压和PMOS栅极电压以便在启用片内终结时将所述多个晶体管置于欧姆操作区；
-其中所述电源供应电压，所述电压小于每一个所述的NMOS栅极电压而大于每个所述的PMOS栅极电压。
44.一种带有片内终结的半导体装置，包括：
-内部区；
-用于连接到片外电源的电源端子；
-连接到所述内部区的数据端子；
-连接在所述数据端子和所述电源端子之间的多个晶体管，所述多个晶体管包括至少一个NMOS晶体管和至少一个PMOS晶体管；
-控制电路，其用于以相应的NMOS栅极电压驱动所述至少一个NMOS晶体管的每一个晶体管的栅极以及用于以相应的PMOS栅极电压驱动所述至少一个PMOS晶体管的每一个晶体管的栅极，所述控制电路被配置为控制NMOS栅极电压和PMOS栅极电压以便在启用片内终结时将所述多个晶体管置于欧姆操作区；
-其中所述电源端子供应电压，所述电压小于每一个所述的NMOS栅极电压而大于每个所述的PMOS栅极电压。
45.在半导体装置中，一种用于为连接到所述半导体装置的内部区的该半导体装置的端子提供片内终结的终结电路，所述终结电路包括：
-连接在所述端子和电源之间的MOS晶体管；
-控制电路，其用于以栅极电压驱动所述MOS晶体管的栅极，所述控制电路被配置为控制所述栅极电压以便在启用片内终结时将所述MOS晶体管置于欧姆操作区，所述栅极电压可控制在电压范围内以便使所述MOS晶体管在处于欧姆操作区时产生在对应于所述电压范围的电阻范围内的期望的电阻。
46.如权利要求45所述的终结电路，其中所述MOS晶体管是NMOS晶体管，以及其中所述电源供应电压，所述电压小于在所述的电压范围内的最低电压。
47.如权利要求45所述的终结电路，其中所述MOS晶体管是PMOS晶体管，以及其中所述电源供应电压，所述电压大于在所述的电压范围内的最大电压。
48.如权利要求45所述的终结电路，其中所述电源供应第一电压，所述终结电路还包括在所述端子和第二电源之间的至少一个电路元件，所述第二电源供应不同于第一电压的第二电压。
49.如权利要求48所述的终结电路，其中所述至少一个电路元件包括电阻装置。
50.如权利要求49所述的终结电路，其中所述MOS晶体管是第一MOS晶体管，其中所述至少一个电路元件包括与所述第一MOS晶体管互补的第二MOS晶体管。
51.如权利要求45所述的终结电路，其中所述MOS晶体管是第一MOS晶体管，所述终结电路还包括连接在所述端子和所述电源之间的多个MOS晶体管，其中所述多个MOS晶体管包括所述第一MOS晶体管。
52.如权利要求45所述的终结电路，其中在第一半导体芯片上实现所述终结电路，以及其中在不同于第一半导体芯片的第二半导体芯片上实现所述电源。
53.如权利要求45所述的终结电路，其中在同一半导体芯片上实现所述终结电路和所述电源。
54.如权利要求45所述的终结电路，还包括所述电源，所述电源包括偏置级、输出级和电容器，所述输出级包括互补的晶体管对，其中从在互补的MOS晶体管对之间的接点获得由所述电源供应的电压，所述电容器被电连接在所述接点和参考电位之间。
55.如权利要求45所述的终结电路，还包括所述电源，所述电源包括(i)偏置链；(ii)单位增益配置的运算放大器，其具有连接到所述偏置链的输入端并具有输出端；和(iii)连接在所述运算放大器的输出端和参考电位之间的电容器，其中从所述运算放大器和电容器之间的接点获得由所述电源供应的电压。
56.如权利要求45所述的终结电路，其中所述MOS晶体管包括栅极和一对载流电极，其中一个载流电极连接到所述端子，其中另一个载流电极连接到所述电源，以及所述栅极由来自所述控制电路的栅极电压驱动。
57.如权利要求56所述的终结电路，其中所述MOS晶体管还包括连接到供应衬底电压的电源的衬底电极。
58.如权利要求57所述的终结电路，其中为了将所述MOS晶体管置于欧姆操作区，所述栅极电压被设置为第一电压，其中所述衬底电压不同于所述第一电压。
59.如权利要求57所述的终结电路，其中所述MOS晶体管是NMOS晶体管，其中，所述第一电压大约为1.8V，以及所述衬底电压大约为0V。
60.如权利要求57所述的终结电路，其中所述MOS晶体管是PMOS晶体管，其中，所述第一电压大约为0V，以及所述衬底电压大约为1.8V。
61.如权利要求57所述的终结电路，其中从单元衬底反偏压电源获得所述第一电压。
62.如权利要求57所述的终结电路，其中从字线电源获得所述第一电压。
63.如权利要求45所述的终结电路，其中所述控制电路还被配置为当禁用片内终结时将所述多个晶体管置于截止状态。
64.如权利要求63所述的终结电路，其中所述控制电路包括用于接收使能信号的输入端，所述使能信号指示片内终结启用还是被禁用。
65.如权利要求45所述的终结电路，其中所述控制电路包括被配置为执行校准过程的校准器电路，所述校准过程用于识别模拟校准电压，所述模拟校准电压如果作为所述栅极电压被供应给所述MOS晶体管，将会使所述MOS晶体管产生所述期望的电阻。
66.如权利要求65所述的终结电路，其中响应于检测到所接收的校准使能信号已经被确立，所述校准电路执行所述校准过程。
67.如权利要求65所述的终结电路，其中所述控制电路还包括多路复用器，所述多用复用器用于当启用片内终结时，使模拟校准电压被转换为所述栅极电压。
68.如权利要求65所述的终结电路，其中所述校准器电路包括内部电路元件，所述内部电路元件表现出随施加电压而变化的行为，其对应于所述MOS晶体管随所述栅极电压而变化的行为，其中所述校准过程包括将所述模拟校准电压确定为致使所述内部电路元件表现出大体上等于期望的电阻的电阻的施加电压的电平。
69.如权利要求65所述的终结电路，其中所述校准器电路访问查找表，所述查找表指定随所述栅极电压而变化的所述MOS晶体管的电阻性能，其中所述校准过程包括基于所述期望的电阻查询所述查找表以确定所述模拟校准电压。
70.如权利要求45所述的终结电路，其中在所述电源和所述端子之间的电阻主要归因于所述MOS晶体管。
71.如权利要求45所述的终结电路，所述半导体装置具有连接到所述内部区的第二端子，所述终结电路还包括：
-连接在所述第二端子和所述电源之间的第二MOS晶体管；
-其中控制电路还用于以第二栅极电压驱动所述第二MOS晶体管的栅极，所述控制电路还被配置为控制所述第二栅极电压以便在启用片内终结时将所述第二MOS晶体管置于欧姆操作区，所述第二栅极电压可控制在第二电压范围内以便使第二MOS晶体管在处于欧姆操作区时产生在对应于所述第二电压范围的第二电阻范围内的第二期望的电阻。
72.如权利要求71所述的终结电路，其中所述MOS晶体管和所述第二MOS晶体管都是NMOS晶体管或者都是PMOS晶体管，以及所述电压范围是所述第二电压范围。
73.如权利要求71所述的终结电路，其中所述MOS晶体管和所述第二MOS晶体管是互补的MOS晶体管，以及其中所述电压范围不同于所述第二电压范围。
74.一种带有片内终结的半导体装置，包括：
-内部区；
-电源；
-连接到所述内部区的端子；
-连接在所述端子和所述电源之间的MOS晶体管；
-控制电路，其用于以栅极电压驱动所述MOS晶体管的栅极，所述控制电路被配置为控制所述栅极电压以便在启用片内终结时将所述MOS晶体管置于欧姆操作区，所述栅极电压可控制在电压范围内以便使所述MOS晶体管在处于欧姆操作区时产生在对应于所述电压范围的电阻范围内的期望的电阻。
75.一种带有片内终结的半导体装置，包括：
-内部区；
-用于连接到片外电源的电源端子；
-连接到所述内部区的数据端子；
-连接在所述数据端子和所述电源端子之间的MOS晶体管；
-控制电路，其用于以栅极电压驱动所述MOS晶体管的栅极，所述控制电路被配置为控制所述栅极电压以便在启用片内终结时将所述MOS晶体管置于欧姆操作区，所述栅极电压可控制在电压范围内以便使所述MOS晶体管在处于欧姆操作区时产生在对应于所述电压范围的电阻范围内的期望的电阻。
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