KR20110128858A - 온-다이 터미네이션을 위한 터미네이션 회로 - Google Patents

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KR20110128858A
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피터 비. 길링햄
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Abstract

내부 부분에 연결된 단자를 갖는 반도체 장치에서, 이 장치의 단자에 온-다이 터미네이션(on-die termination)을 제공하기 위한 터미네이션 회로에 관한 것이다. 이 터미네이션 회로는, 단자와 전원 사이에 연결된, 적어도 하나의 PMOS 트랜지스터와 적어도 하나의 NMOS 트랜지스터를 포함하는 다수의 트랜지스터; 및 NMOS 트랜지스터 각각의 게이트를 대응하는 NMOS 게이트 전압으로 구동하고 각각의 PMOS 트랜지스터의 게이트를 대응하는 PMOS 게이트 전압으로 구동하기 위한 것으로서, 온-다이 터미네이션이 인에이블되는 때 트랜지스터를 옴 동작 영역에 놓도록 NMOS 및 PMOS 게이트 전압을 제어하도록 구성되는 제어 회로를 포함한다. 전원은, 상기 NMOS 게이트 전압 각각 보다 작고 상기 PMOS 게이트 전압 각각 보다 큰 전압을 공급한다.

Description

온-다이 터미네이션을 위한 터미네이션 회로{TERMINATION CIRCUIT FOR ON-DIE TERMINATION}
본 출원은, 2009년 2월 12일에 출원되고 여기서 인용되고 있는, Peter B. Gillingham에 의한 미국 가특허출원 제 61/151,886호의 이익을 35 USC§119(e) 하에서 청구한다.
임피던스 불연속(즉 "불일치")을 갖는 경로를 따라 신호가 일주할 때, 신호는 부분적으로 반사된다. 반사된 신호는 원래의 신호와 간섭하여 이것은 결국 신호 완전성의 손실을 야기할 수 있고 부정확한 신호 레벨이 수신기에 의해 검출된다. 신호 반사의 출현을 완화하기 위해, 불연속 지점에 등가의 임피던스 양을 갖는 회로를 놓는 것이 유리하다. 이것을 "터미네이션(termination)"이라고 한다. 예컨대, 저항기를 컴퓨터 마더보드에 놓을 수 있어 고속 버스를 터미네이트할 수 있다.
터미네이션 저항기가 신호 경로의 극단에서 반사를 감소시킬지라도, 이들은, 경로를 따라 여러 지점에서 다른 반도체 칩에 연결되는 스터브(stub) 라인으로부터 유래한 반사를 방지할 수 없다. 이러한 상황은, 예컨대 복수의 메모리 모듈이 메모리 버스를 따라 연결될 때, 일어날 수 있다. 메모리 버스를 따라서 메모리 제어기로부터 전파중인 신호는, 특정한 메모리 모듈로 이르게 되는 각 스터브 라인에서 임피던스 불연속을 겪는다. 특정한 메모리 모듈로 이르게 되는 스터브 라인을 따라 전파하는 신호는 다시 메모리 버스로 반사될 것이며, 그에 따라 원치 않는 노이즈를 신호에 도입할 것이다.
따라서 그 자신의 터미네이션 회로를 가진 각각의 반도체 칩을 제공하는 것이 유용하다. 버스 송신기 및/또는 수신기를 포함하는 동일한 반도체 칩에 이러한 터미네이션 회로를 제공하는 것이 온-다이 터미네이션(ODT: On-Die Termination)이라고 알려져 있다. 온-다이 터미네이션은 마더보드 상의 복잡한 배선과 저항 소자의 개수를 감소시킬 수 있다. 따라서 구성요소가 더 높은 주파수에서 동작할 수 있게 하는 신호 완전성의 개선 외에, 온-다이 터미네이션은 더 간단하고 더 비용 효율적인 시스템 설계를 가능케 한다.
그러나 종래의 온-다이 터미네이션 기술은 전력을 필요로 하고 및/또는 융통성이 없는 경향이 있다.
제 1의 광의의 구성에 따르면, 본 발명은, 내부 부분에 연결된 단자를 갖는 반도체 장치에서, 반도체 장치의 단자에 대해 온-다이 터미네이션을 제공하는 터미네이션 회로를 제공하고자 한다. 터미네이션 회로는, 단자와 전원 사이에 연결되고 적어도 하나의 NMOS 트랜지스터와 적어도 하나의 PMOS 트랜지스터를 포함하는 다수의 트랜지스터; 및 적어도 하나의 NMOS 트랜지스터 각각의 게이트를 대응하는 NMOS 게이트 전압으로 구동하고 적어도 하나의 PMOS 트랜지스터 각각의 게이트를 대응하는 PMOS 게이트 전압으로 구동하는 제어 회로로서, 온-다이 터미네이션이 인에이블되는 경우 옴 동작 영역(ohmic region of operation)에 다수의 트랜지스터를 놓도록 NMOS 및 PMOS 게이트 전압을 제어하도록 구성되는 제어 회로를 포함한다. 전원은 그러한 각각의 NMOS 게이트 전압보다 작고 그러한 각각의 PMOS 게이트 전압보다 큰 전압을 공급한다.
제 2의 광의의 구성에 따르면, 본 발명은, 내부 부분; 전원; 내부 부분에 연결된 단자; 단자와 전원 사이에 연결되고 적어도 하나의 NMOS 트랜지스터와 적어도 하나의 PMOS 트랜지스터를 포함하는 다수의 트랜지스터; 및 적어도 하나의 NMOS 트랜지스터 각각의 게이트를 대응하는 NMOS 게이트 전압으로 구동하고 적어도 하나의 PMOS 트랜지스터 각각의 게이트를 대응하는 PMOS 게이트 전압으로 구동하는 제어 회로로서, 온-다이 터미네이션이 인에이블되는 경우 옴 동작 영역에 다수의 트랜지스터를 놓도록 NMOS 및 PMOS 게이트 전압을 제어하도록 구성되는 제어 회로를 포함하는, 온-다이 터미네이션을 가진 반도체 장치를 제공하고자 한다. 전원은 그러한 각각의 NMOS 게이트 전압보다 작고 그러한 각각의 PMOS 게이트 전압보다 큰 전압을 공급한다.
제 3의 광의의 구성에 따르면, 본 발명은, 내부 부분; 오프-칩 전원에 연결하기 위한 전원 단자; 내부 부분에 연결된 데이터 단자; 데이터 단자와 전원 단자 사이에 연결되고 적어도 하나의 NMOS 트랜지스터와 적어도 나의 PMOS 트랜지스터를 포함하는 다수의 트랜지스터; 및 적어도 하나의 NMOS 트랜지스터 각각의 게이트를 대응하는 NMOS 게이트 전압으로 구동하고 적어도 하나의 PMOS 트랜지스터 각각의 게이트를 대응하는 PMOS 게이트 전압으로 구동하는 제어 회로로서, 온-다이 터미네이션이 인에이블되는 경우 옴 동작 영역에 다수의 트랜지스터를 놓도록 NMOS 및 PMOS 게이트 전압을 제어하도록 구성되는 제어 회로를 포함하는, 온-다이 터미네이션을 가진 반도체 장치를 제공하고자 한다. 전원 단자는 그러한 각각의 NMOS 게이트 전압보다 작고 그러한 각각의 PMOS 게이트 전압보다 큰 전압을 공급한다.
제 4의 광의의 구성에 따르면, 본 발명은, 반도체 장치에서, 반도체 장치의 내부 부분에 연결된, 반도체 장치의 단자에 대해 온-다이 터미네이션을 제공하고, 단자와 전원 사이에 연결된 MOS 트랜지스터를 포함하는 터미네이션 회로; 및 MOS 트랜지스터의 게이트를 게이트 전압으로 구동하는 제어 회로로서, 온-다이 터미네이션이 인에이블되는 경우 옴 동작 영역에 MOS 트랜지스터를 놓도록 게이트 전압을 제어하도록 구성되는 제어 회로를 제공하고자 하고, 게이트 전압은, MOS 트랜지스터가 옴 동작 영역에 있는 경우 전압 범위에 대응하는 저항 범위 내에서 원하는 저항을 제공하게 하도록 그 전압 범위 내에서 제어할 수 있다.
제 5의 광의의 구성에 따르면, 본 발명은, 내부 부분; 전원; 내부 부분에 연결된 단자; 단자와 전원 사이에 연결된 MOS 트랜지스터; MOS 트랜지스터의 게이트를 게이트 전압으로 구동하는 제어 회로로서, 온-다이 터미네이션이 인에이블되는 경우 옴 동작 영역에 MOS 트랜지스터를 놓도록 게이트 전압을 제어하도록 구성되는 제어 회로를 제공하고자 하고, 게이트 전압은, MOS 트랜지스터가 옴 동작 영역에 있는 동안 전압 범위에 대응하는 저항 범위 내에서 원하는 저항을 제공하게 하도록 그 전압 범위 내에서 제어할 수 있다.
제 6의 광의의 구성에 따르면, 본 발명은, 내부 부분; 오프-칩 전원에 연결하기 위한 전원 단자; 내부 부분에 연결된 데이터 단자; 데이터 단자와 전원 단자 사이에 연결된 MOS 트랜지스터; 및 MOS 트랜지스터의 게이트를 게이트 전압으로 구동하는 제어 회로로서, 온-다이 터미네이션이 인에이블되는 경우 옴 동작 영역에 MOS 트랜지스터를 놓도록 게이트 전압을 제어하도록 구성되는 제어 회로를 포함하는, 온-다이 터미네이션을 갖는 반도체 장치를 제공하고자 하고, 게이트 전압은, MOS 트랜지스터가 옴 동작 영역에 있는 동안 전압 범위에 대응하는 저항 범위 내에서 원하는 저항을 제공하게 하도록 그 전압 범위 내에서 제어할 수 있다.
본 발명의 이들 및 다른 구성 및 특성은 이제, 수반하는 도면과 연계하여 본 발명의 특정 실시예에 대한 다음의 설명으로부터 당업자에게 명백해 질 것이다.
도 1 및 도 2는, 본 발명의 특정한 비-제한적 실시예에 따라, 반도체 장치의 단자에 대해 온-다이 터미네이션을 제공하기 위한 터미네이션 회로의 회로도이다.
도 3a는, 도 1 및 2의 터미네이션 회로와 사용하기 위해, 디지털 캘리브레이션 기능을 장착한 터미네이션 제어 회로의 블록도이다.
도 3b는, 도 1 및 도 2의 터미네이션 회로와 사용하기 위해, 아날로그 캘리브레이션 기능을 장착한 터미네이션 제어 회로의 블록도이다.
도 3c는, 도 3b의 터미네이션 제어 회로에 사용할 수 있는 멀티플렉서의 회로도이다.
도 4a 및 도 4b는, 도 1 및 2의 터미네이션 회로에 공급될 수 있는 전압을 생성하기 위한 전압 생성기의 회로도이다.
도 5는, 본 발명의 특정한 비-제한적 실시예에 따라, 반도체 장치의 다수의 단자에 대해 온-다이 터미네이션을 제공하기 위한 터미네이션 회로의 회로도이다.
도 6a 및 도 6b는, 본 발명의 특정한 비-제한적 실시예에 따라, 전압 신호의 범위를 확장하는데 사용할 수 있는 레벨 시프터의 상보적 버전을 도시하는 회로도이다.
도 7 및 도 8은, 본 발명의 다른 특정한 비-제한적 실시예에 따라, 반도체 장치의 단자에 대해 온-다이 터미네이션을 제공하기 위한 터미네이션 회로의 회로도이다.
상세한 설명 및 도면은 본 발명의 특정한 실시예를 예시하고자만 하는 것이고 이해를 돕기 위한 것임을 명백히 이해해야 한다. 이들은 본 발명의 제한의 한정이되지는 않을 것이다.
도 1 및 도 2를 참조하면, 반도체 장치(100 및 200)의 내부 부분(16)에 연결된 단자(14)의 온-다이 터미네이션을 위한 터미네이션 회로(500)가 도시되어 있다. 온-다이 터미네이션은, 단자(14)를 통해 송신 및/또는 수신되는 신호의 완전성을 보존하는데 사용할 수 있다. 따라서, 단자(14)는 입력 단자, 출력 단자 또는 양방향 입/출력 단자일 수 있다. 특정한 비-제한적 실시예에서, 단자(14)는, 대응하는 로직 값을 나타내는 두 개의 전압 레벨 사이에서 변하는 데이터 신호를 송신 및/또는 수신하도록 구성될 수 있다. 내부 부분(16) 및 단자(14)를 포함하는 반도체 장치(100 및 200)는 (DRAM(Dynamic Random Access Memory), SDRAM(Synchronous DRAM), DDR(Double Data Rate), SDRAM 등과 같은) 메모리 칩일 수 있거나, 온-다이 터미네이션으로부터 이익을 얻을 수 있는 임의의 다른 타입의 반도체 장치일 수 있다.
터미네이션 회로(500)는, 반도체 장치(100)의 내부 부분(16)과 단자(14) 사이에 있는 지점(즉, 노드)(18)에 반도체 장치(100 및 200) 내에서 연결되는 것으로 도시되어 있을지라도, 터미네이션 회로(500)가 직접 단자(14)에 연결되는 것이 본 발명의 실시예의 범위 내에 있음을 이해해야 한다. 내부 부분(16)은, 몇 가지 비-제한적 가능성을 예로 들면, 입력 버퍼, 출력 버퍼, 결합된 입/출력 버퍼, 메모리 주변 회로, 메모리 어레이(DRAM, NAND 플래시, NOR 플래시, 또는 다른 타입의 메모리 셀로 구성됨)를 포함할 수 있다. 터미네이션 회로(500)는 또한, 전압(VTT)에 있는 전원(450)과 노드(18) 사이의 경로를 포함한다.
도 1에 도시된 바와 같이, 전원(450)은 반도체 장치(100) 내부에 있을 수 있고, 이 경우, VTT는 온-칩 방식으로 생성된다고 할 수 있다. 대안적으로, 도 2에 도시한 바와 같이, 전원(450)은 반도체 장치(200) 외부에 있을 수 있고 예컨대 단자(210)를 통해 접근할 수 있다. 이 경우, VTT는 오프-칩 방식으로 생성된다고 할 수 있다. 전원(450)은 또한, 전압(VTT)을 내부 부분(16)에 포함된 것과 같은 반도체 장치(100 및 200)의 다른 구성요소에 공급하는데 사용될 수 있다. 대안적으로, 전원(450)은 온-다이 터미네이션 작업 전용일 수 있다.
단자(14)와 전원(450) 사이의 (지점/노드(18)를 통한) 경로는 다수의 메탈 옥사이드 반도체(MOS) 트랜지스터를 포함한다. MOS 트랜지스터 중 적어도 하나로 PMOS 트랜지스터가 있고 MOS 트랜지스터 중 적어도 하나로 NMOS 트랜지스터가 있다. 예시한 실시예에서, 네 개(4)의 MOS 트랜지스터(502, 504, 506 및 508)가 있고, 그 중 MOS 트랜지스터(502 및 504)는 PMOS 트랜지스터이고 MOS 트랜지스터(506 및 508)는 NMOS 트랜지스터이다. 그러나 적어도 하나의 PMOS 트랜지스터와 적어도 하나의 NMOS 트랜지스터를 포함하여 적어도 두 개의 MOS 트랜지스터가 있을 것이라는 점을 제외하고는, 경로에서 MOS 트랜지스터의 개수나 경로에서 특정 MOS 트랜지스터가 PMOS 트랜지스터나 NMOS 트랜지스터인지에 대한 특정한 제한은 없음을 이해해야 한다. 또한, 단자(14)와 전원(450) 사이의 (지점/노드(18)를 통한) 경로는 병렬, 직렬 또는 이들의 조합으로 놓인 MOS 트랜지스터를 포함할 수 있다.
MOS 트랜지스터(502, 504, 506 및 508) 각각은 각자의 게이트(502G, 504G, 506G 및 508G)를 포함하며, 이들 게이트에 대해 당업자는 제어 전극이 된다고 이해할 것이다. MOS 트랜지스터(502, 504, 506 및 508) 각각의 게이트(502G, 504G, 506G 및 508G)는, 터미네이션 제어 회로(528A 및 528B)에 의해 공급된 각자의 게이트 전압(EN_502, EN_504, EN_506 및 EN_508)에 의해 구동된다.
게다가, MOS 트랜지스터(502, 504, 506 및 508) 각각은 각자의 제 1 전류 전달 전극(502S, 504S, 506S 및 508S)과 각자의 제 2 전류 전달 전극(502D, 504D, 506D 및 508D)을 포함한다. MOS 트랜지스터(502, 504, 506 및 508) 각각의 전류 전달 전극 중 하나가 전원(450)에 연결되는 반면, MOS 트랜지스터(502, 504, 506 및 508) 각각의 전류 전달 전극 중 다른 것은 단자(14)에 (지점/노드(18)를 통해) 연결된다. 전류 전달 전극이 더 높은 전위에 있는지에 따라, 제 1 전류 전달 전극이 "소스"로서 동작할 것이거나, 제 2 전류 전달 전극이 "드레인"으로서 동작할 것이거나, 그 역의 관계로 동작할 것이다.
더 나아가, MOS 트랜지스터(502, 504, 506 및 508) 각각은 각자의 기판 전극(502T, 504T, 506T 및 508T)을 포함한다. PMOS 트랜지스터(502 및 504) 각각의 기판 전극(502T 및 504T)이 핀(110)을 통해 전원(410)에 연결되는 반면, NMOS 트랜지스터(506 및 508) 각각의 각자의 기판 전극(506T 및 508T)은 핀(120)을 통해 전원(420)에 연결된다. 전원(410)은 전압(VDD)에 유지될 수 있는 반면, 전원(420)은 전압(VSS)에 유지될 수 있다. 전압(VDD 및 VSS)은, 반도체 장치(100 및 200)의 구성요소와 특히 터미네이션 회로(500)가 단자(14)에서 신호의 예상되는 전압 스윙 내에서 적절히 기능하게 하기에 충분한 전압 "헤드룸(headroom)"을 제공하도록, 선택할 수 있다. 따라서, 단자(14)에서의 신호가 말하자면 0.45V와 1.35V 사이에서 변하는 것으로 예상될 때, VDD를 1.8V로 설정하고 VSS를 0V로 설정할 수 있다. 단자(14)가 출력 단자라면, 전압(VDD 및 VSS)은 또한 출력 버퍼에 전원을 공급하는데 사용될 수 있다. DDR SDRAM에서, 이들 전압을 VDDQ 및 VSSQ라고 한다. 본 발명의 특정 실시예의 범위 내에 있는 것으로서, 예컨대 VDD가 1.5V로 설정될 수 있는 것과 같은 다른 가능성도 생각해 볼 수 있다.
터미네이션 제어 회로(528A 및 528B)는, 온-다이 터미네이션의 인에이블링이나 디스에이블링을 나타내는 "ODT 인에이블" 신호(ODT_EN으로 표기)를 수신한다. 터미네이션 제어 회로(528A 및 528B)는, 게이트 전압(EN_502, EN_504, EN_506 및 EN_508) 모두나 그보다 적은 수의 게이트 전압이 변화하게 하여, MOS 트랜지스터(502, 504, 506 및 508) 중 대응하는 트랜지스터(들)의 도통 상태 변화를 야기함으로써, ODT_EN 신호의 어서션(assertion)에 응답하도록 구성된다.
더 구체적으로, ODT_EN 신호가 디-어서트되는 경우(de-asserted)(즉, 온-다이 터미네이션이 디스에이블되는 경우), 터미네이션 제어 회로(528A 및 528B)는, 게이트 전압(EN_502 및 EN_504)이, PMOS 트랜지스터(502 및 504)가 오프 상태에 놓임을 보장하도록 충분히 높게(예컨대, VDD) 되도록 하고, 게이트 전압(EN_506 및 EN_508)이, NMOS 트랜지스터(506 및 508)가 오프 상태에 놓임을 보장하도록 충분히 낮게(예컨대, VSS) 되도록 하게 구성된다. 오프 상태에서, MOS 트랜지스터(502, 504, 506 및 508) 각각은 각자의 제 1 전류 전달 전극(502S, 504S, 506S 및 508S)과 각자의 제 2 전류 전달 전극(502D, 504D, 506D 및 508D) 사이의 개방 회로로서 효과적으로 동작한다.
대조적으로, ODT_EN 신호가 어서트되는 경우(즉, 온-다이 터미네이션이 인에이블되는 경우), 터미네이션 제어 회로(528A 및 528B)는 게이트 전압(EN_502, EN_504, EN_506 및 EN_508) 중 일부(또는 모두)가 대응하는 MOS 트랜지스터를 "옴 동작 영역"에 놓기에 적절한 레벨을 얻도록 변화하게 한다. "선형 영역"이나 "트리오드(triode) 영역"이라고도 할 수 있는 "옴 동작 영역"은 MOS 트랜지스터가 도통 상태에 있음을 의미하며, 드레인-소스 전압 강하와, 전류 전달 전극(드레인 및 소스)를 통해 흐르는 전류 사이에는 실질적으로 선형인 관계가 존재한다. 당업자는, "실질적으로 선형인 관계"라는 표현에 의해, MOS 트랜지스터가 오프 상태나 포화에 있을 경우보다 더 선형이기만 하면, 그러한 관계가 완벽하게 선형일 필요는 없음을 이해할 것이다.
특정한 MOS 트랜지스터를 옴 동작 영역에 놓는데 적절한 게이트 전압 레벨은 가능한 다른 파라미터 중에서도: (i) 이 특정한 MOS 트랜지스터가 NMOS 트랜지스터인지 PMOS 트랜지스터인지; (ii) 전원(450)의 전압(VTT); 및 이 특정한 MOS 트랜지스터의 임계 전압의 함수이다. 드레인-소스 전압 강하가 게이트-소스 전압 강하 - 임계 전압보다 작은 경우에 발생하는 것으로 옴 영역에서의 동작을 정의할 수 있다. 그러나 이것은 단지 하나의 가능한 정의이다.
상기 설명으로부터, MOS 트랜지스터(502, 504, 506 및 508)가 시간상의 주어진 지점에서 자신을 발견하는 도통 상태는 단자(14)의 순간 전압에 의해 영향을 받을 수 있음이 명백할 것이다. 특히, 옴 동작 영역에서 동작하는 주어진 MOS 트랜지스터의 경우, 단자(14)의 전압은, 피크나 밸리 동안에, 종종 주어진 MOS 트랜지스터를 옴 영역 밖으로 그리하여 다른 동작 영역으로 밀어낸다. 이것은 허용할 수 없는 상황을 구성하지는 않는다. 대체로, 주어진 MOS 트랜지스터를 옴 동작 영역에 놓는데 적절한 게이트 전압의 레벨이, 단자(14)에서 신호의 예상 전압 스윙의 실질적인 범위 내내 동작이 옴 동작 영역에 있음을 보장하는 레벨일 수 있음을 이해해야 하며, 옴 영역에서의 동작이 단자(14)에서 신호의 전체 예상 전압 스윙 내내 연속해서 유지됨을 보장할 필요는 없다.
따라서 예컨대, VTT=0.9V이고 단자(14)의 전압이 0.45V와 1.35V 사이에서 스윙하는 것으로 예상되는 경우, PMOS 트랜지스터(502 및 504) 중 하나를 옴 동작 영역에 놓는 게이트 전압의 특정한 비-제한적 예가 VSS=0V(기판 전극(506T 및 508T)을 공급하는 전원(420)의 전압이 또한 됨)이다. 해당 트랜지스터가 NMOS 트랜지스터(506 및 508) 중 하나인 경우, 이 트랜지스터는, 게이트 전압을 VDD=1.8V(기판 전극(502T 및 504T)에 공급되는 전원(410)의 전압이 또한 됨)로 설정함으로써 옴 동작 영역에 놓일 수 있다. 그러한 배치를 통해, PMOS 및 NMOS 트랜지스터는 이제 단자(14)에서의 신호의 예상 전압 스윙의 실질적인 범위 내내 옴 동작 영역에서 동작하게 된다.
전원(450)의 전압 레벨인 것으로 앞서 기술되었던 VTT는 PMOS 트랜지스터(502 및 504)를 옴 동작 영역에 놓는 게이트 전압보다 크고 NMOS 트랜지스터(506 및 508)를 옴 동작 영역에 놓는 게이트 전압보다 작음을 주의해야 한다. 특정한 비-제한적인 실시예에서, VTT는, VSS=0V 및 VDD=1.8V인 경우에, 예컨대 VTT=0.9와 같이 두 전압(VSS 및 VDD) 사이의 실질적으로 중간에 있을 수 있다. 그러나 이것은 단지 하나의 가능성이다. 예컨대, 도 6a 및 도 6b를 참조하여 후술될 실시예에서는, PMOS 트랜지스터는, VSS보다 작은 게이트 전압에 의해 옴 동작 영역에 놓일 수 있고, NMOS 트랜지스터는, VDD보다 큰 게이트 전압에 의해 옴 동작 영역에 놓일 수 있다. 그러한 경우, VTT는 다시 두 개의 전압 사이에 있으며, 그 사이의 아마도 중간이 될 것이지만, 이것이 필수적인 것은 아니다.
PMOS 트랜지스터(502 및 504)와 NMOS 트랜지스터(506 및 508) 각각의 전류 전달 전극에 연결되는 VTT에서의 단일 전원을 사용함으로써, 터미네이션 회로(500)는 VSS 및 VDD에서 두 개의 전원을 사용하는 분리된 터미네이션 설계보다 더 작은 전력을 소모함을 이해해야 한다.
옴 동작 영역에 놓이는 MOS 트랜지스터(502, 504, 506 및 508) 중 주어진 하나가, 드레인-소스 전압과 전류 전달 전극(드레인 및 소스)을 통해 흐르는 전류의 몫으로 근사화되는 저항을 갖는 저항기로 효과적으로 동작함을 또한 이해해야 한다. 전원(450)과 단자(14) 사이의 (지점/노드(18)를 통한) 경로는 수동 저항기 없이 유지될 수 있음도 주의해야 한다. 이처럼, 단자(14)와 전원(450) 사이의 (지점/노드(18)를 통한) 도전율이 옴 동작 영역에 놓인 이들 MOS 트랜지스터에 상당한 부분 기인함을 (왜냐하면 오프 상태의 MOS 트랜지스터는 개방 회로로 동작하므로) 이해하게 될 것이다. 또한, 단자(14)와 전원(450) 사이의 (지점/노드(18)를 통한) 전기 저항은, MOS 트랜지스터(502, 504, 506 및 508)가 오프 상태에 있거나(이 경우 이들은 개방 회로로서 동작함) 옴 동작 영역에 놓이거나(이 경우 이들은 저항기로 동작함)에 상관없이, 집합적으로 이들 트랜지스터에 상당한 부분 기인함이 명백할 것이다.
MOS 트랜지스터(502, 504, 506 및 508)의 서로 다른 서브세트를 옴 동작 영역에 놓음으로써, 서로 다른 전기 저항이 단자(14)와 전원(450) 사이의 경로에 주어짐이 또한 명백하다. 특히, 터미네이션 제어 회로(528A 및 528B)는, 나머지 MOS 트랜지스터를 오프 상태에 유지시키면서, MOS 트랜지스터(502, 504, 506 및 508) 중 일부를 옴 동작 영역에 놓음으로써, 경로의 전기 저항을 제어하는데 사용될 수 있다. MOS 트랜지스터(502, 504, 506 및 508) 중 정확히 어떤 서브세트를 옴 동작 영역에 놓아야 하는 지는 이제 후술될 캘리브레이션 프로세스에 의해 결정할 수 있다.
구체적으로, 도 3a를 참조하면, 비-제한적인 실시예에서, 캘리브레이션 프로세스는 디지털이다. 즉, 터미네이션 제어 회로(528A)에 의해 제공되는 게이트 전압(EN_502, EN_504, EN_506 및 EN_508) 각각은, MOS 트랜지스터(502, 504, 506 및 508) 중 대응하는 하나가 오프 상태에 놓이는 각자의 제 1 전압과, MOS 트랜지스터(502, 504, 506 및 508) 중 대응하는 하나가 옴 동작 영역에 놓이는 각자의 제 2 전압 사이에서 변한다.
터미네이션 제어 회로(528A)는, 캘리브레이션 회로(302A), 래치(304) 및 인에이블 회로(305A)를 사용하여 디지털 캘리브레이션 기능을 제공한다. 캘리브레이션 회로(302A)는 래치(304)에 연결되고, 래치(304)는 다시 인에이블 회로(305A)에 연결된다. 기준 저항기(306)가 ZQ로 표기된 핀을 거쳐 캘리브레이션 회로(302A)에 의해 접근되는 것으로 도시되었지만, 일부 실시예에서, 기준 저항기(306)는 캘리브레이션 회로(302A) 내부에 있을 수 있거나 심지어 생략될 수 있음을 이해해야 한다. 기준 저항기(306)는 터미네이션 회로(500)에 의해 얻게 되는 원하는 터미네이션 저항을 나타내며, 설계 파라미터이다. 대안적으로, 기준 저항기(306)는 터미네이션 회로(500)에 의해 얻게 되는 원하는 터미네이션 저항의 배수나 일부를 나타낼 수 있으며, 캘리브레이트된 ODT 저항을 적절히 크기 조정할 것이다. 캘리브레이션 회로(302A)는, 캘리브레이터 회로(302A)를 사용하여 캘리브레이션 프로세스를 실행하고자 하는 제어기(미도시)의 바램을 지시하도록 어서트될 수 있는 그러한 제어기로부터 "캘리브레이션 인에이블"(CAL_EN) 신호를 수신한다. 구체적으로, CAL_EN 신호의 어서션에 응답하여, 캘리브레이터 회로(302A)는, 옴 동작 영역에 놓일 경우에, 기준 저항기(306)의 저항을 가장 근사화하는 (단자(14)의 관점으로부터의) 저항을 제공하는 MOS 트랜지스터(502, 504, 506 및 508) 서브세트를 발견하고자 시도한다.
이를 위해, 캘리브레이션 회로(302A)는, MOS 트랜지스터(502, 504, 506 및 508)가 옴 동작 영역에 놓일 때, 이들과 동일한 저항을 갖도록 설계된 내부 저항 장치(예컨대, 복제 저항)를 포함할 수 있다. 캘리브레이션 회로(302A)는, 기준 저항기(306)의 저항과 일치하는 집합적 저항을 갖는 내부 복제 저항기의 서브세트를 식별한다. 이것은, 내부 복제 저항기의 초기 서브세트로부터 시작해서, 내부 복제 저항기의 최종, 선택된 서브세트로 끝나는, 반복되는 방식으로 이루어질 것이다.
대안적인 실시예에서, 캘리브레이션 회로(302A)는, 여러 가지 MOS 트랜지스터(502, 504, 506 및 508)가 옴 동작 영역에 놓였다면, 이들 트랜지스터의 저항값에 관한 데이터를 저장하는 룩업 표(미도시)를 포함하거나 그렇지 않으면 룩업 표에 접근한다. 그러한 실시예에서, 캘리브레이션 회로(302A)는 (외부 소스로부터 값을 수신하거나 값을 직접 측정함으로써) 기준 저항기(306)의 저항을 얻고, 그 후 저항값의 서브세트(즉, 개별 MOS 트랜지스터의 서브세트)를 식별하며, 이러한 저항값의 서브세트는 결과적으로 기준 저항기(306)의 저항과 수치적으로 만족스럽게 일치한다.
저항 일치를 얻는 다른 방식이 당업자에게 명백하게 될 것이다.
궁극적으로 식별된 MOS 트랜지스터의 서브세트는 적어도 하나의 NMOS 트랜지스터와 적어도 하나의 PMOS 트랜지스터를 포함하며, 노드(18)와 전원(450) 사이의 MOS 트랜지스터 모두에 이르기까지 그리고 모두를 포함하여 포함할 수 있음을 이해해야 한다.
캘리브레이션 회로(302A)는 래치(304)에 MOS 트랜지스터(502, 504, 506 및 508)에 각자 대응하는 다수의 디지털 캘리브레이션 신호(382, 384, 386 및 388)를 제공한다. 특정한 MOS 트랜지스터에 대응하는 디지털 캘리브레이션 신호는, (i) 이특정한 MOS 트랜지스터가 NMOS 장치인지 PMOS 장치인지와, (ii) 이 특정한 MOS 트랜지스터가, 캘리브레이션 회로(302A)에 의해 결정되어, 옴 동작 영역에 놓이게 될 것인지에 의존하는 전압 레벨에 있을 것이다. 예컨대, 오프 상태에 놓이게 될 PMOS 트랜지스터에 대한 디지털 캘리브레이션 신호를 VDD로 설정할 수 있고, 옴 동작 영역에 놓이게 될 PMOS 트랜지스터에 대한 디지털 캘리브레이션 신호를 VSS로 설정할 수 있고, 오프 상태에 놓이게 될 NMOS 트랜지스터에 대한 디지털 캘리브레이션 신호를 VSS로 설정할 수 있으며, 옴 동작 영역에 놓이게 될 NMOS 트랜지스터에 대한 디지털 캘리브레이션 신호를 VDD로 설정할 수 있다.
래치(304)는, 캘리브레이션 회로(302A)로부터 수신한 디지털 캘리브레이션 신호(382, 384, 386 및 388)의 값을 래치하여 이것들을 래치된 디지털 캘리브레이션 신호(392, 394, 396 및 398)의 형태로 인에이블 회로(305A)에 전송한다. 래치(304)의 래칭 동작은 CAL_EN 신호의 디-어서션에 의해 트리거될 수 있다. 래치된 디지털 캘리브레이션 신호(392, 394, 396 및 398)는, CAL_EN 신호가 어서트되어 예컨대 캘리브레이션 프로세스의 후속한 반복 동안에, 다시 디-어서트될 때까지 동일한 전압을 유지할 것이다. 따라서, 래치(304)의 사용으로 인해 캘리브레이션 회로(302A)는 다시 필요하게 될 때까지 디스에이블되게 되어, 캘리브레이션 회로(302A)는, 사용 중이지 않을 경우에 불필요하게 전류를 낭비하지 않는다. 오히려, 래치된 디지털 캘리브레이션 신호(392, 394, 396 및 398)의 레벨은, 구현하기 간단하고 전력 소모가 낮은 래치(304)에 의해 유지된다.
인에이블 회로(305A) 내에서, 래치된 디지털 캘리브레이션 신호(392, 394, 396 및 398) 각각이 수신되어 ODT_EN 신호와 (예컨대 논리 AND 및 논리 OR 게이트 조합을 사용하여) 논리적으로 결합되어, 게이트 전압(EN_502, EN_504, EN_506 및 EN_508) 중 대응하는 하나를 산출한다. 구체적으로, ODT_EN 신호가 높은 상태가 되어 온-다이 터미네이션이 인에이블됨을 지시할 경우, 래치된 디지털 캘리브레이션 신호(392, 394, 396 및 398)는 인에이블 회로(305A)를 거쳐 불변인 채로 게이트 전압(EN_502, EN_504, EN_506 및 EN_508)으로 전송된다. 따라서, MOS 트랜지스터 중 특정한 트랜지스터에 대응하는 래치된 디지털 캘리브레이션 신호가 그 MOS 트랜지스터를 오프 상태에 놓는데 적절한 레벨에 있는 경우, 그 MOS 트랜지스터에 보내지는 게이트 전압은 이와 동일한 레벨을 얻을 것이다. 유사하게, MOS 트랜지스터 중 특정한 트랜지스터에 대응하는 래치된 디지털 캘리브레이션 신호가 그 MOS 트랜지스터를 옴 동작 영역에 놓는데 적절한 레벨에 있는 경우, 그 MOS 트랜지스터에 보내지는 게이트 전압은 이와 동일한 레벨을 얻을 것이다.
다른 한편, ODC_EN 신호가 낮은 상태가 되어 온-다이 터미네이션이 디스에이블되는 경우, 게이트 전압(EN_502, EN_504, EN_506 및 EN_508) 모두는 대응하는 MOS 트랜지스터를 오프 상태에 놓기에 적절한 레벨, 즉 (NMOS 트랜지스터의 경우) VSS 또는 (PMOS 트랜지스터의 경우) VDD를 갖게 된다. 달리 말하면, 캘리브레이션 회로(302A)로부터 수신한 래치된 디지털 캘리브레이션 신호(392, 394, 396 및 398) 중 어떤 신호의 레벨은 온-다이 터미네이션을 디스에이블시킴으로써 오버라이드된다.
온-다이 터미네이션이 인에이블되는 경우 터미네이션 제어 회로(528A)의 액션을 통해 옴 영역에 놓이게 된 MOS 트랜지스터의 서브세트는 적어도 하나의 NMOS 트랜지스터와 적어도 하나의 PMOS 트랜지스터를 포함하며, 노드(18)와 전원(450) 사이의 MOS 트랜지스터 모두에 이르기까지 그리고 모두를 포함하여 포함할 수 있음을 이해해야 한다.
이제 도 3b를 참조하면, 다른 비-제한적인 실시예에서, 캘리브레이션 프로세스는 아날로그이다. 즉, 터미네이션 제어 회로(528B)에 의해 제공된 게이트 전압(EN_502, EN_504, EN_506 및 EN_508) 각각은, MOS 트랜지스터(502, 504, 506 및 508) 중 대응하는 트랜지스터가 오프 상태에 놓이게 되는 각자의 제 1 전압과, 게이트 전압(EN_502, EN_504, EN_506 및 EN_508)이 미세-조정된 저항을 제공하도록 단계적으로나 연속해서 변경될 수 있는 제 2 전압의 각자의 범위 사이에서 변한다. 구체적으로, 게이트 전압(EN_502, EN_504, EN_506 및 EN_508) 중 주어진 전압이 제 2 전압의 각자의 범위에 있을 경우, MOS 트랜지스터(502, 504, 506 및 508) 중 대응하는 트랜지스터는 옴 동작 영역에 놓여, 게이트 전압(EN_502, EN_504, EN_506 및 EN_508) 중 주어진 전압의 값에 의존하는 가변적인 저항을 제공한다. 따라서, MOS 트랜지스터(502, 504, 506 및 508) 각각의 저항은 특정한 정밀도로 제어할 수 있다.
터미네이션 제어 회로(528B)는 캘리브레이션 회로(302B)를 사용하여 아날로그 캘리브레이션 기능을 제공한다. 전술한 기준 저항기(306)는 ZQ로 표기된 전술한 핀을 거쳐 캘리브레이션 회로(302B)에 의해 접근되는 것으로 도시되지만, 일부 실시예에서, 기준 저항기(306)는 캘리브레이션 회로(302B) 내에 있을 수 있거나 심지어 생략할 수 있음을 이해해야 한다. 기준 저항기(306)는 터미네이션 회로(500)에 의해 얻어지는 원하는 터미네이션 저항을 나타내며, 설계 파라미터이다. 캘리브레이션 회로(302B)는, 캘리브레이션 회로(302B)를 사용하여 캘리브레이션 프로세스를 실행하고자 하는 제어기의 바램을 지시하도록 어서트될 수 있는 제어기(미도시)로부터 전술한 CAL_EN 신호를 수신한다. 구체적으로, CAL_EN 신호의 어서션에 응답하여, 캘리브레이터 회로(302B)는, 옴 동작 영역에 놓일 경우에, 기준 저항기(306)의 저항을 가장 근사화하는 (노드(18)의 관점으로부터의) 저항을 집합적으로 제공하도록 할 수 있는 MOS 트랜지스터(502, 504, 506 및 508) 서브세트를 발견하고자 시도한다.
이를 위해, 캘리브레이션 회로(302B)는, MOS 트랜지스터(502, 504, 506 및 508)가 게이트 전압(EN_502, EN_504, EN_506 및 EN_508)의 함수로서 각각 갖는 것과 같이 인가된 전압의 함수와 동일한 저항 거동을 갖는 캘리브레이션 회로 소자를 포함할 수 있다. 캘리브레이션 회로(302B)는, 어떤 인가된 전압이, 캘리브레이션 회로 소자에 인가될 경우, 기준 저항기(306)의 저항과 일치하는 집합적 저항을 산출하는 지를 식별한다. 이것은, 인가된 전압의 초기 서브세트로부터 시작해서, 인가된 전압의 최종 서브세트로 끝나는, 반복되는 방식으로 이루어질 것이다. 최종 서브세트에서 인가된 전압은 MOS 트랜지스터(502, 504, 506 및 508)에 각각 대응하는 아날로그 캘리브레이션 전압(372, 374, 376 및 378)의 형태로 멀티플렉서(305B)에 출력된다.
대안적인 실시예로, 캘리브레이션 회로(302B)는, 특히 옴 동작 영역에서의 여러 가지 MOS 트랜지스터(502, 504, 506 및 508)의 게이트 전압의 함수로서 저항 거동에 관한 데이터를 저장하는 룩업 표(미도시)를 포함하거나 그렇지 않으면 룩업 표에 접근한다. 그러한 실시예에서, 캘리브레이션 회로(302B)는 처리 기능을 제공한다. 구체적으로, 캘리브레이션 회로(302B)가 (외부 소스로부터 값을 수신하거나 값을 직접 측정함으로써) 기준 저항기(306)의 저항을 얻게 되면, 캘리브레이션 회로(302B)는 룩업 표를 참조하여, 기준 저항기(306)의 저항과 만족스런 일치를 얻기 위해, MOS 트랜지스터(502, 504, 506 및 508) 각각에 인가되어야 하는 게이트 전압을 결정한다. 그렇게 결정한 게이트 전압은 아날로그 캘리브레이션 전압(372, 374, 376 및 378)의 형태로 멀티플렉서(305B)에 출력된다.
저항 일치를 얻는 다른 방식이 당업자에게 명백하게 될 것이다.
MOS 트랜지스터(502, 504, 506 및 508) 중 특정한 MOS 트랜지스터에 대응하는 아날로그 캘리브레이션 전압이, (i) 이 특정한 MOS 트랜지스터가 NMOS 장치인지 PMOS 장치인지와, (ii) 이 특정한 MOS 트랜지스터가 옴 동작 영역에 놓이게 될 것인지와, (iii) 이 특정한 MOS 트랜지스터가 실제 옴 동작 영역에 놓인다고 가정하고, 이 특정한 MOS 트랜지스터에 의해 제공하고자 하는 정확한 저항에 의존하는 전압 레벨에 있을 것임을 이해해야 한다. 예컨대, 오프 상태에 놓이게 될 PMOS 트랜지스터에 대한 아날로그 캘리브레이션 전압을 VDD로 설정할 수 있고, 옴 동작 영역에 놓이게 될 PMOS 트랜지스터에 대한 아날로그 캘리브레이션 전압을 VS1과 VS2로 경계가 정해진 범위(VSS를 포함하거나 그렇지 않을 수 있음) 내에서 설정할 수 있고, 오프 상태에 놓이게 될 NMOS 트랜지스터에 대한 아날로그 캘리브레이션 전압을 VSS로 설정할 수 있으며, 옴 동작 영역에 놓이게 될 NMOS 트랜지스터에 대한 아날로그 캘리브레이션 전압을 VD1과 VD2로 경계가 정해진 범위(VDD를 포함할 수 도 그렇지 않을 수 도 있음) 내에서 설정할 수 있다.
아날로그 캘리브레이션 전압(372, 374, 376 및 378)이 멀티플렉서(305B) 내의 ODT_EN 신호의 상태에 따라 선택적으로 스위칭되어 게이트 전압(EN_502, EN_504, EN_506 및 EN_508) 중 대응하는 전압을 산출한다. 구체적으로, ODT_EN 신호가 높은 상태가 되어 온-다이 터미네이션이 인에이블됨을 지시하는 경우, 아날로그 캘리브레이션 전압(372, 374, 376 및 378)은 멀티플렉서(305B)를 거쳐 불변인 채로 게이트 전압(EN_502, EN_504, EN_506 및 EN_508)에 전송된다. 따라서, MOS 트랜지스터(502, 504, 506 및 508) 중 특정한 트랜지스터에 대응하는 아날로그 캘리브레이션 전압이 그 MOS 트랜지스터를 오프 상태에 놓는데 적절한 레벨에 있는 경우, 그 MOS 트랜지스터로 보내지는 게이트 전압은 이와 동일한 레벨을 얻을 것이다. 유사하게, MOS 트랜지스터(502, 504, 506 및 508) 중 특정한 트랜지스터에 대응하는 아날로그 캘리브레이션 전압이 특정한 원하는 저항을 제공하도록 MOS 트랜지스터를 옴 동작 영역에 놓는데 적절한 레벨에 있는 경우에, 그 MOS 트랜지스터로 보내지는 게이트 전압은 이와 동일한 레벨을 얻을 것이다.
다른 한편, ODT_EN 신호가 낮은 상태가 되어 온-다이 터미네이션이 디스에이블됨을 지시하는 경우에, 게이트 전압(EN_502, EN_504, EN_506 및 EN_508) 모두는 대응하는 MOS 트랜지스터를 오프 상태에 놓는데 적절한 레벨, 즉 VSS(NMOS 트랜지스터의 경우)나 VDD(PMOS 트랜지스터의 경우)가 되게 된다. 달리 말해, 캘리브레이션 회로(302B)로부터 수신한 아날로그 캘리브레이션 전압(372, 374, 376 및 378) 중 어떤 전압의 레벨은 온-다이 터미네이션을 디스에이블함으로써 오버라이드된다. 캘리브레이션 회로(302B)와 멀티플렉서(305B)는 분리될 필요가 없으며 실제로 하나의 모듈로 결합될 수 있음을 이해해야 한다.
비-제한적인 예로서, 멀티플렉서(305B)는, 도 3c에 도시한 바와 같이 병렬 NMOS 및 PMOS 트랜지스터 쌍으로 구성된 CMOS 송신 게이트로 구현할 수 있다. 아날로그 캘리브레이션 전압(372, 374, 376 및 378)이 VSS와 VDD 사이의 범위에 있는 경우에, PMOS 트랜지스터 기판(미도시)은 VDD에 결합될 수 있고, NMOS 트랜지스터 기판(미도시)은 VSS에 결합될 수 있으며, 인버터는 VSS와 VDD에 의해 전원이 공급될 수 있다. ODT_EN 신호가 낮은 상태일 경우, 인버터의 출력은 높은 상태일 것이고, 아날로그 캘리브레이션 전압(372, 374, 376 및 378)과 게이트 전압(EN_502, EN_504, EN_506 및 EN_508) 사이에 연결된 송신 게이트는 오프가 될 것이며, 그 이유는 각 송신 게이트에서 NMOS 트랜지스터는 낮은 게이트 전압을 가질 것이고, 각 송신 게이트에서 PMOS 트랜지스터는 높은 게이트 전압을 가질 것이기 때문이다. 동시에, 정해진 VSS 및 VDD 레벨과 게이트 전압(EN_502, EN_504, EN_506 및 EN_508) 사이에 연결된 송신 게이트는 온이 될 것이며, 그 이유는 각 송신 게이트에서 NMOS 트랜지스터가 높은 게이트 전압을 가질 것이며, 각 송신 게이트에서 PMOS 트랜지스터가 낮은 게이트 전압을 가질 것이기 때문이다. 높은 게이트 전압(EN_502 및 EN_504)은 PMOS 터미네이션 트랜지스터(502 및 504)를 디스에이블시킨다. 낮은 게이트 전압(EN_506 및 EN_508)은 NMOS 터미네이션 트랜지스터(506 및 508)를 디스에이블시킨다.
ODT_EN 신호가 높은 상태일 경우, 인버터의 출력은 낮은 상태일 것이고, 아날로그 캘리브레이션 전압(372, 374, 376 및 378)과 게이트 전압(EN_502, EN_504, EN_506 및 EN_508) 사이에 연결된 송신 게이트는 턴 온될 것이며, 그 이유는 각 송신 게이트에서 NMOS 트랜지스터는 높은 게이트 전압을 가질 것이고, 각 송신 게이트에서 PMOS 트랜지스터는 낮은 게이트 전압을 가질 것이기 때문이다. 동시에, 정해진 VSS 및 VDD 레벨과 게이트 전압(EN_502, EN_504, EN_506 및 EN_508) 사이에 연결된 송신 게이트는 오프가 될 것이며, 그 이유는 각 송신 게이트에서 NMOS 트랜지스터가 낮은 게이트 전압을 가질 것이며, 각 송신 게이트에서 PMOS 트랜지스터가 높은 게이트 전압을 가질 것이기 때문이다. 아날로그 캘리브레이션 전압(372, 374, 376 및 378)은 터미네이션 트랜지스터(502, 504, 506 및 508)에 제공되어 온-다이 터미네이션을 인에이블시킨다.
온-다이 터미네이션이 인이에블될 경우 터미네이션 제어 회로(528B)의 액션을 통해 옴 영역에 놓이게 된 MOS 트랜지스터의 서브세트는 적어도 하나의 NMOS 트랜지스터와, 단일 PMOS 트랜지스터나 단일 NMOS 트랜지스터 중 하나를 포함하고, 노드(18)와 전원(450) 사이의 MOS 트랜지스터 모두에 이르기까지 그리고 모두를 포함하여 포함할 수 있음을 이해해야 한다. 비록 단일 트랜지스터나, NMOS 또는 PMOS 중 하나인 단일 타입의 다수의 트랜지스터를 제공할 수 있을지라도, 적어도 하나의 NMOS 트랜지스터와 적어도 하나의 PMOS 트랜지스터를 포함하는 다수의 트랜지스터를 제공할 수 있다. 단지(14) 상의 전압이 높은 전압과 낮은 전압 사이에서 변함에 따라, NMOS 트랜지스터는 선형 동작으로부터 그 범위의 한 끝을 향하여 낙하하는 반면, PMOS 트랜지스터는 선형 동작으로부터 그 범위의 다른 한 끝을 향하여 낙하할 것이다. NMOS와 PMOS 트랜지스터가 제공되어 단자(14) 상의 전압 범위의 중간에서 유사하거나 동일한 저항을 갖도록 캘리브레이트된다면, 그 범위의 극단의 어느 한쪽에서의 비-선형 효과를 줄일 수 있다.
일부 실시예에서, 하이브리드 아날로그/디지털 접근이, 게이트 전압(EN_502, EN_504, EN_506 및 EN_508) 중 특정한 전압이 디지털 캘리브레이션 신호로부터 유도될 수 있고, 게이트 전압(EN_502, EN_504, EN_506 및 EN_508) 중 특정한 다른 전압이 아날로그 캘리브레이션 신호로부터 유도될 수 있다는 효과를 갖기에, 사용할 수 있음을 또한 이해해야 한다.
이제 도 4a 및 도 4b를 참조하며, 이들 도면은, VSS=0V(접지) 및 VTT=1/2VDD인 특정한 비-제한적인 예에서, VDD 및 VSS에서의 이용 가능한 전압 공급으로부터 전압(VTT)을 생성하는 예시적인 온-칩 전압 생성기(600A 및 600B)를 도시한다. 도 4a에서, 전압 생성기(600A)는 바이어스 단(602)과 출력단(604)을 포함한다. 바이어스 단(602)은, 접지에 배선 연결된 게이트를 가진 PMOS 장치(606)와, VDD에 배선 연결된 게이트를 가진 NMOS 장치(608)를 포함한다. 두 장치 사이에는 추가 PMOS 장치(610)와 추가 NMOS 장치(612)가 연결된다. PMOS 장치(610)는 NMOS 장치(608)의 소스와 드레인 사이에 위치한 접합부(609)에 배선 연결된 게이트를 갖는 반면, NMOS 장치(612)는 PMOS 장치(606)의 드레인과 소스 사이에 위치한 접합부(611)에 배선 연결된 게이트를 갖는다. 출력단(604)은 VDD와 접지 사이에서 직렬로 연결된 PMOS 장치(616)와 NMOS 장치(614)를 포함한다. VTT 노드(620)는 PMOS 장치(616)와 NMOS 장치(614) 사이에 위치한 접합부(613)에 있는 반면, 출력 커패시턴스(618)는 VTT 노드(620)를 접지에 단락시킨다.
예시한 전압 생성기(600A)는, 바이어스 단(602)과 출력단(604)을 거친 전류가 상대적으로 낮은 반면, VTT는 원하는 1/2VDD 레벨에 있다는 장점이 있다. 접지에 배선 연결된 게이트를 갖는 PMOS 장치(606)와 VDD에 배선 연결된 게이트를 가진 NMOS 장치(608)는 저항기 역할을 하여 바이어스 단(602) 내에서 전류를 제한한다. 게다가, 출력단(604)은 상대적으로 적은 전류를 유입하는 반면 VTT는 원하는 1/2VDD 레벨에 있으며, 그 이유는 NMOS 장치(614)와 PMOS 장치(616)가 각각 대략 VT, 즉 임계 전압인 게이트-소스 바이어스를 갖기 때문이다. VTT 노드(620)에서 출력이 원하는 1/2VDD 레벨로부터 멀리 움직이면, 출력 장치(614 및 616) 중 하나의 게이트-소스 바이어스는 증가하여 더 큰 전류를 제공하여 출력 레벨을 1/2VDD로 복구한다. 출력 커패시턴스(618)는 저장소로서 제공되며, VTT 노드(620) 상의 순간 전류 수요를 공급하기에 충분히 크게 될 수 있다. 선택적으로, 전압 생성기(600A)는 공통 바이어스 단을 반도체 장치상의 다른 전압 소스와 공유할 수 있고, 이 반도체 장치는, 메모리 칩인 경우, VCP(Cell Plate Voltage: 셀 플레이트 전압)에서의 소스와 VBLP(Bitline Precharge Voltage: 비트라인 사전충전 전압)에서의 소스를 포함할 수 있다.
도 4b의 전압 생성기(600B)에서, (저항 분배기로서 구현되는) 바이어스 체인(650)은 기준 레벨에서 노드(652)를 설정한다. 노드(652)에서 전압은 단위 이득 구성의 연산 증폭기(654)에 의해 버퍼링된다. VTT 노드(656)는 연산 증폭기(654)의 출력에 위치하고, 출력 커패시턴스(658)에 의해 접지에 단락된다. 일부 실시예에서, 연산 증폭기(654)는 B급 또는 AB급 출력단을 가지며, 여기서 정동작 전류(quiescent current)는, VTT가 원하는 기준 레벨에서 벗어날 때 그 출력으로 흐르는 능동 전류보다 훨씬 작다. 폐쇄 루프 안정성을 위해 우세 극점(dominant pole)을 제공하는 것 외에, 출력 커패시턴스(658)는 VTT 노드(656) 상의 순간 전류 수요를 공급하기에 충분히 크게 될 수 있다. 다시 말해, 출력 커패시턴스(658)로 인해 회로(600B)는, (단자(14)와 같은) 모든 단자가 연속해서 '0'들을 수신하고 있거나 연속해서 '1'들을 수신하고 있는 최악인 경우의 시나리오에서도 VTT 노드(656)를 적절한 레벨(이 경우, VTT=1/2VDD)을 유지하기에 충분한 전류를 공급한다. 따라서, 연산 증폭기(654) 내부의 별도의 보상 커패시터는 필요치 않다. 일부 입력이 '1'을 수신하고 있고 다른 입력은 '0'을 수신하고 있는 중간의 시나리오의 경우, 입력 전류는 실제로 VTT 노드(656)에서 상쇄될 것이며, 연산 증폭기(654)의 전류 구동 요건이 더 낮게 될 것이다.
단일 단자(14) 환경에서 기술된 위 실시예는 또한, 복수의 단자가 입력 단자, 출력 단자, 입/출력 단자 또는 이들의 조합인 경우라면, 그러한 단자의 환경에서도 적용 가능하다는 점을 이해해야 한다. 특히, 도 5를 참조하여, 다른 예시적인 실시예에 따라 반도체 장치(700)의 개략도가 도시된다. 예시한 반도체 장치(700)는, 내부 부분(716)에 이르는 입력 버퍼에 연결된 8개의 데이터 단자(7140...7147)를 갖는 8-비트 데이터버스를 갖는다. 당업자는, 이 데이터버스가 양방향성일 수 있다는 점을 이해할 것이며; 그러나 간략화를 위해 출력 버퍼는 도 5에서 도시하지 않는다.
반도체 장치(700)는 반도체 장치(700)의 내부 부분(716)과 다수의 데이터 단자(7140...7147) 사이에 연결된 터미네이션 회로(500M)를 포함한다. 터미네이션 회로(500M)는 다수의 NMOS 터미네이션 트랜지스터(704N)와 다수의 PMOS 터미네이션 트랜지스터(704P)를 포함한다. NMOS 터미네이션 트랜지스터(704N)와 PMOS 터미네이션 트랜지스터(704P) 각각은 소스와 드레인을 포함하며, 그 하나는 데이터 단자(7140...7147)의 대응하는 하나와 내부 부분(716) 사이의 접합부에 연결된다. 소스와 드레인 중 다른 하나는, 온-다이 터미네이션을 위해 전술한 전압(VTT)을 공급하는 공통 핀(702)에 연결된다. 다른 실시예에서, 전압(VTT)은 예컨대 도 4a와 도 4b를 참조하여 전술한 바와 같이 온-칩으로 생성할 수 있다.
터미네이션 회로(500M)는 제어 회로(728)를 포함하며, 이 회로(728)는 ODT_EN 신호를 기초로 온-다이 터미네이션 기능을 디스에이블 및 인에이블한다. ODT_EN 신호는 반도체 장치(700)의 핀(730)을 통해 제어 회로(728)에 제공할 수 있다. 비-제한적인 예에서, 온-다이 터미네이션은, 반도체(700)가 수신 모드에 있을 경우에 인에이블될 수 있고, 반도체 장치(700)가 단자(714)를 구동하고 있는 경우에 디스에이블될 수 있다.
ODT_EN 신호 레벨을 기초로, 제어 회로(728)는, NMOS 터미네이션 트랜지스터(704N) 각각의 게이트에 공급된 게이트 전압(EN_704N) 레벨과 PMOS 터미네이션 트랜지스터(704P) 각각의 게이트에 공급된 게이트 전압(EN_704P) 레벨을 설정한다. 구체적으로, ODT_EN 신호가 디-어서트될 경우, 제어 회로(728)는 게이트 전압(EN_704N)이 NMOS 터미네이션 트랜지스터(704N)가 오프 상태에 놓임을 보장하는 레벨을 갖게 하며, 그러한 레벨의 예는 VSS이다. 제어 회로(728)는 또한 게이트 전압(EN_704P)이 PMOS 터미네이션 트랜지스터(704P)가 오프 상태에 놓임을 보장하는 레벨을 갖게 하며, 그러한 레벨의 예는 VDD이다.
대조적으로, ODT_EN 신호가 어스트될 경우, 제어 회로(728)는 게이트 전압(EN_704N)이 NMOS 터미네이션 트랜지스터(704N)가 옴 동작 영역에 놓임을 보장하는 레벨을 갖게 한다. 일부 실시예에서, 그러한 레벨의 예는 VDD와 같은 정해진 전압이다. 다른 실시예에서, 그러한 레벨의 예는 VD1과 VD2에 의해 경계가 정해지는 범위 내에서 변하여, NMOS 터미네이션 트랜지스터(704N)는 가변 저항을 제공하게 된다. 제어 회로(728)는 또한 게이트 전압(EN_704P)이 PMOS 터미네이션 트랜지스터(704P)가 옴 동작 영역에 놓임을 보장하는 레벨을 갖게 한다. 일부 실시예에서, 그러한 레벨의 예는 VSS와 같은 정해진 전압이다. 다른 실시예에서, 그러한 레벨의 예는 VS1과 VS2에 의해 경계가 정해지는 범위 내에서 변하여, PMOS 터미네이션 트랜지스터(704P)는 가변 저항을 제공하게 된다.
전술한 예에서, 각 데이터 단자에 연결된 두 터미네이션 트랜지스터는 온-다이 터미네이션이 인에이블되었을 경우에 옴 동작 영역에 놓였음을 이해해야 한다. 그러나 일부 실시예에서, 하나 이상의 데이터 단자에 연결된 PMOS와 NMOS 터미네이션 트랜지스터가 복수 개로 혼합되어 있을 수 있고, 그러한 경우, 이들 터미네이션 트랜지스터 중 어떠한 서브세트가 원하는 터미네이션 저항값을 얻도록 옴 동작 영역에 놓여야 하는지를 식별하는 것이 바람직할 수 있다.
상기 실시예 각각에서, MOS 트랜지스터의 크기는 원하는 저항을 여전히 제공하면서도 감소할 수 있음을 이해해야 한다. 특히, MOS 트랜지스터가 옴 동작 영역에 놓일 경우, 드레인을 거친 전류(ID로 표기)는 다음의 수학식에 의해 드레인-소스 전압 강하(VDS로 표기)와 게이트-소스 전압 강하(즉, 게이트 전압-VGS로 표기)에 대략 관련된다(전자회로, 3판, 310페이지 참조, Adel S.Sedra 및 Kenneth C. Smith 저, Saunders 대학출판부, 1991, 본 명세서에서 인용됨).
[수학식 1]
Figure pct00001
여기서 VT는 해당 MOS 트랜지스터의 임계 전압이고, K는 다음의 수학식으로 주어지는 장치 파라미터이다:
[수학식 2]
Figure pct00002
여기서
Figure pct00003
는 "전자 이동도"이이고, Cox는 "옥사이드 커패시턴스"이고, L은 MOS 트랜지스터의 채널 길이이며, W는 MOS 트랜지스터의 채널 폭이다. 따라서, RMOS=VDS/ID로 표현되는, MOS 트랜지스터에 의해 제공되는 저항은 다음과 같다:
[수학식 3]
Figure pct00004
따라서, RMOS는 채널 폭(W)과 게이트 전압(VGS) 모두에 반비례한다. 그에 따라 동일한 게이트-소스 전압(VGS)을 유지하면서, 더 큰 저항을 더 작은 MOS 트랜지스터로 얻을 수 있다. 역으로, 더 큰 게이트-소스 전압(VGS)을 공급함으로써, 더 작은 MOS 트랜지스터를 사용하여 원하는 저항을 얻을 수 있다. "더 작은" MOS 트랜지스터에 의해, ESD(Electro-Static Discharge) 보호 사양의 경우 채널 폭(W)이 줄어들 수 있는 반면 채널 길이(L)는 일정하게 유지됨을 생각해 볼 수 있다. 그러나 이것은 MOS 트랜지스터의 크기를 감소시키는 단 하나의 예시적인 방식이다.
따라서, 옴 동작 영역에 있을 경우에 더 작은 MOS 트랜지스터를 사용하여 원하는 저항을 제공하기 위한 절충은, 게이트에 더 큰 전압을 공급하기 위해 필요한 것이다. NMOS 트랜지스터의 경우, 이것은 (기판 전극이 VSS에 있는 동안) VDD보다 큰 게이트 전압을 공급하는 것으로 해석되며, PMOS 트랜지스터의 경우, 이것은 (기판 전극이 VDD에 있는 동안) VSS보다 더 작은 게이트 전압을 공급하는 것으로 해석된다.
일부 실시예에서, 전용 전원이 이들 더 큰 게이트 전압을 생성하기 위해 제공될 수 있다. 그러나 다른 실시예에서, 이미 더 큰 전압에 있는 기존의 전원을 재사용할 수 있다. 이것은, 워드라인과 비트라인을 거쳐 접근한 메모리 셀 어레이를 포함하는 특정한 메모리 모듈을 갖는 경우이다. 그러한 경우, 재사용할 수 있는 VDD를 초과하는 전압의 예는, DRAM에서 워드라인을 활성화하는데 그 밖에 사용되는 VPP 전원이며, 재사용할 수 있는 전원 미만의 전압의 예는, DRAM에서 셀 기판 백-바이어스에 그 밖에 사용되는 VBB 공급이다. 다른 가능성이 존재하며, 본 발명의 실시예의 범위 내에 있다.
VSS와 VDD 사이에 존재하는 범위를 초과하는 동적인 범위를 갖는 게이트 전압을 공급하는 것의 바람직함을 규명하였기에, 이를 달성하는 여러 가지 방식이 있다. 예컨대, 전력 보존 관점에서, 2-단계 프로세스로 진행하는 것이 바람직할 수 있어, 게이트 전압은 먼저 터미네이션 제어 회로(528A)의 경우에 이전에 기술한 바와 같이 생성되며(즉, VSS 내지 VDD의 동적 범위를 가짐), 그 후 게이트 전압의 동적 범위는 레벨 시프터를 사용하여 증가한다. 구체적으로, 도 6a에서 802로 도시된 것과 같은 레벨 시프터는 도 1 및 2에서 PMOS 트랜지스터(502 및 504)의 게이트와 터미네이션 제어 회로(528A) 사이의 경로에서 삽입될 수 있다. 유사하게, 도 6b에서 852로 도시한 것과 같은 레벨 시프터가 NMOS 트랜지스터(506 및 508)의 게이트와 터미네이션 제어 회로(528A) 사이의 경로에 삽입될 수 있다. 레벨 시프터는 터미네이션 제어 회로(528A)와 트랜지스터(502, 504, 506 및 508) 모두나 트랜지스터(502, 504, 506 및 508)의 단지 서브세트 사이의 경로에 삽입할 수 있음을 이해해야 한다. 따라서, 동일한 타입(예컨대, NMOS 또는 PMOS)의 트랜지스터가, 이들 트랜지스터를 옴 동작 영역에 놓는 서로 다른 게이트 전압이 제공되는 것이 가능하다.
도 6a에 도시한 예시적인 실시예에서, 레벨 시프터(802)는 (VSS나 VDD 중 하나인 레벨을 갖는 이진 신호인 것으로 가정되는) 입력 전압(EN_502)을 (VBB나 VDD 중 하나인 레벨을 갖는 이진 신호일 것인) 레벨 시프트된 출력 전압(EN_502+)으로 변환한다. 여기서, VBB는 VSS보다 낮은 전압 레벨을 나타낸다. 비-제한적인 예에서, VSS는 0V일 수 있고, VBB는 -1.0V일 수 있다. 다른 가능성이 존재하고, 본 발명의 특정 실시예의 범위 내에 있는 것으로 고려된다.
구체적으로, 레벨 시프터(802)는 MOS 트랜지스터(804 및 806)의 두 서로 연결된 분기를 포함한다. 제 1 분기(804)는, 입력 전압(EN_502)을 수신하는 게이트를 갖는 PMOS 트랜지스터(808)를 포함한다. PMOS 트랜지스터(808)의 소스는 전원(VDD)에 연결되고 PMOS 트랜지스터(808)의 드레인은 NMOS 트랜지스터(810)의 드레인에 연결된다. NMOS 트랜지스터(810)의 소스는 전압(VBB<VSS)에서 전원(812)에 연결된다. 제 2 분기(806)는 VDD에 또한 연결되는 소스와 NMOS 트랜지스터(816)의 드레인에 연결되는 드레인을 갖는 PMOS 트랜지스터(814)를 포함한다. NMOS 트랜지스터(816)의 소스는 전압(VBB)에서 전원(812)에 연결된다. PMOS 트랜지스터(814)의 게이트는, 입력 전압(EN_502)을 반전시키는 인버터(811)의 출력에 연결된다. 또한, 제 1 분기(804)에서 NMOS 트랜지스터(810)의 게이트는 제 2 분기(806)에서 NMOS 트랜지스터(816)의 드레인에 연결된다. 게다가, 제 2 분기(806)에서 NMOS 트랜지스터(816)의 게이트는 제 1 분기(804)에서 NMOS 트랜지스터(810)의 드레인에 연결된다. 끝으로, 레벨 시프트된 출력 전압(EN_502+)을 PMOS 트랜지스터(814)의 드레인과 NMOS 트랜지스터(816)의 소스 사이의 노드(820)에서 취한다. 따라서, 당업자는, 입력 전압(EN_502)이 VSS에 있을 경우, 레벨 시프트된 출력 전압(EN_502+)은 VBB에 있고, 입력 전압(EN_502)이 VDD에 있을 경우, 레벨 시프트된 출력 전압(EN_502+)은 VDD에 있음을 도 6a로부터 이해할 것이다.
도 6a에 도시한 예시적인 실시예에서, 레벨 시프터(852)는 (VSS나 VDD 중 하나인 레벨을 갖는 이진 신호인 것으로 가정되는) 입력 전압(EN_506)을 (VSS나 VPP 중 하나인 레벨을 갖는 이진 신호일 것인) 레벨 시프트된 출력 전압(EN_506+)으로 변환한다. 여기서, VPP는 VDD보다 큰 전압 레벨을 나타낸다. 비-제한적인 예에서, VDD는 1.8V일 수 있고, VPP는 2.5V일 수 있다. 다른 가능성이 존재하며, 본 발명의 특정 실시예의 범위 내에 있는 것으로 고려된다.
구체적으로, 레벨 시프터(852)는 MOS 트랜지스터(854 및 856)의 두 개의 서로 연결된 분기를 포함한다. 제 1 분기(854)는 입력 전압(EN_506)을 수신하는 게이트를 갖는 NMOS 트랜지스터(858)를 포함한다. NMOS 트랜지스터(858)의 소스는 전원(VSS)에 연결되고, NMOS 트랜지스터(858)의 드레인은 PMOS 트랜지스터(860)의 드레인에 연결된다. PMOS 트랜지스터(860)의 소스는 전압(VPP>VDD)에서 전원(862)에 연결된다. 제 2 분기(856)는 VPP에서 전원(862)에 또한 연결되는 소스와, PMOS 트랜지스터(866)의 드레인에 연결되는 드레인을 갖는 NMOS 트랜지스터(864)를 포함한다. PMOS 트랜지스터(866)의 소스는 전압(VPP)에서 전원(862)에 연결된다. NMOS 트랜지스터(864)의 게이트는, 입력 전압(EN_506)을 반전시키는 인버터(861)의 출력에 연결된다. 또한, 제 1 분기(854)의 PMOS 트랜지스터(860)의 게이트는 제 2 분기(856)의 PMOS 트랜지스터(866)의 드레인에 연결된다. 게다가, 제 2 분기(856)의 PMOS 트랜지스터(866)의 게이트는 제 1 분기(854)의 PMOS 트랜지스터(860)의 드레인에 연결된다. 마지막으로, 레벨 시프트된 출력 전압(EN_506+)은 NMOS 트랜지스터(864)의 소스와 PMOS 트랜지스터(866)의 드레인 사이의 노드(870)에서 취한다. 당업자는 따라서 도 6b로부터 입력 전압(EN_506)이 VSS에 있을 경우, 레벨 시프트된 출력 전압(EN_506+)이 VSS에 있고, 입력 전압(EN_506)이 VDD에 있을 경우, 레벨 시프트된 출력 전압(EN_506+)이 VPP에 있음을 이해할 것이다.
일부 독자에게 친숙한 것일 수 있는 부호 "VDD", "VSS", "VPP" 및 "VBB"는 여러 전원의 전압 레벨을 서로에 대한 컨텍스트(context)에 놓기 위한 보조 수단으로서 단지 예시용으로 사용됨을 이해해야 한다. 그러나 부호 "VDD", "VSS", "VPP" 및 "VBB"에 의해 나타낸 실제 전압 레벨은, 문헌을 참조하여 독자가 보게 될 수 있는 그러한 특정한 전압 레벨로만 제한되지 않으며, 다른 부호로나 부호 없이 문헌에 나타내어진 것으로 독자가 보게 될 수 있는 전압 레벨을 얻는 것을 막지는 않는다.
도 3b를 참조하여 상술한 아날로그 터미네이션 제어 회로(528B)는 오로지 NMOS 트랜지스터만 또는 오로지 PMOS 트랜지스터만을 갖고, 그리고 적게는 한 타입이나 다른 타입의 단일 MOS 트랜지스터를 갖는 반도체 장치의 구현에 사용할 수 있음을 또한 이해해야 한다. 또한, 아날로그 터미네이션 제어 회로(528B)는, VTT 터미네이션 전압 전원(450)에 의해 제공된 전압 레벨에 상관없이 반도체 장치의 구현에 사용할 수 있다. 따라서, 도 7을 참조하며, 여기서는, 반도체 장치(900)의 내부 부분(916)에 연결된 단자(914)의 온-다이 터미네이션을 위한 터미네이션 회로(901)가 도시되어 있다. 단자(914)는 입력 단자, 출력 단자 또는 양방향 입/출력 단자일 수 있다. 특정한 비-제한적 실시예에서, 단자(914)는 대응하는 논리 값을 대표하는 두 개의 전압 레벨 사이에서 변하는 데이터 신호를 송신 및/또는 수신하도록 구성할 수 있다. 내부 부분(916)과 단자(914)를 포함하는 반도체 장치(900)는, 온-다이 터미네이션으로부터 유익을 얻을 수 있는 어떤 다른 타입의 반도체 장치나 메모리 칩일 수 있다.
터미네이션 회로(901)가, 반도체 장치(900)의 내부 부분(916)과 단자(914) 사이에 있는 지점(즉, 노드(918))에 반도체 장치(900) 내에서 연결되는 것으로 도시될지라도, 터미네이션 회로(901)가 단자(914)에 직접 연결되는 것이 본 발명의 실시예의 범위 내에 있음을 이해해야 한다. 터미네이션 회로(901)는, 전압(VXYZ)에 있는 지점/노드(918)를 통해 단자(914)와 전원(950) 사이의 경로를 포함한다. 전압(VXYZ)은 VDD/2와 같은 중간-지점 터미네이션 전압, VDD와 같은 의사 개방-드레인 터미네이션 전압, VSS와 같은 근 접지 터미네이션 전압, 또는 어떤 다른 적절한 터미네이션 전압일 수 있다. 도 7에 도시한 바와 같이, 전원(950)은 반도체 장치(900) 내부에 있을 수 있고, 그러한 경우 VXYZ는 온-칩 방식으로 생성된다고 말할 수 있다. 대안적으로, 전원(950)은 예컨대 반도체 장치(900) 외부에 있을 수 있어 데이터 단자를 통해 접근할 수 있다. 이 경우, VXYZ는 오프-칩 방식으로 생성된다고 말할 수 있다. 전원(950)은 전압(VXYZ)을, 내부 부분(916)에 포함된 구성요소들과 같은 반도체 장치(900)의 다른 구성요소에 공급하는데 또한 사용할 수 있다. 대안적으로, 전원(950)은 온-다이 터미네이션 작업 전용일 수 있다.
(지점/노드(918)를 통한) 단자(914)와 전원(950) 사이의 경로는, MOS 트랜지스터(902)를 포함한 적어도 하나의 MOS 트랜지스터를 포함한다. MOS 트랜지스터(902)를 포함하는 이 적어도 하나의 MOS 트랜지스터는 PMOS 트랜지스터나 NMOS 트랜지스터일 수 있다. 예시한 실시예에서, NMOS 트랜지스터로 도시한 MOS 트랜지스터(901) 하나(1)가 있지만, 경로에서 MOS 트랜지스터의 개수나 경로에서 특정한 MOS 트랜지스터가 PMOS 트랜지스터인지 NMOS 트랜지스터인지에 대한 특정한 제한은 없음을 이해해야 한다. 또한, (지점/노드(918)를 통한) 단자(914)와 전원(950) 사이의 경로는 병렬, 직렬 또는 이들의 조합으로 놓인 MOS 트랜지스터를 포함할 수 있다.
MOS 트랜지스터(902)는, 당업자가 제어 전극인 것으로 이해하게 될 게이트(902G)를 포함한다. 게이트(902G)는, 터미네이션 제어 회로(928)에 의해 공급된 게이트 전압(EN_902)에 의해 구동된다.
게다가, MOS 트랜지스터(902)는 제 1 전류 전달 전극(902S)과 제 2 전류 전달 전극(902D)을 포함한다. 전류 전달 전극 중 하나는 전원(950)에 연결되는 반면, 전류 전달 전극 중 다른 하나는 (지점/노드(918)를 통해) 단자(914)에 연결된다. 어떤 전류 전달 전극이 더 높은 전위에 있는지에 따라, 제 1 전류 전달 전극이 "소스"로서 동작하게 되거나, 제 2 전류 전달 전극이 "드레인"으로 동작하게 되거나 그 반대로 동작하게 된다.
더 나아가, MOS 트랜지스터(902)는 기판 전극(902T)을 포함한다. 기판 전극(902T)은 핀(910)을 통해 전원(910)에 연결된다. 도시된 NMOS 트랜지스터(902)의 경우, 전원(910)은 전압(VSS)으로 유지될 수 있다. 전압(VSS)은, 반도체 장치(900)의 구성요소 그리고 특히 터미네이션 회로(901)가 단자(914)에서의 신호의 예상 전압 스윙 내에서 적절히 기능하게 하기에 충분한 전압 "헤드룸"을 제공하도록, 선택할 수 있다. 따라서, 단자(914)의 신호는 말하자면 0.0V와 0.6V 사이에서 변하는 것으로 예상되는 경우에, VSS를 0V로 설정할 수 있다. 본 발명의 특정 실시예의 범위 내에 있는 것으로서 다른 가능성을 생각해 볼 수 있다.
터미네이션 제어 회로(928)는, 게이트 전압(EN_902)을 변화시키고, 그에 따라 MOS 트랜지스터(902)의 도통 상태 변화를 야기함으로써, ODT_EN 신호의 어서션에 응답하도록 구성된다.
더 구체적으로, ODT_EN 신호가 디-어서트되는 경우(즉, 온-다이 터미네이션이 디스에이블되는 경우), 터미네이션 제어 회로(928)는, NMOS 트랜지스터(902)가 오프 상태에 놓임을 보장하도록, 게이트 전압(EN_502)이 충분히 낮게(예컨대, VSS) 되게 하도록 구성된다. 오프 상태에서, MOS 트랜지스터(902)는 제 1 전류 전달 전극(902S)과 각자의 제 2 전류 전달 전극(902D) 사이에서 개방 회로로서 효과적으로 동작한다.
대조적으로, ODT_EN 신호가 어서트되는 경우(즉, 온-다이 터미네이션이 인에이블되는 경우), 터미네이션 제어 회로(928)는, MOS 트랜지스터(902)를 옴 동작 영역에 놓기에 적절한 레벨을 얻도록 게이트 전압(EN_902)이 변화하게 한다.
MOS 트랜지스터(902)를 옴 동작 영역에 놓기에 적절한 게이트 전압의 레벨은, 다른 가능한 파라미터 중에서: (i) MOS 트랜지스터(902)가 NMOS 트랜지스터라는 사실; (ii) 전원(950)의 전압(VXYZ); 및 (iii) MOS 트랜지스터(902)의 임계 전압의 함수이다. 상기 내용으로부터, MOS 트랜지스터(902)가 시간상의 주어진 지점에서 자신을 발견하게 되는 도통 상태가 단자(914)의 순간 전압에 의해 영향을 받을 수 있음이 명백할 것이다. 특히, 단자(914)의 전압은, 피크나 밸리 동안, MOS 트랜지스터(902)를 옴 영역 밖으로 그리하여 다른 동작 영역으로 보낼 수 있다. 이점은 허용될 수 없는 상황을 구성하지는 않는다. 대체로, MOS 트랜지스터(902)를 옴 동작 영역에 놓는데 적절한 게이트 전압의 레벨이, 단자(914)의 신호의 예상 전압 스윙의 실질적인 범위 내내 옴 동작 영역의 동작을 보장하고, 옴 영역에서의 동작이 단자(914)의 신호의 전체 예상 전압 스윙 내내 연속해서 유지됨을 보장할 필요가 없는 레벨일 수 있음을 이해해야 한다.
따라서, 예컨대 VXYZ=VSS=0V이고, 단자(914)의 전압이 0V와 0.6V 사이에서 스윙하는 것으로 예상되는 경우에, (0.5V인 통상적인 트랜지스터 임계 전압(VT)의 경우) MOS 트랜지스터(902)를 옴 동작 영역에 놓는 게이트 전압 범위의 특정한 비-제한적인 예는 0.9V 내지 1.2V이다. 그러한 배치를 통해, MOS 트랜지스터(902)는 이제, 터미네이션 저항의 아날로그 제어를 허용하면서, 단자(914)의 신호의 예상 전압 스윙의 실질적인 범위 내내 옴 동작 영역에서 동작한다.
전원(950)의 전압 레벨인 것으로 이전에 기술되었던 VXYZ는 MOS 트랜지스터(902)를 옴 동작 영역에 놓는 게이트 전압보다 작음을 주의해야 한다. MOS 트랜지스터(902)가 PMOS 트랜지스터였다면, 정반대의 경우였을 것이다.
특정한 비-제한적 실시예에서, VXYZ는 VSS=0V 및 VDD=1.8V일 경우 두 전압(VSS와 VDD) 사이의 실질적으로 중간일 수 있다, 예컨대 VXYZ=0.9일 수 있다. 그러나 이것은 단지 하나의 가능성이다. 다른 가능성은 도 8에 도시한 바와 같이 분리된 터미네이션 시나리오를 포함하며, 이 도면은 도 7의 터미네이션 회로(901)와 유사한 터미네이션 회로(1001)를 예시하지만 여기서 VXYZ는 VSS로 설정되는 반면, MOS 트랜지스터(902)에 상보적인 추가 MOS 트랜지스터(902*)가 노드(918)와 VDD 사이에 제공된다. MOS 트랜지스터(902*)는 PMOS 트랜지스터인 반면, MOS 트랜지스터(902)는 계속해서 NMOS 트랜지스터이다.
MOS 트랜지스터(902 및 902*)가 옴 동작 영역에 놓일 경우, 이들은, 드레인-소스 전압 강하와 전류 전달 전극(드레인 및 소스)을 통해 흐르는 전류의 몫에 의해 근사화되는 저항을 갖는 저항기로서 효과적으로 동작한다. 전원(950)과 노드(918) 사이의 경로와 전원(910)과 노드(918) 사이의 경로는 수동 저항기 없이 유지할 수 있음도 주의해야 한다. 이처럼, 노드(918)와 전원(950 및 910) 사이의 도전율은, 옴 동작 영역에 놓인 MOS 트랜지스터(902 및 902*)에 상당한 부분 기인함이 명백할 것이다. 또한, 노드(918)와 전원(950 및 910) 사이의 전기 저항은, MOS 트랜지스터(902 및 902*)가 오프 상태(이 경우 이들은 개방 회로로 동작함)인지나 옴 동작 영역(이 경우 이들은 저항기로서 동작함)에 놓이는지에 상관없이, MOS 트랜지스터(902 및 902*)에 상당한 부분 기인함이 명백할 것이다.
게이트 전압(EN_902 및 EN_902*)을 변경하여, 서로 다른 전기 저항이 노드(918)와 전원(950 및 910) 사이의 경로에 제공되게 함을 또한 이해해야 한다. 특히, 약간 변경된 터미네이션 제어 회로(928*)는, 게이트 전압(EN_902 및 EN_902*)을 제어함으로써, 경로의 전기 저항을 제어하는데 사용될 수 있다. 구체적으로, 터미네이션 제어 회로(928*)에 의해 제공되는 게이트 전압(EN_902)은, MOS 트랜지스터(902)가 오프 상태에 놓이는 제 1 전압과, 게이트 전압(EN_902)이 단계적으로나 연속해서 변할 수 있는 제 2 전압 범위 사이에서 변하는 반면, 터미네이션 제어 회로(928*)에 의해 제공된 게이트 전압(EN_902*)은, MOS 트랜지스터(902*)가 오프 상태에 놓인 제 1 전압과, 게이트 전압(EN_902*)이 단계적으로나 연속해서 변할 수 있는 제 2 전압 범위 사이에서 변한다. 구체적으로, 게이트 전압(EN_902 및 EN_902*)이 제 2 전압 범위에 있을 경우에, MOS 트랜지스터(902 및 902*)는 옴 동작 영역에 놓이며, 게이트 전압(EN_902 및 EN_902*)의 값에 각각 의존하는 가변적인 저항을 제공한다. 따라서, MOS 트랜지스터(902 및 902*)의 저항은 특정한 정밀도로 제어할 수 있다.
터미네이션 제어 회로(928*)는 캘리브레이션 회로(952)와 멀티플렉서(955)를 사용하여 아날로그 캘리브레이션 기능을 제공한다. 기준 저항기(미도시)가 반도체 장치(900)의 외부 핀을 거쳐 캘리브레이션 회로(952)에 의해 접근되고 있을 수 있지만, 일부 실시예에서, 기준 저항기는 캘리브레이션 회로(952) 내부에 있을 수 있거나 심지어 생략할 수 있음을 이해해야 한다. 기준 저항기는 터미네이션 회로(950)에 의해 얻게 되는 원하는 터미네이션 저항을 나타내며 설계 파라미터이다. 캘리브레이션 회로(952)는, 캘리브레이션 회로(952)를 사용하여 캘리브레이션 프로세스를 실행하고자 하는 제어기의 바램을 나타내기 위해 어서트될 수 있는 그러한 제어기(미도시)로부터 "캘리브레이션 인에이블"(CAL_EN) 신호를 수신한다.
일 실시예에서, 캘리브레이션 회로(952)는, MOS 트랜지스터(902 및/또는 902*)가 게이트 전압(EN_902 및/또는 EN_902*)의 함수로서 갖고 있는 것과 같이 인가된 전압의 함수와 동일한 저항 거동을 갖는 캘리브레이션 회로 소자(또는 복수의 캘리브레이션 회로 소자들)를 포함할 수 있다. 따라서, CAL_EN 신호의 어서션에 응답하여, 캘리브레이션 회로(952)는, 캘리브레이션 회로 소자(들)에 인가될 경우, 어떤 인가된 전압(들)이 기준 저항기의 저항과 일치하는 저항을 산출하는 지를 식별한다. 이것은, 초기 인가된 전압으로 시작해서 최종 인가된 전압으로 끝나는 반복적인 방식으로 이뤄질 수 있다. 최종 인가된 전압은 아날로그 캘리브레이션 전압(972 및/또는 976)의 형태로 멀티플렉서(955)에 출력된다.
대안적인 실시예에서, 캘리브레이션 회로(952)는, 특히 옴 동작 영역에서 게이트 전압의 함수로서 MOS 트랜지스터(902 및/또는 902*)의 저항 거동에 관한 데이터를 저장하는 룩업 표(미도시)를 포함하거나 그렇지 않다면 그러한 룩업 표에 접근한다. 그러한 실시예에서, 캘리브레이션 회로(952)는 처리 기능을 제공한다. 구체적으로, 캘리브레이션 회로(952)는 (외부 소스로부터의 값을 수신하거나 직접 값을 측정함으로써) 기준 저항기의 저항을 얻으므로, 캘리브레이션 회로(952)는 룩업 표를 참조하여, 기준 저항기의 저항에 만족스럽게 일치하도록, MOST 트랜지스터(902 및/또는 902*)에 인가되어야 하는 게이트 전압을 결정한다. 그렇게 결정한 게이트 전압은 아날로그 캘리브레이션 전압(972 및/또는 976)의 형태로 멀티플렉서(955)에 출력된다.
저항 일치를 얻는 다른 방식은 당업자에게 명백하게 될 것이다.
아날로그 캘리브레이션 전압(972)은, MOS 트랜지스터(902)가 NMOS 장치라는 점을 고려하고, MOS 트랜지스터(902)가 옴 동작 영역에 놓이게 될 것인지와, 그렇다면 MOS 트랜지스터(902)에 의해 제공하고자 하는 정확한 저항에 의존하는 전압 레벨에 있을 것임을 이해해야 한다. 예컨대, 아날로그 캘리브레이션 전압은, MOS 트랜지스터(902)가 오프 상태에 놓이게 될 경우 VSS로 설정할 수 있고, MOS 트랜지스터(902)가 옴 동작 영역에 놓이게 될 경우 VD1과 VD2에 의해 경계가 정해진 범위(VDD를 포함하거나 그렇지 않을 수 있음) 내로 설정할 수 있다.
아날로그 캘리브레이션 전압(976)은, MOS 트랜지스터(902*)가 PMOS 장치라는 점을 고려하고, MOS 트랜지스터(902*)가 옴 동작 영역에 놓이게 될 것인지와, 그렇다면 MOS 트랜지스터(902*)에 의해 제공하고자 하는 정확한 저항에 의존하는 전압 레벨에 있을 것임을 이해해야 한다. 예컨대, 아날로그 캘리브레이션 전압은, MOS 트랜지스터(902*)가 오프 상태에 놓이게 될 경우 VDD로 설정할 수 있고, MOS 트랜지스터(902*)가 옴 동작 영역에 놓이게 될 경우 VS1과 VS2에 의해 경계가 정해진 범위(VSS를 포함하거나 그렇지 않을 수 있음) 내로 설정할 수 있다.
분리된 터미네이션 구현의 경우, NMOS 및 PMOS 장치 모두가 보통 모두 인에이블되거나 모두 디스에이블된다. 인에이블되는 경우, NMOS 및 PMOS 장치의 저항을 동일한 것으로 캘리브레이트하면, VDD와 VSS 사이의 중간점에서 유효 터미네이션 전압을 얻으며, NMOS 또는 PMOS 장치의 캘리브레이트된 저항값의 1/2와 같은 유효 터미네이션 저항을 얻는다.
아날로그 캘리브레이션 전압은 멀티플렉서(955)의 ODT_EN 신호에 의해 선택되어 게이트 전압(EN_902 및 EN_902*)을 산출한다. 구체적으로, ODT_EN 신호가 높은 상태가 되어 온-다이 터미네이션이 인에이블됨을 나타낼 경우, 아날로그 캘리브레이션 전압은 멀티플렉서(955)를 거쳐 불변인 채로 게이트 전압(EN_902 및 EN_902*)으로 전송된다. 따라서, 아날로그 캘리브레이션 전압이 MOS 트랜지스터(902 및 902*)를 오프 상태에 놓는데 적절한 레벨에 있는 경우, 게이트 전압(EN_902 및 EN_902*)은 이들 레벨을 얻을 것이다. 유사하게, 아날로그 캘리브레이션 전압이, 특정한 원하는 저항을 제공하도록, MOS 트랜지스터(902 및 902*)를 옴 동작 영역에 놓는데 적절한 레벨에 있는 경우, 게이트 전압(EN_902 및 EN_902*)이 이들 레벨을 얻을 것이다.
다른 한편, ODT_EN 신호가 낮은 상태가 되어 온-다이 터미네이션이 디스에이블됨을 나타내는 경우에, 게이트 전압(EN_902 및 EN_902*)은 MOS 트랜지스터(902 및 902*)를 오프 상태에 놓는데 적절한 레벨, 즉 각각 VSS 및 VDD를 갖게 된다. 달리 말해, 캘리브레이션 회로(952)로부터 수신한 아날로그 캘리브레이션 전압의 레벨은 온-다이 터미네이션을 디스에이블함으로써 오버라이드된다. 캘리브레이션 회로(952)와 멀티플렉서(955)는 분리될 필요가 없고, 실제로 단일 모듈로 결합될 수 있음을 이해해야 한다.
상술한 실시예의 컨텍스트에서, 여러 소자와 회로는 간략화를 위해 서로 연결된 것으로 도시한다. 본 발명의 실제 출원에서, 소자, 회로 등은 서로 직접 연결할 수 있다. 또한, 소자, 회로 등은, 이들이 그 일부를 형성하는 장치, 시스템 또는 기기의 동작에 필요한 다른 소자, 회로 등을 통해 서로 간접적으로 연결할 수 있다. 따라서, 실제 구성에서, 여러 소자와 회로는, 달리 규정하고 있지않다면, 서로 직접 또는 간접적으로 결합 또는 연결될 수 있다.
기술한 실시예의 특정한 적응 및 변경을 할 수 있다. 그러므로 상술한 실시예는 예시적이고 제한적이지는 않다고 생각될 것이다. 또한, 본 발명의 특정 실시예의 동작에 필요할 수 있는 추가 소자는, 이들이 당업자의 권한 내에 있는 것으로 여겨지므로 기술하거나 예시하지 않았다. 게다가, 본 발명의 특정한 실시예는, 본 명세서에 구체적으로 개시하지 않은 어떤 소자가 없을 수 있고, 결핍될 수 있으며 및/또는 그러한 소자 없이도 기능할 수 있다.

Claims (75)

  1. 내부 부분에 연결된 단자를 갖는 반도체 장치에서, 상기 반도체 장치의 단자에 대해 온-다이 터미네이션(on-die termination)을 제공하는 터미네이션 회로로서,
    - 상기 단자와 전원 사이에 연결되고, 적어도 하나의 NMOS 트랜지스터와 적어도 하나의 PMOS 트랜지스터를 포함하는 다수의 트랜지스터와;
    - 상기 적어도 하나의 NMOS 트랜지스터 각각의 게이트를 대응하는 NMOS 게이트 전압으로 구동하고, 상기 적어도 하나의 PMOS 트랜지스터 각각의 게이트를 대응하는 PMOS 게이트 전압으로 구동하는 제어 회로로서, 온-다이 터미네이션이 인에이블되는 경우 상기 다수의 트랜지스터를 옴 동작 영역(ohmic region of operation)에 놓기 위해 상기 NMOS 및 PMOS 게이트 전압을 제어하도록 구성되는 제어 회로를 포함하고;
    - 상기 전원은, 각각의 상기 NMOS 게이트 전압보다 작고 각각의 상기 PMOS 게이트 전압보다 큰 전압을 공급하는, 터미네이션 회로.
  2. 청구항 1에 있어서, 상기 다수의 트랜지스터를 옴 동작 영역에 놓기 위해, 상기 적어도 하나의 NMOS 트랜지스터 각각의 게이트는 제 1 전압에 의해 구동되고, 상기 적어도 하나의 PMOS 트랜지스터 각각의 게이트는 제 2 전압에 의해 구동되는, 터미네이션 회로.
  3. 청구항 2에 있어서, 상기 제 1 전압은 대략 1.8V이고, 상기 제 2 전압은 대략 0V인, 터미네이션 회로.
  4. 청구항 2에 있어서, 상기 전원에 의해 공급된 전압은 상기 제 1 전압과 상기 제 2 전압 사이의 실질적으로 중간인, 터미네이션 회로.
  5. 청구항 4에 있어서, 상기 전원에 의해 공급된 전압은 상기 제 1 전압과 상기 제 2 전압 사이의 중간인, 터미네이션 회로.
  6. 청구항 1에 있어서, 상기 적어도 하나의 NMOS 트랜지스터는 적어도 두 개의 NMOS 트랜지스터를 포함하고, 상기 적어도 두 개의 NMOS 트랜지스터는, 서로 다른 레벨로 설정된 상기 대응하는 NMOS 게이트 전압에 의해 옴 동작 영역에 놓이는, 터미네이션 회로.
  7. 청구항 6에 있어서, 상기 적어도 하나의 PMOS 트랜지스터는 적어도 두 개의 PMOS 트랜지스터를 포함하고, 상기 적어도 두 개의 PMOS 트랜지스터는, 서로 다른 레벨로 설정된 상기 대응하는 PMOS 게이트 전압에 의해 옴 동작 영역에 놓이는, 터미네이션 회로.
  8. 청구항 1에 있어서, 상기 터미네이션 회로는 제 1 반도체 칩 상에서 구현되고, 상기 전원은, 상기 제 1 반도체 칩과는 다른 제 2 반도체 칩 상에서 구현되는, 터미네이션 회로.
  9. 청구항 1에 있어서, 상기 터미네이션 회로와 상기 전원은 동일한 반도체 칩 상에서 구현되는, 터미네이션 회로.
  10. 청구항 1에 있어서, 상보적인 쌍의 MOS 트랜지스터를 포함하는 출력단, 바이어스 단 및 커패시터를 포함하는 전원을 더 포함하고, 상기 전원에 의해 공급되는 전압은 상기 상보적인 쌍의 MOS 트랜지스터 사이의 접합부(junction)로부터 취하고, 상기 커패시터는 상기 접합부와 기준 전위 사이에서 전기적으로 연결되는, 터미네이션 회로.
  11. 청구항 1에 있어서, (i) 바이어스 체인; (ii) 상기 바이어스 체인에 연결된 입력과, 출력을 갖는 단위-이득 구성의 연산 증폭기; 및 (iii) 상기 연산 증폭기의 출력과 기준 전위 사이에서 연결된 커패시터를 포함하는 전원을 더 포함하고, 상기 전원에 의해 공급된 전압은 상기 연산 증폭기의 출력과 상기 커패시터 사이의 접합부로부터 취한, 터미네이션 회로.
  12. 청구항 1에 있어서,
    상기 적어도 하나의 NMOS 트랜지스터 각각은 게이트와 전류 전달 전극 쌍을 포함하고, 상기 전류 전달 전극 중 하나는 상기 단자에 연결되고, 상기 전류 전달 전극 중 다른 하나는 상기 전원에 연결되며, 상기 게이트는, 상기 제어 회로로부터의 대응하는 NMOS 게이트 전압에 의해 구동되며; 및
    상기 적어도 하나의 PMOS 트랜지스터 각각은 게이트와 전류 전달 전극 쌍을 포함하고, 상기 전류 전달 전극 중 하나는 상기 단자에 연결되고, 상기 전류 전달 전극 중 다른 하나는 상기 전원에 연결되며, 상기 게이트는, 상기 제어 회로로부터의 대응하는 PMOS 게이트 전압에 의해 구동되는, 터미네이션 회로.
  13. 청구항 12에 있어서, 상기 적어도 하나의 NMOS 트랜지스터 각각은, 제 1 기판 전압을 공급하는 전원에 연결된 기판 전극을 더 포함하고, 상기 적어도 하나의 PMOS 트랜지스터 각각은, 상기 제 1 기판 전압보다 큰 제 2 기판 전압을 공급하는 전원에 연결된 기판 전극을 더 포함하는, 터미네이션 회로.
  14. 청구항 13에 있어서, 상기 다수의 트랜지스터를 옴 동작 영역에 놓기 위해, 상기 NMOS 게이트 전압은 공통 제 1 전압으로 설정되고, 상기 PMOS 게이트 전압은 공통 제 2 전압으로 설정되고, 상기 제 2 기판 전압은 상기 제 1 전압과 같고, 상기 제 1 기판 전압은 상기 제 2 전압과 같은, 터미네이션 회로.
  15. 청구항 13에 있어서, 상기 제 2 기판 전압과 상기 제 1 전압은 대략 1.8V이고, 상기 제 1 기판 전압과 상기 제 2 전압은 대략 0V인, 터미네이션 회로.
  16. 청구항 13에 있어서, 상기 제 2 전압은 상기 제 1 기판 전압보다 작은, 터미네이션 회로.
  17. 청구항 13에 있어서, 상기 제 2 전압은 셀 기판 백-바이어스 전원으로부터 취한, 터미네이션 회로.
  18. 청구항 13에 있어서, 상기 제 1 전압은 상기 제 2 기판 전압보다 큰, 터미네이션 회로.
  19. 청구항 13에 있어서, 상기 제 1 전압은 워드라인 전원으로부터 취한, 터미네이션 회로.
  20. 청구항 1에 있어서, 상기 적어도 하나의 NMOS 트랜지스터 각각은 실질적으로 동일한 채널 폭을 갖는, 터미네이션 회로.
  21. 청구항 20에 있어서, 상기 적어도 하나의 PMOS 트랜지스터 각각은 실질적으로 동일한 채널 폭을 갖는, 터미네이션 회로.
  22. 청구항 1에 있어서, 상기 적어도 하나의 NMOS 트랜지스터는, 서로 다른 채널 폭을 갖는 적어도 두 개의 NMOS 트랜지스터를 포함하는, 터미네이션 회로.
  23. 청구항 22에 있어서, 상기 적어도 하나의 PMOS 트랜지스터는, 서로 다른 채널 폭을 갖는 적어도 두 개의 PMOS 트랜지스터를 포함하는, 터미네이션 회로.
  24. 청구항 1에 있어서, 상기 제어 회로는, 온-다이 터미네이션이 디스에이블되는 경우, 상기 다수의 트랜지스터를 오프 상태에 놓도록 더 구성되는, 터미네이션 회로.
  25. 청구항 24에 있어서, 상기 제어 회로는, 온-다이 터미네이션이 인에이블되는지 또는 디스에이블되는지를 나타내는 인에이블 신호를 수신하는 입력을 포함하는, 터미네이션 회로.
  26. 청구항 1에 있어서, 상기 제어 회로와, 상기 적어도 하나의 NMOS 트랜지스터 중 대응하는 하나의 게이트 사이에 레벨 시프터를 더 포함하고, 상기 레벨 시프터는, 상기 제어 회로에 의해 제공되고 상기 대응하는 NMOS 게이트 전압보다 더 작은 동적인 범위를 갖는 입력 전압을 기초로, 상기 대응하는 NMOS 게이트 전압을 출력하도록 구성되는, 터미네이션 회로.
  27. 청구항 26에 있어서, 상기 제어 회로와, 상기 적어도 하나의 PMOS 트랜지스터 중 대응하는 하나의 게이트 사이에 제 2 레벨 시프터를 더 포함하고, 상기 제 2 레벨 시프터는, 상기 제어 회로에 의해 제공되고 상기 대응하는 PMOS 게이트 전압보다 더 작은 동적인 범위를 갖는 제 2 입력 전압을 기초로, 상기 대응하는 PMOS 게이트 전압을 출력하도록 구성되는, 터미네이션 회로.
  28. 청구항 1에 있어서, 상기 다수의 트랜지스터는 선택된 MOS 트랜지스터이고, 상기 터미네이션 회로는 상기 단자와 상기 전원 사이에 연결된 적어도 하나의 비선택된 MOS 트랜지스터를 더 포함하고, 상기 적어도 하나의 비선택된 MOS 트랜지스터 각각은, 온-다이 터미네이션이 인에이블되는 경우 그리고 또한 온-다이 터미네이션이 디스에이블되는 경우, 상기 적어도 하나의 비선택된 MOS 트랜지스터를 오프 상태에 놓는 대응하는 게이트 전압에 의해 구동되는 게이트를 갖는, 터미네이션 회로.
  29. 청구항 28에 있어서, 상기 선택된 MOS 트랜지스터와 상기 적어도 하나의 비선택된 MOS 트랜지스터가 MOS 트랜지스터의 전체 세트를 구성하고, 상기 제어 회로는, 상기 MOS 트랜지스터의 전체 세트로부터 상기 다수의 선택된 MOS 트랜지스터를 식별하는 캘리브레이션 프로세스를 실행하도록 구성된 캘리브레이터 회로를 포함하는, 터미네이션 회로.
  30. 청구항 29에 있어서, 상기 캘리브레이터 회로는, 옴 동작 영역에 놓일 경우, 상기 MOS 트랜지스터의 전체 세트의 각 MOS 트랜지스터가 제공한 저항에 각각 일치하는 다수의 내부 저항 장치를 포함하고, 상기 캘리브레이터 회로는 기준 저항에 접근하며, 상기 캘리브레이션 프로세스는, 상기 기준 저항과 실질적으로 동일한 집합적 저항을 갖는 상기 내부 저항 장치의 특정한 조합을 결정하는 것을 포함하고, 상기 특정한 조합의 상기 내부 저항 장치 각각에 대해, 상기 MOS 트랜지스터의 전체 세트의 각 MOS 트랜지스터는 상기 선택된 MOS 트랜지스터 중 하나로 식별되는, 터미네이션 회로.
  31. 청구항 29에 있어서, 상기 캘리브레이터 회로는, 옴 동작 영역에 놓일 경우에, 상기 MOS 트랜지스터의 전체 세트의 각 MOS 트랜지스터가 제공한 저항을 규정하는 룩업 표에 접근하고, 상기 캘리브레이션 프로세스는, 상기 기준 저항과 실질적으로 동일한 집합적 저항을 갖는 상기 MOS 트랜지스터의 전체 세트의 MOS 트랜지스터의 특정한 조합을 식별하기 위해 상기 룩업 표를 참조하는 것을 포함하며, 상기 특정한 조합의 상기 MOS 트랜지스터는 상기 선택된 MOS 트랜지스터로 식별되는, 터미네이션 회로.
  32. 청구항 29에 있어서, 상기 캘리브레이터 회로는, 수신한 캘리브레이션 인에이블 신호가 어서트(assert)되었음을 검출함에 응답하여, 상기 캘리브레이션 프로세스를 실행하는, 터미네이션 회로.
  33. 청구항 28에 있어서, 상기 전원과 상기 단자 사이의 전기 저항은 상기 다수의 선택된 MOS 트랜지스터와 상기 적어도 하나의 비선택된 MOS 트랜지스터에 상당한 부분 기인할 수 있는, 터미네이션 회로.
  34. 청구항 1에 있어서, 상기 제어 회로는, 기준 저항에 접근하는 캘리브레이터 회로를 포함하고, 상기 캘리브레이터 회로는, 각각 상기 대응하는 NMOS 및 PMOS 게이트 전압으로서 상기 MOS 트랜지스터에 공급된다면, 상기 적어도 하나의 NMOS 트랜지스터와 상기 적어도 하나의 PMOS 트랜지스터가 상기 기준 저항과 실질적으로 동일한 저항을 제공하게 할 다수의 아날로그 캘리브레이션 전압을 식별하는 캘리브레이션 프로세스를 실행하도록 구성되는, 터미네이션 회로.
  35. 청구항 34에 있어서, 캘리브레이션 회로는, 수신한 캘리브레이션 인에이블 신호가 어서트되었음을 검출함에 응답하여, 상기 캘리브레이션 프로세스를 실행하는, 터미네이션 회로.
  36. 청구항 34에 있어서, 상기 제어 회로는, 온-다이 터미네이션이 인에이블되는 경우, 상기 아날로그 캘리브레이션 전압이 각각 상기 대응하는 NMOS 및 PMOS 게이트 전압에 전송되게 하는 멀티플렉서를 더 포함하는, 터미네이션 회로.
  37. 청구항 34에 있어서, 상기 캘리브레이터 회로는, 상기 대응하는 NMOS 또는 PMOS 게이트 전압의 함수로서의 상기 적어도 하나의 NMOS 트랜지스터와 상기 적어도 하나의 PMOS 트랜지스터 중 하나의 거동(behaviour)에 대응하는 인가된 전압의 함수로서의 거동을 각각 보이는 내부 회로 소자를 포함하고, 상기 캘리브레이션 프로세스는, 상기 내부 회로 소자가 상기 기준 저항에 실질적으로 일치하는 저항을 집합적으로 보이게 하는 인가된 전압의 레벨로서 상기 아날로그 캘리브레이션 전압을 결정하는 것을 포함하는, 터미네이션 회로.
  38. 청구항 34에 있어서, 상기 캘리브레이터 회로는, 상기 적어도 하나의 NMOS 트랜지스터와 상기 적어도 하나의 PMOS 트랜지스터의 저항 거동을 상기 대응하는 NMOS 또는 PMOS 게이트 전압의 함수로서 규정하는 룩업 표에 접근하며, 상기 캘리브레이션 프로세스는, 상기 아날로그 캘리브레이션 전압인 특정한 전압을 결정하기 위해 상기 기준 저항을 기초로 해서 상기 룩업 표를 참조하는 것을 포함하는, 터미네이션 회로.
  39. 청구항 1에 있어서, 상기 반도체 장치는, 상기 내부 부분에 연결된 제 2 단자를 가지며, 상기 터미네이션 회로는:
    - 상기 제 2 단자와 상기 전원 사이에 연결되고, 적어도 하나의 제 2 NMOS 트랜지스터와 적어도 하나의 제 2 PMOS 트랜지스터를 포함하는 다수의 제 2 트랜지스터를 더 포함하고;
    - 상기 제어 회로는 또한, 상기 적어도 하나의 제 2 NMOS 트랜지스터 각각의 게이트를 대응하는 제 2 NMOS 게이트 전압으로 구동하고, 상기 적어도 하나의 제 2 PMOS 트랜지스터 각각의 게이트를 대응하는 제 2 PMOS 게이트 전압으로 구동하며, 상기 제어 회로는, 온-다이 터미네이션이 인에이블되는 경우, 상기 다수의 제 2 트랜지스터를 옴 동작 영역에 놓기 위해 상기 제 2 NMOS 및 PMOS 게이트 전압을 제어하도록 구성되고;
    - 상기 전원에 의해 공급된 전압은 각각의 상기 제 2 NMOS 게이트 전압보다 작고 각각의 상기 제 2 PMOS 게이트 전압보다 큰, 터미네이션 회로.
  40. 청구항 1에 있어서, 상기 전원과 상기 단자 사이의 전기 저항은 상기 다수의 트랜지스터에 상당한 부분 기인할 수 있는, 터미네이션 회로.
  41. 청구항 1에 있어서, 상기 다수의 트랜지스터가 옴 동작 영역에 놓일 경우, 상기 전원과 상기 단자 사이의 전기 도전율은 상기 다수의 트랜지스터에 상당한 부분 기인할 수 있는, 터미네이션 회로.
  42. 청구항 1에 있어서, 상기 전원에 의해 공급된 전압은 대략 0.9V인, 터미네이션 회로.
  43. - 내부 부분;
    - 전원;
    - 상기 내부 부분에 연결된 단자;
    - 상기 단자와 상기 전원 사이에 연결되고 적어도 하나의 NMOS 트랜지스터와 적어도 하나의 PMOS 트랜지스터를 포함하는 다수의 트랜지스터;
    - 상기 적어도 하나의 NMOS 트랜지스터 각각의 게이트를 대응하는 NMOS 게이트 전압으로 구동하고, 상기 적어도 하나의 PMOS 트랜지스터 각각의 게이트를 대응하는 PMOS 게이트 전압으로 구동하는 제어 회로로서, 온-다이 터미네이션이 인에이블되는 경우, 상기 다수의 트랜지스터를 옴 동작 영역에 놓기 위해 상기 NMOS 및 PMOS 게이트 전압을 제어하도록 구성되는 제어 회로를 포함하고;
    - 상기 전원은 각각의 상기 NMOS 게이트 전압보다 작고 각각의 상기 PMOS 게이트 전압보다 큰 전압을 공급하는, 온-다이 터미네이션을 갖는 반도체 장치.
  44. - 내부 부분;
    - 오프-칩 전원에의 연결을 위한 전원 단자;
    - 상기 내부 부분에 연결된 데이터 단자;
    - 상기 데이터 단자와 상기 전원 단자 사이에 연결되고 적어도 하나의 NMOS 트랜지스터와 적어도 하나의 PMOS 트랜지스터를 포함하는 다수의 트랜지스터;
    - 상기 적어도 하나의 NMOS 트랜지스터 각각의 게이트를 대응하는 NMOS 게이트 전압으로 구동하고, 상기 적어도 하나의 PMOS 트랜지스터 각각의 게이트를 대응하는 PMOS 게이트 전압으로 구동하는 제어 회로로서, 온-다이 터미네이션이 인에이블되는 경우, 상기 다수의 트랜지스터를 옴 동작 영역에 놓기 위해 상기 NMOS 및 PMOS 게이트 전압을 제어하도록 구성되는 제어 회로를 포함하고;
    - 상기 전원 단자는 각각의 상기 NMOS 게이트 전압보다 작고 각각의 상기 PMOS 게이트 전압보다 큰 전압을 공급하는, 온-다이 터미네이션을 갖는 반도체 장치.
  45. 반도체 장치에서, 상기 반도체 장치의 내부 부분에 연결된 상기 반도체 장치의 단자에 대해 온-다이 터미네이션을 제공하는 터미네이션 회로로서,
    - 상기 단자와 전원 사이에 연결된 MOS 트랜지스터와;
    - 상기 MOS 트랜지스터의 게이트를 게이트 전압으로 구동하고, 온-다이 터미네이션이 인에이블되는 경우 상기 MOS 트랜지스터를 옴 동작 영역에 놓기 위해 상기 게이트 전압을 제어하도록 구성되는 제어 회로를 포함하며, 상기 게이트 전압은, 상기 MOS 트랜지스터가 상기 옴 동작 영역에 있는 경우에, 전압 범위에 대응하는 저항 범위 내에서 원하는 저항을 제공하도록 상기 전압 범위 내에서 제어할 수 있는, 터미네이션 회로.
  46. 청구항 45에 있어서, 상기 MOS 트랜지스터는 NMOS 트랜지스터이고, 상기 전원은, 상기 전압 범위 내에서 최저 전압보다 작은 전압을 공급하는, 터미네이션 회로.
  47. 청구항 45에 있어서, 상기 MOS 트랜지스터는 PMOS 트랜지스터이고, 상기 전원은, 상기 전압 범위 내에서 최고 전압보다 큰 전압을 공급하는, 터미네이션 회로.
  48. 청구항 45에 있어서, 상기 전원은 제 1 전압을 공급하고, 상기 터미네이션 회로는, 상기 단자와, 상기 제 1 전압과는 다른 제 2 전압을 공급하는 제 2 전원 사이에 적어도 하나의 회로 소자를 더 포함하는, 터미네이션 회로.
  49. 청구항 48에 있어서, 상기 적어도 하나의 회로 소자는 저항 장치를 포함하는, 터미네이션 회로.
  50. 청구항 49에 있어서, 상기 MOS 트랜지스터는 제 1 MOS 트랜지스터이고, 상기 적어도 하나의 회로 소자는 상기 제 1 MOS 트랜지스터에 상보적인 제 2 MOS 트랜지스터를 포함하는, 터미네이션 회로.
  51. 청구항 45에 있어서, 상기 MOS 트랜지스터는 제 1 MOS 트랜지스터이고, 상기 터미네이션 회로는 상기 단자와 상기 전원 사이에 연결된 다수의 MOS 트랜지스터를 더 포함하고, 상기 다수의 MOS 트랜지스터는 상기 제 1 MOS 트랜지스터를 포함하는, 터미네이션 회로.
  52. 청구항 45에 있어서, 상기 터미네이션 회로는 제 1 반도체 칩 상에서 구현되고, 상기 전원은 상기 제 1 반도체 칩과는 다른 제 2 반도체 칩 상에서 구현되는, 터미네이션 회로.
  53. 청구항 45에 있어서, 상기 터미네이션 회로와 상기 전원은 동일한 반도체 칩 상에서 구현되는, 터미네이션 회로.
  54. 청구항 45에 있어서, 상보적인 쌍의 MOS 트랜지스터를 포함하는 출력단, 바이어스 단 및 커패시터를 포함하는 전원을 더 포함하고, 상기 전원에 의해 공급된 전압은, 상기 상보적인 쌍의 MOS 트랜지스터 사이의 접합부로부터 취하고, 상기 커패시터는 상기 접합부와 기준 전위 사이에 전기적으로 연결되는, 터미네이션 회로.
  55. 청구항 45에 있어서, (i) 바이어스 체인; (ii) 상기 바이어스 체인에 연결된 입력과, 출력을 갖는 단위-이득 구성의 연산 증폭기; 및 (iii) 상기 연산 증폭기의 출력과 기준 전위 사이에서 연결된 커패시터를 포함하는 전원을 더 포함하고, 상기 전원에 의해 공급된 전압은 상기 연산 증폭기의 출력과 상기 커패시터 사이의 접합부로부터 취한, 터미네이션 회로.
  56. 청구항 45에 있어서, 상기 MOS 트랜지스터는 게이트와 전류 전달 전극 쌍을 포함하고, 상기 전류 전달 전극 중 하나는 상기 단자에 연결되고, 상기 전류 전달 전극 중 다른 하나는 상기 전원에 연결되며, 상기 게이트는, 상기 제어 회로로부터의 상기 게이트 전압에 의해 구동되는, 터미네이션 회로.
  57. 청구항 56에 있어서, 상기 MOS 트랜지스터는, 기판 전압을 공급하는 전원에 연결된 기판 전극을 더 포함하는, 터미네이션 회로.
  58. 청구항 57에 있어서, 상기 MOS 트랜지스터를 옴 동작 영역에 놓기 위해, 상기 게이트 전압은 제 1 전압으로 설정되고, 상기 기판 전압은 상기 제 1 전압과는 다른, 터미네이션 회로.
  59. 청구항 57에 있어서, 상기 MOS 트랜지스터는 NMOS 트랜지스터이고, 상기 제 1 전압은 대략 1.8V이며, 상기 기판 전압은 대략 0V인, 터미네이션 회로.
  60. 청구항 57에 있어서, 상기 MOS 트랜지스터는 PMOS 트랜지스터이고, 상기 제 1 전압은 대략 0V이고, 상기 기판 전압은 대략 1.8V인, 터미네이션 회로.
  61. 청구항 57에 있어서, 상기 제 1 전압은 셀 기판 백-바이어스 전원으로부터 취한, 터미네이션 회로.
  62. 청구항 57에 있어서, 상기 제 1 전압은 워드라인 전원으로부터 취한, 터미네이션 회로.
  63. 청구항 45에 있어서, 상기 제어 회로는, 온-다이 터미네이션이 디스에이블되는 경우, 상기 다수의 트랜지스터를 오프 상태에 놓도록 더 구성되는, 터미네이션 회로.
  64. 청구항 63에 있어서, 상기 제어 회로는, 온-다이 터미네이션이 인에이블되는지 또는 디스에이블되는지를 나타내는 인에이블 신호를 수신하는 입력을 포함하는, 터미네이션 회로.
  65. 청구항 45에 있어서, 상기 제어 회로는, 상기 게이트 전압으로서 상기 MOS 트랜지스터에 공급되었다면 상기 MOS 트랜지스터가 원하는 저항을 제공하게 하는 아날로그 캘리브레이션 전압을 식별하는 캘리브레이션 프로세스를 실행하도록 구성된 캘리브레이터 회로를 포함하는, 터미네이션 회로.
  66. 청구항 65에 있어서, 캘리브레이션 회로는, 수신한 캘리브레이션 인에이블 신호가 어서트되었음을 검출함에 응답하여 상기 캘리브레이션 프로세스를 실행하는, 터미네이션 회로.
  67. 청구항 65에 있어서, 상기 제어 회로는, 온-다이 터미네이션이 인에이블되는 경우 상기 아날로그 캘리브레이션 전압이 상기 게이트 전압에 전송되게 하는 멀티플렉서를 더 포함하는, 터미네이션 회로.
  68. 청구항 65에 있어서, 상기 캘리브레이터 회로는, 상기 게이트 전압의 함수로서의 상기 MOS 트랜지스터의 거동에 대응하는 인가된 전압의 함수로서의 거동을 보이는 내부 회로 소자를 포함하고, 상기 캘리브레이션 프로세스는, 상기 내부 회로 소자가 상기 원하는 저항과 실질적으로 동일한 저항을 보이게 하는 인가된 전압의 레벨로서 상기 아날로그 캘리브레이션 전압을 결정하는 것을 포함하는, 터미네이션 회로.
  69. 청구항 65에 있어서, 상기 캘리브레이터 회로는, 상기 게이트 전압의 함수로서 상기 MOS 트랜지스터의 저항 거동을 규정하는 룩업 표에 접근하고, 상기 캘리브레이션 프로세스는, 상기 원하는 저항을 기초로 하여 상기 아날로그 캘리브레이션 전압을 결정하기 위해 상기 룩업 표를 참조하는 것을 포함하는, 터미네이션 회로.
  70. 청구항 45에 있어서, 상기 전원과 상기 단자 사이의 전기 저항은 상기 MOS 트랜지스터에 상당한 부분 기인할 수 있는, 터미네이션 회로.
  71. 청구항 45에 있어서, 상기 반도체 장치는 상기 내부 부분에 연결된 제 2 단자를 가지며, 상기 터미네이션 회로는:
    - 상기 제 2 단자와 상기 전원 사이에 연결된 제 2 MOS 트랜지스터를 더 포함하고;
    - 상기 제어 회로는 또한 상기 제 2 MOS 트랜지스터의 게이트를 제 2 게이트 전압으로 구동하고, 온-다이 터미네이션이 인에이블되는 경우, 상기 제 2 MOS 트랜지스터를 옴 동작 영역에 놓기 위해 상기 제 2 게이트 전압을 제어하도록 더 구성되며, 상기 제 2 게이트 전압은, 옴 동작 영역에 있는 경우에 상기 제 2 MOS 트랜지스터가 제 2 전압 범위에 대응하는 제 2 저항 범위 내에서 제 2의 원하는 저항을 제공하게 하기 위해 상기 제 2 전압 범위 내에서 제어할 수 있는, 터미네이션 회로.
  72. 청구항 71에 있어서, 상기 MOS 트랜지스터와 상기 제 2 MOS 트랜지스터는 둘 모두 NMOS 트랜지스터이거나 둘 모두 PMOS 트랜지스터이며, 상기 전압 범위는 상기 제 2 전압 범위인, 터미네이션 회로.
  73. 청구항 71에 있어서, 상기 MOS 트랜지스터와 상기 제 2 MOS 트랜지스터는 상보적인 MOS 트랜지스터이고, 상기 전압 범위는 상기 제 2 전압 범위와는 다른, 터미네이션 회로.
  74. - 내부 부분;
    - 전원;
    - 내부 부분에 연결된 단자;
    - 상기 단자와 상기 전원 사이에 연결된 MOS 트랜지스터;
    - 상기 MOS 트랜지스터의 게이트를 게이트 전압으로 구동하고, 온-다이 터미네이션이 인에이블되는 경우 상기 MOS 트랜지스터를 옴 동작 영역에 놓기 위해 상기 게이트 전압을 제어하도록 구성되는 제어 회로를 포함하고, 상기 게이트 전압은, 상기 MOS 트랜지스터가 옴 동작 영역에 있는 동안 전압 범위에 대응하는 저항 범위 내의 원하는 저항을 제공하게 하기 위해 상기 전압 범위 내에서 제어할 수 있는, 온-다이 터미네이션을 갖는 반도체 장치.
  75. - 내부 부분;
    - 오프-칩 전원에의 연결을 위한 전원 단자;
    - 상기 내부 부분에 연결된 데이터 단자;
    - 상기 데이터 단자와 상기 전원 단자 사이에 연결된 MOS 트랜지스터;
    - 상기 MOS 트랜지스터의 게이트를 게이트 전압으로 구동하고, 온-다이 터미네이션이 인에이블되는 경우 상기 MOS 트랜지스터를 옴 동작 영역에 놓기 위해 상기 게이트 전압을 제어하도록 구성되는 제어 회로를 포함하고, 상기 게이트 전압은, 상기 MOS 트랜지스터가 옴 동작 영역에 있는 동안 전압 범위에 대응하는 저항 범위 내의 원하는 저항을 제공하게 하기 위해 상기 전압 범위 내에서 제어할 수 있는, 온-다이 터미네이션을 갖는 반도체 장치.
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