KR20090003685A - 반도체 메모리 장치 - Google Patents
반도체 메모리 장치 Download PDFInfo
- Publication number
- KR20090003685A KR20090003685A KR1020070066553A KR20070066553A KR20090003685A KR 20090003685 A KR20090003685 A KR 20090003685A KR 1020070066553 A KR1020070066553 A KR 1020070066553A KR 20070066553 A KR20070066553 A KR 20070066553A KR 20090003685 A KR20090003685 A KR 20090003685A
- Authority
- KR
- South Korea
- Prior art keywords
- voltage
- bulk
- semiconductor memory
- memory device
- transistor pair
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dram (AREA)
Abstract
본 발명은 반도체 메모리 장치에 있어서, 비트라인 센스앰프를 구성하는 동일한 타입의 트랜지스터 간에 문턱전압이 일치할 수 있도록 하기 위한 기술을 개시한다. 이러한 본 발명은 크로스-커플드(cross-coupled) 연결된 PMOS 트랜지스터 쌍과 NMOS 트랜지스터 쌍을 포함하는 비트라인 센스앰프와, 제어신호에 따라 고전압보다 높은 레벨을 갖는 제 1 전압을 PMOS 트랜지스터 쌍의 벌크 단자에 선택적으로 공급하는 제 1 벌크 전압 선택부와, 제어신호에 따라 백바이어스 전압 보다 낮은 레벨을 갖는 제 2 전압을 NMOS 트랜지스터 쌍의 벌크 단자에 선택적으로 공급하는 제 2 벌크 전압 선택부를 포함한다.
비트라인 센스앰프, 벌크 전압
Description
도 1은 종래기술에 따른 반도체 메모리 장치를 도시한 회로도.
도 2는 본 발명에 따른 반도체 메모리 장치를 도시한 블럭다이어그램도.
도 3은 도 2에 도시된 제 1 벌크 전압 선택부의 상세회로도.
도 4는 도 2에 도시된 제 2 벌크 전압 선택부의 상세회로도.
도 5는 도 2에 도시된 비트라인 센스앰프의 상세회로도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 비트라인 센스앰프를 구성하는 트랜지스터에 관한 기술이다.
반도체 메모리 장치에서는 셀 캐패시터와 비트라인 또는 비트 바 라인에 의해 공유된 미세한 전하를 '하이' 데이터로 인식할 수 있는 전원전압 레벨과 '로우' 데이터로 인식할 수 있는 접지전압 레벨로 증폭시키기 위해 래치형의 비트라인 센스앰프를 사용한다.
도 1은 종래기술에 따른 반도체 메모리 장치를 도시한 회로도로서, 비트라인 센스앰프를 도시한 것이다.
종래의 비트라인 센스앰프는 PMOS 트랜지스터 P1, P2 및 NMOS 트랜지스터 N1. N2를 포함한다.
PMOS 트랜지스터 P1와 NMOS 트랜지스터 N1는 풀업 전압 RTO 인가단과 풀다운 전압 SB 인가단 사이에 직렬 연결되어 있고, 각 게이트 단자는 비트라인 바(/BL)와 연결되어 있다. 그리고, PMOS 트랜지스터 P1는 벌크(Well) 전압으로 고전압 VPP을 인가받고, NMOS 트랜지스터 N1는 벌크 전압으로 백바이어스 전압 VBB을 인가받는다.
PMOS 트랜지스터 P2와 NMOS 트랜지스터 N2는 풀업 전압 RTO 인가단과 풀다운 전압 SB 인가단 사이에 직렬 연결되어 있고, 각 게이트 단자는 비트라인(BL)과 연결되어 있다. 그리고, PMOS 트랜지스터 P2는 벌크 전압으로 고전압 VPP을 인가받고, NMOS 트랜지스터 N2는 벌크 전압으로 백바이어스 전압 VBB을 인가받는다.
여기서, 고전압 VPP은 코아전압 VCORE이 1.5V인 경우 3.3V 레벨을 갖는 전압으로, 액티브 동작시 셀 트랜지스터의 게이트 전압으로 사용되는 전압이다. 그리고, 백바이어스 전압 VBB은 -0.8V 레벨을 갖는 전압으로 셀 트랜지스터의 벌크 전압으로 사용되는 전압이다.
따라서, 비트라인 센스앰프를 구성하는 PMOS 트랜지스터 P1, P2 및 NMOS 트랜지스터 N1, N2의 각 벌크 전압으로 사용되는 고전압 VPP 및 백바이어스 전압 VBB은 셀 트랜지스터에서도 동일하게 사용되는 전압이기 때문에, 비트라인 센스앰프를 구성하는 PMOS 트랜지스터 P1, P2 및 NMOS 트랜지스터 N1, N2의 벌크 전압을 별도로 제어할 수 없다.
그런데, PMOS 트랜지스터 P1, P2(또는 NMOS 트랜지스터 N1, N2)의 문턱전압(Vt)이 낮은 경우 DIBL(Drain Induced Barrier Lower) 효과에 의해 서로 마주보는 트랜지스터, 즉 PMOS 트랜지스터 P1와 PMOS 트랜지스터 P2(또는 NMOS 트랜지스터 N1와 NMOS 트랜지스터 N2) 간에 문턱전압(Vt)이 불일치(mismatch)하는 현상이 발생한다. 이로 인해, 비트라인 센스앰프의 특성이 열화되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창출한 것으로, 비트라인 센스앰프를 구성하는 트랜지스터 중 동일한 타입의 트랜지스터 간의 문턱전압을 일치시켜 비트라인 센스앰프의 특성을 향상시키는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 크로스-커플드(cross-coupled) 연결된 PMOS 트랜지스터 쌍과 NMOS 트랜지스터 쌍을 포함하는 비트라인 센스앰프; 제어신호에 따라 고전압보다 높은 레벨을 갖는 제 1 전압을 PMOS 트랜지스터 쌍의 벌크 단자에 선택적으로 공급하는 제 1 벌크 전압 선택부; 및 제어신호에 따라 백바이어스 전압 보다 낮은 레벨을 갖는 제 2 전압을 NMOS 트랜지스터 쌍의 벌크 단자에 선택적으로 공급하는 제 2 벌크 전압 선택부를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하도록 한다.
도 2는 본 발명에 따른 반도체 메모리 장치를 도시한 블럭다이어그램도이다.
본 발명의 반도체 메모리 장치는 제 1 및 제 2 벌크 전압 선택부(10, 20) 및 비트라인 센스앰프(30)를 포함한다.
제 1 벌크 전압 선택부(10)는 센스앰프용 벌크 전압 VPSA을 비트라인 센스앰프(30)에 공급하고, 제 2 벌크 전압 선택부(20)는 센스앰프용 벌크 전압 VBSA을 비트라인 센스앰프(30)에 공급한다.
도 3은 도 2에 도시된 제 1 벌크 전압 선택부(10)의 상세회로도이다.
제 1 벌크 전압 선택부(10)는 스위치 SW1, SW2를 포함한다. 스위치 SW1는 제어신호, 예컨대 테스트 신호 TM에 의해 스위칭 동작이 제어되어 고전압 VPP 보다 높은 레벨을 갖는 전압 VPP_UP을 센스앰프용 벌크 전압 VPSA으로 출력한다. 스위치 SW2는 테스트 신호 TM에 의해 스위칭 동작이 제어되어 고전압 VPP을 센스앰프용 벌크 전압 VPSA으로 출력한다.
여기서, 스위치 SW1, SW2는 테스트 신호 TM 대신 퓨즈 트리밍(trimming) 신호에 의해 스위칭 동작이 제어될 수 있다.
도 4는 도 2에 도시된 제 2 벌크 전압 선택부(20)의 상세회로도이다.
제 2 벌크 전압 선택부(20)는 스위치 SW3, SW4를 포함한다. 스위치 SW3는 테스트 신호 TM에 의해 스위칭 동작이 제어되어 백바이어스 전압 VBB 보다 낮은 레벨을 갖는 전압 VBB_DN을 센스앰프용 벌크 전압 VBSA으로 출력한다. 스위치 SW4는 테스트 신호 TM에 의해 스위칭 동작이 제어되어 백바이어스 전압 VBB을 센스앰프용 벌크 전압 VBSA으로 출력한다.
여기서, 스위치 SW3, SW4는 테스트 신호 TM 대신 퓨즈 트리밍(trimming) 신 호에 의해 스위칭 동작이 제어될 수 있다.
도 5는 도 2에 도시된 비트라인 센스앰프(30)의 상세회로도이다.
비트라인 센스앰프(30)는 PMOS 트랜지스터 P3, P4 및 NMOS 트랜지스터 N3, N4를 포함한다.
PMOS 트랜지스터 P3와 NMOS 트랜지스터 N3는 풀업 전압 RTO 인가단과 풀다운 전압 SB 인가단 사이에 직렬 연결되어 있고, 각 게이트 단자는 비트라인 바(/BL)와 연결되어 있다. 그리고, PMOS 트랜지스터 P3는 벌크 단자로 센스앰프용 벌크 전압 VPSA을 인가받고, NMOS 트랜지스터 N3는 벌크 단자로 센스앰프용 벌크 전압 VPSA을 인가받는다.
PMOS 트랜지스터 P4와 NMOS 트랜지스터 N4는 풀업 전압 RTO 인가단과 풀다운 전압 SB 인가단 사이에 직렬 연결되어 있고, 각 게이트 단자는 비트라인(BL)과 연결되어 있다. 그리고, PMOS 트랜지스터 P4는 벌크 단자로 센스앰프용 벌크 전압 VPSA을 인가받고, NMOS 트랜지스터 N4는 벌크 단자로 센스앰프용 벌크 전압 VBSA을 인가받는다.
즉, PMOS 트랜지스터 P3, P4 및 NMOS 트랜지스터 N1, N2는 비트라인 쌍(BL, /BL) 사이에 크로스 커플드(cross-coupled) 연결되어 있다.
상술한 구성을 갖는 본 발명의 동작을 설명하면 다음과 같다.
먼저, PMOS 트랜지스터 P3, P4 및 NMOS 트랜지스터 N3, N4의 문턱전압(Vt) 레벨이 정상적인 경우 스위치 SW2, SW4를 온(on) 시킨다.
이때, 스위치 SW1, SW3는 오프(off) 상태를 유지한다.
그러면, 고전압 VPP이 센스앰프용 벌크 전압 VPSA으로 출력되고, 백바이어스 전압 VBB이 센스앰프용 벌크 전압 VBSA으로 출력된다.
한편, PMOS 트랜지스터 P3, P4 및 NMOS 트랜지스터 N3, N4의 문턱전압(Vt) 레벨이 정상적인 경우의 문턱전압(Vt) 보다 낮아지는 경우 스위치 SW1, SW3를 온(on) 시킨다.
이때, 스위치 SW2, SW4는 오프(off) 상태를 유지한다.
그러면, 고전압 VPP 보다 높은 레벨을 갖는 전압 VPP_UP이 센스앰프용 벌크 전압 VPSA으로 출력되고, 백바이어스 전압 VBB 보다 낮은 레벨을 갖는 전압 VBB_DN이 센스앰프용 벌크 전압 VBSA으로 출력된다.
여기서, 본 발명의 실시예에서는 고전압 VPP 보다 높은 레벨을 갖는 전압 VPP_UP 및 고전압 VPP 중 선택된 전압을 센스앰프용 벌크 전압 VPSA으로 출력하는 것을 예를 들어 설명하였으나, 고전압 VPP 보다 높은 레벨을 갖는 전압 VPP_UP을 센스앰프용 벌크 전압 VPSA으로 고정시킬 수 있다. 마찬가지로, 백바이어스 전압 VBB 보다 낮은 레벨을 갖는 전압 VBB_DN을 센스앰프용 벌크 전압 VBSA으로 고정시킬 수 있다.
따라서, PMOS 트랜지스터 P3, P4 및 NMOS 트랜지스터 N3, N4의 문턱전압(Vt)이 낮아지는 경우 벌크 단자로 인가되는 센스앰프용 벌크 전압 VPSA, VBSA의 절대값을 문턱전압(Vt)이 정상인 경우 보다 높게 인가함으로써 문턱전압(Vt)이 낮아진 만큼을 보상할 수 있다.
이로 인해, PMOS 트랜지스터 P3와 PMOS 트랜지스터 P4(또는 NMOS 트랜지스터 N3와 NMOS 트랜지스터 N4) 간에 문턱전압(Vt)이 불일치(mismatch)하는 현상을 방지하여 비트라인 센스앰프의 특성을 향상시킬 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치는 비트라인 센스앰프를 구성하는 트랜지스터의 문턱전압이 낮아지는 경우 셀 영역과 독립적으로 벌크전압을 더 높은 전압레벨로 인가함으로써 동일한 타입의 트랜지스터 간에 문턱전압이 일치할 수 있도록 하여 비트라인 센스앰프의 특성을 향상시킬 수 있다. 이로 인해, 문턱전압에 대한 윈도우(Window)를 크게 할 수 있고, 셀 캐패시턴스(Cs)를 감소시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (7)
- 크로스-커플드(cross-coupled) 연결된 PMOS 트랜지스터 쌍과 NMOS 트랜지스터 쌍을 포함하는 비트라인 센스앰프;제어신호에 따라 고전압보다 높은 레벨을 갖는 제 1 전압을 상기 PMOS 트랜지스터 쌍의 벌크 단자에 선택적으로 공급하는 제 1 벌크 전압 선택부; 및상기 제어신호에 따라 백바이어스 전압 보다 낮은 레벨을 갖는 제 2 전압을 상기 NMOS 트랜지스터 쌍의 벌크 단자에 선택적으로 공급하는 제 2 벌크 전압 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 제 1 벌크 전압 선택부는 상기 PMOS 트랜지스터 쌍의 문턱전압(Vt)이 특정전압 레벨 이하인 경우 상기 제 1 전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 제 2 벌크 전압 선택부는 상기 NMOS 트랜지스터 쌍의 문턱전압(Vt)이 특정전압 레벨 이하인 경우 상기 제 2 전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 제 1 벌크 전압 선택부는상기 제어신호에 의해 스위칭 동작이 제어되어 상기 제 1 전압을 상기 PMOS 트랜지스터 쌍의 벌크 단자로 출력하는 제 1 스위치; 및상기 제어신호에 의해 스위칭 동작이 제어되어 상기 고전압을 상기 PMOS 트랜지스터 쌍의 벌크 단자로 출력하는 제 2 스위치를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 제 2 벌크 전압 선택부는상기 제어신호에 의해 스위칭 동작이 제어되어 상기 제 2 전압을 상기 NMOS 트랜지스터 쌍의 벌크 단자로 출력하는 제 3 스위치; 및상기 제어신호에 의해 스위칭 동작이 제어되어 상기 백바이어스 전압을 상기 NMOS 트랜지스터 쌍의 벌크 단자로 출력하는 제 4 스위치를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 제어신호는 테스트 신호인 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 제어신호는 퓨즈 트리밍 신호인 것을 특징으로 하는 반도체 메모리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070066553A KR20090003685A (ko) | 2007-07-03 | 2007-07-03 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070066553A KR20090003685A (ko) | 2007-07-03 | 2007-07-03 | 반도체 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090003685A true KR20090003685A (ko) | 2009-01-12 |
Family
ID=40486273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070066553A KR20090003685A (ko) | 2007-07-03 | 2007-07-03 | 반도체 메모리 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090003685A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9124268B2 (en) | 2013-04-22 | 2015-09-01 | SK Hynix Inc. | Semiconductor device with clock-based signal input circuit |
-
2007
- 2007-07-03 KR KR1020070066553A patent/KR20090003685A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9124268B2 (en) | 2013-04-22 | 2015-09-01 | SK Hynix Inc. | Semiconductor device with clock-based signal input circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7646653B2 (en) | Driver circuits for integrated circuit devices that are operable to reduce gate induced drain leakage (GIDL) current in a transistor and methods of operating the same | |
| US6205068B1 (en) | Dynamic random access memory device having a divided precharge control scheme | |
| US5663917A (en) | Semiconductor circuit having MOS circuit for use in strong electric field | |
| US20070121358A1 (en) | Semiconductor integrated circuit | |
| CN107527637B (zh) | 用于产生参考电压的包括存储器单元的存储器装置 | |
| EP1252631B1 (en) | High performance cmos word-line driver | |
| KR20110128858A (ko) | 온-다이 터미네이션을 위한 터미네이션 회로 | |
| US20080284504A1 (en) | Semiconductor integrated circuit | |
| US7366004B2 (en) | Memory | |
| JP4751766B2 (ja) | 半導体装置 | |
| KR20100097891A (ko) | 비휘발성 메모리 장치 및 이를 위한 바이어스 생성 회로 | |
| US7539064B2 (en) | Precharge circuit of semiconductor memory apparatus | |
| US7750723B2 (en) | Voltage generation circuit provided in a semiconductor integrated device | |
| KR100848418B1 (ko) | 강유전체 메모리 장치, 전자 기기 및 강유전체 메모리장치의 구동 방법 | |
| US20040125661A1 (en) | Temperature-compensated output buffer circuit | |
| US20020003734A1 (en) | Semiconductor memory device having sense amplifier and method for driving sense amplifier | |
| JP5635728B2 (ja) | 半導体装置、及びテスト方法 | |
| US6590420B1 (en) | Level shifting circuit and method | |
| US6400615B2 (en) | Voltage raising circuit for semiconductor memory | |
| KR20090003685A (ko) | 반도체 메모리 장치 | |
| US20080056040A1 (en) | Memory device having function of detecting bit line sense amp mismatch | |
| JP2018181394A (ja) | 半導体記憶装置および半導体記憶装置の読み出し方法 | |
| KR19980028831A (ko) | 반도체 메모리장치 | |
| KR100607168B1 (ko) | 1/2 전원전압 발생회로 및 이를 이용한 반도체 메모리 장치 | |
| KR100482994B1 (ko) | 반도체 메모리 장치 및 그의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |