KR100848418B1 - 강유전체 메모리 장치, 전자 기기 및 강유전체 메모리장치의 구동 방법 - Google Patents

강유전체 메모리 장치, 전자 기기 및 강유전체 메모리장치의 구동 방법 Download PDF

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세이코 엡슨 가부시키가이샤
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Abstract

강유전체 메모리 장치의 판독 특성의 향상을 도모한다. 비트선(DBL, BL1∼n)에 접속된 센스 앰프(150)로서, 접지 전압과 노드 Vd 사이에 접속된 MOS 트랜지스터(154)와, 그 + 입력이 비트선에 접속되고, 그 - 입력이 접지 전압에 접속되며, 그 출력부가 MOS 트랜지스터(154)의 게이트에 접속된 오피 앰프(151)와, 노드 Vd와 비트선 사이에 접속된 캐패시터(160)를 갖는 센스 앰프(150)를 설치하고, 메모리 셀 MC에 기억된 데이터가 비트선으로 판독되었을 때에, 당해 비트선의 소정의 전압으로부터의 전압의 상승에 응답하여, MOS 트랜지스터(154)를 온함으로써 당해 비트선의 전압을 하강시키고, 당해 비트선의 소정의 전압으로부터의 전압의 하강에 응답하여, MOS 트랜지스터(154)를 오프한다.
메모리 셀 어레이, 워드선 제어, 플레이트선 제어, MOS 트랜지스터, 센스 앰프, 오피 앰프, 캐패시터, 참조 전압 발생, 더미 비트선, 노드

Description

강유전체 메모리 장치, 전자 기기 및 강유전체 메모리 장치의 구동 방법{FERROELECTRIC MEMORY DEVICE, ELECTRONIC APPARATUS, AND FERROELECTRIC MEMORY DEVICE DRIVING METHOD}
도 1은 실시예 1의 강유전체 메모리 장치를 도시하는 회로도.
도 2는 실시예 1의 강유전체 메모리 장치의 동작을 도시하는 타이밍차트.
도 3은 비트선의 전압의 변화와 노드 Vd의 전압의 변화를 도시하는 그래프.
도 4는 실시예 1의 효과를 설명하기 위한 회로도.
도 5는 오피 앰프의 구성예를 도시하는 도면.
도 6은 실시예 3의 강유전체 메모리 장치를 도시하는 회로도.
도 7은 실시예 1의 효과를 설명하기 위한 다른 회로도.
[도면의 주요 부분에 대한 부호의 설명]
110: 메모리 셀 어레이
120: 워드선 제어부
130: 플레이트선 제어부
140, 154, TR, TR1, TR2: n형 MOS 트랜지스터
150, 150a : 센스 앰프
151, 251 : 오피 앰프
158: p형 MOS 트랜지스터
160, 260 : 캐패시터
170: 참조 전압 발생부
180: 판정부
BL1∼n: 비트선
DBL: 더미 비트선
MC: 메모리 셀
OUT1∼n: 출력
PL1∼m: 플레이트선
Vd: 노드
WL1∼m: 워드선
[특허 문헌 1] 일본 공개특허 평11-191295호 공보
본 발명은, 강유전체 메모리 장치, 전자 기기 및 강유전체 메모리 장치의 구동 방법(판독 방법)에 관한 것이다.
종래의 강유전체 메모리 장치로서, 특허 문헌 1에 개시된 것이 있다. 상기 특허 문헌 1에 개시된 종래의 강유전체 메모리 장치는, 메모리 셀로부터 데이터를 판독한 후, 동일한 메모리 셀에 강유전체가 비반전 상태에서 판독되는 데이터 "0"을 기입하고, 다시 동일한 메모리 셀로부터 2회째의 판독을 행하고, 2회째에 판독한 데이터를 참조로 하여 1회째에 판독한 데이터를 센스 앰프에 의해 검출한다.
상기 종래의 강유전체 메모리 장치는, 1회째에 판독한 데이터와 2회째에 판독한 참조 전압이 동일 전압으로 되는 경우가 있기 때문에, 1회째에 판독한 데이터와 2회째에 판독한 참조 전압 사이에 오프셋을 갖게 하는 수단을 가질 필요가 있다.
이 오프셋을 갖게 하는 수단에 의해, 1회째에 판독한 데이터와 2회째에 판독한 참조 전압 사이에 오프셋을 갖게 하면, 당해 오프셋은 항상 대략 일정한 값으로 된다.
그러나, 당해 오프셋을 대략 일정한 값으로 하게 되면, 예를 들면, 각 강유전체 캐패시터간에 특성의 변동이 있는 경우나, 강유전체 캐패시터의 특성이 경시 변화에 의해 변화된 경우에, 충분한 판독 마진을 확보할 수 없어, 기억 데이터를 정밀도 좋게 판독할 수 없다고 하는 문제가 발생하고 있었다.
따라서, 본 발명자는, 판독 정밀도가 높은 강유전체 메모리 장치에 관한 발명을 일본 특허 출원 제2004-279880호로서 제출하였다.
이 일본 특허 출원 제2004-279880호에 개시된 강유전체 메모리 장치에서는, 추후에 상세하게 설명하는 바와 같이, 오피 앰프와 피드백 캐패시터를 이용한 적분 회로에 의해, 비트선의 전압의 상승을 억제하면서, 비트선에 방출된 전하량을 전압으로 변환하고 있다. 그러나, 이러한 회로의 경우, 오피 앰프의 조정에 따라서는, 그 출력이 발진할 가능성이 있기 때문에, 오피 앰프의 조정 정밀도를 향상시킬 필요가 있었다.
따라서, 본 발명은, 상기한 과제를 해결할 수 있는 강유전체 메모리 장치를 제공하는 것을 목적으로 한다. 이 목적은 특허 청구의 범위에서의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한 종속항은 본 발명의 한층 더 유리한 구체예를 규정한다.
상기 목적을 달성하기 위해서, 본 발명의 일 형태에 따르면, 복수의 비트선과, 비트선에 접속되고, 소정의 데이터를 기억하는 복수의 메모리 셀과, 비트선에 접속된 센스 앰프를 구비하고, 센스 앰프는, 오피 앰프, MOS 트랜지스터 및 캐패시터를 갖고, 오피 앰프의 제1 입력부는 비트선에 접속되고, 제2 입력부는 제1 전압에 접속되며, 출력부는 MOS 트랜지스터의 게이트 전극에 접속되고, MOS 트랜지스터는, 제1 노드와, 제1 노드의 전압보다 낮은 제2 전압 사이에 접속되며, 캐패시터는, 제1 노드와 비트선 사이에 접속되어 있는 것을 특징으로 하는 강유전체 메모리 장치를 제공한다.
상기 형태에 따르면, 비트선의 전압이, 메모리 셀에 기억된 데이터에 기초하여 상승해도, 오피 앰프에 의해 MOS 트랜지스터를 온함으로써 비트선의 전압의 상 승을 억제할 수 있다(비트선을 거의 제1 전압으로 유지할 수 있다). 한편, 비트선의 전압이 하강해도, MOS 트랜지스터가 오프되기 때문에 위상차 부정합에 의한 발진을 방지할 수 있다.
상기 강유전체 메모리 장치에서, 메모리 셀 내에 강유전체 캐패시터를 구비하고, 판독 시에 강유전체 캐패시터의 일단이 비트선에 접속되는 구성으로 하고, 예를 들면, 제1 전압을, 접지 전압으로 하고, MOS 트랜지스터를, n형 MOS 트랜지스터로 할 수 있다.
상기 형태에 따르면 비트선을 거의 0V로 유지할 수 있기 때문에, 판독 시에 메모리 셀 내의 강유전체 캐패시터에 충분한 전위가 계속해서 걸린다. 이에 의해 강유전체 캐패시터로부터 추출하는 전하량을 증가시킬 수 있다.
상기 강유전체 메모리 장치에서, 센스 앰프의 제1 노드간에 판정부를 구비하고, 비트선에 접속된 메모리 셀에 기억된 데이터를 판정할 수 있다.
상기 강유전체 메모리 장치에서, 복수의 비트선과 센스 앰프 사이에 절환부를 구비하고, 절환부를 절환함으로써 복수의 비트선 중 1개를 센스 앰프에 접속함으로써, 복수의 비트선에서 1개의 센스 앰프를 공유할 수 있다.
상기 형태에 따르면 센스 앰프의 개수를 삭감하여, 칩 면적을 삭감할 수 있다.
상기 강유전체 메모리 장치에서, 복수의 비트선 중 제1 비트선과 접속된 센스 앰프의 제1 노드에 접속된 참조 전위 발생부를 적어도 하나 구비하고, 상기 참조 전위 발생부의 출력 신호를 상기 판정부에 입력하도록 하여도 된다.
상기 형태에 따르면, 판독에 이용하고 있는 센스 앰프와 동일한 센스 앰프를 이용해서 참조 전위를 발생시킬 수 있기 때문에, 설계가 용이하고 또한, 트랜지스터나 강유전체의 특성 변동에 대하여 안정된 판독 동작을 실현할 수 있다.
본 발명의 전자 기기는, 상기 강유전체 메모리 장치를 갖는 것이다. 여기서 「전자 기기」란, 본 발명에 따른 반도체 기억 장치를 구비한 일정한 기능을 발휘하는 기기 일반을 말하며, 그 구성에 특별히 한정은 없지만, 예를 들면, 상기 반도체 기억 장치를 구비한 컴퓨터 장치 일반, 휴대 전화, PHS, PDA, 전자 수첩, IC 카드 등, 기억 장치를 필요로 하는 모든 장치가 포함된다.
상기 목적을 달성하기 위해서, 본 발명의 일 형태에 따르면, 복수의 비트선과, 비트선에 접속되고, 소정의 데이터를 기억하는 복수의 메모리 셀과, 비트선에 개별로 접속된 센스 앰프로서, 제1 노드와 제1 전압보다 낮은 제2 전압 사이에 접속된 MOS 트랜지스터와, 그 제1 입력부가 비트선에 접속되고, 그 제2 입력부가 제1 전압에 접속되며, 그 출력부가 MOS 트랜지스터의 게이트 전극에 접속된 오피 앰프와, 제1 노드와 비트선 사이에 접속된 캐패시터를 갖는 센스 앰프를 갖는 강유전체 메모리 장치의 구동 방법으로서, 메모리 셀에 기억된 데이터가 비트선으로 판독되었을 때에, 당해 비트선의 소정의 전압으로부터의 전압의 상승에 응답하여, MOS 트랜지스터를 온함으로써 당해 비트선의 전압을 하강시키고, 당해 비트선의 소정의 전압으로부터의 전압의 하강에 응답하여, MOS 트랜지스터를 오프하는 것을 특징으로 하는 강유전체 메모리 장치의 구동 방법을 제공한다.
상기 형태에 따르면, 비트선의 전압이, 메모리 셀에 기억된 데이터에 기초하 여 상승해도, 오피 앰프에 의해 MOS 트랜지스터를 온함으로써 비트선의 전압의 상승을 억제할 수 있다(비트선을 거의 제1 전압으로 유지할 수 있다). 한편, 비트선의 전압이 하강해도, MOS 트랜지스터가 오프되기 때문에, 위상차 부정합에 의한 발진을 방지할 수 있다.
상기 형태에 따르면, 강유전체 메모리 장치의 판독(구동) 정밀도를 향상시킬 수 있어, 강유전체 메모리 장치의 특성을 향상시킬 수 있다.
[발명을 실시하기 위한 최량의 형태]
<실시예 1>
이하, 도면을 참조하면서, 발명의 실시예를 통해서 본 발명을 설명하지만, 이하의 실시예는 특허 청구의 범위에 따른 발명을 한정하는 것은 아니며, 또한, 실시예 중에서 설명되어 있는 특징의 조합의 전부가 발명의 해결 수단에 필수적이라고는 할 수 없다.
도 1은, 본 실시예의 강유전체 메모리 장치를 도시하는 회로도이다. 강유전체 메모리 장치는, 메모리 셀 어레이(110)와, 워드선 제어부(120)와, 플레이트선 제어부(130)와, n형 MOS 트랜지스터(140)와, 센스 앰프(150)와, 참조 전압 발생부(170)와, 판정부(180)를 구비하여 구성된다.
또한, 강유전체 메모리 장치는, m개(m은 양의 정수)의 워드선 WL1∼m 및 플레이트선 PL1∼m과, n개(n은 양의 정수)의 비트선 BL1∼n과, 더미 비트선 DBL을 구비하여 구성된다.
메모리 셀 어레이(110)는, 어레이 형상으로 배치된 ｍ×(n+1)개의 메모리 셀 MC(더미 비트선 DBL에 접속하는 메모리 셀 MC를 포함함)를 갖는다. 메모리 셀 MC는, n형 MOS 트랜지스터 TR과, 강유전체 캐패시터 C를 갖고 구성된다.
n형 MOS 트랜지스터(n채널형 MOS 트랜지스터, n채널형 MISFET) TR은, 게이트(게이트 전극)가 워드선 WL1∼m 중 어느 하나에 접속되고, 소스가 더미 비트선 DBL 및 비트선 BL1∼n 중 어느 하나에 접속되며, 드레인이 강유전체 캐패시터 C의 한 쪽 단에 접속되어 있다. 즉, n형 MOS 트랜지스터 TR은, 워드선 WL1∼m의 전압에 기초하여, 강유전체 캐패시터 C의 한 쪽 단을, 더미 비트선 DBL 및 비트선 BL1∼n에 접속하는지의 여부를 절환한다. 또한, 본 명세서에서, 소스, 드레인은, MOS 트랜지스터의 일단, 타단을 말하고, 이들을 총칭하여 「소스·드레인 전극」이라고 말하는 경우도 있다.
강유전체 캐패시터 C는, 다른 쪽 단이 플레이트선 PL1∼m 중 어느 하나에 접속되어 있고, 그 한 쪽 단과 다른 쪽 단의 전압차에 기초하여, 소정의 데이터를 기억하고, 또한, 기억된 데이터에 기초하여 소정량의 전하를 더미 비트선 DBL 및 비트선 BL1∼n에 방출한다. 본 실시예에서, 강유전체 캐패시터 C는, 한 쪽 단의 전압에 대하여, 다른 쪽 단의 전위가, 그 항전압보다 높아진 경우에 "0"을 기억하고, 다른 쪽 단의 전압에 대하여, 한 쪽 단의 전압이, 그 항전압보다 높아진 경우에 "1"을 기억한다.
워드선 제어부(120)는, 워드선 WL1∼m에 접속되어 있고, 워드선 WL1∼m의 전압을 제어한다. 구체적으로는, 워드선 제어부(120)는, 강유전체 메모리 장치의 외부로부터 공급된 어드레스 신호에 기초하여, 워드선 WL1∼m 중의 소정의 워드선 WL 의 전압을, 다른 워드선 WL의 전압보다 높게 해서, 당해 소정의 워드선 WL에 접속된 n개의 메모리 셀 MC를 선택한다.
플레이트선 제어부(130)는, 플레이트선 PL1∼m에 접속되어 있고, 플레이트선 PL1∼m의 전압을 제어한다. 구체적으로는, 플레이트선 제어부(130)는, 어드레스 신호에 기초하여, 플레이트선 PL1∼m 중의 소정의 플레이트선 PL의 전압을, 다른 플레이트선 PL의 전압보다 높게 해서, 당해 소정의 플레이트선 PL을 선택한다.
n형 MOS 트랜지스터(140)는, 소스가 접지되어 있고(접지 전압에 접속되어 있고), 드레인이 더미 비트선 DBL 및 비트선 BL1∼n에 접속되어 있다. 또한, n형 MOS 트랜지스터(140)는, 게이트에 신호 BLEQ가 공급되고 있고, 신호 BLEQ의 전압에 기초하여, 더미 비트선 DBL 및 비트선 BL1∼n을 접지하는지의 여부를 절환한다.
센스 앰프(150)는, 오피 앰프(OP 앰프, operational　amplifier, 연산 증폭기)(151)와, n형 MOS 트랜지스터(154)와, p형 MOS 트랜지스터(프리차지부)(158)와, 캐패시터(160)를 갖고 구성된다. 센스 앰프(150)는, 더미 비트선 DBL 및 비트선 BL1∼n에 대응해서 각각 설치되어 있고, 메모리 셀 MC로부터 데이터가 판독되었을 때의 더미 비트선 DBL 및 비트선 BL1∼n의 전압을 증폭해서 출력한다.
오피 앰프(151)는, 그 + 입력(동상 입력 단자, 제1 입력부)이 더미 비트선 DBL 및 비트선 BL1∼n에 접속되어 있고, - 입력(역상 입력 단자, 반전 입력 단자, 제2 입력부)이 접지되어 있다. 또한, 그 출력은, n형 MOS 트랜지스터(154)의 게이트에 접속되어 있다. 그리고, 오피 앰프(151)는, 더미 비트선 DBL 및 비트선 BL1∼n의 전압의 변화에 기초하여, n형 MOS 트랜지스터(154)의 게이트 전압을 변화시 킨다.
n형 MOS 트랜지스터(154)는, 소스가 접지되어 있고, 드레인이 센스 앰프(150)의 출력(노드 Vd)에 접속되어 있다. 그리고, n형 MOS 트랜지스터(154)는, 그 게이트 전압에 기초하여 온 또는 오프되고, 또한, 온 시에는, 게이트 전압에 기초하여, 소스·드레인간의 저항을 제어한다.
p형 MOS 트랜지스터(158)는, 그 소스에 강유전체 메모리 장치의 동작 전압(전원 전위, 구동 전위) VCC가 공급되고 있고, 그 드레인이 n형 MOS 트랜지스터(154)의 드레인에 접속되어 있다. 즉, 센스 앰프(150)의 출력(노드 Vd)에 접속되어 있다. 그리고, p형 MOS 트랜지스터(158)는, 게이트에 공급되는 신호/PRE(신호 PRE의 반전 신호)에 기초하여, n형 MOS 트랜지스터(154)의 드레인(노드 Vd)을 전압 VCC로 충전한다.
캐패시터(160)는, 한 쪽 단이 n형 MOS 트랜지스터(154)의 드레인에 접속되어 있고, 다른 쪽 단이 더미 비트선 DBL 및 비트선 BL1∼n에 접속되어 있다. 그리고, 캐패시터(160)는, n형 MOS 트랜지스터(154)의 드레인 전압의 변화에 기초하여, 더미 비트선 DBL 및 비트선 BL1∼n의 전압을 변화시킨다.
참조 전압 발생부(170) 및 판정부(180)는, 각각, p형 MOS 트랜지스터(172 및 182)와, n형 MOS 트랜지스터(174 및 184)를 갖고 구성된다. 그리고, 판정부(180)는, 비트선 BL1∼n에 접속된 센스 앰프(150)의 출력(노드 Vd)과 참조 전압 발생부(170)의 출력을 비교하여, 메모리 셀 MC에 기억된 데이터를 판정한다.
구체적으로는, p형 MOS 트랜지스터(172 및 182)는, 게이트에 센스 앰프(150) 의 출력(노드 Vd), 즉, n형 MOS 트랜지스터(154)의 드레인 전압이 공급되고 있고, 드레인이 각각 n형 MOS 트랜지스터(174 및 184)의 드레인에 접속되어 있다. 또한, n형 MOS 트랜지스터(174)의 게이트는, 그 드레인에 접속되어 있고, 또한, n형 MOS 트랜지스터(184)는, 게이트가 n형 MOS 트랜지스터(174)의 게이트 및 드레인과 접속되어 있고, 소스가 접지되고, 그 드레인이 출력 OUT1∼n으로 된다. 즉, p형 MOS 트랜지스터(172) 및 n형 MOS 트랜지스터(174)와, p형 MOS 트랜지스터(182) 및 n형 MOS 트랜지스터(184)는, 커런트 미러를 구성하고 있다.
도 2는, 본 실시예의 강유전체 메모리 장치의 동작을 도시하는 타이밍차트이다. 도 1 및 도 2를 참조하여, 워드선 WL1 및 플레이트선 PL1을 선택하여, 비트선 BL1∼n에 접속된 메모리 셀 MC에 기억된 데이터를 판독하는 경우를 예로, 본 실시예의 강유전체 메모리 장치의 동작에 대해서 설명한다.
이하의 예에서 각 신호가 L 논리를 나타낼 때의 당해 신호의 전압은 접지 전압(GND, 참조 전압, 0V)이며, 각 신호가 H 논리를 나타낼 때의 당해 신호 전압은, 강유전체 메모리 장치의 동작 전압인 VCC, VDD, 또는 VPP이다. 또한, 각 신호의 전압은, 이것에 한정되는 것은 아니고, H 논리를 나타낼 때의 신호의 전압(전위)이, L 논리를 나타낼 때의 신호의 전압보다 높은 것이면 된다.
우선, 초기 상태(시각 t0)에서, 신호 BLEQ는 H 논리를 나타내고 있어, 각 n형 MOS 트랜지스터(140)는 온되고, 더미 비트선 DBL 및 비트선 BL1∼n의 전압은, 접지 전압으로 된다. 그리고, 시각 t1에서 신호 BLEQ가 L 논리로 되어, 각 n형 MOS 트랜지스터(140)는 오프되어, 더미 비트선 DBL 및 비트선 BL1∼n은 접지 전압 으로부터 분리된다.
또한, 초기 상태(시각 t0)에서, 신호/PRE는 L 논리를 나타내고 있고, p형 MOS 트랜지스터(158)는 온되어, n형 MOS 트랜지스터(154)의 드레인 전압(노드 Vd)은 VCC로 된다. 그리고, 시각 t1에서 신호/PRE가 H 논리로 되어, p형 MOS 트랜지스터(158)는 오프되어, n형 MOS 트랜지스터(154)의 드레인은, VCC로부터 분리된다.
다음으로, 워드선 제어부(120)는, 시각 t2에서, 워드선 WL1의 전압을 상승시켜, 워드선 WL1에 접속된 메모리 셀 MC를 구성하는 n형 MOS 트랜지스터 TR을 온시킨다. 이에 의해, 워드선 WL1에 접속된 메모리 셀 MC를 구성하는 강유전체 캐패시터 C는, 더미 비트선 DBL 및 비트선 BL1∼n에 접속된다.
다음으로, 시각 t3에서, 플레이트선 제어부(130)는, 플레이트선 PL1의 전압을 VCC로 상승시킨다. 이에 의해, 워드선 WL1에 접속된 메모리 셀 MC를 구성하는 강유전체 캐패시터 C에는, 더미 비트선 DBL 및 비트선 BL1∼n의 전압을 기준으로 하여, 고전위가 걸린다.
이에 의해, 강유전체 캐패시터 C에 기억된 데이터에 따라서, 당해 강유전체 캐패시터 C로부터 추출된 전하가, 더미 비트선 DBL 및 비트선 BL1∼n으로 방출되므로, 각 메모리 셀 MC에 기억된 데이터에 기초하여, 더미 비트선 DBL 및 비트선 BL1∼n의 전압이 상승한다.
도 3은, 시각 t3 이후의 비트선의 전압의 변화와 노드 Vd의 전압의 변화를 도시하는 그래프이다. 횡축은 시각 t3 이후의 시간 t(s)를, 종축은 전압 (V)를 나 타낸다. BL "1" 및 Vd "1"은, 메모리 셀에 "1" 데이터가 기억되어 있던 경우의 비트선 및 노드 Vd의 전압의 변화를 나타내고, BL "0" 및 Vd "0"은, 메모리 셀에 "0" 데이터가 기억되어 있던 경우의 비트선 및 노드 Vd의 전압의 변화를 나타낸다.
도시하는 바와 같이, 메모리 셀 MC에 기억된 데이터가 "1"인 경우의 노드 Vd의 전압(Vd "1")은, 당해 데이터가 "0"인 경우의 노드 Vd의 전압(Vd "0")보다도 급속히 낮아진다.
즉, 플레이트선 PL1의 전압을 VCC로 상승시키면, 비트선 BL 상에 존재하는 도시하지 않은 저항 성분의 작용에 의해, 메모리 셀 MC에 VCC보다 작은 고전압이 걸리고, 인가된 고전압에 따른 전하가 비트선 BL로 방출된다. 그러면, 비트선 BL의 전압이 상승하여, 메모리 셀 MC에 걸리는 고전위의 상승이 억제된다.
이때, 센스 앰프(150)는, 방출된 축적 전하를 급속히 노드 Vd에 전송한다. 구체적으로 말하면, 오피 앰프(151)는, + 입력에 접속된 비트선 BL의 전압이 상승하여, 접지 전압과의 전압차가 소정의 전압을 초과하면, 그 출력을 급속히 H 레벨로 한다. 그 결과, n형 MOS 트랜지스터(154)가 온된다. n형 MOS 트랜지스터(154)가 온되면, 그 드레인은, n형 MOS 트랜지스터(154)의 채널 저항(온 저항)을 통하여, 접지된 소스와 접속된다. 그 결과, 드레인 전압 Vd, 즉, 캐패시터(160)의 한 쪽 단의 전압이 급속히 저하한다. 이때, 캐패시터(160)는, 당해 저하에 기초하여 (커플링에 의해), 그 다른 쪽 단, 즉, 비트선 BL1∼n의 전압 상승을 억제한다(전압을 낮춘다).
다음으로, + 입력에 접속된 비트선 BL의 전압이 하강하여, 접지 전압과의 전 압차가 소정의 전압 이하로 되면, 오피 앰프(151)의 출력이 급속히 L 레벨로 된다. 그 결과, n형 MOS 트랜지스터(154)가 오프되고, 비트선 BL의 전압의 하강이 멈춘다.
이상과 같이, 비트선 BL의 전압이 하강함으로써, 비트선 BL 상에 존재하는 도시하지 않은 저항 성분을 통해서 메모리 셀 MC에 걸리는 고전위가 더욱 상승하고, 다시 전하가 비트선 BL로 방출되어, 비트선 BL의 전위가 상승한다. 그러면, 오피 앰프(151)의 출력이 다시 H 레벨로 된다(n형 MOS 트랜지스터(154)가 온됨). 이와 같이, 오피 앰프(151)의 출력의 절환(n형 MOS 트랜지스터(154)의 온, 오프)은 메모리 셀 MC에 대략 VCC의 전압이 걸리고, 메모리 셀로부터의 전하의 방출이 멈출 때까지 반복된다. 이상의 동작에 의해, 노드 Vd의 전압을 급속히 저하시킬 수 있다.
이때, 메모리 셀 MC로부터 방출된 전하량에 의해 오피 앰프(151)의 출력의 절환 횟수에 차가 발생한다. 즉, 메모리 셀 MC에 기억된 데이터가 "1"인 경우, 메모리 셀 MC로부터 방출되는 전하량이 많기 때문에, 오피 앰프(151)의 출력이 여러 번 절환되고, 또한, 비트선 BL의 전위는 여러 번 상승하고, 그리고 노드 Vd의 전압은 크게 저하한다.
한편, 메모리 셀 MC에 기억된 데이터가 "0"인 경우, 메모리 셀 MC로부터 방출되는 전하량이 적기 때문에, 오피 앰프(151)의 출력의 절환 횟수가 적고, 또한, 비트선 BL의 전위는 여러 번 상승하지 않고, 그리고 노드 Vd의 전압의 저하는 작다.
또한, 본 실시예에 따르면, 오피 앰프(151)의 출력을 n형 MOS 트랜지스터(154)의 게이트와 접속했으므로, 위상차 부정합에 의한 발진을 방지할 수 있다.
도 4는, 본 실시예의 효과를 설명하기 위한 회로도이다. 도 4에 도시하는 바와 같이, 오피 앰프(251)의 출력을 적분용 캐패시터(260)를 통해서 피드백한 경우, 비트선 BL의 전압(- 입력)이 상승하면, 그 출력이 L 레벨로 되어, 그 출력에 접속된 적분용 캐패시터(260)의 한 쪽 단의 전압도 하강한다. 그 결과, 커플링에 의해, 적분용 캐패시터(260)의 다른 쪽 단, 즉, 비트선 BL의 전압이 하강한다. 반대로, 비트선 BL의 전압이 하강하면, 오피 앰프의 출력이 H 레벨로 되어, 비트선 BL의 전압이 상승한다.
이러한 경우, 비트선 BL의 전압 변화와 오피 앰프의 동작 사이(오피 앰프의 입출력 사이)에 위상차 부정합이 발생할 가능성이 있어, 위상차 부정합이 발생하면, 오피 앰프의 출력이 발진한다. 그 결과, 판독 정밀도가 저하하게 된다. 또한, 이러한 위상차 부정합에 의한 발진을 방지하기 위해서는, 오피 앰프의 조정 정밀도가 요구된다.
이에 대하여, 본 실시예에 따르면, 비트선 BL1∼n의 전압이 하강한 경우, n형 MOS 트랜지스터(154)가 오프될 뿐이고, 비트선의 전압을 상승시키는 일은 없으며, 이에 의해, 오피 앰프(151)의 발진을 방지하여, 판독 정밀도를 향상시킬 수 있다. 또한, 오피 앰프의 설계 마진이 넓어진다. 또한, 후술하는 바와 같이, 오피 앰프의 고속화를 도모할 수 있다.
도 7은, 본 실시예의 효과를 설명하기 위한 다른 회로도이다. 도 7에 도시하는 회로에서는, 센스 앰프(150a)가, 캐패시터(152)와, n형 MOS 트랜지스터(154 및 156)와, p형 MOS 트랜지스터(158)와, 캐패시터(160)를 갖고 구성되어 있다. 또한，기타의 구성은 도 1의 경우와 마찬가지이기 때문에, 그 설명을 생략한다.
캐패시터(152)는, 그 한 쪽 단이 더미 비트선 DBL 및 비트선 BL1∼n에 접속되어 있고, 다른 쪽 단이 n형 MOS 트랜지스터(154)의 게이트에 접속되어 있다. 그리고, 캐패시터(152)는, 더미 비트선 DBL 및 비트선 BL1∼n의 전압의 변화에 기초하여, n형 MOS 트랜지스터(154)의 게이트 전압을 변화시킨다.
n형 MOS 트랜지스터(154)는, 소스가 접지되어 있고, 드레인이 센스 앰프(150a)(노드 Vd)의 출력에 접속되어 있다. 그리고, n형 MOS 트랜지스터(154)는, 그 게이트 전압에 기초하여 온 또는 오프되고, 또한, 온 시에는, 게이트 전압에 기초하여, 소스·드레인간의 저항을 제어한다.
n형 MOS 트랜지스터(156)는, 소스가 n형 MOS 트랜지스터(154)의 게이트에 접속되어 있고, 드레인에, n형 MOS 트랜지스터(154)의 임계값 전압 부근의 전압 Vth가 공급되고 있다. 그리고, n형 MOS 트랜지스터(156)는, 게이트에 공급되는 신호 PRE의 전압에 기초하여, n형 MOS 트랜지스터의 게이트를 그 임계값 전압 부근으로 충전한다.
p형 MOS 트랜지스터(158)는, 소스에 제2 전압의 일례인, 강유전체 메모리 장치의 동작 전압 VCC가 공급되고 있고, 드레인이 n형 MOS 트랜지스터(154)의 드레인에 접속되어 있다. 그리고, p형 MOS 트랜지스터(158)는, 게이트에 공급되는 신호 /PRE(신호 PRE의 반전 신호)에 기초하여, n형 MOS 트랜지스터(154)의 드레인을 전압 VCC로 충전한다.
캐패시터(160)는, 한 쪽 단이 n형 MOS 트랜지스터(154)의 드레인에 접속되어 있고, 다른 쪽 단이 더미 비트선 DBL 및 비트선 BL1∼n에 접속되어 있다. 그리고, 캐패시터(160)는, n형 MOS 트랜지스터(154)의 드레인 전압의 변화에 기초하여, 더미 비트선 DBL 및 비트선 BL1∼n의 전압을 변화시킨다.
이러한 구성의 회로에서는, n형 MOS 트랜지스터(154)의 게이트 전위가 크게 상승하지 않기 때문에, 당해 전위가 "0" 데이터 판독 시에 비해서 상승하는 "1" 데이터 판독 시에도 Vd 노드를 급속히 방전하는 것이 곤란하다.
따라서, n형 MOS 트랜지스터(154)의 사이즈를 크게 하여, 당해 트랜지스터의 게이트 전위가 크게 상승하지 않아도 Vd 노드를 급속히 방전하기 위한 방전 능력을 얻는 것도 생각된다.
그러나, 게이트 용량이 커지면 부하가 증가되므로, 게이트 전위가 더 상승하기 어려워진다. 이를 해결하기 위해서는, n형 MOS 트랜지스터(154)의 사이즈에 맞춰서 캐패시터(152)도 크게 함으로써 게이트 용량 증가분을 상쇄할 필요가 있다.
또한, 이 경우 비트선 전위가 그다지 상승하지 않는 "0" 데이터 판독 시에도 Vd 노드를 급속히 방전하여, "0"/"1" 데이터의 전위차가 작아지게 된다. 또한, Vd 노드의 전위 저하가 게이트 용량을 통해서 전해져, 게이트 전위를 저하시키게 된다. 이에 대해서도, 캐패시터(152)를 더욱 크게 한다고 하는 대처 방법이 생각되지만, 이 대처 방법에서는 당해 게이트 전위의 저하를 완전하게는 상쇄할 수 없다.
그리고, 캐패시터(152)를 크게 하면, 패턴 면적이 증대하는 것 외에, 비트선 부하가 크게 되어 비트선의 상승이 작아지고, 게이트 전위의 상승이 둔해진다고 하는 현상이 발생한다. 그 결과, 다시 Vd 노드를 급속히 방전할 수 없게 된다고 하는 사태에 빠진다.
이와 같이 도 7의 회로에서는, 고속화가 곤란할 뿐만 아니라, 무리하게 고속화하려고 하면 판독 마진까지 저하시켜, 고속화의 요구가 낮은 디바이스에 이용하는 등, 그 적용 범위에 제한이 있었다.
이에 대하여, 본 실시예에서는, 오피 앰프(151)의 출력에 의해 n형 MOS 트랜지스터(154)의 게이트 전위를 제어하는 것으로 했으므로, 판독 마진을 유지하면서 고속화를 실현할 수 있다.
여기서, 본 실시예에서, 더미 비트선 DBL에 접속된 강유전체 캐패시터 C에는 "0"이 기억되어 있다. 또한, 당해 강유전체 캐패시터 C의 면적을 다른 강유전체 캐패시터 C보다도 크게 설정하고 있다. 이 때문에, 당해 강유전체 캐패시터 C로부터 더미 비트선 DBL로 방출되는 전하량은, "0"이 기억된 강유전체 캐패시터 C로부터 비트선 BL1∼n으로 방출되는 전하량보다도 많다. 따라서, 참조 전압 발생부(170)의 p형 MOS 트랜지스터(172)의 게이트에, 비트선 BL1∼n에 접속된 메모리 셀 MC에 기억된 데이터가 "0"인 경우의 드레인 전압 Vd와, 당해 데이터가 "1"인 경우의 드레인 전압 사이의 전압이 인가된다. 이때, 참조 전압 발생부(170)는 p형 MOS 트랜지스터(172)에 흐르는 전류를, 참조 전압으로 변환해서 판정부(180)에 공급한다.
그리고, 판정부(180)는, p형 MOS 트랜지스터(172)에 흐르는 전류와, p형 MOS 트랜지스터(182)에 흐르는 전류를 비교하여, 메모리 셀 MC에 기억된 데이터를 판정한다. 구체적으로는, p형 MOS 트랜지스터(182)의 게이트 전압이 p형 MOS 트랜지스터(172)의 게이트 전압보다도 높은 경우, 즉, 비트선 BL1∼n에 접속된 메모리 셀 MC에 기억된 데이터가 "0"인 경우, p형 MOS 트랜지스터(182)에 흐르는 전류는 p형 MOS 트랜지스터(172)에 흐르는 전류보다 작기 때문에, 판정부(180)의 출력인 p형 MOS 트랜지스터(182)의 드레인 전압이 접지 전압 부근까지 저하하고, 당해 데이터가 "1"인 경우, p형 MOS 트랜지스터(182)에 흐르는 전류는 p형 MOS 트랜지스터(172)에 흐르는 전류보다 크기 때문에, 당해 드레인 전압은 VCC 부근까지 상승한다(도 2의 OUT1, 시각 t4∼t5 참조). 이상의 동작에 의해, 본 실시예의 강유전체 메모리 장치에서, 강유전체 캐패시터 C에 기억된 데이터가 판독된다.
도 5에 오피 앰프의 구성예를 도시한다. 도시하는 바와 같이, 오피 앰프는 복수의 MOS 트랜지스터 및 저항에 의해 구성할 수 있다. In+는 + 입력, In-는 - 입력, Out은 출력이다. 또한，Vref0, Vref1 및 Vref2는, 참조 전압이다. 또한, 당해 회로는, 오피 앰프의 일례에 지나지 않고, 이러한 구성에 한정되는 것은 아니다.
또한, 본 실시예에서는, 더미 비트선 DBL에 접속된 강유전체 캐패시터 C의 면적을 크게 해서 "0"을 기억하고 있지만, 더미 비트선 DBL에 접속된 강유전체 캐패시터 C의 면적을 작게 해서 "1"을 기억하여도 된다. 또한, 더미 비트선 DBL에 접속된 강유전체 캐패시터 C의 면적을 다른 강유전체 캐패시터 C의 면적과 동일하게 하거나, p형 MOS 트랜지스터(172)의 구동 능력을 p형 MOS 트랜지스터(182)의 구동 능력보다 크게 하거나, 혹은 n형 MOS 트랜지스터(174)의 구동 능력을 n형 MOS 트랜지스터(184)의 구동 능력보다 작게 하여도 된다.
또한, n형 MOS 트랜지스터(154)의 소스를 접지로 하고, p형 MOS 트랜지스터(158)의 소스를 VCC로 했지만, 전자가 저전위이고, 또한 후자가 고전위이며, 전자와 후자 사이에 전위차가 있으면 된다. 또한, p형 MOS 트랜지스터(158)는 노드 Vd를 프리차지하는 기능을 가지고 있으면 되기 때문에, n형 MOS 트랜지스터이어도 된다.
또한, 본 실시예에서는, 소위 1T1C형의 메모리 셀을 예로 설명했지만, 2T2C형의 메모리 셀에 적용하여도 된다.
<실시예 2>
실시예 1에서는, 도 3에 도시한 바와 같이, 비트선(BL "1")의 전압의 오피 앰프(151)에 의한 인하가 2회인 경우에 대해 설명했지만, 이러한 횟수에 한정은 없고, 1회이어도 되고, 3회 이상이어도 된다.
비트선의 전압의 오피 앰프(151)에 의한 인하 횟수를 늘린 경우에는, 비트선 BL의 전압 변동이 작아지기 때문에, BL "1"과 BL "0"의 전위차가 작아진다. 그 결과, 비트선 BL로부터 노드 Vd로의 전하 전송이 "1"과 "0"에서 동일하게 행해지기 때문에, 메모리 셀 MC로부터 방출된 전하의 차가 노드 Vd의 전위차로서 정확하게 나타남으로써 오동작이 적어진다고 하는 효과를 발휘한다.
이에 대하여, 비트선의 전압의 오피 앰프에 의한 인하 횟수를 줄인 경우에는, 비트선 BL의 전압 변동이 커지기 때문에, Vd "1"과, Vd "0"의 전압차가 커져 (판독 마진이 커져), 판독 속도가 빨라진다고 하는 효과를 발휘한다. 즉, 도 3에 도시하는 바와 같이, 오피 앰프의 입출력의 타임 래그에 의해, 비트선 BL의 전압은, 0V를 초과해서 마이너스 전위까지 저하한다. 따라서, 비트선 BL과 플레이트선 PL의 전압차, 즉, 강유전체 캐패시터 C에 걸리는 전압을 크게 유지할 수 있으므로, 비트선 BL에 방출되는 전하량을 증가시킬 수 있고, 또한, 전하의 방출 속도를 향상시킬 수 있다. 그 결과, "1"과 "0" 비트선 BL에 방출되는 전하량의 차가 확대되어 판독 마진이 커져, 판독 속도가 빨라진다.
비트선의 전압의 오피 앰프에 의한 인하 횟수를 줄이기 위해서는, 오피 앰프의 감도를 저하시키고, 또한, 오피 앰프의 동작 속도를 저하시키고, nMOS의 능력을 떨어뜨리거나 혹은 캐패시터의 용량을 작게 하는 등의 방법을 예로 들 수 있다. 바꿔 말하면, 오피 앰프의 감도를 저하시키고, 또한, 오피 앰프의 동작 속도를 저하시키고, ｎMOS의 능력을 떨어뜨리고, 혹은 캐패시터의 용량을 작게 해도, 판독 마진을 크게 할 수 있어, 판독 속도를 향상시킬 수 있다.
물론, 오피 앰프의 감도를 높이고, 또한, 오피 앰프의 동작 속도를 향상시키고, nMOS의 능력을 향상시키거나, 혹은 캐패시터의 용량을 크게 하여도 된다. 이 경우에는, 전술한 바와 같이, 오동작이 발생할 가능성이 오피 앰프에 의한 인하 횟수가 적은 경우에 비해 작아진다. 단, 오피 앰프에 의한 인하 횟수가 적은 경우에도, 오동작의 가능성은 극히 작아, 통상의 사용에 지장은 없다.
<실시예 3>
실시예 1에서는, 비트선 BL1∼n과, 더미 비트선 DBL의 전부에 센스 앰프(150)를 설치했지만, 절환 회로를 이용하여, 센스 앰프(150)를 공통화하여도 된다.
도 6은, 본 실시예의 강유전체 메모리 장치를 도시하는 회로도이다. 또한, 설명을 알기 쉽게 하기 위해서, 도 6에는, 비트선 BL과, 센스 앰프(150)와의 관계를 명시하고, 도 1 등을 참조하면서 실시예 1에서 설명한, 메모리 셀 어레이, 워드선(제어부), 플레이트선(제어부), n형 MOS 트랜지스터, 참조 전압 발생부, 판정부를 생략하고 있다.
도 6에 도시하는 바와 같이, 더미 비트선 DBL과 비트선 BL1∼8을 1 단위(BU1, BU2…)로 하고, 각 비트선에 접속된 n형 MOS 트랜지스터 TR1, TR2에 의해, 각 비트선과 9개의 센스 앰프(150)의 접속을 절환한다. n형 MOS 트랜지스터 TR1, TR2는, 각각 YS1, YS2 신호에서 구동된다. n형 MOS 트랜지스터 TR1, TR2는, 절환 회로의 일례이며, 다른 수단에 의해 비트선 BL과 센스 앰프(150)의 접속을 제어하여도 된다. 또한, 1 단위의 비트선의 개수, 즉, 공유화하는 센스 앰프의 개수는, 적절히 변경 가능하다.
이와 같이, 본 실시예에서는, 센스 앰프(150)를 공유화했으므로, 센스 앰프(150)의 점유 면적을 저감할 수 있어, 강유전체 메모리 장치의 고집적화 혹은 축소화를 도모할 수 있다. 또한, 비트선 BL간에 센스 앰프(150)를 배치할 필요가 없어, 비트선 BL 간격을 좁게 할 수 있다. 그 결과, 강유전체 메모리 장치의 고집적 화 혹은 축소화를 도모할 수 있다.
상기 발명의 실시예를 통해서 설명된 실시예나 응용예는, 용도에 따라서 적절하게 조합하거나, 또는 변경 혹은 개량을 가해서 이용할 수 있어, 본 발명은 전술한 실시예의 기재에 한정되는 것은 아니다. 그러한 조합 또는 변경 혹은 개량을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있는 것이, 특허 청구의 범위의 기재로부터 분명하다.
본 발명에 따르면, 강유전체 메모리 장치의 판독(구동) 정밀도를 향상시킬 수 있어, 강유전체 메모리 장치의 특성을 향상시킬 수 있다.

Claims (7)

  1. 복수의 비트선과,
    상기 비트선의 각각에 접속되고, 소정의 데이터를 기억하는 복수의 메모리 셀과,
    상기 비트선에 접속된 센스 앰프
    를 구비하고,
    상기 센스 앰프는,
    오피 앰프, MOS 트랜지스터 및 캐패시터를 갖고,
    상기 오피 앰프의 제1 입력부는 상기 비트선에 접속되고, 제2 입력부는 제1 전압에 접속되고, 출력부는 상기 MOS 트랜지스터의 게이트 전극에 접속되고,
    상기 MOS 트랜지스터는, 제1 노드와 상기 제1 노드보다 낮은 제2 전압 사이에 접속되고,
    상기 캐패시터는, 상기 제1 노드와 상기 비트선 사이에 접속되어 있는 것을 특징으로 하는 강유전체 메모리 장치.
  2. 제1항에 있어서,
    상기 메모리 셀 내에 강유전체 캐패시터를 구비하고, 판독 시에 상기 강유전체 캐패시터의 일단이 상기 비트선에 접속되고, 상기 제1 전압은, 접지 전압이며, 상기 MOS 트랜지스터는, n형 MOS 트랜지스터인 것을 특징으로 하는 강유전체 메모 리 장치.
  3. 제1항에 있어서,
    상기 센스 앰프의 상기 제1 노드에 접속된 판정부를 구비하고,
    상기 판정부에 의해 상기 비트선에 접속된 메모리 셀에 기억된 데이터를 판정하는 것을 특징으로 하는 강유전체 메모리 장치.
  4. 제1항에 있어서,
    복수의 상기 비트선과 상기 센스 앰프 사이에 절환부를 구비하고, 상기 절환부를 절환함으로써 복수의 상기 비트선 중 하나를 상기 센스 앰프에 접속하는 것을 특징으로 하는 강유전체 메모리 장치.
  5. 제3항에 있어서,
    상기 복수의 비트선 중 제1 비트선과 접속된 상기 센스 앰프의 상기 제1 노드에 접속된 참조 전압 발생부를 적어도 하나 구비하고, 상기 참조 전압 발생부의 출력 신호를 상기 판정부에 입력하는 것을 특징으로 하는 강유전체 메모리 장치.
  6. 제1항의 강유전체 메모리 장치를 갖는 전자 기기.
  7. 복수의 비트선과,
    상기 비트선의 각각에 접속되고, 소정의 데이터를 기억하는 복수의 메모리 셀과,
    상기 비트선에 접속된 센스 앰프 - 상기 센스 앰프는,
    제1 노드와 상기 제1 노드의 전압보다 낮은 제2 전압 사이에 접속된 MOS 트랜지스터와,
    오피 앰프 - 상기 오피 앰프의 제1 입력부는 상기 비트선에 접속되고, 상기 오피 앰프의 제2 입력부는 제1 전압에 접속되며, 상기 오피 앰프의 출력부는 상기 MOS 트랜지스터의 게이트 전극에 접속됨 - 와,
    상기 제1 노드와 상기 비트선 사이에 접속된 캐패시터를 가짐 -
    를 갖는 강유전체 메모리 장치의 구동 방법으로서,
    상기 메모리 셀에 기억된 데이터가 상기 비트선으로 판독되었을 때에,
    상기 비트선의 소정의 전압으로부터의 전압의 상승에 응답하여, 상기 MOS 트랜지스터를 온함으로써 상기 비트선의 전압을 하강시키고,
    상기 비트선의 소정의 전압으로부터의 전압의 하강에 응답하여, 상기 MOS 트랜지스터를 오프하는 것을 특징으로 하는 강유전체 메모리 장치의 구동 방법.
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