JP2007172711A - 強誘電体メモリ装置、電子機器および強誘電体メモリ装置の駆動方法 - Google Patents
強誘電体メモリ装置、電子機器および強誘電体メモリ装置の駆動方法 Download PDFInfo
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Abstract
【解決手段】ビット線(DBL、BL1〜n)に接続されたセンスアンプ150であって、接地電圧とノードVdとの間に接続されたMOSトランジスタ154と、その+入力がビット線に接続され、その−入力が接地電圧に接続され、その出力部がMOSトランジスタ154のゲートに接続されたオペアンプ151と、ノードVdとビット線との間に接続されたキャパシタ160と、を有するセンスアンプ150を設け、メモリセルMCに記憶されたデータがビット線に読み出されたときに、当該ビット線の所定の電圧からの電圧の上昇に応答して、MOSトランジスタ154をオンすることにより当該ビット線の電圧を下降させ、当該ビット線の所定の電圧からの電圧の下降に応答して、MOSトランジスタ154をオフする。
【選択図】 図1
Description
以下、図面を参照しつつ、発明の実施の形態を通じて本発明を説明するが、以下の実施の形態は特許請求の範囲に係る発明を限定するものではなく、また、実施の形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
実施の形態1においては、図3に示したように、ビット線(BL“1”)の電圧のオペアンプ151による引き下げが2回の場合について説明したが、かかる回数に限定はなく、1回でも、3回以上でもよい。
実施の形態1においては、ビット線BL1〜nと、ダミービット線DBLのすべてにセンスアンプ150を設けたが、切り替え回路を用いて、センスアンプ150を共通化してもよい。
Claims (7)
- 複数のビット線と、
前記ビット線のそれぞれに接続され、所定のデータを記憶する複数のメモリセルと、
前記ビット線に接続されたセンスアンプと、を備え、
前記センスアンプは、
オペアンプ、MOSトランジスタおよびキャパシタを有し、
前記オペアンプの第1入力部は前記ビット線に接続され、第2入力部は第1電圧に接続され、出力部は前記MOSトランジスタのゲート電極に接続され、
前記MOSトランジスタは、第1ノードと前記第1ノードの電圧より低い第2電圧との間に接続され、
前記キャパシタは、前記第1ノードと前記ビット線との間に接続されていることを特徴とする強誘電体メモリ装置。 - 前記メモリセル内に強誘電体キャパシタを備え、読み出し時に前記強誘電体キャパシタの一端が前記ビット線に接続され、前記第1電圧は、接地電圧であり、前記MOSトランジスタは、n型MOSトランジスタであることを特徴とする請求項1記載の強誘電体メモリ装置。
- 前記センスアンプの前記第1ノードに接続された判定部を備え、
前記判定部により前記ビット線に接続されたメモリセルに記憶されたデータを判定することを特徴とする請求項1もしくは2に記載の強誘電体メモリ装置。 - 複数の前記ビット線と前記センスアンプとの間に切り替え部を備え、前記切り替え部を切り替えることで複数の前記ビット線のうちの1つを前記センスアンプに接続することを特徴とする請求項1〜3のいずれか一項記載の強誘電体メモリ装置。
- 前記複数のビット線のうち第1のビット線と接続された前記センスアンプの前記第1ノードに接続された参照電圧発生部を少なくとも一つ備え、前記参照電位発生部の出力信号を前記判定部に入力することを特徴とする請求項3もしくは4に記載の強誘電体メモリ装置。
- 請求項1〜5のいずれか一項記載の強誘電体メモリ装置を有する電子機器。
- 複数のビット線と、
前記ビット線のそれぞれに接続され、所定のデータを記憶する複数のメモリセルと、
前記ビット線に接続されたセンスアンプであって、
第1ノードと前記第1ノードの電圧より低い第2電圧との間に接続されたMOSトランジスタと、
その第1入力部が前記ビット線に接続され、その第2入力部が第1電圧に接続され、その出力部が前記MOSトランジスタのゲート電極に接続されたオペアンプと、
前記第1ノードと前記ビット線との間に接続されたキャパシタと、を有するセンスアンプを有する強誘電体メモリ装置の駆動方法であって、
前記メモリセルに記憶されたデータが前記ビット線に読み出されたときに、
当該ビット線の所定の電圧からの電圧の上昇に応答して、前記MOSトランジスタをオンすることにより当該ビット線の電圧を下降させ、
当該ビット線の所定の電圧からの電圧の下降に応答して、前記MOSトランジスタをオフすることを特徴とする強誘電体メモリ装置の駆動方法。
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