JP2010020873A - ダイナミック型半導体記憶装置、及びダイナミック型半導体記憶装置の動作方法 - Google Patents

ダイナミック型半導体記憶装置、及びダイナミック型半導体記憶装置の動作方法 Download PDF

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Abstract

【課題】低圧側電源電圧センス及び電圧ダイレクト参照セル書き込み方式のダイナミック型半導体記憶装置におけるセンスマージンを向上させる。
【解決手段】本発明によるダイナミック型半導体記憶装置は、ビット線対ＢＴ、ＢＣに接続され、ビット線対ＢＴ、ＢＣの電圧差を増幅するセンスアンプ１０１と、第１制御信号ＥＱＰに応じてビット線対ＢＴ、ＢＣを低圧側の電源電圧ＧＮＤに固定するプリチャージ回路１０２と、ビット線対ＢＴ、ＢＣに一端が接続されるメモリセル容量１６、２１と、一端がビット線対ＢＴ、ＢＣに接続される参照セルメモリ８、１５とを具備する。ここで、メモリセル容量１６、２１の他端３２と参照セル容量８、１５の他端３３は、電気的に分離されている。
【選択図】図３

Description

本発明は、低圧側電源電圧センス及び電圧ダイレクト参照セル書き込み方式のダイナミック型半導体記憶装置に関する。
近年、携帯電話をはじめとするシステム製品の省電力化にともない、システムを構成する上で不可欠である半導体記憶装置も低電圧で動作することが求められている。例えば、ＶＤＤ＝０．８５ｖ以下の低電圧で動作するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が普及し始めている。一方、低電圧で動作する半導体記憶装置に対して広い電圧動作範囲、広い温度動作範囲、不特定ノイズ耐性等の性能が要求されている。このような要求性能を満足するため、低電圧で動作するＤＲＡＭでは低圧側電源電圧センス（例えばＧＮＤセンス）及びダイレクト参照セル書き込み方式が採用され始めている。
ＤＲＡＭにおいて行なわれるメモリセル容量に蓄積された電荷の再配分は、ワード線電圧がビット線電圧に対して閾値電圧Ｖｔ以上になるまで始まらない。これは信号のスルーレートが大きい場合、あるいは、ワード線が長い場合、ワード線がクリティカルパスになることを意味する。例えば、従来のＶＤＤ／２ビットラインプリチャージ方式において、スルーレートが１Ｖ／ｎｓの信号によって、ビット線をＶＤＤ／２（＝１．５Ｖ）にプリチャージする場合、７５０ｐｓの余分な遅延が発生する。一方、参照セルを利用したＧＮＤプリチャージ方式では、参照セル領域（例えば１６メガビットの１．５％）を必要とするが、ビット線のイコライズマージンやセンスアンプトランジスタのＶｇｓが大きく取れるのでセンスアンプを活性化するタイミングを高速化できる。
参照セルを利用したプリチャージ方式は、アクティブ動作中に相補な書き込みデータによって参照セル対がＶＤＤ／２でプリチャージされる。この場合、参照セルのチャージ動作とイコライズ動作によって、２回のセル動作が必要になるためサイクルタイムが大きくなる。このようなサイクルタイムの増大を防ぐ方法としてダイレクト参照セル書き込み方式がある。ダイレクト参照セル書き込み方式では、センスアンプを活性化した後すぐに、選択参照セルをオフし、参照セルとビット線との接続を切断する。そして、ＶＤＤ／２の電圧がトランジスタを介して直接参照セル容量に書き込まれる。これにより、チャージ動作とイコライズ動作とを統合し、サイクルタイムを改善することができる。
ダイレクト参照セル書き込み方式によれば、サイクルタイムを改善するだけでなく、定電圧化された参照電位によって、信号量とリテンション時間の比を最適化し、高速な信号マージンが得られる。
一般的なダイレクト参照セル書き込み方式のＤＲＡＭは、例えば、“Ａ ３００ＭＨｚ Ｍｕｌｔｉ−Ｂａｎｋｅｄ ｅＤＲＡＭ Ｍａｃｒｏ Ｆｅａｔｕｒｉｎｇ ＧＮＤ Ｓｅｎｓｅ、Ｂｉｔ−Ｌｉｎｅ Ｔｗｉｓｔｉｎｇ ａｎｄ Ｄｉｒｅｃｔ Ｒｅｆｅｒｅｎｃｅ Ｃｅｌｌ Ｗｒｉｔｅ” ＩＳＳＣＣ ２００２／ＳＥＳＳＩＯＮ９／ＤＲＡＭ ＡＮＤ ＦＥＲＲＯＥＬＥＣＴＲＩＣ ＭＥＭＯＲＩＥＳ／９．３に記載されている（非特許文献１参照）。
図１を参照して、ＤＲＡＭに用いられる一般的なＧＮＤセンス及びダイレクト参照セル書き込み方式を説明する。図１は、従来技術によるダイレクト参照セル書き込み方式を採用したＤＲＡＭの構成の一部を示す回路図である。
図１に示すＤＲＡＭは、それぞれがビット線ＢＴ、ＢＣに接続されるラッチ型差動センスアンプ回路１０１、プリチャージ回路１０２、参照電位供給回路４０３、メモリセルアレイ４０４を具備する。以下、ビット線ＢＴ、ＢＣを総称する場合、ビット線対ＢＴ、ＢＣと称す。
ラッチ型差動センスアンプ回路１０１は、ラッチ型差動センスアンプ回路供給電圧ＳＥＴＰとＧＮＤ電圧との間で動作し、ビット線ＢＴとビット線ＢＣ間の電位差を増幅する。
プリチャージ回路１０２は、イコライザ機能及びプリチャージ機能を有する。詳細には、プリチャージ回路１０２は、入力されるプリチャージ制御信号ＥＱＰがハイレベルの場合、ビット線ＢＴとビット線ＢＣとをＧＮＤ端子に接続し、ＧＮＤ電圧（低圧側の電源電圧）にプリチャージする。あるいは、プリチャージ回路１０２は、プリチャージ制御信号ＥＱＰがローレベルの場合、ビット線ＢＴとビット線ＢＣとＧＮＤ端子との接続を切断する。
参照電位供給回路４０３は、参照セル容量８、１５、ＮチャネルＭＯＳトランジスタ１０、１１、１２、１４を備える。
参照セル容量８は、一端（対向電極接点２８）がＧＮＤ端子（ＧＮＤ電圧）に接続され、他端（参照セル接点９）がＮＭＯＳトランジスタ１０、１１に接続される。参照セル容量８（参照セル接点９）は、ＮＭＯＳトランジスタ１０を介してＶＤＤ／２端子（参照電圧（ＶＤＤ／２）の電源端子）に接続され、ＮＭＯＳトランジスタ１１を介してビット線ＢＴに接続される。ＮＭＯＳトランジスタ１０は、ゲートに接続されたリファレンスワード線ＲＦＷＬ０から入力される信号の信号レベルに応じて、参照セル接点９とビット線ＢＴとの電気的接続を制御する。ＮＭＯＳトランジスタ１１は、ゲートに入力されるダイレクト書き込み制御信号ＲＥＱＰ（以下、書き込み信号ＲＥＱＰと称す）に応じて、参照セル接点９とＶＤＤ／２端子との電気的接続を制御する。
参照セル容量１５は、一端（対向電極接点２９）がＧＮＤ端子に接続され、他端（参照セル接点１３）がＮＭＯＳトランジスタ１２、１４に接続される。参照セル容量１５（参照セル接点１３）は、ＮＭＯＳトランジスタ１４を介して電源端子ＶＤＤ／２（電圧値ＶＤＤ／２）に接続され、ＮＭＯＳトランジスタ１２を介してビット線ＢＣに接続される。ＮＭＯＳトランジスタ１４は、ゲートに接続されたリファレンスワード線ＲＦＷＬ１から入力される信号の信号レベルに応じて、参照セル接点１３とビット線ＢＣとの電気的接続を制御する。ＮＭＯＳトランジスタ１２は、ゲートに入力される書き込み信号ＲＥＱＰに応じて、参照セル接点１３と電源端子ＶＤＤ／２との電気的接続を制御する。
参照電位供給回路４０３では、書き込み信号ＲＥＱＰに応じてＶＤＤ／２端子から参照セル容量８、１５（以下、総称する場合、参照メモリセルと称す）に対し電荷がチャージされる。又、リファレンスワード線ＲＦＷＬ０、ＲＥＷＬ１に入力される信号に応じて、参照メモリセルに書き込まれた電荷をビット線対ＢＴ、ＢＣに再配分する。
メモリセルアレイ４０４は、メモリセル容量１６、２１、ＮチャネルＭＯＳトランジスタ１８、１９を備える。メモリセル容量１６は、一端（対向電極接点３０）がＧＮＤ端子（ＧＮＤ電圧）に接続され、他端（メモリセル接点１７）がＮＭＯＳトランジスタ１８を介してビット線ＢＴに接続される。ＮＭＯＳトランジスタ１８は、ゲートに接続されたワード線ＷＬ１から入力される信号の信号レベルに応じて、メモリセル接点１７とビット線ＢＴとの電気的接続を制御する。メモリセル容量２１は、一端（対向電極接点３１）がＧＮＤ端子（ＧＮＤ電圧）に接続され、他端（メモリセル接点２０）がＮＭＯＳトランジスタ１９を介してビット線ＢＣに接続される。ＮＭＯＳトランジスタ１９は、ゲートに接続されたワード線ＷＬ０から入力される信号の信号レベルに応じて、メモリセル接点２０とビット線ＢＣとの電気的接続を制御する。
メモリセルアレイ４０４では、メモリセル容量１６、２１（以下、総称する場合メモリセルと称す）に蓄えられた電荷がビット線対ＢＴ、ＢＣから読み出され（リード）、あるいは、メモリセルに対しビット線対ＢＴ、ＢＣから電荷がチャージされる（ライト）。この際、リード又はライトされるメモリセルは、接続するワード線ＷＬ０、ＷＬ１が活性化されることで選択される。
図１に示すＤＲＡＭでは、参照メモリセルの対向電極接点２８、２９及びメモリセルの対向電極接点３０、３１は全てＧＮＤ端子に接続されている。このため、参照セル接点９、１３やメモリセル接点１７、２０にハイレベルの電圧が印加されると、ＧＮＤ電圧が印加されている対向電極接点２８〜３１との間に電源電圧ＶＤＤに相当する電位差がかかる。従って、メモリセル容量を形成している容量絶縁膜に電源電圧ＶＤＤに相当する電位差がかかり、容量絶縁膜が破壊される恐れがある。一方、図示しないが、対向電極接点に電源電圧ＶＤＤを印加した場合も同様に、メモリセル接点にローレベルの電圧が印加されると、容量絶縁膜に対し電源電圧ＶＤＤに相当する電圧がかかり、容量絶縁膜が破壊される。以上のことから、図２に示すように、対向電極接点１８〜２９に、電源電圧ＶＤＤの１／２の電圧を供給するプレート電位供給回路１０７を接続する必要がある。
図２は、プレート電位供給回路１０７を用いた一般的な製品に実装されているダイレクト参照セル書き込み方式のＤＲＡＭの構成の一部を示す回路図である。図２に示すＤＲＡＭは、図１に示すＤＲＡＭにおける参照電位供給回路４０３とメモリセルアレイ４０４に替えて、それぞれの対向電極接点２８〜３１がプレート電位供給回路１０７に接続された参照電位供給回路３０３、メモリセルアレイ３０４を備える。プレート電位供給回路１０７によって対向電極接点２８〜３１が電源電圧ＶＤＤの１／２に固定されるため、メモリセル容量１６、２１や参照セル容量８、１５に印加される電圧はＶＤＤの１／２以下となる。このため、図２に示すＤＲＡＭは、図１に示すＤＲＡＭのように容絶縁膜が破壊されることはない。
又、関連する技術として、ビット線プリチャージ期間にダミーセルの電荷蓄積ノードの電圧を制御する回路を備えるＤＲＡＭが特開平１１−０２６７２０に記載されている（特許文献１参照）。
特開平１１−０２６７２０ バース、外３名、"Ａ ３００ＭＨｚ Ｍｕｌｔｉ−Ｂａｎｋｅｄ ｅＤＲＡＭ Ｍａｃｒｏ Ｆｅａｔｕｒｉｎｇ ＧＮＤ Ｓｅｎｓｅ、Ｂｉｔ−Ｌｉｎｅ Ｔｗｉｓｔｉｎｇ ａｎｄ Ｄｉｒｅｃｔ Ｒｅｆｅｒｅｎｃｅ Ｃｅｌｌ Ｗｒｉｔｅ" 米国、ＩＳＳＣＣ ２００２／ＳＥＳＳＩＯＮ９／ＤＲＡＭ ＡＮＤ ＦＥＲＲＯＥＬＥＣＴＲＩＣ ＭＥＭＯＲＩＥＳ／９．３、２００２
図２に示すＤＲＡＭのメモリサイズが大きくなると（例えば１６メガビット以上）、プレート電位供給回路１０７から対向電極接点２８〜３１の遠端までの配線は長くなり、高インピーダンスを持った配線になってしまう。
最近では、このように高インピーダンスで接続された対向電極接点２８〜３１を、低い電源電圧０．８５Ｖでかつ低消費電力で駆動している。このため、参照セル接点９、１３からの電流変化に対する参照セル容量８、１５への充電速度は遅くなり、参照セル接点９、１３の電圧変化に起因したカップルノイズが、対向電極接点２８、２９、３０、３１を介してメモリセル接点１７、２０に重畳する。同様に、メモリセル接点１７、２０の電圧変化に起因したカップルノイズは、対向電極接点２８、２９、３０、３１を介して参照セル接点９、１３に重畳する。以上のことから、同じビット線に接続されたメモリセル接点１７、２０と参照セル接点９、１３の電圧値は、それぞれの電圧変動の影響を受けて変動しやすくなる。
例えば、メモリセルや参照セルへの充放電時、メモリセル接点１７、２０及び参照セル接点９、１３の電圧変化に起因したカップルノイズの影響は相互に影響を及ぼすため、参照セル容量８、１５及びメモリセル容量１６、２１に対するリストア時やセンス時の対向電極接点２８、２９、３０、３１の電圧は変動する。これにともない、ビット線ＢＴ、ＢＣ間の電位差は減少するため、ラッチ型差動センスアンプ回路１０１によるセンスマージンが悪化してしまう。
図２に示すＤＲＡＭにおけるセンスマージン悪化の原因について詳細に説明する。ここでは、メモリセル（セル容量２１）に対し、ハイレベル“１”のデータを書き込む場合（セルＨライト）、あるいはハイレベル“１”のデータを読み出す場合（セルＨリード）について説明する。ビット線ＢＴ、ＢＣがＧＮＤ電圧にプリチャージされた後、リファレンスワード線ＲＦＷＬ０が活性化されると、参照セル接点９はＶＤＤ／２からＧＮＤに変化し始める。この際、対向電極接点２８〜３１もカップリングによってＶＤＤ／２からＧＮＤ近くまで降下する。プレート電位供給回路１０７は、対向電極接点２８〜３１の電圧降下に応答して、対向電極接点２８〜３１の電圧をＶＤＤ／２に戻すように動作する。この後、書き込み信号ＲＥＱＰが活性化し参照セル接点９はＧＮＤからＶＤＤ／２に戻り、カップリングにより対向電極接点２８はＶＤＤ／２となる。しかし、プレート電位供給回路１０７の応答速度が遅い場合、対向電極接点２８〜３１の電圧を更に上昇させるように動作してしまう。この場合、対向電極接点２８〜３１の電圧はＶＤＤ／２以上となり、メモリセルに蓄積される電荷量がセルＨ（ハイレベルのデータ“１”と検出される電荷量）の期待値より減少してしまう。このような状態が、ワード線ＷＬ０が活性化されている期間中に生じると、書き込みエラーあるいは再書き込みエラーとなってしまう。
又、ローレベル“０”のデータを書き込む場合（セルＬライト）、あるいは、ローレベル“０”のデータを読み出す場合（セルＬリード）においても、メモリセルに蓄積される電荷量がセルＬ（ローレベルのデータ“０”と検出される電荷量）の期待値よりも大きくなる場合がある。
詳細には、リファレンスワード線ＲＥＦ０が活性化されると、ＧＮＤにプリチャージされたビット線ＢＴによって参照セル接点９の電圧はＶＤＤ／２からＧＮＤに変化する。このため参照セルの対向電極接点２８の電圧もカップリングでＶＤＤ／２からＧＮＤ電圧近くまで下がる。この後、書き込み制御信号ＲＥＱＰがハイレベルに遷移すると参照セル接点９の電圧はＧＮＤからＶＤＤ／２まで戻る。しかし、参照セル接点９の電圧がＶＤＤ／２となるまでの時間が遅く、活性化されたワード線が立ち下がるときまでにＶＤＤ／２に復帰しない場合がある。特に高速サイクルではワード線が立ち下がる時刻における参照セル接点９の電圧は、ＶＤＤ／２近くまで復帰できない場合がある。このような場合、ＶＤＤ／２以下である参照セル接点９からのカップルノイズによってメモリセルの対向電極接点３０、３１もＶＤＤ／２以下となる。このため、メモリセルに蓄積される電荷量がセルＬの期待値より増加してしまう。
更に、図２に示すＤＲＡＭでは、リード／ライト時に期待するビット線にチャージされた電荷量である信号量にならないこと場合がある。例えば、セルＨリード又はセルＨライトサイクルにおいて、リファレンスワード線ＲＦＷＬ０が活性化すると参照セル接点９がＶＤＤ／２からＧＮＤに変化するため参照セルの対向電極接点２８もカップリングによりＶＤＤ／２からＧＮＤ電圧近くまで下がる。この電圧変化がメモリセルの対向電極接点３０、３１に伝播し、ワード線ＷＬ０が活性化しているのでカップリングによりビット線ＢＣの電圧を下げ、増幅時の電位差を減少させてしまう。このような状態において、リード又はライト動作が開始されると、参照セル接点９における電圧変動に起因した電圧変動がメモリセル接点２０を介して、ビット線ＢＣの電圧を低下させる。このようなビット線ＢＣの電圧変動によって、アンプのセンスマージンが悪化してしまう。リファレンスワード線ＲＦＷＬ１が活性化した場合も同様にビット線ＢＴの電圧変動によって、アンプのセンスマージンが悪化してしまう。
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
本発明によるダイナミック型半導体記憶装置は、センスアンプ（１０１）と、プリチャージ回路（１０２）と、メモリセル容量（１６、２１）と、参照セルメモリ（８、１５）とを具備する。センスアンプ（１０１）はビット線対（ＢＴ、ＢＣ）に接続され、ビット線対（ＢＴ、ＢＣ）の電圧差を増幅する。プリチャージ回路（１０２）は、第１制御信号（ＥＱＰ）に応じてビット線対（ＢＴ、ＢＣ）を低圧側の電源電圧（ＧＮＤ）に固定する。メモリセル容量（１６、２１）の一端（１７、２０）は、ワード線（ＷＬ１、ＷＬ０）から供給される信号に応じて制御される第１スイッチ回路（１８、１９）を介して、ビット線対（ＢＴ、ＢＣ）に接続される。参照セル容量の一端（９、１３）は、参照ワード線（ＲＦＷＬ０、ＲＦＷＬ１）から供給される信号に応じて制御される第２スイッチ回路（１１、１２）を介して、ビット線対（ＢＴ、ＢＣ）に一端が接続される。ここで、メモリセル容量（１６、２１）の他端（３２）と参照セル容量（８、１５）の他端（３３、又は３４）は、電気的に分離されている。
このように、本発明によるダイナミック型半導体記憶装置では、メモリセル容量（１６、２１）の他端（３２）と参照セル容量（８、１５）の他端（３３、又は３４）が、電気的に分離されている。このため、メモリセル容量（１６、２１）の他端（３２）と参照セル容量（８、１５）の他端（３３、又は３４）との間でカップルノイズが重畳することがない。
本発明によるダイナミック型半導体記憶装置の動作方法は、ビット線対（ＢＴ、ＢＣ）を低圧側の電源電圧（ＧＮＤ）にプリチャージするステップと、参照セル容量（８、１５）に対し参照電圧（ＶＤＤ／２）を供給するステップと、参照セル容量（８、１５）の一端（３３、又は３４）とメモリセル容量（１６、２１）の一端（３２）とが電気的に分離されている状態で、参照セル容量（８、１５）とビット線対（ＢＴ、ＢＣ）との間で参照セル容量（８、１５）に蓄積された電荷を再配分するステップと、ビット線対（ＢＴ、ＢＣ）を介してメモリセル容量（１６、２１）にアクセスするステップとを具備する。
本発明では、メモリセル容量（１６、２１）の一端（３２）と参照セル容量（８、１５）の一端（３３、又は３４）が、電気的に分離されている状態で、メモリセル容量（１６、２１）に対するアクセス（リード又はライト）が行なわれる。このため、アクセス時、メモリセル容量（１６、２１）の他端（３２）と参照セル容量（８、１５）の他端（３３、又は３４）との間でカップルノイズが重畳することがない。
本発明によれば、低圧側電源電圧センス及び電圧ダイレクト参照セル書き込み方式のダイナミック型半導体記憶装置におけるセンスマージンを向上させることができる。
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。
１．第１の実施の形態
図３から図５を参照して、本発明によるダイレクト参照書き込み方式を利用したＤＲＡＭの第１の実施の形態を説明する。
（構成）
図３は、本発明によるＤＲＡＭの第１の実施の形態における構成の一部を示す回路図である。図３を参照して、本発明によるＤＲＡＭは、それぞれがビット線ＢＴ、ＢＣに接続されるラッチ型差動センスアンプ回路１０１、プリチャージ回路１０２、参照電位供給回路１０３、メモリセルアレイ１０４、プレート電圧供給回路１０７を具備する。以下、ビット線ＢＴ、ＢＣを総称する場合、ビット線対ＢＴ、ＢＣと称す。
ラッチ型センスアンプ回路１０１は、それぞれのゲートがビット線ＢＣ、ＢＴに接続されたＰチャネルトランジスタ１及びＰチャネルトランジスタ２によって構成される第１差動対と、それぞれのゲートがビット線ＢＣ、ＢＴに接続されたＮチャネルトランジスタ３及びＮチャネルトランジスタ４によって構成される第２差動対を備える。２つの差動対のドレインはビット線ＢＴ及びＢＣを介して接続される。第１差動対のソースは、ラッチ型差動センスアンプ回路供給電圧ＳＥＴＰが供給される電源端子に接続され、第２差動対のソースは、ＧＮＤ電圧が供給されるＧＮＤ端子２４、２５に接続される。このような構成により、ラッチ型差動センスアンプ回路１０１は、ラッチ型差動センスアンプ回路供給電圧ＳＥＴＰとＧＮＤ電圧との間で動作し、ビット線ＢＴとビット線ＢＣ間の電位差を増幅する。
プリチャージ回路１０２は、ゲートにプリチャージ制御信号ＥＱＰが入力されるＮチャネルトランジスタ５、６、７を備える。Ｎチャネルトランジスタ５は、ＧＮＤ電圧が供給されるＧＮＤ端子２６とビット線ＢＴとの間に接続される。Ｎチャネルトランジスタ５は、プリチャージ制御信号ＥＱＰに応じてビット線ＢＴとＧＮＤ端子２６との電気的接続（ビット線ＢＴに対するプリチャージ動作）を制御する。Ｎチャネルトランジスタ７は、低圧側の電源電圧（ＧＮＤ電圧）が供給されるＧＮＤ端子２７とビット線ＢＣとの間に接続される。Ｎチャネルトランジスタ７は、プリチャージ制御信号ＥＱＰに応じてビット線ＢＣとＧＮＤ端子２７との電気的接続（ビット線ＢＣに対するプリチャージ動作）を制御する。Ｎチャネルトランジスタ６は、ビット線ＢＴとビット線ＢＣの間に接続される。Ｎチャネルトランジスタ６は、プリチャージ制御信号ＥＱＰに応じてビット線ＢＴとビット線ＢＣとの電気的接続（イコライズ動作）を制御する。
このような構成により、プリチャージ回路１０２は、イコライザ機能及びプリチャージ機能を有する。詳細には、プリチャージ回路１０２は、入力されるプリチャージ制御信号ＥＱＰがハイレベルの場合、ビット線ＢＴとビット線ＢＣとをＧＮＤ電圧にプリチャージする。あるいは、プリチャージ回路１０２は、プリチャージ制御信号ＥＱＰがローレベルの場合、ビット線ＢＴとビット線ＢＣとＧＮＤ端子との電気的接続を切断する。
参照電位供給回路１０３は、参照セル容量８、１５、ＮチャネルＭＯＳトランジスタ１０、１１、１２、１４を備える。
参照セル容量８は、一端（対向電極接点３３）がＧＮＤ端子（ＧＮＤ電圧）に接続され、他端（参照セル接点９）がＮＭＯＳトランジスタ１０、１１に接続される。参照セル容量８（参照セル接点９）は、ＮＭＯＳトランジスタ１０を介してＶＤＤ／２端子に接続され、ＮＭＯＳトランジスタ１１を介してビット線ＢＴに接続される。ここで、ＶＤＤ／２端子には、高圧側の電源電圧ＶＤＤと低圧側の電源電圧ＧＮＤとの中間電圧ＶＤＤ／２が供給されている。ＮＭＯＳトランジスタ１０は、ゲートに接続されたリファレンスワード線ＲＦＷＬ０から入力される信号の信号レベルに応じて、参照セル接点９とビット線ＢＴとの電気的接続を制御する。ＮＭＯＳトランジスタ１１は、ゲートに入力されるダイレクト書き込み制御信号ＲＥＱＰ（以下、書き込み信号ＲＥＱＰと称す）に応じて、参照セル接点９とＶＤＤ／２端子との電気的接続を制御する。
参照セル容量１５は、一端（対向電極接点３３）がＧＮＤ端子に接続され、他端（参照セル接点１３）がＮＭＯＳトランジスタ１２、１４に接続される。参照セル容量１５（参照セル接点１３）は、ＮＭＯＳトランジスタ１４を介して電源端子ＶＤＤ／２に接続され、ＮＭＯＳトランジスタ１２を介してビット線ＢＣに接続される。ＮＭＯＳトランジスタ１４は、ゲートに接続されたリファレンスワード線ＲＦＷＬ１から入力される信号の信号レベルに応じて、参照セル接点１３とビット線ＢＣとの電気的接続を制御する。ＮＭＯＳトランジスタ１２は、ゲートに入力される書き込み信号ＲＥＱＰに応じて、参照セル接点１３と電源端子ＶＤＤ／２との電気的接続を制御する。
参照電位供給回路１０３では、書き込み信号ＲＥＱＰに応じてＶＤＤ／２端子から参照セル容量８、１５（以下、総称する場合、参照メモリセルと称す）に対し電荷がチャージされる。又、リファレンスワード線ＲＦＷＬ０、ＲＥＷＬ１に入力される信号に応じて、参照メモリセルに書き込まれた電荷をビット線対ＢＴ、ＢＣに再配分する。
メモリセルアレイ１０４は、メモリセル容量１６、２１、ＮチャネルＭＯＳトランジスタ１８、１９を備える。メモリセル容量１６は、一端（対向電極接点３２）がプレート電圧供給回路１０７に接続され、他端（メモリセル接点１７）がＮＭＯＳトランジスタ１８を介してビット線ＢＴに接続される。ＮＭＯＳトランジスタ１８は、ゲートに接続されたワード線ＷＬ１から入力される信号の信号レベルに応じて、メモリセル接点１７とビット線ＢＴとの電気的接続を制御する。メモリセル容量２１は、一端（対向電極接点３２）がプレート電圧供給回路１０７に接続され、他端（メモリセル接点２０）がＮＭＯＳトランジスタ１９を介してビット線ＢＣに接続される。ＮＭＯＳトランジスタ１９は、ゲートに接続されたワード線ＷＬ０から入力される信号の信号レベルに応じて、メモリセル接点２０とビット線ＢＣとの電気的接続を制御する。
メモリセルアレイ１０４では、メモリセル容量１６、２１（以下、総称する場合メモリセルと称す）に蓄えられた電荷がビット線対ＢＴ、ＢＣから読み出され（リード）、あるいは、メモリセルに対しビット線対ＢＴ、ＢＣから電荷がチャージされる（ライト）。この際、リード又はライトされるメモリセルは、接続するワード線ＷＬ０、ＷＬ１が活性化されることで選択される。
図３には、説明の便宜上、１対のビット線対ＢＴ、ＢＣ及び１対のワード線対ＷＬ０、ＷＬ１に接続された１対のメモリセル及び参照メモリセルが示されているが、通常、ＤＲＡＭには複数のビット線対及びワード線対に接続された複数のメモリセル及び参照メモリセルがマトリクス状に設けられている。
プレート電圧供給回路１０７は、メモリセルの対向電極接点３２の電圧をＶＤＤ／２に固定するように電圧を供給する。
（動作）
図４及び図５を参照して、本発明によるＤＲＡＭの第１の実施の形態における書き込み及び読み出し動作の詳細を説明する。
図４及び図５は、本発明によるＤＲＡＭのライト、リード動作を示すタイムチャートである。図４を参照して、ワード線ＷＬ０に接続されたメモリセル容量２１からローレベル“０”のデータを読み出し（セルＬリード）、メモリセル容量２１に対しハイレベル“１”のデータを書き込む（セルＨライト）場合について説明する。
時刻Ｔ０〜時刻Ｔ１の間、ハイレベルのプリチャージ制御信号ＥＱＰによってプリチャージ回路１０２が活性化され、ビット線ＢＴ、ＢＣはＧＮＤ電圧にプリチャージされる（プリチャージ動作及びイコライズ動作）。このとき、ハイレベルの書き込み信号ＲＥＱＰによって、Ｎチャネルトランジスタ１０、１４が活性化され、参照セル容量８、１５に対しＶＤＤ／２端子から電荷がチャージされる（参照電位供給動作）。これにより、時刻Ｔ０〜時刻Ｔ１の間、ビット線ＢＴ、ＢＣはＧＮＤとなり、参照セル接点９、１３はＶＤＤ／２となる。
時刻Ｔ１において、プリチャージ制御信号ＥＱＰと書き込み信号ＲＥＱＰがローレベルに遷移するとともに、ワード線ＷＬ０とリファレンスワード線ＲＦＷＬ０が活性化される。ローレベルのプリチャージ制御信号ＥＱＰと書き込み信号ＲＥＱＰによって、ビット線ＢＴ、ＢＣに対するプリチャージ動作及びイコライズ動作と参照電位供給動作が停止する。又、ワード線ＷＬ０が活性化されるため、メモリセル容量２１とビット線ＢＣの寄生容量との間で、メモリセル容量２１に蓄積された電荷が再配分される。同時に、リファレンスワード線ＲＦＷＬ０が活性化され、参照セル容量８とビット線ＢＴの寄生容量のと間で参照セル容量８に蓄積された電荷が再配分される。電荷の再配分の結果、ビット線ＢＴとビット線ＢＣとの間に電位差が生じる。これにより、ＤＲＡＭは、活性化されたワード線に接続されたメモリセル（ここではメモリセル容量２１）からデータをリード可能な状態となる。
プリチャージ動作を終了した後、時刻Ｔ２において、ラッチ型差動センスアンプ回路供給電圧ＳＥＴＰがハイレベルに遷移すると、ラッチ型差動センスアンプ回路１０１は活性化され、差動信号の増幅動作を開始する。すなわち、メモリセルに対するアクセス動作（リード又はライト）が開始される。ラッチ型差動センスアンプ回路１０１によって、ビット線ＢＴとビット線ＢＣの電位差が増幅されることで、活性化されたワード線に接続されたメモリセルからデータがリードされる。ここでは、増幅作用によって、ビット線ＢＴはＶＤＤ、ビット線ＢＣはＧＮＤに増幅され、セル容量２１内の“０”レベルのデータが読み出される。
一方、センスアンプが活性化された直後、参照メモリセルへのチャージ（参照電位供給動作）が行われる。詳細には、時刻Ｔ３において、リファレンスワード線ＲＦＷＬ０が非活性化され、入れ替わりに書き込み信号ＲＥＱＰがハイレベルに遷移する。これにより、Ｎチャネル型トランジスタ１０、１４がオンとなり、参照メモリセル接点９とビット線ＢＴとの間が切断され、参照セル容量８、１５に対し電源（電源電圧ＶＤＤ／２）から電荷がチャージされる。
参照電位供給動作後の時刻Ｔ４において、ビット線ＢＴとビット線ＢＣの一方（ここでは、ビット線ＢＣ）をＶＤＤ、他方（ここではビット線ＢＴ）をＧＮＤに設定することで、メモリセルへの書き込みが始まる。ここでは、ビット線ＢＣからメモリセル容量２１にデータ“１”が書き込まれる。メモリセルへの書き込み後、時刻Ｔ５において、プリチャージ信号ＥＱＰが活性化され、ワード線ＷＬ０が非活性化されると、再びビット線対の電位がＧＮＤに設定される（プリチャージ動作）。
次に、図５を参照して、ワード線ＷＬ１に接続されたメモリセル容量１６からハイレベルのデータ“１”を読み出し（セルＨリード）、メモリセル容量２１に対しローレベルのデータ“０”を書き込む（セルＬライト）場合について説明する。
時刻Ｔ６〜時刻Ｔ７の間、ハイレベルのプリチャージ制御信号ＥＱＰによってプリチャージ回路１０２が活性化され、ビット線ＢＴ、ＢＣはＧＮＤ電圧にプリチャージされる（プリチャージ動作及びイコライズ動作）。このとき、ハイレベルの書き込み信号ＲＥＱＰによって、Ｎチャネルトランジスタ１０、１４が活性化され、参照セル容量８、１５に対しＶＤＤ／２端子から電荷がチャージされる（参照電位供給動作）。これにより、時刻Ｔ６〜時刻Ｔ７の間、ビット線ＢＴ、ＢＣはＧＮＤとなり、参照セル接点９、１３はＶＤＤ／２となる。
時刻Ｔ７において、プリチャージ制御信号ＥＱＰと書き込み信号ＲＥＱＰがローレベルに遷移するとともに、ワード線ＷＬ１とリファレンスワード線ＲＦＷＬ１が活性化される。ローレベルのプリチャージ制御信号ＥＱＰと書き込み信号ＲＥＱＰによって、ビット線ＢＴ、ＢＣに対するプリチャージ動作およびイコライズ動作と参照電位供給動作が停止する。又、ワード線ＷＬ１が活性化されるため、メモリセル容量１６とビット線ＢＴの寄生容量との間で、メモリセル容量１６に蓄積された電荷が再配分される。同時に、リファレンスワード線ＲＦＷＬ１が活性化されるため、参照セル容量１５とビット線ＢＣの寄生容量のと間で参照セル容量１５に蓄積された電荷が再配分される。再配分の結果、ビット線ＢＴとビット線ＢＣとの間に電位差が生じる。これにより、ＤＲＡＭは、活性化されたワード線に接続されたメモリセル（ここではメモリセル容量１６）からデータをリード可能な状態となる。
プリチャージ動作を終了した後、時刻Ｔ８において、ラッチ型差動センスアンプ回路供給電圧ＳＥＴＰがハイレベルに遷移すると、ラッチ型差動センスアンプ回路１０１は活性化され、差動信号の増幅動作を開始する。ラッチ型差動センスアンプ回路１０１によって、ビット線ＢＴとビット線ＢＣの電位差が増幅されることで、ＤＲＡＭは活性化されたワード線に接続されたメモリセルからデータがリードされる。ここでは、増幅作用によって、ビット線ＢＴはＶＤＤ、ビット線ＢＣはＧＮＤに増幅され、セル容量１６内の“１”レベルのデータが読み出される。
一方、センスアンプの活性化の直後、参照メモリセルへのチャージ（参照電位供給動作）が行われる。詳細には、時刻Ｔ９において、リファレンスワード線ＲＦＷＬ１が非活性化され、入れ替わりに書き込み信号ＲＥＱＰがハイレベルに遷移する。これにより、Ｎチャネル型トランジスタ１０、１４がオンとなり、参照メモリセル接点１３とビット線ＢＣとの間が切断され、参照セル容量８、１５に対し電源（電源電圧ＶＤＤ／２）から電荷がチャージされる。
参照電位供給動作後の時刻Ｔ１０において、ビット線ＢＴとビット線ＢＣの一方（ここではビット線ＢＣ）をＶＤＤ、他方（ここではビット線ＢＴ）をＧＮＤに設定することで、メモリセルへの書き込みが始まる。ここでは、ビット線ＢＴからメモリセル容量１６に“０”が書き込まれる。メモリセルへの書き込み後、時刻Ｔ１１において、プリチャージ信号ＥＱＰが活性化され、ワード線ＷＬ１が非活性化されると、再びビット線対の電位がＧＮＤに設定される（プリチャージ動作）。
以上のような動作により、ＧＮＤセンス及びダイレクト参照セル書き込み方式は、従来技術によるＶＤＤ／２ビットラインプリチャージ方式より、増幅動作やプリチャージ動作において大きな効果が得られるため、より広い動作範囲を実現できる。
又、本発明では、メモリセルの対向電極接点３２と参照セルの対向電極接点３３とを分離し、かつ参照セルの対向電極接点の電位をＧＮＤに固定しているため、対向電極接点と参照セル対向電極接点との間でカップルノイズが重畳することがない。このため、図２に示すＤＲＡＭのように、対向電極接点間で重畳するカップルノイズに起因するセンスマージンの悪化を防ぐことができる。すなわち、本発明によれば、ＧＮＤセンス及びダイレクト参照セル書き込み方式のＤＲＡＭにおけるセンスマージンを向上することができる。
従来技術では、参照セル接点９、１３の電圧変化にともない参照メモリセルの対向電極接点２８、２９からプレート電位供給回路１０７に電流が流れる。一方、本発明によるＤＲＡＭでは、参照セル接点９、１３の電圧が変化すると、参照メモリセルの対向電極接点３３からＧＮＤ端子に電流が流れる。
ここで、“Ｖｈｖｃ１ｐＡ”をプリチャージ時における参照メモリセルの対向電極接点３３の電圧、“Ｖｈｖｃ１ｐＢ”をＧＮＤセンス時におけるの参照メモリセルの対向電極接点３３の電圧と定義すると、Ｖｈｖｃ１ｐＡと、Ｖｈｖｃ１ｐＢが等しい場合、参照メモリセルの対向電極接点３３の電圧は任意の値に設定できる。ここで、対向電極接点３３はＧＮＤ端子に接続されているため、ＧＮＤ電圧に設定される。一方、参照セル接点９、１３の電圧は、おおよそＶＤＤ／２とＧＮＤ電圧との間の電圧となる。このため、参照セル容量８、１５には、最大でＶＤＤ／２の電圧が印加されることとなる。これは、容量の耐圧の許容範囲であるため、容量絶縁膜が破壊されることなく、メモリセルの対向電極接点３２と参照メモリセルの対向電極接点３３とを分離することができる。
又、参照セル容量８、１５の容量をＣｒ、ダイレクト参照セルライト時の参照セル接点９、参照セル接点１３の電圧をＶｒ≒ ＶＤＤ／２、ビット線ＢＴ、ＢＣ上の電圧をＶｄ、ビット線ＢＴ、ＢＣの寄生容量をＣｄとすると、プリチャージ時におけるビット線ＢＴ、ＢＣ上の電荷量と参照セル容量８、１３の電荷量の総和は、Ｖｄ＝０であるため、Ｃｒ・（Ｖｒ−Ｖｈｖｃ１ｐＡ）となる。一方、ＧＮＤセンス時におけるビット線ＢＴ、ＢＣ上の電荷量と参照セル容量８、１３の電荷量の総和は、 Ｃｄ・Ｖｄ＋Ｃｒ・（Ｖｄ−Ｖｈｖｃ１ｐＢ）となる。電荷保存則から両者は等しくなるため、ＧＮＤセンス時の参照セル容量側のビット線上の電圧Ｖｄは、（１）式のようになる。
Ｖｄ＝（Ｃｒ・Ｖｒ＋Ｃｒ・（Ｖｈｖｃ１ｐＡ−Ｖｈｖｃ１ｐＢ））／（Ｃｄ＋Ｃｒ） ・・・・（１）
本実施の形態では、対向電極接点３３はＧＮＤ端子に接続されているため、Ｖｈｖｃ１ｐＡとＶｈｖｃ１ｐＢは、０Ｖに固定されている。このため、第１の実施の形態におけるＤＲＡＭのＧＮＤセンス時におけるビット線上の電圧Ｖｄは、（２）式のようになる。
Ｖｄ＝Ｃｒ・Ｖｒ／（Ｃｄ＋Ｃｒ） ・・・・（２）
本発明では、メモリセル容量１６、２１の対向電極接点３２と参照セル容量８、１５の対向電極接点３３は物理的に分離しているため、対向電極接点３２と対向電極接点３３に発生するノイズは相互に重畳されない。
又、メモリセルからハイレベル“１”のデータが読み出される際のビット線上の電圧Ｖｓｄは、メモリセル容量１６、２１をＣｓとすると（３）式のようになる。
Ｖｓｄ＝Ｃｓ・ＶＤＤ／（Ｃｄ＋Ｃｓ） ・・・・（３）
一方、メモリセルからローレベル“０”のデータを読み出す際のビット線上の電圧Ｖｓｄは０Ｖとなる。
更に、Ｃｓ＝Ｃｒであるのでビット線間の電位差ΔＶは、セルＨ、セルＬいずれにおいても、（４）式のようになる。
ΔＶ＝０．５・ＶＤＤ・Ｃｓ／（Ｃｄ＋Ｃｒ） ・・・・（４）
このように、ビット線間の電位差ΔＶは、対向電極接点３２、３３における電圧の影響を受けない値となる。このため、本発明によるＤＲＡＭでは、ビット線容量、メモリセル容量、参照セル容量のみによって得られた電位差をセンスするため、従来技術のようなセンス不良による読み出しエラーや書き込みエラーが発生しない。
又、従来例では、プレート電位供給回路１０７の応答性能が低い場合、メモリセルへの書き込み期間や読み取り期間中にメモリセル接点１７、２０の電圧変動を抑制できず、書き込みエラーや読み出しエラーを起こしていた。しかし、本発明では、従来例のようなカップルノイズによる対向電極接点の電圧変動を抑制することが必要ないため、プレート電位供給回路１０７の応答性能は低くても良い。又、メモリセルの対向電極接点３２からプレート電位供給回路１０７までの配線インピーダンスが高くてもセンスマージンが悪化することはない。
詳細には、図５を参照して、セルＨリード時（サイクルＴ２０１の時刻Ｔ７〜Ｔ９の期間）、すなわち、ＧＮＤセンスから増幅動作時における、メモリセル接点１７の電圧は、ＶＤＤ（時刻Ｔ７）、Ｖｓｄ＝Ｃｓ・ＶＤＤ／（Ｃｄ＋Ｃｓ）（時刻Ｔ７〜Ｔ９）、ＶＤＤ（時刻Ｔ９以降）のように変化する。このため、メモリセル接点１７、２０から対向電極接点３２へのカップルノイズは、時刻Ｔ７からＴ９の期間にキャンセルされる。一方、図４を参照してセルＬリード時（サイクルＴ２００の時刻Ｔ１からＴ３の期間）では、メモリセル接点２０が変化しないので実質的にカップルノイズを受けない。以上のことから、本発明ではプレート電位供給回路１０７の応答性能やプレート電位供給回路１０７までの配線インピーダンスによってセンスマージンが悪化することはない。
２．第２の実施の形態
図６を参照して、本発明によるダイレクト参照書き込み方式を利用したＤＲＡＭの第２の実施の形態を説明する。
（構成）
図６は、本発明によるＤＲＡＭの第２の実施の形態における構成の一部を示す回路図である。第１の実施の形態におけるＤＲＡＭは、参照メモリセルの対向電極接点３３が、低電圧電源（ＧＮＤ電圧）に接続された参照電位供給回路１０３を備えているが、第２の実施の形態におけるＤＲＡＭは、これに替えて、参照メモリセルの対向電極接点３４が、高電圧電源（ＶＤＤ電圧）に接続された参照電位供給回路２０３を備えている。その他の構成は、第１の実施の形態と同様である。
（動作）
以下では、第１の実施の形態と異なる動作について説明する。
第１の実施の形態では、参照セル接点９、１３の変化にともない対向電極接点３３からＧＮＤに流れる電流が、第２の実施の形態では、対向電極接点３４から高電圧電源（ＶＤＤ端子）に流れる。
ここで、“Ｖｈｖｃ１ｐＡ”をプリチャージ時における参照メモリセルの対向電極接点３４の電圧、“Ｖｈｖｃ１ｐＢ”をＧＮＤセンス時におけるの参照メモリセルの対向電極接点３４の電圧と定義すると、Ｖｈｖｃ１ｐＡと、Ｖｈｖｃ１ｐＢが等しい場合、参照メモリセルの対向電極接点３３の電圧は任意の値に設定できる。ここで、対向電極接点３４はＶＤＤ端子に接続されているため、ＶＤＤ電圧に設定される。一方、参照セル接点９、１３の電圧は、おおよそＶＤＤ／２とＧＮＤ電圧との間の電圧となる。このため、参照セル容量８、１５には、最大でＶＤＤ／２の電圧が印加されることとなる。これは、容量の耐圧の許容範囲であるため、容量絶縁膜が破壊されることなく、メモリセルの対向電極接点３２と参照メモリセルの対向電極接点３４とを分離することができる。
又、参照セル容量８、１５の容量をＣｒ、ダイレクト参照セルライト時の参照セル接点９、参照セル接点１３の電圧をＶｒ≒ ＶＤＤ／２、ビット線ＢＴ、ＢＣ上の電圧をＶｄ、ビット線ＢＴ、ＢＣの寄生容量をＣｄとすると、プリチャージ時におけるビット線ＢＴ、ＢＣ上の電荷量と参照セル容量８、１３の電荷量の総和は、Ｖｄ＝０であるため、Ｃｒ・（Ｖｒ−Ｖｈｖｃ１ｐＡ）となる。一方、ＧＮＤセンス時におけるビット線ＢＴ、ＢＣ上の電荷量と参照セル容量８、１３の電荷量の総和は、 Ｃｄ・Ｖｄ＋Ｃｒ・（Ｖｄ−Ｖｈｖｃ１ｐＢ）となる。電荷保存則から両者は等しくなるため、ＧＮＤセンス時の参照セル容量側のビット線上の電圧Ｖｄは、（１）式のようになる。
本実施の形態では、対向電極接点３４はＶＤＤ端子に接続されているため、Ｖｈｖｃ１ｐＡとＶｈｖｃ１ｐＢは、ＶＤＤに固定されている。このため、第２の実施の形態におけるＤＲＡＭのＧＮＤセンス時におけるビット線上の電圧Ｖｄは、（２）式のようになる。
第１の実施の形態と同様に、第２の実施の形態におけるビット線間の電位差ΔＶは、（４）式で示される。このように、第２の実施の形態においても、メモリセル容量１６、２１の対向電極接点３２と参照セル容量８、１５の対向電極接点３４は物理的に分離しているため、対向電極接点３２と対向電極接点３４に発生するノイズは相互に重畳されない。このため、対向電極接点における電圧の影響を受けず、ＧＮＤセンス及びダイレクト参照セル書き込み方式における最大の電位差を得ることができる。
以上のように、第２の実施の形態において得られる効果は、第１の実施の形態と同様である。しかし、参照セル容量８、１５の対向電極接点３４に接続される電位がＶＤＤとなることで、配線構造上においてＧＮＤあるいは任意の電位に接続されるよりもインピーダンスが低く、しかも配線面積を小さくすることができる。
又、第１の実施の形態と同様に、第２の実施の形態におけるＤＲＡＭによれば、プレート電位供給回路１０７の応答性能やプレート電位供給回路１０７までの配線インピーダンスによってセンスマージンが悪化することはない。
本発明では、対向電極接点３２、又は３４からのカップルノイズは電源に吸収される。このため、特許文献１のように、対向電極接点３２又は３４を電圧を制御するための制御回路を必要とせずに、カップルノイズによるセンスマージンの悪化を防止することができる。
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。第１及び第２の実施の形態では、参照メモリセルの対向電極接点が高電圧側の電源（ＶＤＤ）又は低電圧側の電源（ＧＮＤ）に接続される形態について説明したが、これに限らずＶＤＤとＧＮＤの間の任意の電圧に固定しても良い。ただし、この場合、参照メモリセルの対向電極接点とメモリセルの対向電極接点とを分離する必要がある。
図１は、従来技術によるＤＲＡＭの構成の一例を示す回路図である。 図２は、従来技術によるＤＲＡＭの構成の一例を示す回路図である。 図３は、本発明によるＤＲＡＭの第１の実施の形態における構成を示す回路図である。 図４は、本発明によるＤＲＡＭの実施の形態における動作の一例を示すタイムチャートである。 図５は、本発明によるＤＲＡＭの実施の形態における動作の一例を示すタイムチャートである。 図６は、本発明によるＤＲＡＭの第２の実施の形態における構成を示す回路図である。
符号の説明
１、２：Ｐチャンネル型トランジスタ
３、４、５、６、７、１０、１１、１２、１４、１８、１９：Ｎチャンネル型トランジスタ
８、１５：参照セル容量
９、１３：参照セル接点
１６、２１：メモリセル容量
１７、２０：メモリセル接点
２４、２５、２６、２７：ＧＮＤ端子
２８、２９、３０、３１、３２、３４：対向電極接点
１０１：ラッチ型差動センスアンプ回路
１０２：プリチャージ回路
１０３、３０３、４０３：参照電位供給回路
１０４、３０４、４０４：メモリセルアレイ
１０７、３０７：プレート電位供給回路

Claims (13)

  1. ビット線対に接続され、前記ビット線対の電圧差を増幅するセンスアンプと、
    第１制御信号に応じて前記ビット線対を低圧側の電源電圧に固定するプリチャージ回路と、
    ワード線から供給される信号に応じて制御される第１スイッチ回路を介して、前記ビット線対に一端が接続されるメモリセル容量と、
    参照ワード線から供給される信号に応じて制御される第２スイッチ回路を介して、前記ビット線対に一端が接続される参照セル容量と、
    を具備し、
    前記メモリセル容量の他端と前記参照セル容量の他端は、電気的に分離されている
    ダイナミック型半導体記憶装置。
  2. 請求項１に記載のダイナミック型半導体記憶装置において、
    前記メモリセル容量の他端は第１電圧に固定され、
    前記参照セル容量の他端は第２電圧に固定される
    ダイナミック型半導体記憶装置。
  3. 請求項２に記載のダイナミック型半導体記憶装置において、
    前記第２電圧は、前記低圧側の電源電圧である
    ダイナミック型半導体記憶装置。
  4. 請求項２に記載のダイナミック型半導体記憶装置において、
    前記第２電圧は、高圧側の電源電圧である
    ダイナミック型半導体記憶装置。
  5. 請求項１から４のいずれか１項に記載のダイナミック型半導体記憶装置において、
    前記参照セル容量の一端は、第３スイッチ回路を介して参照電圧が供給される端子に接続され、
    前記第３スイッチ回路は、第２制御信号に応じて、前記参照セル容量の一端と前記端子との電気的接続を制御する
    ダイナミック型半導体記憶装置。
  6. 請求項５に記載のダイナミック型半導体記憶装置において、
    前記参照電圧は、高圧側の電源電圧と低圧側の電源電圧の中間電圧である
    ダイナミック型半導体記憶装置。
  7. 請求項２から６のいずれか１項に記載のダイナミック型半導体記憶装置において、
    前記第１電圧は、高圧側の電源電圧と低圧側の電源電圧の中間電圧である
    ダイナミック型半導体記憶装置。
  8. ビット線対を低圧側の電源電圧にプリチャージするステップと、
    参照セル容量に対し参照電圧を供給するステップと、
    前記参照セル容量の一端とメモリセル容量の一端とが電気的に分離されている状態で、前記参照セル容量と前記ビット線対との間で参照セル容量に蓄積された電荷を再配分するステップと、
    前記ビット線対を介して前記メモリセル容量にアクセスするステップと、
    を具備する
    ダイナミック型半導体記憶装置の動作方法。
  9. 請求項８に記載のダイナミック型半導体記憶装置の動作方法において、
    前記メモリ容量の一端を第１電圧に固定するステップと、
    前記参照セル容量の一端を第２電圧に固定するステップと、
    を更に具備する
    ダイナミック型半導体記憶装置の動作方法。
  10. 請求項９に記載のダイナミック型半導体記憶装置の動作方法において、
    前記第２電圧は、前記低圧側の電源電圧である
    ダイナミック型半導体記憶装置の動作方法。
  11. 請求項９に記載のダイナミック型半導体記憶装置の動作方法において、
    前記第２電圧は、高圧側の電源電圧である
    ダイナミック型半導体記憶装置の動作方法。
  12. 請求項８から１１のいずれか１項に記載のダイナミック型半導体記憶装置の動作方法において、
    前記参照電圧は、高圧側の電源電圧と低圧側の電源電圧の中間電圧である
    ダイナミック型半導体記憶装置の動作方法。
  13. 請求項９から１２のいずれか１項に記載のダイナミック型半導体記憶装置の動作方法において、
    前記第１電圧は、高圧側の電源電圧と低圧側の電源電圧の中間電圧である
    ダイナミック型半導体記憶装置の動作方法。
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