KR100961206B1 - 센스 앰프 회로 - Google Patents

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KR100961206B1
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Abstract

본 발명은 센스 앰프 인에이블신호를 입력받아 센스 앰프의 오버드라이빙 구간을 제어하고, 상기 오버드라이빙을 위해 공급되는 외부전압의 레벨이 기준전압 레벨보다 높은 경우 디스에이블되는 오버드라이빙 제어신호를 생성하는 센스 앰프 제어신호 생성부 및 상기 오버드라이빙 제어신호에 응답하여 동작이 제어되는 센스 앰프를 포함하여 구성되는 센스 앰프 회로를 포함한다.
센스 앰프, 오버드라이빙, 센스 앰프 인에이블신호, 외부전압, 코어전압

Description

센스 앰프 회로{SENSE AMPLIFIER CIRCUIT}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 자세하게는, 센스 앰프의 오버드라이빙 구간을 조절하여 외부전압에 의해 코어전압 단이 오버슈팅(overshooting)되는 것을 방지할 수 있도록 하는 센스 앰프 회로에 관한 것이다.
컴퓨터 시스템이나 전자통신분야 등의 기술 진보에 따라 정보의 저장을 위해 사용되는 반도체 메모리 장치는 점차로 저가격화, 소형화 및 대용량화되어 가고 있으며, 아울러 에너지 효율에 대한 요구 또한 커지고 있어 불필요한 전류의 소모를 억제하는 방향으로 반도체 메모리 장치에 대한 기술개발이 이루어지고 있다.
일반적으로, 반도체 메모리 장치의 데이터를 저장하는 셀 어레이는 그물 모양으로 연결되어 있는 워드라인과 비트라인에 하나의 NMOS트랜지스터와 커패시터로 구성된 많은 셀들이 각각 접속되어 있는 구조이다.
이러한 반도체 메모리 장치의 동작을 간단히 살펴보면 다음과 같다.
먼저, 반도체 메모리 장치는 라스(/RAS) 신호가 액티브 상태로 변하면서 로우 어드레스 버퍼(row address buffer)를 통해 어드레스 신호를 입력받고, 이때에 입력받은 로우 어드레스 신호들을 디코딩하여 셀 어레이의 워드라인 중에서 하나를 선택하는 로우 디코딩(row decoding) 동작을 수행한다.
이때 선택된 워드라인에 연결되어 있는 셀들의 데이터가 비트라인(BL) 및 상보 비트라인(/BL)으로 된 비트라인 쌍(BL,/BL)에 실리게 되면, 센스 앰프의 동작시점을 알리는 센스 앰프 인에이블신호가 인에이블되어 로우 어드레스에 의하여 선택된 셀 블럭의 센스 앰프 구동회로를 구동시키게 된다. 그리고, 센스 앰프 구동회로에 의해 센스 앰프 바이어스 전위는 각각 코어전위(VCORE)와 접지전위(VSS)로 천이되어 센스 앰프를 구동시키게 된다.
상기 센스 앰프가 동작을 시작하면 미세한 전위차를 유지하고 있던 비트라인 쌍(BL,/BL)이 큰 전위차로 천이되고, 그 이후에 컬럼 어드레스에 의해 선택된 컬럼 디코더는 비트 라인의 데이터를 데이터 버스라인으로 전달하는 컬럼 전달 트랜지스터가 선택적으로 턴-온시킴으로써, 비트라인 쌍(BL,/BL)에 실려있던 데이터가 데이터 버스라인으로 전달되어 외부로 출력된다. 좀 더 구체적으로, 비트라인 쌍(BL,/BL)은 반도체 메모리 장치가 동작을 시작하기 전의 대기 모드시에는 코어전압의 1/2 레벨로 프리차지되어 있다가 동작이 시작되면, 셀의 데이터가 전달되어 미세한 전위차를 갖는 다른 전위로 변하게 된다. 그리고, 이 상태에서 센스 앰프가 동작을 시작하면, 미세한 전위차를 유지하고 있던 비트라인 쌍(BL,/BL)의 전위는 각각 코어전위(VCORE)와 접지전위(VSS)로 변하게 된다. 이렇게 증폭된 비트라인의 데이터가 컬럼 디코더의 출력신호에 의해 데이터 버스라인으로 전달되는 것이다.
그런데, 상기에서 센스 앰프가 코어전압(VCORE)을 인가받아 그 동작을 개시하는 시점에서 갑자기 많은 전류가 소모됨으로 인하여 코어전압이 급격하게 하강하 는 현상이 발생하게 된다. 따라서, 이러한 문제점을 해결하기 위해 센스 앰프가 동작을 시작하는 시점에 소정 구간 동안 코어전압 레벨보다 높은 레벨을 갖는 외부전압을 공급하는 방법이 널리 적용되어 왔는데, 이를 센스 앰프 오버드라이빙(overdriving)이라 한다.
한편, 반도체 메모리 장치에서 저전력을 구현하기 위해 표준레벨보다 낮은 외부전압을 사용하는 경우 센스 앰프의 구동력을 증가시키기 위해 오버드라이빙 구간을 연장하기도 한다. 이와 같이 오버드라이빙 구간이 연장됨에 따라 정상동작 구간과 오버드라이빙 구간 간에 중첩 구간이 발생하여 센스 앰프에 외부전압을 공급하기 위한 외부전압 단과 센스 앰프에 코어전압을 공급하기 위한 코어전압 단은 일시적으로 단락 상태가 된다. 만일, 이 단락 상태에서 외부전압 레벨이 내외 요인에 의해 상승하여 기준전압 레벨보다 높아지는 경우 코어전압 단이 외부전압에 의해 오버슈팅(overshooting)되는 문제가 발생할 수 있다. 이때, 코어전압에 의해 구동하는 다수의 회로들이 오작동할 가능성이 있다.
따라서, 본 발명은 오버드라이빙 구간과 정상동작 구간 간의 중첩 구간에서 외부전압 레벨이 기준전압 레벨보다 높아지는 경우 오버드라이빙을 중단시킴으로써, 코어전압 단이 외부전압에 의해 오버슈팅되는 것을 방지할 수 있는 센스 앰프 회로를 개시한다.
이를 위해 본 발명은 센스 앰프 인에이블신호를 입력받아 센스 앰프의 오버드라이빙 구간을 제어하고, 상기 오버드라이빙을 위해 공급되는 외부전압의 레벨이 기준전압 레벨보다 높은 경우 디스에이블되는 오버드라이빙 제어신호를 생성하는 센스 앰프 제어신호 생성부 및 상기 오버드라이빙 제어신호에 응답하여 동작이 제어되는 센스 앰프를 포함하여 구성되는 센스 앰프 회로.를 제공한다.
본 발명에서, 상기 정상동작 구간은 상기 센스 앰프를 코어전압으로 구동하는 구간인 것이 바람직하다.
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본 발명에서, 상기 센스 앰프 제어신호 생성부는 상기 센스 앰프 인에이블신호를 입력받아 제1 지연구간 동안 인에이블 구간을 유지하는 제1 구간 설정 신호를 생성하는 제1 제어신호 생성부와, 상기 제1 구간 설정 신호의 인에이블 구간을 제2 지연구간만큼 늘려 제2 구간 설정 신호를 생성하는 펄스폭 조절부와, 상기 제2 구간 설정 신호를 입력받아 상기 오버드라이빙 제어신호를 생성하되, 상기 외부전압 과 기준전압의 비교 결과에 따라 상기 오버드라이빙 제어신호의 인에이블 구간을 조절하는 제2 제어신호 생성부를 포함하여 구성된다.
본 발명에서, 상기 외부전압 레벨이 상기 기준전압 레벨 이하인 경우 상기 오버드라이빙 제어신호의 인에이블 구간은 상기 제2 구간 설정 신호의 인에이블 구간과 동일한 펄스폭으로 설정되는 것이 바람직하다.
본 발명에서, 상기 외부전압 레벨이 상기 기준전압 레벨보다 높은 경우 상기 오버드라이빙 제어신호는 디스에이블되는 것이 바람직하다.
또한, 본 발명은 센스 앰프 인에이블신호를 입력받아 오버드라이빙 구간을 설정하기 위한 제1 구간 설정 신호를 생성하는 제1 제어신호 생성부, 상기 제1 구간 설정 신호를 입력받아 펄스폭을 조절하여 제2 구간 설정 신호를 생성하는 펄스폭 조절부, 오버드라이빙을 위해 공급되는 외부전압과 기준전압의 레벨을 비교하여 상기 외부전압이 상기 기준전압레벨보다 높으면 비교신호를 생성하는 비교부 및 상기 제2 구간 설정 신호를 입력받아 상기 센스 앰프의 오버드라이빙을 제어하고 상기 비교신호에 응답하여 디스에이블하는 오버드라이빙 제어신호를 생성하는 제2 제어신호 생성부를 포함하여 구성되는 센스 앰프 회로를 제공한다.
본 발명에서, 상기 오버드라이빙 제어신호는 상기 오버드라이빙 구간 및 정상동작 구간의 일부 동안 인에이블되는 것이 바람직하다.
본 발명에서, 상기 정상동작 구간은 상기 센스 앰프를 코어전압으로 구동하는 구간인 것이 바람직하다.
본 발명에서, 상기 외부전압 레벨이 상기 기준전압 레벨 이하인 경우 상기 오버드라이빙 제어신호의 인에이블 구간은 상기 제2 구간 설정 신호의 인에이블 구간과 동일한 펄스폭으로 설정되는 것이 바람직하다.
본 발명에서, 상기 외부전압 레벨이 상기 기준전압 레벨보다 높은 경우 상기 오버드라이빙 제어신호는 디스에이블되는 것이 바람직하다.
본 발명에서, 상기 제1 제어신호 생성부는 상기 센스 앰프 인에이블신호를 입력받아 제1 지연부의 제1 지연구간 동안 인에이블 구간을 갖는 제1 구간 설정 신호를 생성하는 논리소자를 포함하여 구성된다.
본 발명에서, 상기 펄스폭 조절부는 상기 제1 구간 설정 신호를 제2 지연구간만큼 지연시켜 출력하는 제2 지연부와, 상기 제2 지연부의 출력신호에 응답하여 상기 제1 구간 설정 신호의 인에이블 구간을 제2 지연구간만큼 늘려 출력하는 논리소자와, 상기 논리소자의 출력신호를 반전시켜 제2 구간 설정 신호를 생성하는 인버터를 포함하여 구성된다.
본 발명에서, 상기 제2 제어신호 생성부는 상기 제2 구간 설정 신호를 입력받아 상기 비교신호에 응답하여 출력신호를 생성하는 논리소자와, 상기 논리소자의 출력신호를 반전시켜 상기 오버드라이빙 제어신호를 생성하는 인버터를 포함하여 구성된다.
본 발명에서, 상기 센스 앰프 인에이블신호를 입력받아 상기 센스 앰프에 접지전압을 공급하기 위한 접지전압 제어신호를 생성하는 제3 제어신호 생성부가 추가적으로 구비되는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도1은 본 발명의 실시예에 따른 센스 앰프 회로의 구성을 도시한 블럭도이다.
도1에 도시된 바와 같이, 본 발명의 실시예에 따른 센스 앰프 회로는 센스 앰프 제어신호 생성부(1)와 센스 앰프(2)로 구성된다.
센스 앰프 제어신호 생성부(1)는 센스 앰프의 오버드라이빙 구간을 제어하기 위한 오버드라이빙 제어신호(OV)와 센스 앰프의 정상동작 구간을 제어하기 위한 정상동작 제어신호(NV)와 센스 앰프에 접지전압(VSS)을 공급하기 위한 접지전압 제어신호(SAEN)를 생성한다. 여기서, 센스 앰프를 코어전압으로 구동하는 구간을 정상동작 구간이라 한다. 이에 대응하여 센스 앰프를 외부전압(VDD)으로 구동하는 구간을 오버드라이빙 구간이라 한다.
센스 앰프 제어신호 생성부(1)는 제1 제어신호 생성부(11), 펄스폭 조절부(12), 비교부(13), 제2 제어신호 생성부(14) 및 제3 제어신호 생성부(15)를 포함하여 구성된다.
도3에 도시된 바와 같이, 제1 제어신호 생성부(11)는 센스 앰프 인에이블신호(SAEB)를 입력받아 제1 지연구간만큼 지연시켜 출력하는 제1 지연부(110)와, 제1 지연부(110)의 출력신호와 센스 앰프 인에이블신호(SAEB)를 입력받아 부정논리합 연산하여 정상동작 제어신호(NV)를 생성하는 노아게이트(NR10)와, 노아게이 트(NR10)의 출력신호와 센스 앰프 인에이블신호(SAEB)를 입력받아 부정논리합 연산하여 제1 구간 설정 신호(A)를 생성하는 노아게이트(NR11)를 포함하여 구성된다. 여기서, 제1 구간 설정 신호(A)는 센스 앰프의 오버드라이빙 구간을 설정하기 위한 신호로, 제1 구간 설정 신호(A)의 인에이블 구간은 제1 지연구간에 따라 설정된다.
펄스폭 조절부(12)는 제1 구간 설정 신호(A)를 입력받아 제2 지연구간만큼 지연시켜 출력하는 제2 지연부(120)와, 제2 지연부(120)의 출력신호와 제1 구간 설정 신호(A)를 입력받아 부정논리합 연산하는 노아게이트(NR12)와, 노아게이트(NR12)의 출력신호를 반전시켜 제2 구간 설정 신호(B)를 출력하는 인버터(IV16)를 포함하여 구성된다.
펄스폭 조절부(12)는 제1 구간 설정 신호(A)를 입력받아 제2 지연구간만큼 펄스폭을 늘린 제2 구간 설정 신호(B)를 생성한다. 이에 따라, 제2 구간 설정 신호(B)는 제1 구간 설정 신호(A)의 인에이블 구간과 제2 지연구간(d2)을 포함한다. 즉, 제1 구간 설정 신호(A)에 의해 설정되는 오버드라이빙 구간은 펄스폭 조절부(12)에 의해 제2 지연구간만큼 연장된다.
비교부(13)는 도4에 도시된 바와 같이 일반적인 차동증폭회로로 구성되며, 외부전압(VDD)과 기준전압(VREF)을 비교하여 그 결과에 따른 비교신호(COM)를 생성한다. 비교신호(COM)는 외부전압(VDD) 레벨이 기준전압(VREF) 레벨보다 높아질 경우 로우레벨로 천이하며, 외부전압(VDD) 레벨이 기준전압(VREF) 레벨 이하인 경우 하이레벨로 천이한다. 여기서, 기준전압(VREF)은 스펙에 제시되는 외부전압(VDD)의 표준레벨로 설정된다. 반도체 메모리 장치에 인가되는 외부전압(VDD)은 일정하게 표준레벨을 유지하는 것이 이상적이지만, 실제로는 내외 요인에 따라 수시로 레벨이 바뀌기 때문에 비교신호(COM)의 전압레벨도 외부전압(VDD)과 기준전압(VREF)의 비교 결과에 따라 바뀌게 된다.
제2 제어신호 생성부(14)는 제2 구간 설정 신호(B)와 비교신호(COM)를 입력받아 부정논리곱 연산하는 낸드게이트(ND10)와, 낸드게이트(ND10)의 출력신호를 반전시켜 오버드라이빙 제어신호(OV)를 출력하는 인버터(IV12)를 포함하여 구성된다. 비교신호(COM)가 로우레벨로 디스에이블된 상태에서 오버드라이빙 제어신호(OV)의 인에이블 구간은 제2 구간 설정 신호(B)의 인에이블 구간에 따라 설정되고, 비교신호(COM)가 하이레벨로 천이하는 경우 오버드라이빙 제어신호(OV)의 인에이블 구간은 로우레벨로 디스에이블된다.
제3 제어신호 생성부(15)는 정상동작 제어신호(NV)의 반전신호와 센스 앰프 인에이블신호(SAEB)를 입력받아 부정논리곱 연산하여 접지전압 제어신호(SAEN)를 출력하는 낸드게이트(ND11)를 포함하여 구성된다. 여기서, 접지전압 제어신호(SAEN)는 센스 앰프 동작 구간에서 센스 앰프에 접지전압(VSS)을 안정적으로 공급하기 위한 신호이다.
한편, 센스 앰프(2)는 도5에 도시된 바와 같이, 전압 공급부(21) 및 센싱부(22)로 구성된다.
전압 공급부(21)는 오버드라이빙 제어신호(OV)에 응답하여 외부전압 단과 센싱부(22)의 RTO라인(RTO)을 연결하는 NMOS트랜지스터(N20)와, 정상동작 제어신호(NV)에 응답하여 코어전압 단과 센싱부(22)의 RTO라인(RTO)을 연결하는 NMOS트랜 지스터(N21)와, 접지전압 제어신호(SAEN)에 응답하여 접지전압 단과 센싱부(22)의 SB라인(SB)을 연결하는 NMOS트랜지스터(N22)를 포함하여 구성된다. 또한, 전압 공급부(21)에는 센스 앰프 인에이블신호(SAEB)가 디스에이블되는 경우 비트라인 이퀄라이저신호(BLEQ)에 응답하여 RTO라인(RTO)과 SB라인(SB)을 단락시켜 프리차지하기 위한 NMOS트랜지스터(N23)가 구비된다. 비트라인 이퀄라이저 신호(BLEQ)는 센스 앰프 인에이블신호(SAEB)가 디스에이블된 상태에서 RTO라인(RTO)과 SB라인(SB)의 레벨을 동일하게 유지하여 센싱부(22)의 구동을 방지하기 위한 신호이다.
센싱부(22)는 일반적인 크로스 커플드 래치(cross coupled latch) 회로로 구성되며, RTO라인(RTO) 및 SB라인(SB)이 프리차지된 상태에서는 센싱 동작을 수행하지 않다가 SB라인(SB)을 통해 접지전압(VSS)이 공급되고, RTO라인(RTO)을 통해 외부전압(VDD) 또는 코어전압(VCORE)이 공급되면서 양 단의 전위차가 발생하여 비트라인 쌍(BL,/BL)을 센싱한다.
이와 같이 구성된 센스 앰프 회로의 동작을 도6을 참조하여 설명하면 다음과 같다.
우선, t1시점에서 센스 앰프 인에이블신호(SAEB)가 로우레벨로 천이하는 경우 제1 제어신호 생성부(11)는 제1 지연부(110)의 제1 지연구간(d1) 동안 하이레벨로 인에이블되는 제1 구간 설정 신호(A)를 생성하며, t1시점으로부터 제1 지연구간(d1)이 경과한 후 하이레벨로 인에이블되는 정상동작 제어신호(NV)를 생성한다. 즉, 제1 구간 설정 신호(A)의 인에이블 구간은 제1 지연구간(d1)과 동일한 펄스폭으로 설정되며, 이 제1 구간 설정 신호(A)의 인에이블 구간은 오버드라이빙 구 간(tOV)이 된다.
펄스폭 조절부(12)는 제1 구간 설정 신호(A)를 입력받아 제2 지연부(120)의 제2 지연구간(d2)만큼 펄스폭이 늘어난 제2 구간 설정 신호(B)를 생성한다. 즉, 제2 구간 설정 신호(B)는 오버드라이빙 구간(tOV) 및 제2 지연구간(d2) 동안 하이레벨의 인에이블 구간을 유지한다. 따라서, 제2 구간 설정 신호(B)의 인에이블 구간은 오버드라이빙 구간(tOV)과 함께 정상동작 구간(tNV)의 일부까지 포함하게 된다. 이와 같이, 오버드라이빙 구간(tOV)을 연장하는 것은 반도체 메모리 장치에서 저전력을 구현하기 위해 표준레벨보다 낮은 외부전압(VDD)을 사용하는 경우 센스 앰프(2)의 구동력을 높이기 위함이다.
비교부(13)는 외부전압(VDD) 레벨이 기준전압(VREF) 레벨 이하인 경우 하이레벨의 비교신호(COM)를 생성하고, 외부전압(VDD) 레벨이 기준전압(VREF) 레벨보다 높은 경우 로우레벨의 비교신호(COM)를 생성한다.
제2 제어신호 생성부(14)는 제2 구간 설정 신호(B)를 입력받아 오버드라이빙 제어신호(OV)를 생성한다. 좀 더 구체적으로, 외부전압(VDD) 레벨이 기준전압(VREF) 레벨 이하인 경우 제2 제어신호 생성부(14)는 하이레벨의 비교신호(COM)에 응답하여 제2 구간 설정 신호(B)를 오버드라이빙 제어신호(OV)로 출력한다. 즉, 오버드라이빙 제어신호(OV)의 인에이블 구간은 제2 구간 설정 신호(B)의 인에이블 구간과 동일한 펄스폭으로 설정된다. 한편, t3시점에서와 같이, 외부전압(VDD) 레벨이 기준전압(VREF) 레벨보다 높은 경우 비교신호(COM)가 로우레벨로 천이하면, 제2 제어신호 생성부(14)는 오버드라이빙 제어신호(OV)를 로우레벨로 디스에이블시 킨다.
제3 제어신호 생성부(15)는 t1시점에서 센스 앰프 인에이블신호(SAEB)가 로우레벨로 천이하는 경우 하이레벨로 인에이블되는 접지전압 제어신호(SAEN)를 생성한다.
전압 공급부(21)는 t1시점에서 하이레벨의 오버드라이빙 제어신호(OV)와 ㅎ하이레벨의 접지전압 제어신호(SAEN)에 응답하여 NMOS트랜지스터(N20) 및 NMOS트랜지스터(N22)가 턴-온됨에 따라 RTO라인(RTO)과 SB라인(SB)에 각각 외부전압(VDD)과 접지전압(VSS)을 공급한다. 이때, NMOS트랜지스터(N22)는 로우레벨의 정상동작 제어신호(NV)에 응답하여 턴-오프된다. 따라서, 센싱부(22)는 RTO라인(RTO)을 통해 외부전압(VDD)을 공급받고, SB라인(SB)을 통해 접지전압(VSS)을 공급받아 양 단에 발생되는 전위차에 의해 비트라인 쌍(BL,/BL)을 센싱한다.
한편, t2시점에서, 오버드라이빙 구간(tOV)이 연장되고, 정상동작 구간(tNV)이 시작되는 경우 전압 공급부(21)의 NMOS트랜지스터(N20)와 NMOS트랜지스터(N21)는 모두 턴-온되어 외부전압 단과 코어전압 단은 단락 상태가 된다. 그러나, t3시점에서 외부전압(VDD) 레벨이 기준전압(VREF) 레벨보다 높아지는 경우 로우레벨로 천이하는 오버드라이빙 제어신호(OV)에 응답하여 NMOS트랜지스터(N20)가 턴-온됨에 따라 외부전압 단은 코어전압 단으로부터 차단된다.
t4시점에서, 센스 앰프 인에이블신호(SAEB)가 하이레벨로 디스에이블되는 경우 정상동작 제어신호(NV)도 로우레벨로 디스에이블되고, 이에 따라, 접지전압 제어신호(SAEN)도 로우레벨로 디스에이블된다.
이상을 정리하면, 본 발명은 연장된 오버드라이빙 구간에서 외부전압(VDD) 레벨이 기준전압(VREF) 레벨보다 높아지는 경우 오버드라이빙 제어신호(OV)를 디스에이블시켜 코어전압 단과 외부전압 단 간의 단락 상태를 해제함으로써, 코어전압 단이 외부전압에 의해 오버슈팅되는 것을 방지한다.
도1은 본 발명의 실시예에 따른 센스 앰프 회로의 구성을 도시한 블럭도이다.
도2는 도1의 센스 앰프 제어신호 생성부의 구성을 도시한 블럭도이다.
도3은 도2의 회로도를 도시한 도면이다.
도4는 도3의 비교부를 도시한 도면이다.
도5는 도1의 센스 앰프를 도시한 도면이다.
도6은 센스 앰프 회로의 구동을 설명하기 위한 신호들의 파형도이다.
<도면의 주요부분에 대한 부호의 설명>
1: 센스 앰프 제어신호 생성부 2: 센스 앰프
SAEB: 센스 앰프 인에이블신호 OV: 오버드라이빙 제어신호
NV: 정상동작 제어신호 SAEN: 접지전압 제어신호
VDD: 외부전압 VCORE: 코어전압
VSS: 접지전압

Claims (16)

  1. 센스 앰프 인에이블신호를 입력받아 센스 앰프의 오버드라이빙 구간을 제어하고, 상기 오버드라이빙을 위해 공급되는 외부전압의 레벨이 기준전압 레벨보다 높은 경우 디스에이블되는 오버드라이빙 제어신호를 생성하는 센스 앰프 제어신호 생성부; 및
    상기 오버드라이빙 제어신호에 응답하여 동작이 제어되는 센스 앰프를 포함하여 구성되는 센스 앰프 회로.
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  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서, 상기 센스 앰프 제어신호 생성부는
    상기 센스 앰프 인에이블신호를 입력받아 제1 지연구간 동안 인에이블 구간 을 유지하는 제1 구간 설정 신호를 생성하는 제1 제어신호 생성부;
    상기 제1 구간 설정 신호의 인에이블 구간을 제2 지연구간만큼 늘려 제2 구간 설정 신호를 생성하는 펄스폭 조절부; 및
    상기 제2 구간 설정 신호를 입력받아 상기 오버드라이빙 제어신호를 생성하되, 상기 외부전압과 기준전압의 비교 결과에 따라 상기 오버드라이빙 제어신호의 인에이블 구간을 조절하는 제2 제어신호 생성부를 포함하여 구성되는 센스 앰프 회로.
  6. 제 5 항에 있어서, 상기 외부전압 레벨이 상기 기준전압 레벨 이하인 경우 상기 오버드라이빙 제어신호의 인에이블 구간은 상기 제2 구간 설정 신호의 인에이블 구간과 동일한 펄스폭으로 설정되는 센스 앰프 회로.
  7. 삭제
  8. 센스 앰프 인에이블신호를 입력받아 오버드라이빙 구간을 설정하기 위한 제1 구간 설정 신호를 생성하는 제1 제어신호 생성부;
    상기 제1 구간 설정 신호를 입력받아 펄스폭을 조절하여 제2 구간 설정 신호를 생성하는 펄스폭 조절부;
    오버드라이빙을 위해 공급되는 외부전압과 기준전압의 레벨을 비교하여 상기 외부전압이 상기 기준전압레벨보다 높으면 비교신호를 생성하는 비교부; 및
    상기 제2 구간 설정 신호를 입력받아 상기 센스 앰프의 오버드라이빙을 제어하고 상기 비교신호에 응답하여 디스에이블하는 오버드라이빙 제어신호를 생성하는 제2 제어신호 생성부를 포함하여 구성되는 센스 앰프 회로.
  9. 삭제
  10. 삭제
  11. 제 8 항에 있어서, 상기 외부전압 레벨이 상기 기준전압 레벨 이하인 경우 상기 오버드라이빙 제어신호의 인에이블 구간은 상기 제2 구간 설정 신호의 인에이블 구간과 동일한 펄스폭으로 설정되는 센스 앰프 회로.
  12. 삭제
  13. 제 8 항에 있어서, 상기 제1 제어신호 생성부는
    상기 센스 앰프 인에이블신호를 입력받아 제1 지연부의 제1 지연구간 동안 인에이블 구간을 갖는 제1 구간 설정 신호를 생성하는 논리소자를 포함하여 구성되는 센스 앰프 회로.
  14. 제 8 항에 있어서, 상기 펄스폭 조절부는
    상기 제1 구간 설정 신호를 제2 지연구간만큼 지연시켜 출력하는 제2 지연부;
    상기 제2 지연부의 출력신호에 응답하여 상기 제1 구간 설정 신호의 인에이블 구간을 제2 지연구간만큼 늘려 출력하는 논리소자; 및
    상기 논리소자의 출력신호를 반전시켜 제2 구간 설정 신호를 생성하는 인버터를 포함하여 구성되는 센스 앰프 회로.
  15. 제 8 항에 있어서, 상기 제2 제어신호 생성부는
    상기 제2 구간 설정 신호를 입력받아 상기 비교신호에 응답하여 출력신호를 생성하는 논리소자; 및
    상기 논리소자의 출력신호를 반전시켜 상기 오버드라이빙 제어신호를 생성하는 인버터를 포함하여 구성되는 센스 앰프 회로.
  16. 제 8 항에 있어서, 상기 센스 앰프 인에이블신호를 입력받아 상기 센스 앰프에 접지전압을 공급하기 위한 접지전압 제어신호를 생성하는 제3 제어신호 생성부 가 추가적으로 구비되는 센스 앰프 회로.
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