KR101020286B1 - 센스앰프 구동회로 및 이를 이용하는 센스앰프회로 - Google Patents

센스앰프 구동회로 및 이를 이용하는 센스앰프회로 Download PDF

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Abstract

본 발명은 제1 및 제2 제어신호에 응답하여 센스앰프 오버드라이빙 동작을 수행하는 오버드라이빙부; 및 상기 제2 제어신호에 응답하여 상기 오버드라이빙부에 공급되는 내부전압을 안정화시키는 레벨안정화부를 포함하는 센스앰프 구동회로를 제공한다.
오버드라이빙 구간, 코어전압, 센스앰프 구동회로

Description

센스앰프 구동회로 및 이를 이용하는 센스앰프회로{SENSE AMPLIFIER DRIVING CIRCUIT AND SENSE AMPLIFIER CIRCUIT}
본 발명은 센스앰프회로에 관한 것으로, 더욱 구체적으로는 코어전압(VCORE)의 레벨을 안정적으로 유지할 수 있도록 한 센스앰프 구동회로 및 이를 이용하는 센스앰프회로에 관한 것이다.
컴퓨터 시스템이나 전자통신분야 등의 기술 진보에 따라 정보의 저장을 위해 사용되는 반도체 메모리 장치는 점차로 저가격화, 소형화 및 대용량화되어 가고 있으며, 아울러 에너지 효율에 대한 요구 또한 커지고 있어 불필요한 전류의 소모를 억제하는 방향으로 반도체 장치에 대한 기술개발이 이루어지고 있다.
일반적으로, 디램(DRAM) 소자의 데이터를 저장하는 셀 어레이는 그물 모양으로 연결되어 있는 워드라인과 비트라인에 하나의 NMOS 트랜지스터와 커패시터(capacitor)로 구성된 많은 셀들이 각각 접속되어 있는 구조이다.
일반적인 디램 소자의 동작을 간단히 살펴보기로 한다.
먼저, 디램소자를 동작시키는 주 신호인 라스(/RAS) 신호가 액티브 상태(로우)로 변하면서 로우 어드레스 버퍼(row address buffer)로 입력되는 어드레스 신호를 받아들이고, 이 때에 받아들인 로우 어드레스 신호들을 디코딩하여 셀 어레이의 워드라인 중에서 하나를 선택하는 로우 디코딩(row decoding) 동작이 이루어진다.
이때 선택된 워드라인에 연결되어 있는 셀들의 데이터가 비트라인 및 상보 비트라인으로 된 비트라인쌍(BL,/BL)에 실리게 되면, 센스앰프의 동작시점을 알리는 센스앰프 인에이블신호가 인에이블되어 로우 어드레스에 의하여 선택된 셀 블럭의 센스앰프 구동회로를 구동시키게 된다. 그리고, 센스앰프 구동회로에 의해 센스앰프 바이어스전압은 각각 코어전압(VCORE)과 접지전압(VSS)로 천이되어 센스앰프래치를 구동시키게 된다. 센스앰프래치가 동작을 시작하면 미세한 전위차를 유지하고 있던 비트라인쌍(BL,/BL)이 큰 전위차로 천이되고, 그 이후에 컬럼 어드레스에 의하여 선택된 컬럼 디코더는 비트라인의 데이터를 데이터 버스 라인으로 전달하여 주는 컬럼 전달 트랜지스터를 턴온시킴으로써 비트라인쌍(BL,/BL)에 전달되어 있던 데이터를 데이터 버스 라인(DB,/DB)으로 전달하여 소자 외부로 출력하게 된다.
즉, 이러한 동작에서 비트라인쌍(BL,/BL)은 반도체 메모리 소자가 동작을 시작하기 전의 대기 모드시에는 비트라인 프리차지전압(VBLP)로 프리차지되어 있다가 소자가 동작되면 셀의 데이터가 전달되어 미세한 전위차를 갖는 다른 전위로 변하게 된다. 그리고, 이 상태에서 센스앰프래치가 동작을 시작하게 되면 미세한 전위차를 유지하고 있던 비트라인쌍(BL,/BL)의 전위는 각각 코어전위(VCORE)와 접지전 위(VSS)로 변하게 된다. 이렇게 증폭된 비트라인의 데이터가 컬럼 디코더 출력신호(yi)에 의해 데이터 버스라인(DB,/DB)으로 전달되게 되는 것이다.
그런데, 센스앰프래치가 센스앰프 바이어스전압으로 코어전압(VCORE)을 인가받아 그 동작을 개시하는 시점에서는 갑자기 많은 전류가 소요됨으로 인하여, 코어전압(VCORE)이 급격하게 하강하는 현상이 발생하게 된다. 따라서, 이러한 문제점을 해결하기 위하여 센스앰프래치가 동작을 시작하는 시점에 외부전압(VDD)과 코어전압(VCORE)을 단락시켜 코어전압(VCORE)으로 외부전압(VDD)을 공급하는 방법이 널리 적용되어 왔는데, 이를 센스앰프 오버드라이빙이라 한다.
도 1은 종래기술에 따른 센스앰프 오버드라이빙이 적용된 센스앰프 구동회로의 회로도이다.
도시된 바와 같이, 종래기술에 따른 센스앰프 구동회로는 제1 제어신호(SAP1)에 응답하여 제1 센스앰프바이어스전압(RTO)에 외부전압(VDD)을 공급하는 NMOS 트랜지스터(N10)와, 제2 제어신호(SAP2)에 응답하여 제1 센스앰프바이어스전압(RTO)에 코어전압(VCORE)을 공급하는 NMOS 트랜지스터(N11)와, 제3 제어신호(SAN)에 응답하여 제2 센스앰프바이어스전압(SB)에 접지전압(VSS)을 공급하는 NMOS 트랜지스터(N15)와, 비트라인균등화신호(BLEQ)에 응답하여 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 비트라인 프리차지전압(VBLP)으로 프리차지하는 NMOS 트랜지스터들(N12-N14)로 구성된다.
이와 같은 구성의 센스앰프 구동회로는 센스앰프의 동작시점을 알리는 센스앰프 인에이블신호(미도시)가 인에이블되면 제3 제어신호(SAN)가 하이레벨로 인에 이블되어 제2 센스앰프바이어스전압(SB)을 접지전압(VSS)으로 구동한다. 이후, 센스앰프 인에이블신호가 인가된 후 소정 구간(이하, '오버드라이빙 구간'이라 지칭함)동안 하이레벨로 인에이블되는 제1 제어신호(SAP1)에 의해 제1 센스앰프바이어스전압(RTO)은 외부전압(VDD)으로 오버드라이빙되며, 오버드라이빙 구간이 종료된 후 제2 제어신호(SAP2)에 의해 제1 센스앰프바이어스전압(RTO)은 코어전압(VCORE)으로 구동된다.
그런데, 종래의 센스앰프 구동회로는 오버드라이빙 구간이 종료된 후 외부전압(VDD)으로 오버드라이빙된 제1 센스앰프바이어스전압(RTO)으로부터 코어전압(VCORE)으로 전류가 흐르고, 이에 따라 코어전압(VCORE)의 레벨이 급격히 상승하는 오버슈팅(Overshooting) 현상이 발생하는 문제점이 있었다.
본 발명은 오버드라이빙 구간이 종료된 후 코어전압(VCORE)에 커패시터를 연결하여 코어전압(VCORE)의 레벨이 안정적으로 유지될 수 있도록 한 센스앰프 구동회로 및 이를 이용한 센스앰프회로를 개시한다.
이를 위해 본 발명은 제1 및 제2 제어신호에 응답하여 센스앰프 오버드라이빙 동작을 수행하는 오버드라이빙부; 및 상기 제2 제어신호에 응답하여 상기 오버드라이빙부에 공급되는 내부전압을 안정화시키는 레벨안정화부를 포함하는 센스앰프 구동회로를 제공한다.
본 발명에서, 상기 오버드라이빙부는 상기 제1 제어신호에 응답하여 제1 센스앰프바이어스전압을 외부전압으로 구동하는 제1 구동부; 및 상기 제2 제어신호에 응답하여 상기 제1 센스앰프바이어스전압을 상기 내부전압으로 구동하는 제2 구동부를 포함한다.
본 발명에서, 상기 제1 구동부는 상기 외부전압과 상기 제1 센스앰프바이어스전압 사이에 연결되어, 상기 제1 제어신호에 응답하여 턴온되는 스위치소자를 포함한다.
본 발명에서, 상기 제1 제어신호는 오버드라이빙 구간동안 인에이블되는 것이 바람직하다.
본 발명에서, 상기 제2 구동부는 상기 내부전압과 상기 제1 센스앰프바이어스전압 사이에 연결되어, 상기 제2 제어신호에 응답하여 턴온되는 스위치소자를 포 함한다.
본 발명에서, 상기 레벨안정화부는 상기 제2 제어신호에 응답하여 커플링 커패시터를 상기 내부전압에 연결시키는 것이 바람직하다.
본 발명에서, 상기 레벨안정화부는 상기 내부전압과 출력노드 사이에 연결되어, 상기 제2 제어신호에 응답하여 턴온되는 스위치소자; 상기 출력노드와 접지전압 사이에 연결되어, 상기 제2 제어신호에 응답하여 턴온되는 초기화소자; 및 상기 출력노드와 접지전압 사이에 연결된 상기 커플링 커패시터를 포함한다.
본 발명에서, 상기 제2 제어신호는 오버드라이빙 구간이 종료되고 난 후부터 센스앰프래치가 동작되는 구간까지 인에이블되는 것이 바람직하다.
본 발명에서, 상기 스위치소자는 상기 제2 제어신호가 인에이블되는 경우 턴온되어 상기 출력노드와 상기 내부전압을 연결하는 것이 바람직하다.
본 발명에서, 상기 초기화소자는 상기 제2 제어신호가 디스에이블되는 경우 턴온되어 상기 출력노드를 초기화하는 것이 바람직하다.
또한 본 발명은 제1 및 제2 제어신호에 응답하여 제1 및 제2 센스앰프바이어스전압을 구동하되, 상기 제1 센스앰프바이어스전압을 내부전압으로 구동하는 상기 제2 제어신호가 인에이블되는 경우 상기 내부전압에 커플링 커패시터를 연결하는 센스앰프 구동회로; 및 상기 제1 및 제2 센스앰프바이어스전압을 입력받아 비트라인쌍을 래치하는 센스앰프래치를 포함하는 센스앰프회로를 제공한다.
본 발명에서, 상기 센스앰프 구동회로는 상기 제1 및 제2 제어신호에 응답하여 센스앰프 오버드라이빙 동작을 수행하는 오버드라이빙부; 및 상기 제2 제어신호 에 응답하여 상기 오버드라이빙부에 공급되는 상기 내부전압을 안정화시키는 레벨안정화부를 포함한다.
본 발명에서, 상기 오버드라이빙부는 상기 제1 제어신호에 응답하여 상기 제1 센스앰프바이어스전압을 상기 외부전압으로 구동하는 제1 구동부; 및 상기 제2 제어신호에 응답하여 상기 제1 센스앰프바이어스전압을 상기 내부전압으로 구동하는 제2 구동부를 포함한다.
본 발명에서, 상기 제1 구동부는 상기 외부전압과 상기 제1 센스앰프바이어스전압 사이에 연결되어, 상기 제1 제어신호에 응답하여 턴온되는 스위치소자를 포함한다.
본 발명에서, 상기 제1 제어신호는 오버드라이빙 구간동안 인에이블되는 것이 바람직하다.
본 발명에서, 상기 제2 구동부는 상기 내부전압과 상기 제1 센스앰프바이어스전압 사이에 연결되어, 상기 제2 제어신호에 응답하여 턴온되는 스위치소자를 포함한다.
본 발명에서, 상기 레벨안정화부는 상기 제2 제어신호에 응답하여 상기 커플링 커패시터를 상기 내부전압에 연결시키는 것이 바람직하다.
본 발명에서, 상기 레벨안정화부는 상기 내부전압과 출력노드 사이에 연결되어, 상기 제2 제어신호에 응답하여 턴온되는 스위치소자; 상기 출력노드와 접지전압 사이에 연결되어, 상기 제2 제어신호에 응답하여 상기 턴온되는 초기화소자; 및 상기 출력노드와 접지전압 사이에 연결된 상기 커플링 커패시터를 포함한다.
본 발명에서, 상기 제2 제어신호는 오버드라이빙 구간이 종료되고 난 후부터 센스앰프래치가 동작되는 구간까지 인에이블되는 것이 바람직하다.
본 발명에서, 상기 스위치소자는 상기 제2 제어신호가 인에이블되는 경우 턴온되어 상기 출력노드와 상기 내부전압을 연결하는 것이 바람직하다.
상기 초기화소자는 상기 제2 제어신호가 디스에이블되는 경우 턴온되어 상기 출력노드를 초기화하는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 센스앰프회로의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 센스앰프회로는 센스앰프 구동회로(2) 및 센스앰프래치(3)로 구성된다.
도 3을 참고하면 센스앰프 구동회로(2)는 오버드라이빙부(20), 제3 스위치부(23), 레벨안정화부(24) 및 비트라인프리차지부(25)로 구성된다.
오버드라이빙부(20)는 제1 스위치부(21) 및 제2 스위치부(22)로 구성된다. 제1 스위치부(21)는 제1 제어신호(SAP1)에 응답하여 제1 센스앰프바이어스전압(RTO)에 외부전압(VDD)을 공급하는 NMOS 트랜지스터(N20)로 구성된다. 여기서, 제1 제어신호(SAP1)는 제1 센스앰프바이어스전압(RTO)이 외부전압(VDD)으로 오버드라이빙 되는 구간동안 하이레벨로 인에이블되는 신호이다. 제2 스위치부(22)는 제2 제어신호(SAP2)에 응답하여 제1 센스앰프바이어스전압(RTO)에 코어전압(VCORE)을 공급하는 NMOS 트랜지스터(N21)로 구성된다. 여기서, 제2 제어신호(SAP2)는 오버드라이빙 구간이 종료된 후 제1 센스앰프바이어스전압(RTO)이 코어전압(VCORE)으로 구동되는 구간 동안 하이레벨로 인에이블되는 신호이다.
제3 스위치부(23)는 제3 제어신호(SAN)에 응답하여 제2 센스앰프바이어스전압(SB)에 접지전압(VSS)을 공급하는 NMOS 트랜지스터(N26)로 구성된다. 여기서, 제3 제어신호(SAN)는 센스앰프 인에이블신호(미도시)가 인에이블되는 구간부터 센스앰프래치(3)가 구동을 중단하는 구간까지 하이레벨로 인에이블되어 제2 센스앰프바이어스전압(SB)을 접지전압(VSS)으로 구동하는 신호이다.
레벨안정화부(24)는 코어전압(VCORE)과 노드(nd20) 사이에 연결되어 제2 제어신호(SAP2)에 응답하여 턴온되는 스위치소자로 동작하는 NMOS 트랜지스터(N22)와, 노드(nd20)와 접지전압(VSS) 사이에 연결되어 제2 제어신호(SAP2)에 응답하여 턴온되어 노드(nd20)를 접지전압(VSS)으로 초기화하는 초기화소자로 동작하는 PMOS 트랜지스터(P20)와, 노드(nd20)와 접지전압(VSS) 사이에 연결되는 커플링 커패시터(C20)로 구성된다. 레벨안정화부(24)는 제1 센스앰프바이어스전압(RTO)의 오버드라이빙이 종료되는 구간부터 센스앰프래치(3)가 구동을 중단하는 구간까지 코어전압(VCORE)의 레벨을 안정적으로 유지시킨다.
비트라인프리차지부(25)는 하이레벨의 비트라인 균등화신호(BLEQ)가 입력되 는 구간, 즉, 프리차지 구간에서 턴온되는 NMOS 트랜지스터들(N23-N25)로 구성되어 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 비트라인 프리차지 전압(VBLP)으로 프리차지시킨다.
도 4를 참고하면 센스앰프래치(3)는 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 공급받아 비트라인쌍(BL, /BL)의 전위를 래치하는 PMOS 트랜지스터들(P30, P31) 및 NMOS 트랜지스터들(N30, N31)로 구성된다. 센스앰프래치(3)는 일반적인 크로스 커플드 래치(cross coupled latch)회로로 구현된다.
이와 같이 구성된 센스앰프회로의 동작을 도 5를 참고하여 설명하면 다음과 같다.
도 5에 도시된 바와 같이, 센스앰프의 동작시점을 알리는 센스앰프 인에이블신호가 디스에이블된 상태에서는 제1 제어신호(SAP1), 제2 제어신호(SAP2) 및 제3 제어신호(SAN)는 모두 로우레벨이다. 따라서, 제1 스위치부(21)의 NMOS 트랜지스터(N20), 제2 스위치부(22)의 NMOS 트랜지스터(N21) 및 제3 스위치부(23)의 NMOS 트랜지스터(N26)가 턴오프되어 제1 스위치부(21), 제2 스위치부(22) 및 제3 스위치부(23)는 구동하지 않는다. 이때, 레벨안정화부(24)의 NMOS 트랜지스터(N22)는 로우레벨의 제2 제어신호(SAN)에 의해 턴오프되고, PMOS 트랜지스터(P20)는 턴온되므로, 노드(nd20)는 접지전압(VSS)의 레벨로 초기화된다.
다음으로, 센스앰프 인에이블신호가 인에이블되어 제1 센스앰프바이어스전압(RTO)을 오버드라이빙하는 오버드라이빙 구간(t1)(이하, '제1 구간'이라 지칭함) 에서 제1 제어신호(SAP1) 및 제3 제어신호(SAN)는 하이레벨이고, 제2 제어신호(SAP2)는 로우레벨이다. 따라서, 제1 구간에서는 하이레벨의 제1 제어신호(SAP1)에 의해 NMOS 트랜지스터(N20)가 턴온되어 제1 센스앰프바이어스전압(RTO)은 외부전압(VDD)으로 오버드라이빙된다. 또한, 하이레벨의 제3 제어신호(SAN)에 의해 NMOS 트랜지스터(N26)가 턴온되어 제2 센스앰프바이어스전압(SB)은 접지전압(VSS)으로 구동된다. 한편, 로우레벨의 제2 제어신호(SAP2)에 의해 NMOS 트랜지스터들(N21, N22)는 턴오프되고, PMOS 트랜지스터(P20)는 턴온되므로, 노드(nd20)는 접지전압(VSS)의 레벨로 초기화된 상태를 유지한다.
다음으로, 오버드라이빙이 종료되는 구간부터 센스앰프래치(3)가 구동을 중단하는 구간(t2) 동안(이하, '제2 구간'이라 지칭함)에서 제1 제어신호(SAP1)는 다시 로우레벨로 천이하고, 제2 제어신호(SAP2)는 하이레벨로 천이하며, 제3 제어신호(SAN)는 하이레벨을 유지한다. 제2 구간에서는 하이레벨의 제2 제어신호(SAP2)에 의해 NMOS 트랜지스터(N21)가 턴온되어 제1 센스앰프바이어스전압(RTO)을 코어전압(VCORE)으로 구동한다. 또한, 레벨안정화부(24)의 NMOS 트랜지스터(N22)는 하이레벨의 제2 제어신호(SAP2)에 의해 턴온되고, PMOS 트랜지스터(P20)는 턴오프되므로, 코어전압(VCORE)에 커플링 커패시터(C20)가 연결된다. 이때, 커플링 커패시터(C20)는 양 노드의 전위차를 급격하게 변화시키지 않으므로, 종래에서와 같이 제1 센스앰프바이어스전압(RTO)으로부터 외부전압(VDD)이 코어전압(VCORE)에 유입되더라도 코어전압(VCORE)이 외부전압(VDD)으로 급격히 상승하지 못하도록 하여 코어전압(VCORE)의 레벨을 안정적으로 유지시킬 수 있다.
또한, 제1 구간에서 하이레벨의 제3 제어신호(SAN)에 의해 NMOS 트랜지스터(N26)가 턴온되므로, 제2 센스앰프바이어스전압(SB)은 접지전압(VSS)으로 구동된다. 한편, 제1 제어신호(SAP1)는 제1 구간에서 로우레벨이므로 NMOS 트랜지스터(N20)가 턴오프된다. 따라서, 제2 구간에서 센스앰프래치(3)는 제1 센스앰프바이어스전압(RTO)으로 코어전압(VCORE)을 공급받고, 제2 센스앰프바이어스전압(SB)으로 접지전압(VSS)을 공급받아 구동된다.
마지막으로, 센스앰프래치(3)가 구동을 중단하면 제1 제어신호(SAP1), 제2 제어신호(SAP2) 및 제3 제어신호(SAN)는 모두 로우레벨이므로, 앞서 설명한 바와 같이 제1 구동부(21), 제2 구동부(22) 및 제3 구동부(23)의 구동은 모두 중단된다.
한편, 레벨안정화부(24)의 NMOS 트랜지스터(N22)는 로우레벨의 제2 제어신호(SAN)에 의해 턴오프되고, PMOS 트랜지스터(P20)는 턴온되므로, 노드(nd20)는 접지전압(VSS)의 레벨로 초기화된다.
이상을 정리하면 본 실시예의 센스앰프회로는 제1 제어신호(SAP1), 제2 제어신호(SAP2) 및 제3 제어신호(SAN)에 의해 제1 센스앰프바이어스전압(RTO)이 외부전압(VDD)으로 오버드라이빙 된 후, 커플링 커패시터(C20)를 이용하여 외부전압(VDD)의 유입에 의해 코어전압(VCORE)이 상승되는 것을 방지하여 코어전압(VCORE)의 레벨을 안정적으로 유지할 수 있도록 하고 있다. 도 5를 참고하면, 종래의 센스앰프회로를 사용하여 구동되는 코어전압(VCORE(old))에 비해 본 실시예의 센스앰프회로를 사용하여 구동되는 코어전압(VCORE(new))이 상승되는 현상이 감소되는 것을 확 인할 수 있다. 따라서, 본 실시예의 센스앰프회로를 적용하는 경우 코어전압(VCORE)의 레벨이 점점 상승하여 오버슈팅(Overshooting)되는 현상을 방지할 수 있다.
도 1은 종래기술에 따른 센스앰프 구동회로의 회로도이다.
도 2는 본 발명의 일실시예에 따른 센스앰프회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 센스앰프회로에 포함된 센스앰프 구동회로의 회로도이다.
도 4는 도 2에 도시된 센스앰프회로에 포함된 센스앰프래치의 회로도이다.
도 5는 도 2에 도시된 센스앰프회로의 동작을 설명하기 위한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
2: 센스앰프 구동회로 20: 오버드라이빙부
21: 제1 스위치부 22: 제2 스위치부
23: 제3 스위치부 24: 레벨안정화부
25: 비트라인프리차지부 3: 센스앰프래치
C: 커플링 커패시터

Claims (21)

  1. 제1 및 제2 제어신호에 응답하여 센스앰프 오버드라이빙 동작을 수행하는 오버드라이빙부; 및
    상기 제2 제어신호에 응답하여 커플링 커패시터를 상기 오버드라이빙부에 공급되는 내부전압에 연결시켜, 상기 내부전압을 안정화시키는 레벨안정화부를 포함하는 센스앰프 구동회로.
  2. 제 1 항에 있어서, 상기 오버드라이빙부는
    상기 제1 제어신호에 응답하여 제1 센스앰프바이어스전압을 외부전압으로 구동하는 제1 구동부; 및
    상기 제2 제어신호에 응답하여 상기 제1 센스앰프바이어스전압을 상기 내부전압으로 구동하는 제2 구동부를 포함하는 센스앰프 구동회로.
  3. 제 2 항에 있어서, 상기 제1 구동부는
    상기 외부전압과 상기 제1 센스앰프바이어스전압 사이에 연결되어, 상기 제1 제어신호에 응답하여 턴온되는 스위치소자를 포함하는 센스앰프 구동회로.
  4. 제 3 항에 있어서, 상기 제1 제어신호는 오버드라이빙 구간 동안 인에이블되는 센스앰프 구동회로.
  5. 제 2 항에 있어서, 상기 제2 구동부는
    상기 내부전압과 상기 제1 센스앰프바이어스전압 사이에 연결되어, 상기 제2 제어신호에 응답하여 턴온되는 스위치소자를 포함하는 센스앰프 구동회로.
  6. 삭제
  7. 제 1 항에 있어서, 상기 레벨안정화부는
    상기 내부전압과 출력노드 사이에 연결되어, 상기 제2 제어신호에 응답하여 턴온되는 스위치소자;
    상기 출력노드와 접지전압 사이에 연결되어, 상기 제2 제어신호에 응답하여 턴온되는 초기화소자; 및
    상기 출력노드와 접지전압 사이에 연결된 커플링 커패시터를 포함하는 센스앰프 구동회로.
  8. 제 7 항에 있어서, 상기 제2 제어신호는 오버드라이빙 구간이 종료되고 난 후부터 센스앰프래치가 동작되는 구간까지 인에이블되는 센스앰프 구동회로.
  9. 제 7 항에 있어서, 상기 스위치소자는 상기 제2 제어신호가 인에이블되는 경우 턴온되어 상기 출력노드와 상기 내부전압을 연결하는 센스앰프 구동회로.
  10. 제 7 항에 있어서, 상기 초기화소자는 상기 제2 제어신호가 디스에이블되는 경우 턴온되어 상기 출력노드를 접지전압으로 초기화하는 센스앰프 구동회로.
  11. 제1 및 제2 제어신호에 응답하여 제1 및 제2 센스앰프바이어스전압을 구동하되, 상기 제1 센스앰프바이어스전압을 내부전압으로 구동하는 상기 제2 제어신호가 인에이블되는 경우 상기 내부전압에 커플링 커패시터를 연결하는 센스앰프 구동회로; 및
    상기 제1 및 제2 센스앰프바이어스전압을 입력받아 비트라인쌍을 래치하는 센스앰프래치를 포함하는 센스앰프회로.
  12. 제 11 항에 있어서, 상기 센스앰프 구동회로는
    상기 제1 및 제2 제어신호에 응답하여 센스앰프 오버드라이빙 동작을 수행하는 오버드라이빙부; 및
    상기 제2 제어신호에 응답하여 상기 오버드라이빙부에 공급되는 상기 내부전압을 안정화시키는 레벨안정화부를 포함하는 센스앰프회로.
  13. 제 12 항에 있어서, 상기 오버드라이빙부는
    상기 제1 제어신호에 응답하여 상기 제1 센스앰프바이어스전압을 외부전압으로 구동하는 제1 구동부; 및
    상기 제2 제어신호에 응답하여 상기 제1 센스앰프바이어스전압을 상기 내부전압으로 구동하는 제2 구동부를 포함하는 센스앰프회로.
  14. 제 13 항에 있어서, 상기 제1 구동부는
    상기 외부전압과 상기 제1 센스앰프바이어스전압 사이에 연결되어, 상기 제1 제어신호에 응답하여 턴온되는 스위치소자를 포함하는 센스앰프회로.
  15. 제 14 항에 있어서, 상기 제1 제어신호는 오버드라이빙 구간동안 인에이블되는 센스앰프회로.
  16. 제 13 항에 있어서, 상기 제2 구동부는
    상기 내부전압과 상기 제1 센스앰프바이어스전압 사이에 연결되어, 상기 제2 제어신호에 응답하여 턴온되는 스위치소자를 포함하는 센스앰프회로.
  17. 제 12 항에 있어서, 상기 레벨안정화부는 상기 제2 제어신호에 응답하여 상기 커플링 커패시터를 상기 내부전압에 연결시키는 센스앰프회로.
  18. 제 12 항에 있어서, 상기 레벨안정화부는
    상기 내부전압과 출력노드 사이에 연결되어, 상기 제2 제어신호에 응답하여 턴온되는 스위치소자;
    상기 출력노드와 접지전압 사이에 연결되어, 상기 제2 제어신호에 응답하여 턴온되는 초기화소자; 및
    상기 출력노드와 접지전압 사이에 연결된 상기 커플링 커패시터를 포함하는 센스앰프회로.
  19. 제 18 항에 있어서, 상기 제2 제어신호는 오버드라이빙 구간이 종료되고 난 후부터 센스앰프래치가 동작되는 구간까지 인에이블되는 센스앰프회로.
  20. 제 18 항에 있어서, 상기 스위치소자는 상기 제2 제어신호가 인에이블되는 경우 턴온되어 상기 출력노드와 상기 내부전압을 연결하는 센스앰프회로.
  21. 제 18 항에 있어서, 상기 초기화소자는 상기 제2 제어신호가 디스에이블되는 경우 턴온되어 상기 출력노드를 초기화하는 센스앰프회로.
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