KR101154002B1 - 전압차조절회로 및 반도체메모리장치 - Google Patents

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Abstract

전압차조절회로는 테스트모드신호를 디코딩하여 선택신호를 생성하는 선택신호생성부와, 센스앰프래치에 외부전압 또는 내부전압을 바이어스전압으로 공급하는 제1 및 제2 전압라인 사이에 연결되어, 상기 선택신호에 응답하여 상기 제1 및 제2 전압라인 간의 전압차를 일정하게 유지시키는 전압라인제어부를 포함한다.
Figure R1020090117115
센스앰프, 바이어스전압

Description

전압차조절회로 및 반도체메모리장치{VOLTAGE DIFFERENCE CONTROL CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체메모리장치에 관한 것으로, 더욱 구체적으로는 전압차조절회로에 관한 것이다.
컴퓨터 시스템이나 전자통신분야 등의 기술 진보에 따라 정보의 저장을 위해 사용되는 반도체메모리장치는 점차로 저가격화, 소형화 및 대용량화되어 가고 있으며, 아울러 에너지 효율에 대한 요구 또한 커지고 있어 불필요한 전류의 소모를 억제하는 방향으로 반도체메모리장치에 대한 기술개발이 이루어지고 있다.
일반적으로, 디램(DRAM) 소자의 데이터를 저장하는 셀 어레이는 그물 모양으로 연결되어 있는 워드라인과 비트라인에 하나의 NMOS 트랜지스터와 커패시터(capacitor)로 구성된 많은 셀들이 각각 접속되어 있는 구조이다.
일반적인 디램 소자의 동작을 간단히 살펴보기로 한다.
먼저, 디램소자를 동작시키는 주 신호인 라스(/RAS) 신호가 액티브 상태(로 우)로 변하면서 로우 어드레스 버퍼(row address buffer)로 입력되는 어드레스 신호를 받아들이고, 이 때에 받아들인 로우 어드레스 신호들을 디코딩하여 셀 어레이의 워드라인 중에서 하나를 선택하는 로우 디코딩(row decoding) 동작이 이루어진다.
이 때 선택된 워드라인에 연결되어 있는 셀들의 데이터가 비트라인 및 상보 비트라인으로 된 비트라인쌍(BL,/BL)에 실리게 되면, 센스 앰프의 동작시점을 알리는 센스앰프 인에이블신호가 인에이블되어 로우 어드레스에 의하여 선택된 셀 블럭의 센스앰프 구동회로를 구동시키게 된다. 그리고, 센스앰프 구동회로에 의해 센스앰프 바이어스전압은 각각 코어전압(VCORE)과 접지전압(Vss)로 천이되어 센스앰프래치를 구동시키게 된다. 센스앰프래치가 동작을 시작하면 미세한 전위차를 유지하고 있던 비트 라인쌍(BL,/BL)이 큰 전위차로 천이되고, 그 이후에 컬럼 어드레스에 의하여 선택된 컬럼 디코더는 비트 라인의 데이터를 데이터 버스 라인으로 전달하여 주는 컬럼 전달 트랜지스터를 턴-온시킴으로써 비트라인쌍(BL,/BL)에 전달되어 있던 데이터를 데이터 버스 라인(DB,/DB)으로 전달하여 소자 외부로 출력하게 된다.
즉, 이러한 동작에서 비트라인쌍(BL,/BL)은 반도체 메모리 소자가 동작을 시작하기 전의 대기 모드시에는 비트라인 프리차지전압(VBLP)로 프리차지되어 있다가 소자가 동작되면 셀의 데이터가 전달되어 미세한 전위차를 갖는 다른 전위로 변하게 된다. 그리고, 이 상태에서 센스앰프래치가 동작을 시작하게 되면 미세한 전위차를 유지하고 있던 비트라인쌍(BL,/BL)의 전위는 각각 코어전위(Vcore)와 접지전 위(Vss)로 변하게 된다. 이렇게 증폭된 비트 라인의 데이터가 컬럼 디코더 출력신호(yi)에 의해 데이터 버스라인(DB,/DB)으로 전달되게 되는 것이다.
그런데, 센스앰프래치가 센스앰프 바이어스전압으로 코어전압(VCORE)을 인가받아 그 동작을 개시하는 시점에서는 갑자기 많은 전류가 소요됨으로 인하여, 코어전압(VCORE)이 급격하게 하강하는 현상이 발생하게 된다. 따라서, 이러한 문제점을 해결하기 위하여 센스앰프래치가 동작을 시작하는 시점에 외부전압(VDD)과 코어전압(VCORE)을 단락시켜 코어전압(VCORE)으로 외부전압(VDD)을 공급하는 방법이 널리 적용되어 왔는데, 이를 센스앰프 오버드라이빙이라 한다.
본 발명은 센싱페일을 방지할 수 있도록 한 전압차조절회로 및 반도체메모리장치를 개시한다.
이를 위해 본 발명은 테스트모드신호를 디코딩하여 선택신호를 생성하는 선택신호생성부와, 센스앰프래치에 외부전압 또는 내부전압을 바이어스전압으로 공급하는 제1 및 제2 전압라인 사이에 연결되어, 상기 선택신호에 응답하여 상기 제1 및 제2 전압라인 간의 전압차를 일정하게 유지시키는 전압라인제어부를 포함하는 전압차조절회로를 제공한다.
또한, 본 발명은 외부전압 또는 내부전압이 인가되는 제1 및 제2 전압라인과, 상기 제1 및 제2 전압라인으로부터 바이어스전압을 공급받아 비트라인쌍의 전압을 센싱하는 센스앰프래치와, 상기 제1 및 제2 전압라인 사이에 연결되어, 상기 제1 및 제2 전압라인 간의 전압차를 일정하게 유지시키는 전압차조절회로를 포함하는 반도체메모리장치를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일실시예에 따른 반도체메모리장치의 구성을 도시한 도면이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 반도체메모리장치는 전압차조절회로(1), 제1 메모리셀(2), 제2 메모리셀(3), 제1 센스앰프래치(4), 제2 센스앰프래치(5) 및 바이어스전압공급부(6)로 구성된다.
전압차조절회로(1)는 제1 전압라인(RTO_L)과 제2 전압라인(RTO_R) 사이에 연결되어, 제1 전압라인(RTO_L)과 제2 전압라인(RTO_R) 간의 전압차를 일정하게 유지시킨다.
전압차조절회로(1)의 일실시예는, 도 1에 도시된 바와 같이, 선택신호생성부(10) 및 전압라인제어부(11)로 구성된다. 선택신호생성부(10)는 제1 테스트모드신호(TM1) 및 제2 테스트모드신호(TM2)를 디코딩하여 선택적으로 하이레벨로 인에이블되는 제1 내지 제4 선택신호(SEL1~SEL4)를 생성한다. 선택신호생성부(10)는 일반적인 디코딩회로로 구현할 수 있다.
전압라인제어부(11)의 일실시예는, 도 3에 도시된 바와 같이, 제1 전압라인(RTO_L)과 제2 전압라인(RTO_R) 사이에 연결되어 제1 선택신호(SEL1)에 응답하여 턴온되는 NMOS 트랜지스터(N10)와, 제2 선택신호(SEL2)에 응답하여 턴온되는 NMOS 트랜지스터(N11)와, 제3 선택신호(SEL3)에 응답하여 턴온되는 NMOS 트랜지스터(N12)와, 제4 선택신호(SEL4)에 응답하여 턴온되는 NMOS 트랜지스터(N13)로 구성된다. 여기서, NMOS 트랜지스터들(N10~N13)의 사이즈는 실시예에 따라 다양하게 설정할 수 있다.
전압라인제어부(11)의 다른 실시예는, 도 4에 도시된 바와 같이, 제1 전압라인(RTO_L)과 노드(nd100) 사이에 연결되어 제1 선택신호(SEL1)에 응답하여 턴온되 는 NMOS 트랜지스터(N14)와, 노드(nd100)와 노드(nd101) 사이에 연결된 수동소자인 저항소자(R10)와, 노드(nd101)와 제2 전압라인(RTO_R) 사이에 연결된 금속옵션(M10)(실시예에 따라서는 퓨즈옵션을 사용할 수 있다.)과, 제1 전압라인(RTO_L)과 노드(nd102) 사이에 연결되어 제2 선택신호(SEL2)에 응답하여 턴온되는 NMOS 트랜지스터(N15)와, 노드(nd102)와 노드(nd103) 사이에 연결된 수동소자인 저항소자(R11)와, 노드(nd103)와 제2 전압라인(RTO_R) 사이에 연결된 금속옵션(M11)(실시예에 따라서는 퓨즈옵션을 사용할 수 있다.)과, 제1 전압라인(RTO_L)과 노드(nd104) 사이에 연결되어 제3 선택신호(SEL3)에 응답하여 턴온되는 NMOS 트랜지스터(N16)와, 노드(nd104)와 노드(nd105) 사이에 연결된 수동소자인 저항소자(R12)와, 노드(nd105)와 제2 전압라인(RTO_R) 사이에 연결된 금속옵션(M12)(실시예에 따라서는 퓨즈옵션을 사용할 수 있다.)과, 제1 전압라인(RTO_L)과 노드(nd106) 사이에 연결되어 제4 선택신호(SEL4)에 응답하여 턴온되는 NMOS 트랜지스터(N17)와, 노드(nd106)와 노드(nd107) 사이에 연결된 수동소자인 저항소자(R13)와, 노드(nd107)와 제2 전압라인(RTO_R) 사이에 연결된 금속옵션(M13)(실시예에 따라서는 퓨즈옵션을 사용할 수 있다.)으로 구성된다. 여기서, 금속옵션들(M10~M13)(실시예에 따라서는 퓨즈옵션들)은 선택적으로 커팅될 수 있다. 실시예에 따라서는 저항소자들(R10~R13) 및 금속옵션들(M10~M13) 중 하나만 사용할 수 있다.
전압차조절회로(1)의 다른 실시예는, 도 5에 도시된 바와 같이, 제1 전압라인(RTO_L)과 노드(nd110) 사이에 연결된 수동소자인 저항소자(R14)와, 노드(nd110)와 제2 전압라인(RTO_R) 사이에 연결된 금속옵션(M14)(실시예에 따라서는 퓨즈옵션 을 사용할 수 있다.)과, 제1 전압라인(RTO_L)과 노드(nd111) 사이에 연결된 수동소자인 저항소자(R15)와, 노드(nd111)와 제2 전압라인(RTO_R) 사이에 연결된 금속옵션(M15)(실시예에 따라서는 퓨즈옵션을 사용할 수 있다.)과, 제1 전압라인(RTO_L)과 노드(nd112) 사이에 연결된 수동소자인 저항소자(R16)와, 노드(nd112)와 제2 전압라인(RTO_R) 사이에 연결된 금속옵션(M16)(실시예에 따라서는 퓨즈옵션을 사용할 수 있다.)과, 제1 전압라인(RTO_L)과 노드(nd113) 사이에 연결된 수동소자인 저항소자(R17)와, 노드(nd113)와 제2 전압라인(RTO_R) 사이에 연결된 금속옵션(M17)(실시예에 따라서는 퓨즈옵션을 사용할 수 있다.)으로 구성된다. 여기서, 금속옵션들(M10~M13)(실시예에 따라서는 퓨즈옵션들)은 선택적으로 커팅될 수 있다. 실시예에 따라서는 저항소자들(R14~R17) 및 금속옵션들(M14~M17) 중 하나만 사용할 수 있다.
제1 센스앰프래치(4)는 제1 전압라인(RTO_L)과 제2 전압라인(RTO_R)으로부터 바이어스전압을 인가받아 제1 메모리셀(2)이 연결된 제1 비트라인(BL1)과 제1 반전비트라인(/BL1)의 전압을 센싱한다.
제2 센스앰프래치(5)는 제1 전압라인(RTO_L)과 제2 전압라인(RTO_R)으로부터 바이어스전압을 인가받아 제2 메모리셀(3)이 연결된 제2 비트라인(BL2)과 제2 반전비트라인(/BL2)의 전압을 센싱한다.
바이어스전압공급부(6)는 제1 오버드라이빙제어신호(SAP1L)에 응답하여 제1 전압라인(RTO_L)에 외부전압(VDD)을 인가하는 PMOS 트랜지스터(P60)와, 제1 바이어스제어신호(SAP2L)에 응답하여 제1 전압라인(RTO_L)에 내부전압(VCORE)을 인가하는 PMOS 트랜지스터(P61)와, 제2 오버드라이빙제어신호(SAP1R)에 응답하여 제2 전압라인(RTO_R)에 외부전압(VDD)을 인가하는 PMOS 트랜지스터(P62)와, 제2 바이어스제어신호(SAP2R)에 응답하여 제2 전압라인(RTO_R)에 내부전압(VCORE)을 인가하는 PMOS 트랜지스터(P63)와, 제3 바이어스제어신호(SAN)에 응답하여 제3 전압라인(SB)에 접지전압(VSS)을 인가하는 NMOS 트랜지스터(N60)로 구성된다.
이와 같이 구성된 반도체메모리장치의 동작을 살펴보되, 모두 '0' 데이터가 저장된 제1 메모리셀(2) 및 제2 메모리셀(3)이 선택된 경우의 동작을 구체적으로 살펴보면 다음과 같다.
도 1을 참고하면 워드라인(WL)이 고전압(VPP)으로 구동되면 제1 메모리셀(2)의 NMOS 트랜지스터(N20)가 턴온되어 제1 셀커패시터(C20)에 저장된 '0' 데이터가 제1 비트라인(BL1)에 실리고, 제2 메모리셀(3)의 NMOS 트랜지스터(N30)가 턴온되어 제2 셀커패시터(C30)에 저장된 '0' 데이터가 제2 비트라인(BL2)에 실린다. 따라서, 제1 비트라인(BL1)의 전압은 제1 반전 비트라인(BL1B)의 전압보다 낮아지고, 제2 비트라인(BL2)의 전압은 제2 반전 비트라인(BL2B)의 전압보다 낮아진다.
제1 센스앰프래치(4) 및 제2 센스앰프래치(5)가 바이어스전압공급부(6)로부터 인가되는 바이어스전압을 제1 전압라인(RTO_L)과 제2 전압라인(RTO_R)을 통해 공급받아 동작하면 제2 전압라인(RTO_R)에 연결된 제1 센스앰프래치(4)의 PMOS 트랜지스터(P41)와 제2 센스앰프래치(5)의 PMOS 트랜지스터(P51)가 턴온되어 제2 전압라인(RTO_R)의 전압을 낮춘다. 그러나, 제1 전압라인(RTO_L)에 연결된 제1 센스앰프래치(4)의 PMOS 트랜지스터(P40)와 제2 센스앰프래치(5)의 PMOS 트랜지스 터(P50)은 턴오프되므로 제1 전압라인(RTO_L)의 전압은 거의 낮아지지 않는다.
이와 같이, 모두 '0' 데이터가 저장된 제1 메모리셀(2) 및 제2 메모리셀(3)이 선택되는 경우 제1 전압라인(RTO_L)과 제2 전압라인(RTO_R)의 전압차가 커지지만 본 실시예에 따른 반도체 메모리 장치는 도 2 내지 도 5에 도시된 전압차조절회로(1)를 구비하여 제1 전압라인(RTO_L)과 제2 전압라인(RTO_R)의 전압차를 일정하게 유지한다. 제1 전압라인(RTO_L)과 제2 전압라인(RTO_R)의 전압차가 크게 발생하는 경우 센싱페일이 발생하므로, 본 실시예의 반도체메모리장치는 전압차조절회로(1)를 구비하여 이를 방지할 수 있다.
도 1은 본 발명의 일실시예에 따른 반도체메모리장치의 구성을 도시한 도면이다.
도 2는 도 1에 도시된 반도체메모리장치에 포함된 전압차조절회로의 일실시예의 구성을 도시한 도면이다.
도 3은 도 2에 도시된 전압차조절회로에 포함된 전압라인제어부의 일실시예에 따른 회로도이다.
도 4는 도 2에 도시된 전압차조절회로에 포함된 전압라인제어부의 다른 실시예에 따른 회로도이다.
도 5는 도 1에 도시된 반도체메모리장치에 포함된 전압차조절회로의 다른 실시예의 구성을 도시한 도면이다.

Claims (10)

  1. 테스트모드신호를 디코딩하여 제1 및 제2 선택신호를 생성하는 선택신호생성부; 및
    센스앰프 오버드라이빙 동작 시 센스앰프래치에 외부전압을 바이어스 전압으로 공급하는 제1 전원라인;
    상기 센스앰프 오버드라이빙 동작이 종료된 후 상기 센스앰프래치에 내부전압을 상기 바이어스전압으로 공급하는 제2 전원라인;
    상기 제1 및 제2 전원라인 사이에 연결되어, 상기 제1 선택신호에 응답하여 턴온되는 제1 트랜지스터; 및
    상기 제1 및 제2 전원라인 사이에 연결되어, 상기 제2 선택신호에 응답하여 턴온되는 제2 트랜지스터를 포함하는 전압차조절회로.
  2. 삭제
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1 및 제2 전원라인 사이에서 상기 제1 트랜지스터와 직렬연결된 제1 수동소자; 및
    상기 제1 및 제2 전원라인 사이에서 상기 제2 트랜지스터와 직렬연결된 제2 수동소자를 더 포함하는 전압차조절회로.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서,
    상기 제1 및 제2 전원라인 사이에서 상기 제1 트랜지스터와 직렬연결된 제1 메탈옵션 및 제1 퓨즈옵션; 및
    상기 제1 및 제2 전원라인 사이에서 상기 제2 트랜지스터와 직렬연결된 제2 메탈옵션 및 제2 퓨즈옵션를 더 포함하는 전압차조절회로.
  5. 센스앰프 오버드라이빙 동작 시 외부전압이 인가되는 제1 전원라인;
    상기 센스앰프 오버드라이빙 동작이 종료된 후 내부전압이 인가되는 제2 전원라인;
    접지전압이 인가되는 제3 전원라인;
    상기 센스앰프 오버드라이빙 동작 시 상기 제1 및 제3 전원라인으로부터 상기 외부전압 및 상기 접지전압을 바이어스전압으로 공급받고, 상기 센스앰프 오버드라이빙 동작이 종료된 후 상기 제2 및 제3 전압라인으로부터 상기 내부전압 및 상기 접지전압을 바이어스전압으로 공급받아 비트라인쌍의 전압을 센싱하는 센스앰프래치; 및
    상기 제1 및 제2 전압라인 사이에 연결되어, 상기 제1 및 제2 전압라인 간의 전압차를 일정하게 유지시키는 전압차조절회로를 포함하는 반도체메모리장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서, 상기 전압차조절회로는 상기 제1 및 제2 전압라인 사이에 연결된 수동소자를 포함하는 반도체메모리장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서, 상기 전압차조절회로는 상기 제1 및 제2 전압라인 사이에서 상기 수동소자와 직렬연결된 메탈옵션 또는 퓨즈옵션을 더 포함하는 반도체메모리장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서, 상기 전압차조절회로는
    테스트모드신호를 디코딩하여 제1 및 제2 선택신호를 생성하는 선택신호생성부; 및
    상기 제1 및 제2 전원라인 사이에 연결되어, 상기 제1 선택신호에 응답하여 턴온되는 제1 트랜지스터; 및
    상기 제1 및 제2 전원라인 사이에 연결되어, 상기 제2 선택신호에 응답하여 턴온되는 제2 트랜지스터를 포함하는 반도체메모리장치.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 제1 및 제2 전원라인 사이에서 상기 제1 트랜지스터와 직렬연결된 제1 수동소자; 및
    상기 제1 및 제2 전원라인 사이에서 상기 제2 트랜지스터와 직렬연결된 제2 수동소자를 더 포함하는 반도체메모리장치.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 제1 및 제2 전원라인 사이에서 상기 제1 트랜지스터와 직렬연결된 제1 메탈옵션 및 제1 퓨즈옵션; 및
    상기 제1 및 제2 전원라인 사이에서 상기 제2 트랜지스터와 직렬연결된 제2 메탈옵션 및 제2 퓨즈옵션를 더 포함하는 반도체메모리장치.
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