KR100265602B1 - 비트라인 감지증폭기 제어신호 프리챠지 회로 - Google Patents
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Abstract
본 발명은 디램소자의 비트라인 감지증폭기 제어신호의 프리챠지 전위를 비트라인 감지증폭기를 인에이블시키지 않는 범위에서, RTO 신호의 프리챠지 전위는 전원전압 Vcc와 1/2(Vcc) 사이의 전위, /S 신호의 프리챠지 전위는 1/2(Vcc)와 그라운드 전압 사이의 전위가 되도록 회로를 구성하여 디램소자의 데이타 억세스 타임과 전력 소모를 줄인 비트라인 감지증폭기 제어신호 프리챠지 회로에 관한 기술이다.
Description
제 1 도는 종래의 비트라인 감지증폭기 제어신호 프리챠지 회로와 관련된 주변회로를 도시한 회로도.
제 2 도는 종래의 셀 데이타의 리드 동작과 관련된 신호의 타이밍도.
제 3 도는 본 발명의 비트라인 감지증폭기 제어신호 프리챠지 회로를 도시한 회로도.
제 4 도는 본 발명의 셀 데이타의 리드 동작과 관련된 신호의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
11 : 비트라인 프리챠지 회로 12 : 셀
13 : 비트라인 감지증폭기
14 : 비트라인 감지증폭기 제어신호 프리챠지 회로
본 발명은 반도체 기억소자인 디램소자의 비트라인 감지증폭기(Bit Line Sense Amplifier)를 제어하는 RTO, /S 신호를 프리챠지 동작시에 적정전위로 프리챠지시키는 회로에 관한 것으로, 특히 비트라인 감지증폭기 제어신호의 프리챠지 전위는 비트라인 감지증폭기를 인에이블시키지 않는 범위에서, RTO 신호의 프리챠지 전위는 전원전압 Vcc와 1/2(Vcc) 사이의 전위, /S 신호의 프리챠지 전위는 1/2(Vcc)와 그라운드 전압 사이의 전위가 되도록 프리챠지 회로를 구성하여 디램소자의 데이타 억세스 타임과 전력 소모를 줄인 비트라인 감지증폭기 제어신호 프리챠지 회로에 관한 것이다.
일반적으로, 디램소자의 셀 어래이에 저장된 데이타를 리드하게 되면 리드된 데이타는 비트라인으로 전하 분배되어 비트라인 감지증폭기로 전달되게 되고, 리드데이타가 비트라인 감지증폭기에 충분히 전달되게 되면 비트라인 감지증폭기 제어신호가 인에이블되어 비트라인 감지증폭기를 동작시킴으로써, 리드 데이타가 감지·증폭되게 된다.
상기의 데이타 리드과정에서 비트라인 감지증폭기를 인에이블시키는 비트라인 감지증폭기 제어신호인 RTO, /S는 종래의 경우에 비트라인 감지증폭기가 동작하지 않는 프리챠지 동작시는 1/2(Vcc)의 전위로 프리챠지되어 있다가, 액티브 동작시는 RTO, /S 신호가 Vcc, Vss(그라운드 전위)로 전이하여 비트라인 감지증폭기를 인에이블시키게 되며, 액티브 동작이 진행된 후에 다시 프리챠지 동작으로 이어지면 상기의 RTO, /S 신호는 다시 1/2(Vcc)로 프리챠지 되었다.
그러나, 상기의 비트라인 감지증폭기 제어신호는 프리챠지 동작과 액티브 동작을 행할 때에 전위가 RTO, /S 모두 1/2(Vcc)에서 Vcc, Vss로 1/2(Vcc)만큼 전이하게 되므로, 비트라인 감지증폭기를 인에이블시킬 수 있는 전압 레벨까지는 시간 간격이 존재하고, 또 이 시간간격은 전력 공급기(Power Supply)의 전압이나, 동작 온도, 기타 공정변화에 따라서 변하게 되므로, 비트라인 감지증폭기의 오동작을 방지하기 위해서는 많은 여유시간(Margin)이 필요하게 되어 데이타 억세스 타임이 길어지고 전력소모가 많아지는 문제가 발생하게 된다.
따라서, 상기의 문제점을 제거하여 디램소자의 데이타 억세스 타임과 전력 소모를 줄이기 위하여, 본 발명에서는 비트라인 감지증폭기 제어신호의 프리챠지 전위를 비트라인 감지증폭기가 인에이블되지 않는 전압 범위 내에서 종래의 1/2(Vcc)에서 RTO 신호는 조금 높게 설정하고 /S 신호는 조금 낮게 설정하도록 비트라인 감지증폭기 제어신호 프리챠지 회로를 구현하였다.
이하, 첨부된 도면을 참조하여 비트라인 감지증폭기 제어신호 프리챠지 회로에 대해 상세히 설명하기로 한다.
제1도는 종래의 비트라인 감지증폭기 제어신호 프리챠지 회로와 관련된 주변회로를 도시한 회로도로서, 제2도의 종래의 셀 데이타의 리드 동작과 관련된 신호의 타이밍도를 참고로 하여 그 동작을 설명하면 다음과 같다.
프리챠지 동작시에 로직하이 전위를 갖는 ψBLP 신호에 의해 인에이블되는 비트라인 프리챠지 회로(11)와 비트라인 감지증폭기 제어신호 프리챠지 회로(14)에 의해 비트라인과 비트라인 감지증폭기 제어신호가 모두 Vb1p(1/2(Vcc))로 프리챠지되어 있다가, 액티브 동작이 진행되면 비트라인 감지증폭기(13)는 워드라인이 인에이블된 이후에 비트라인 감지증폭기 제어신호인 RTO의 전위가 비트라인 BL, /BL 중에서 낮은 전위를 갖는 비트라인의 전압보다 비트라인 감지증폭기(13)의 PMOS 트랜지스터의 문턱전압만큼 높은 전위에서부터 풀-업(Pull-Up) 동작을 시작하고, /S의 전위는 비트라인 BL, /BL 중에서 높은 전위를 갖는 비트라인의 전압보다 비트라인 감지증폭기(13)의 NMOS 트랜지스터의 문턱전압만큼 낮은 전압에서부터 풀-다운(Pull-Down) 동작을 시작하여, 셀(12)에 저장되어 있던 데이타를 감지·증폭하게 된다.
그러나, 상기의 경우에서는 제2도에서 도시된 대로 t1에서 비트라인 감지증폭기 제어신호를 인에이블시키는 rtoe, se 신호가 인에이블된 후에 비트라인 감지증폭기 제어신호가 동작을 시작하는 시간 t2와 비트라인이 센싱을 시작하는 시간인 t3 사이에는 시간간격이 존재하며, 이 시간간격은 비트라인 감지증폭기 제어신호가 Vblp에서 Vcc, Vss로 전이하기 때문에 상당히 길어지고, 또한 전력 공급기의 전압이나, 동작 온도, 기타 공정 변화에 따라서 변하게 되므로, 오동작이 발생하는 것을 방지하기 위해서는 비트라인 감지증폭기 제어신호가 인에이블된 후에 비트라인이 센싱을 시작하기까지는 많은 여유시간이 필요하게 되어, 디램소자의 데이타 억세스 타임이 길어지고 많은 전력이 소모되는 문제점이 존재하게 된다.
따라서, 본 발명에서는 종래 기술의 문제점을 제거하기 위하여, 비트라인 감지 증폭기 제어신호의 프리챠지 전위를, 비트라인 감지증폭기를 인에이블시키지 않는 범위에서, 종래의 Vblp 전위에서 RTO 신호의 프리챠지 전위는 전원전압 Vcc와 Vblp 사이의 전위, /S 신호의 프리챠지 전위는 Vblp와 그라운드 전위사이가 되도록 프리챠지 회로를 구성하고자 하는데에 그 목적이 있다.
제3도는 본 발명의 비트라인 감지증폭기 제어신호 프리챠지 회로를 도시한 회로도로서, 제4도의 본 발명의 셀 데이타의 리드 동작과 관련된 신호의 타이밍도를 참고로 하여 그 동작을 설명하기로 한다.
제3도에 도시된 A 부분은 하나의 캐패시터와 하나의 트랜지스터로 구성된 더미셀이고, A 부분에 연결된 B 부분은 비트라인 또는 비트라인을 모델링한 유사 비트라인이고, A와 B 부분에 연결된 G 부분은 노드 N31과 노드 N32를 프리챠지시키는 회로이고, A, B, G 부분에 연결된 C 부분은 노드 N31의 전위를 원하는 전위 - 감지증폭기의 트랜지스터가 턴-온(Turn-On)되지 않으면서 1/2(Vcc)인 Vblp 전위보다 높은 전위-로 만들고, 노드 N32의 전위를 원하는 전위-감지증폭기의 트랜지스터가 턴-온되지 않으면서 Vblp 전위보다 낮은 전위-로 만드는 회로이고, C 부분에 연결된 D 부분은 신호 S3에 의하여 턴-온 또는 턴-오프(Turn-off)되는 회로로서, 액티브시에는 노드 RTO와의 연결이 끊어져서 rtoe 신호에 의하여 풀-업 트랜지스터 MP31이 턴-온되는 경우에 풀-업 동작이 가능하게 하고, 프리챠지 동작시에는 신호 S3를 이용하여 트랜지스터 MN32를 턴-온시킴으로써 노드 RTO를 원하는 전압 레벨로 조절하는 회로이고, C부분에 연결된 E 부분은 신호 S4에 의하여 동작하는 회로로서, 액티브 동작시에는 노드 /S와 단락되어서 se 신호에 의하여 풀-다운 트랜지스터 MN31이 턴-온되는 경우에 풀-다운 동작이 가능하게 하고, 프리챠지 동작시에는 신호 S4를 이용하여 트랜지스터 MP32를 턴-온시킴으로써 노드 /S를 원하는 전압 레벨로 조절하는 회로이고, 노드 RTO와 /S 사이에 접속된 F 부분은 신호 S5에 의하여 동작하는 회로로서, 액티브 동작시에 Vcc와 Vss 전위로 벌어져 있던 RTO, /S 신호의 전위를 프리챠지 동작으로 전환시에 두 신호의 전위차가 PMOS 트랜지스터의 문턱전압 + NMOS 트랜지스터의 문턱전압으로 맞추어 주는 회로, 즉 RTO, /S 신호의 프리챠지 회로이다.
상기에 설명한 회로를 이용하여 RTO, /S 신호의 전위차를 PMOS 트랜지스터의 문턱전압 + NMOS 트랜지스터의 문턱전압으로 유지시키기 위한 과정은, 우선 노드 N31과 N32를 적정전위로 만들어주기 위해 신호 S3이 로직로우이고 신호 S4가 로직하이인 상태, 즉 RTO, /S 신호와 상기 제2도의 C 부분이 전기적으로 연결되지 않은 상태에서 신호 S1과 S2를 로직하이와 로직로우로 만들어서 노드 N31과 N32를 Vss 전위와 Vcc 전위로 전이시킨 후에 로직하이 상태로 있던 더미워드라인을 로우상태로 만들어 셀에 데이타를 저장하고, 신호 S1, S2를 각각 로직로우, 로직하이로 만들어서 트랜지스터 MN33, MP33을 턴-오프시키고, 신호 ψBLP를 로직하이로 전이시켜 노드 N31과 N32를 Vblp 전위로 프리챠지시킨 후, 다시 더미워드라인을 인에이블시키면 노드 N31과 N32에 원하는 전압인 Vblp-△V(비트라인 감지증폭기에서의 센싱마진), Vblp ＋ △V가 인가되게 된다.
그리고, 이때의 S3, S4 신호가 로직하이, 로직로우 상태가 되어 트랜지스터 MN32, MP32를 턴-온시킴으로써, RTO의 전위는 상기 노드 N31의 전위보다 PMOS 트랜지스터 MP34의 문턱전압만큼 높은 전위인 Vblp-△V＋Vtp를 유지하게 되고, /S의 전위는 상기 노드 N32의 전위보다 NMOS 트랜지스터 MN34의 문턱전압만큼 낮은 전위인 Vblp ＋ △V -Vtn을 유지하게 된다.
상기의 전압 레벨로 유기된 RTO, /S의 프리챠지 전위는 제3도의 F 부분의 NMOS 트랜지스터 MN36이 S5 신호에 의해 턴-온된 상태에서 PMOS 트랜지스터 MP35와 NMOS 트랜지스터 MN35으로 RTO 노드와 /S 노드가 연결되어 상기의 RTO, /S의 전위차가 PMOS 트랜지스터의 문턱전압 ＋ NMOS 트랜지스터의 문턱전압으로 유지하게 되는 것이다.
상기 제3도에서 설명한 비트라인 감지증폭기 제어신호 프리챠지 회로를 사용하여 셀에 저장된 데이타를 리드하게 되면 제4도에 도시된 대로 t1에서 비트라인 감지증폭기 제어신호를 인에이블시키는 rtoe, se 신호가 인에이블된 후에 비트라인 감지증폭기 제어신호가 동작을 시작하는 시간 t2와 비트라인이 센싱을 시작하는 시간인 t3 사이의 시간간격이 상기 제1도에서 설명한 종래의 비트라인 감지증폭기 제어신호 프리챠지 회로를 사용하였을 때보다 훨씬 줄어든 것을 알 수 있다.
즉, 상기의 제3도와 제4도에서 설명한 본 발명의 비트라인 감지증폭기 제어 신호 프리챠지 회로를 사용하여 셀 어래이의 주변회로를 구성하게 되면, 감지 증폭기 제어신호가 변화하는 폭이 종래의 경우보다 훨씬 감소하게 되므로, 디램소자의 비트라인 감지증폭기의 센싱신호인 RTO, /S를 인에이블시키는 신호인 rtoe, se가 인에이블되는 시간과 비트라인 감지증폭기가 센싱을 시작하는 시간 사이의 간격을 최소로 줄일 수 있게 되어, 전체적으로 디램소자의 억세스타임과 전력의 소모를 줄이는 효과를 얻게 된다.
Claims (2)
- 디램소자의 비트라인 감지증폭기 제어신호 프리챠지 회로에 있어서,비트라인 감지증폭기 제어신호인 RTO, /S의 프리챠지 전위를 RTO 신호는 1/2(Vcc)와 Vcc 사이의 전위로 유지시키고, /S는 1/2(Vcc)와 Vss 사이의 전위로 유지시켜 데이타 억세스타임과 전력 소모를 줄이기 위하여,더미셀 A와, 유사 비트라인 B와, 더미셀을 제어하기 위한 더미워드라인과, 상기 유사 비트라인 B를 프리챠지시키기 위한 프리챠지 회로 G와, 드레인이 상단 더미셀의 유사비트라인인 노드 N31에 접속되고 게이트가 프리챠지 동작시 로직하이 상태를 일정시간 유지하는 S1 신호에 의해 제어되어 상단 더미셀에 연결된 유사 비트라인인 노드 N31에 로우 데이타를 인가하는 트랜지스터 MN33과, 드레인이 하단 더미셀의 유사비트라인인 노드 N32에 접속되고 게이트가 프리챠지 동작시 로직로우 상태를 일정시간 유지하는 S2 신호에 의해 제어되어 하단 더미셀에 연결된 유사 비트라인인 노드 N32에 하이 데이타를 인가하는 트랜지스터 MP33으로 이루어져, 상기의 유사 비트라인인 노드 N31과 노드 N32에 실제 셀의 데이타가 비트라인에 전달되었을 때와 같이, 프리챠지 동작시에 1/2(Vcc)로 프리챠지되어 있던 비트라인의 전위를 센싱마진 △V 정도 변화시켜 노드 N31에는 1/2(Vcc) - △V, 노드 N32에는 1/2(Vcc)＋△V를 인가하는 회로 C와,소오스는 RTO에 접속되고 게이트는 노드 N31에 연결된 트랜지스터 MP34와, 드레인은 상기의 MP34의 드레인에 접속되고 게이트는 프리챠지 동작시 로직하이 상태를 갖는 S3 신호에 의해 제어되며, 소오스는 그라운드 전위에 연결된 트랜지스터 MN32로 이루어져 RTO의 프리챠지 전위를 Vcc와 1/2(Vcc) 사이로 유지시키는 회로 D와,소오스는 /S에 접속되고 게이트는 노드 N32에 연결된 트랜지스터 MN34와, 드레인은 상기의 MN34의 드레인에 접속되고 게이트는 프리챠지 동작시 로직로우 상태를 갖는 S4 신호에 의해 제어되며, 소오스는 Vcc 전위에 연결된 트랜지스터 MP32로 이루어져 /S의 프리챠지 전위를 그라운드 Vss와 1/2(Vcc) 사이로 유지시키는 회로 E와,상기의 RTO, /S 사이에 다이오드 구조로 접속된 MP35와, 드레인은 상기의 MN35의 소오스에 접속되고 드레인은 /S에 접속되며, 게이트는 프리챠지 동작시에 로직하이 상태를 가져 상기의 트랜지스터 MP35, MN35와 /S를 연결시키는 S5 신호에 의해 제어되는 MN36으로 이루어져, 상기의 RTO, /S 신호의 프리챠지 전위차가 Vtp ＋Vtn가 되도록 하는 회로 F로 구성되어 있는 것을 특징으로 하는 비트라인 감지증폭기 제어신호 프리챠지 회로.
- 제 1 항에 있어서,비트라인 감지증폭기 제어신호 RTO의 프리챠지 전위는 1/2(Vcc)-△V(비트 라인 감지증폭기의 센싱마진)＋Vtp(비트라인 감지증폭기의 PMOS 트랜지스터의 문턱전압), /S의 프리챠지 전위는 1/2(Vcc) ＋ △V - Vtn(비트라인 감지증폭기의 MNOS 트랜지스터의 문턱전압)로 유지시키는 것을 특징으로 하는 비트라인 감지증폭기 제어신호 프리챠지 회로.
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|---|---|---|---|
| KR1019930009631A KR100265602B1 (ko) | 1993-05-31 | 1993-05-31 | 비트라인 감지증폭기 제어신호 프리챠지 회로 |
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Publications (2)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101154002B1 (ko) * | 2009-11-30 | 2012-06-08 | 에스케이하이닉스 주식회사 | 전압차조절회로 및 반도체메모리장치 |
-
1993
- 1993-05-31 KR KR1019930009631A patent/KR100265602B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101154002B1 (ko) * | 2009-11-30 | 2012-06-08 | 에스케이하이닉스 주식회사 | 전압차조절회로 및 반도체메모리장치 |
Also Published As
| Publication number | Publication date |
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| KR940026947A (ko) | 1994-12-10 |
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