KR0167673B1 - 오프셋 보상기능을 갖는 비트라인 감지 증폭기 및 그 제어방법 - Google Patents

오프셋 보상기능을 갖는 비트라인 감지 증폭기 및 그 제어방법 Download PDF

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Abstract

본 발명은 재생증폭수단을 구비하는 메모리 소자의 비트라인 감지 증폭기에 있어서, 비트라인 제 1비트라인(BL) 및 제 2 비트라인(/BL)의 데이터를 각각 반전출력하는 제 1 및 제 2 인버터(41,42); 외부 컬럼 디코더의 출력신호 (GYi)에 따라 상기 제 1 및 제 2 인버터의 출력단과 예정된 데이터 버스간을 각각 절체하는 제 1 및 제 2 스위칭수단(NB3,NB4); 오프셋 보상신호(CMP)에 따라 상기 제 1 및 제 2 인버터의 입/출력단 간을 절체하는 제 3 및 제 4 스위칭수단(NB5, NB6); 및 상기 외부 컬럼 디코더의 출력신호(GYi)를 포함하는 내부신호에 따라 상기 오프셋 보상신호(CMP)를 발생시키는 오프셋 보상신호(CMP) 발생 수단을 구비하는 것을 특징으로 하며, 트랜지스터사이의 미스매치에 의한 감지 증폭기의 오프셋을 보상함으로써, 워스트 케이스의 조건 하에서도 고속으로 안정되게 동작할 수 있는 효과가 있는 비트라인 감지 증폭기 및 그 제어방법에 관한 것이다.

Description

오프셋 보상기능을 갖는 비트라인 감지 증폭기 및 그 제어방법
제1도는 기존의 비트라인 감지 증폭기의 회로도.
제2a도는 본 발명에 적용되는 기본 원리를 설명하기 위한 개념 회로도.
제2b도는 제2a도의 입출력 전송 커브.
제3a도 및 제3b도는 본 발명의 오프셋 보상 기능이 있는 비트라인 감지 증폭기의 동작 원리를 설명하기 위한 개념도.
제4도는 본 발명의 일실시예에 따른 오프셋 보상기능이 있는 비트라인 감지 증폭기의 회로도.
제5도는 본 발명에 적용되는 프리차지 회로도.
제6도는 리드시 본 발명의 비트라인 감지 증폭기 내의 주요 신호의 타이밍도.
제7a도는 풀다운 제어신호 GZi 발생부의 회로도.
제7b도는 오프셋 보상신호 CMP 발생부의 회로도.
제7c도는 풀업 구동신호 PD 발생부의 회로도,
제8a도 및 제8b도는 감지 증폭기에 의해 유도되는 파워 라인 노이즈를 줄이기 위한 재생 증폭기의 구동을 설명하기 위한 회로도 및 신호 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
NA1, 내지 NA9 : NMOS 트랜지스터 NB1, 내지 NB9 : NMOS 트랜지스터
PB1, PB2 : PMOS 트랜지스터 S1, S2, S3, S4 : 스위치
31, 32, 41, 42 : 인버터 BL, / BL : 비트라인
SAN, SAP : 재생 증폭기의 제어신호 GYi : 컬럼 디코더의 출력
GWi : 라이트용 컬럼 디코더의 출력 PC : 프리차지 제어신호
HV : 하프 구동전압(Vcc/2) Cs : 셀 캐패시터
WL : 워드라인
본 발명은 오프셋(Offset) 보상기능을 갖는 비트라인(Bit-line) 감지 증폭기 및 그 제어방법에 관한 것이다.
일반적으로, MOS(Metal Oxide Semiconductor)소자를 이용한 메모리는 MOS 트랜지스터의 스케일-다운(Scaled-down)에 의하여 집적도의 비약적인 증가와 억세스 시간의 향상이 가능하였다. 실제 이러한 기술의 진보는 계속되어, 2002년경에는 1G 바이트 DRAM(Dynamic Random Access Memory)이 상용화될 것으로 예측되고 있다.
기가(Giga)비트급 DRAM에서 1G 바이트 DRAM 셀에는 0.18㎛ 트랜지스터, 4G 바이트 DRAM의 셀에는 0.13㎛ 트랜지스터가 사용될 것으로 예상되며, DRAM 설계에서 가장 중요한 부분인 비트라인 감지 증폭기에도 딥 서브미크론(Deep Submicron)의 MOS 트랜지스터가 사용됨으로서, 지금까지의 메가비트급 DRAM에서는 크게 심각하지 않았던 근본적인 문제점이 발생한다.
즉, 비트라인 감지 증폭기는 비트라인(BL /BL)사이의 작은 전압차를 빠르게 증폭하기 위하여 대칭 구조의 트랜지스터로 구성된 회로(일예로 차동 증폭기 또는 다이나믹 CMOS 래치를 구비한 회로)를 사용하는데, 짧은 채널(Short Channel) 트랜지스터일수록 공정상의 변화에 의하여 이웃하는 트랜지스터 사이에 문턱전압(Threshold Voltage; VT), 전달전도도 (Transconductance; Gm)등의 미스매치가 증가하게 된다.
이러한 미스매치에 의한 오프셋은 비트라인 감지 증폭기의 감지도를 저하시켜 감지 속도를 매우 느리게 할 뿐만 아니라, 오동작을 일으키는 주요 원인이 된다.
또한, 기가비트급 DRAM에는 매우 많은 수의 비트라인 감지 증폭기가 있으므로, 메모리 소자에 사용된 모든 감지 증폭기가 오동작하지 않고 항상 올바르게 감지 동작을 수행하는 것을 보장하기 위해서는 워스트 케이스(Worst Case)의 조건이 매우 엄격해진다.
예를 들어, 1G비트 DRAM에서는 2 106개 이상의 비트라인 감지 증폭기가 사용될 것이며, 모든 감지 증폭기가 올바로 동작하는 것을 보장하기 위해서는 VT, Gm의 미스매치 부포에서 6σ 이상의 변동조건에 대해서도 감지동작이 제대로 되어야 한다. 여기에서 σ는 미스매치 분포의 표준편차이다.
따라서, 기가비트급 DRAM에서는 트랜지스터의 미스매치에 의한 감지 증폭기의 오프셋은 피할 수 없는 근본적인 문제이며, 이에 대한 회로적인 해결책이 반드시 필요하다.
DRAM은 집적도의 비약적인 증가에 비해 동작 속도는 크게 향상되지 못하였다.
따라서, 최근에는 DRAM의 성능을 높이기 위하여 고속 동작이 매우 중요하게 되었다.
DRAM의 고속 동작을 위해서는 감지 동작이 고속으로 이루어져야 하며, 이를 위한 다양한 시도가 있다.
다이나믹 CMOS 래치(Latch)의 비트라인 감지 증폭기는 간단한 회로와 높은 감지도 때문에 메가비트급 DRAM에서 일반적으로 사용되어 왔다.
그러나, 이것은 대칭 구조의 트랜지스터사이에 존재하는 미스매치로 감지도가 상당히 저하되고, 안정된 감지 동작을 위해서는 충분한 타이밍 마진이 필요함으로 고속 감지에 많은 제약이 있다.
최근에 개발된 64Mb와 256Mb DRAM에서는 고속 동작을 위해 차등 증폭기의 회로를 이용한 직접 감지 증폭기(Direct Sense Amplifier)가 많이 적용되고 있다. 이러한 기존의 비트라인 직접 감지 증폭기의 회로도가 제1도에 도시되어 있으며, 도면에서 NA1 내지 NA9는 NMOS 트랜지스터, BL, /BL는 비트라인, SAN, SAP는 재생 증폭기의 제어신호, GYi는 컬럼 디코더의 출력, GWi는 라이트용 컬럼 디코더의 출력, PC는 프리차지 제어신호, HV는 하프 구동전압(HALF-VCC, 즉 Vcc/2)을 각각 나타낸다. 이를 참조하여 직접 감지 증폭기의 동작을 살펴보면 다음과 같다.
먼저, 트랜지스터(NA7, NA8, NA9)에 의해 비트라인(BL /BL)이 Vcc/2로 프리차지(Precharge)된 상태에서, 워드라인(WL)과 컬럼 디코더의 출력(GYi)이 활성화된다.
비트라인으로 셀 데이터가 전달됨에 따라 트랜지스터(NA1과 NA2)에 의해 비트라인 사이의 작은 전압차가 증폭되고, 증폭된 신호는 리드 데이터 버스의 감지 증폭기로 전달되어 감지가 된다.
비트라인에 셀 데이터가 충분히 전달되면 제어신호(SAP와 SAN)가 활성화되어, 재생증폭기를 동작시켜 셀에 데이터를 다시 라이트(WRITE)한다. 셀 데이터의 재생이 완전하게 되면 다시 프리차지 상태가 된다.
이와 같은 직접 감지 증폭기의 동작은 셀에서 비트라인으로의 신호전달 시간을 기다리지 않고, 감지 동작이 수행되므로 고속 감지가 가능하다.
그러나, 전술한 기존의 직접 감지 증폭기는 감지를 수행하는 트랜지스터(NA1과 NA2) 사이의 미스매치에 의해 감지도가 저하되며, 또한 안정된 동작을 보장할 수 없으므로 기가비트급 DRAM에서의 사용에는 많은 어려움이 따르는 문제점을 내포하고 있다.
따라서, 상기 문제점을 해결하기 위하여 안출된 본 발명은 기가비트급 DRAM에서 트랜지스터사이의 미스매치에 의한 감지 증폭기의 오프셋을 보상함으로써, 워스트 케이스의 조건 하에서도 고속으로 안정되게 동작하는 비트라인 감지 증폭기 및 그 제어방법을 제공하는데 그 목적이 있다.
한편, 전술한 기존의 직접 감지 증폭기나 다이나믹 CMOS 래치의 감지 증폭기가 오프셋에 의해 민감하게 영향을 받는 것은 대칭 구조 트랜지스터사이의 래이스(Race)에 의해 감지 동작이 수행되기 때문으로, 즉, 제1도의 직접 감지 증폭기에서, 트랜지스터(NA1과 NA2)에 의해 비트라인 사이의 전압차Δυ는 전류차로 증폭되어 감지가 되므로, 트랜지스터 (NA1과 NA2)의 전류 구동에 대한 래이스가 감지동작중에 있게 된다.
가장 일반적으로 사용되는 다이나믹 CMOS 래치 비트라인 감지 증폭기의 경우에도 크로스 결합된(Cross-coupled) 트랜지스터사이에 래이스가 있게 된다.
따라서, 래이스가 없는 새로운 개념의 감지 방식이 필요한데, 본 발명에서는 또한 이러한 요구를 충족시키는 비트라인 감지 증폭기를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 재생증폭수단을 구비하는 메모리 소자의 비트라인 감지 증폭기에 있어서, 제1 비트라인(BL)의 데이터를 반전출력하는 제 1 인버터; 제 2 비트라인(/BL)의 데이터를 반전출력하는 제 2 인버터; 외부 컬럼 디코더의 출력신호(GYi)에 따라 상기 제 1 및 제 2 인버터의 출력단과 예정된 데이터 버스간을 각각 절체하는 제 1 및 제 2 스위칭수단; 오프셋 보상신호(CMP)에 따라 상기 제 1 및 제 2 인버터의 입/출력단 간을 각각 절체하는 제 3 및 제 4 스위칭수단; 및 상기 외부 컬럼 디코더의 출력신호(GYi)를 포함하는 내부신호에 따라 상기 오프셋 보상신호(CMP)를 발생시키는 오프셋 보상신호(CMP) 발생수단을 구비하는 것을 특징으로 한다.
또한, 본 발명은, 재생증폭수단을 구비하는 메모리 소자의 비트라인 감지 증폭기에 있어서, 제 1 비트라인(BL)으로부터 입력되는 데이터를 반전출력하는 제 1 인버터; 제 2 비트라인(/BL)로부터 입력되는 데이터를 반전출력하는 제 2 인버터; 외부 컬럼 디코더의 출력신호(GYi)에 따라 상기 제 1 및 제 2 인버터의 출력단과 예정된 데이터 버스간을 각각 절체하는 제 1 및 제 2 스위칭수단; 및 위부 오프셋 보상신호(CMP)에 따라 상기 제 1 및 제 2 인버터의 입/출력단 간을 각각 절체하는 제 3 및 제 4 스위칭 수단을 구비하는 것을 특징으로 한다.
또한, 본 발명은, 비트라인 제 1 비트라인(BL) 및 제 2 비트라인(/BL)으로부터 입력되는 데이터를 반전출력하는 제 1 및 제 2 인버터; 및 오프셋 보상신호(CMP)에 따라 상기 제 1 및 제 2 인버터의 입/출력단 간을 절체하는 제 1 및 제 2 스위칭수단을 구비하는 비트라인 감지 증폭기의 제어방법에 있어서, 상기 비트라인을 프리차지하도록 하는 단계; 상기 제 1 및 제 2 인버터 각각의 입력단과 출력단을 연결하도록 상기 제 1 및 제 2 스위칭 수단을 절체하도록 하여 오프셋을 보상하는 단계; 및 워드라인의 활성화에 의해 셀과 연결된 비트라인의 전압만 변하게 하여, 상기 제 1 및 제 2 인버터 중 하나는 증폭동작을 하고, 다른 하나는 오프셋 보상후의 입출력 전압을 그대로 유지하도록 하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면 제2a도 내지 제8도를 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
제2a도는 본 발명에 적용되는 기본 원리를 설명하기 위한 개념 회로도이며, 제2b도는 제2a도의 입출력 전송 커브(Transfer curve)로서, 도면에서 21은 인버터, 22는 스위치를 각각 나타낸다.
인버터(21)은 제2b도에 도시된 바와 같은 입출력 전송 커브를 나타내는데, 입력단과 출력단이 스위치(22)에 의해 연결되면 트랜지스터의 변동에 의한 오프셋에 상관없이 인버터(21)의 증폭도가 가장 큰 상태에 입력과 출력이 정해진다. 이 상태에서 인버터(21)에 구비되는 PMOS와 NMOS 트랜지스터에 흐르는 전류가 같다.
스위치(22)가 오프된 다음, 입력이 Δυ만큼 변하면 임버터(21)의 출력은 Δ i = (GmN +Gmp) Δυ로 증폭된다. 여기에서 GmN, Gmp는 각각 MNOS와 PMOS 트랜지스터의 전달전도도이다.
이러한 인버터(21)의 오프셋 보상원리를 본 비트라인 감지 증폭기에 적용하였다.
제3a도 및 제3b도는 본 발명의 오프셋 보상기능이 있는 비트라인 감지 증폭기의 동작 원리를 설명하기 위한 개념도이다.
먼저, 제3a도는 오프셋 보상 과정을 나타내는 개념도로서, 도면에 도시된 바와 같이 본 발명은 워드 라인(WL)이 비활성화('로우(Low)')인 상태에서 스위치(S1, S2)가 '온' 되어, 프리차지되어 있는 비트라인(BL /BL)에 대하여 각각 인버터의 오프셋을 보상한다.
제3b도는 감지동작을 설명하기 위한 개념도로서, 도면에 도시된 바와같이 본 발명이 제3a도와 같이 오프셋 보상이 된 다음, 스위치(S1, S2)는 '오프', 스위치(S3, S4)는 '온'이 되고, 워드 라인(WL)이 활성화('하이(High)')되어 셀 캐패시터(Cs)의 데이터가 비트 라인(BL)에 작은 전압차를 유도하고, 이 신호가 인버터(31)를 통해 증폭된다.
반면, 인버터(32)는 입력 전압인 /BL의 전압에 변화가 없으므로 오프셋 보상후의 입출력 전압을 그대로 유지한다.
따라서, 본 발명에 적용된 감지 방식은 기존의 감지 증폭기와 달리 트랜지스터사이의 래이스가 없으므로, 오프셋의 영향을 받지 않고 안정된 감지 동작을 수행한다.
제4도는 본 발명의 일실시예에 따른 오프셋 보상기능이 있는 비트라인 감지 증폭기의 회로도이다.
이는 제3도의 개념도를 구체적인 회로로 구현한 것으로서, 본 실시예는 각각 트랜지스트(NB1, PB1)를 구비한 인버터(41)과 트랜지스터(NB2, PB2)를 구비한 인버터(42)를 구비하여 오프셋 보상 및 감지를 수행한다.
도면에서 GZi는 인버터의 풀다운 제어신호로서, 이는 데이터 리드시에 컬럼 디코더 출력 GYi가 활성화되는 경우에만 '하이'가 되어 전체 인버터 감지 증폭기 어레이에서 불필요한 전력소모가 없도록 한다.
라이트시, GZi는 '로우'로 비활성화되고, 인버터의 풀업 구동신호 PD는 폴로팅 상태가 되어 인버터(41)과 인버터(42)를 인액티브(Inactive) 상태로 만들고, 반면에 오프셋 보상신호 CMP는 '하이'로 활성화함으로서 데이터 버스로부터 비트라인으로 데이터가 전달될 수 있게 한다.
참고적으로 상기 PC, WL, GYi, SAP, SAN 등의 신호는 DRAM 고유의 내부 신호이며, CMP, PD, GZi 신호는 본 발명을 구현하기 위하여 새로 발생시킨 신호로서, 이들을 발생시키기 위한 상세 회로는 차후 제7a내지 제7c도를 참조하여 설명하기로 한다.
본 발명의 오프셋 보상기능이 있는 비트라인 감지 증폭기는 래이아웃(Layout) 면적을 줄이기 위하여 기존의 프리차지 회로(제1도의 NA7, NA8, NA9)와는 다른 새로운 프리차지 회로를 포함하고 있으며, 이러한 프리차지 회로가 제5도에 도시되어 있다.
제5도는 본 발명에 적용되는 프리차지 회로도이다.
DRAM에서는 일반적으로 셀 데이터의 재생후에 프리차지 상태로 바뀌게 되는데, 이때의 비트라인은 '하이'와 '로우'이므로, PC에 의해 트랜지스트(NB8)를 '턴-온'시켜 비트 라인 BL과 /BL의 전압을 '하이'와 '로우'의 중간 전압(하프 구동전압)으로 만든다.
그 다음, CMP를 활성화하여 트랜지스터 PB1과 PB2를 다이오드 형태로 연결하여 PD전압(Vk)에서 PMOS 의 문턱 전압만큼 낮은 전압으로 BL과 /BL이 프리차지된다.
일예로 VCC 4 VT인 경우, 'VR= VCC- VT'
이면 전술한 방법에 의해 비트라인(BL /BL)은 Vcc/2(하프 구동전압) 정도의 전압으로 프리차지된다. 기존의 프리차지 회로에 의한 프리차지도 가능하다.
제6도는 리드시 본 발명의 비트라인 감지 증폭기 내의 주요 신호의 타이밍도로서, 도면에서 Vpp는 부트스트립된 전압(Bootstripped voltage), Vk는 프리차지를 위한 PD의 전압레벨을 각각 나타낸다.
도면에 도시된 바와 같이 리드 동작은 크게 프리차지(a) - 오프셋 보상(b) - 감지(c) - 저장(Restore)(d)으로 구분된다. PC에 의해 BL과 /BL을 '하이'와 '로우'의 중간 전압으로 만들고, CMP에 의해 비트라인을 VK - VT 로 프리 차지한다.
그 다음, PD와 GZi가 'VCC'로 활성화되어 오프셋 보상을 수행하고, 워드 라인 WL과 GYi가 활성화됨으로써 감지가 시작된다. 셀과 연결된 비트라인은 전달된 셀 데이터에 의하여 작은 전압차가 점차 유도되고, 이 신호가 인버터에 의해 증폭되어 데이터 버스 감지 증폭기로 전달됨으로써 감지가 된다.
셀 데이터가 비트라인에 충분하게 전달되고 나면, SAP와 SAN에 의해 재생 증폭기가 동작하여 셀에 데이터가 다시 라이트된다. 셀데이타가 완전히 저장되고 나면, 다시 프리차지 상태가 된다.
제7a도는 인버터의 풀다운 제어신호 GZi를 발생시키는 GZi 발생부의 회로도이다.
GZi는 오프셋 보상시 모든 GZi (1in)가 '하이'가 되어야 하고, 리드시에는 컬럼 디코더에 의하여 선택된 감지 증폭기의 GZi만이 '하이'가 되어야 한다.
도면에서 CMP와 GZ_READ는 각각 오프셋 보상과 리드동작시에 GZi를 활성화시키기 위한 제어신호이다.
도면에 도시된 바와 같이 GZi는 GYi· GZ_READ+CMP의 연산값이다.
제7b도는 오프셋 보상신호 CMP를 발생시키는 CMP 발생부의 회로도로서, CMP발생부는 도면에 도시된 바와 같이 RAS(Row Address Strobe)를 일정시간 지연시키는 지연기(71)와, 지연기(71) 출력의 반전값을 일정시간 지연시키는 지연기(72)와, 지연기(71, 72) 각각의 출력을 입력받아 AND 연산해서 CMP로 출력하는 AND 게이트(73)을 구비한다.
여기서, RAS신호가 로우로 활성화되면 지연기(71)에 의한 지연후에 CMP가 하이로 되고, 지연기(72)에 의한 지연후에 다시 로우로 천이하게 된다. 따라서, 지연기(72)의 지연시간 만큼의 폭을 갖는 CMP가 생성된다.
제7C도는 풀업 구동신호 PD를 발생시키는 PD 발생부의 회로도로서, 도면에 도시된 바와 같이 PD 발생부는 CMP와 PC를 입력받는 NAND 게이트(74)와, PC의 반전값을 일정시간 지연시키는 지연기(75)와, 지연기(75)의 출력과 PC를 입력받는 OR 게이트(76)와, NAND 게이트(74) 및 OR 게이트(76) 각각의 출력을 입력받는 AND 게이트(77)와, NAND 게이트(74) 의 출력에 따라 VK를 PD로 출력하도록 구성된 PMOS 트랜지스터(78)와, OR 게이트(76)의 출력에 따라 VCC를 PD로 출력하도록 구성된 트랜지스터(79)와, AND 게이트(77)의 출력에 따라 접지전위를 PD로 출력하도록 구성된 NMOS 트랜지스트(80)를 구비한다.
PD의 전압레벨은 'Vk', 'VCC', '접지전위'의 세가지이며, 이는 도면에서와 같이 CMP 및 PC 에 의해 생성된다. 즉, CMP가 하이로 활성화되면 PD가 Vk로 된 후, PC가 하이에서 로우로 전이하면 VCC로 드라이빙 된다.
지연기(75)에 의한 지연시간동안 VCC를 유지한 다음에는 NMOS 트랜지스터(80)가 AND 게이트(77)에 의해 턴온되어 PD는 접지전위가 된다.
제8a도 및 제8b도는 감지 증폭기에 의해 유도되는 파워 라인 노이즈를 줄이기 위한 재생 증폭기의 구동을 설명하기 위한 회로도 및 신호 타이밍도이다.
비트라인 감지 증폭기의 동작에 의해 유도되는 파워 라인(VCCGND)의 노이즈를 줄이기 위한 재생 증폭기의 동작에서, 여러개의 재생 증폭기가 동시에 동작함에 따라 VCC에서 비트라인으로, 비트라인에서 그라운드로 많은 전류가 흐르게 되므로 파워 라인의 전압이 심하게 흔들리게 된다.
본 발명에서는 제8a도 및 제8b도에 도시된 바와 같이 재생 증폭기의 동작시에 파워 라인에 유도되는 노이즈를 감소시키기 위하여, 제어신호 SAN과 SAP를 2부분으로 나누어 시간차를 두고 동작하는 방법을 적용할 수 있다. 즉, SAP1, SAN1 제어신호가 활성화되고 일정시간 Td의 딜레이(Delay)후에 SAP2, SAN2 제어신호가 활성화됨으로서 파워 라인에 유도되는 노이즈를 현격하게 감소시킬 수 있다.
이때, SAP1, SAN1 제어신호와 SAP2, SAN2 제어신호의 활성화 시간 사이에 차이를 주기 위하여, SAP1, SAN1 제어신호의 드라이버와 상기 SAP2, SAN2 제어신호의 드라이버의 트랜지스터 크기를 조정함으로서 활성화 시간에 딜레이를 준다.
상기와 같이 이루어지는 본 발명은 트랜지스터사이의 미스매치에 의한 감지 증폭기의 오프셋을 보상함으로써, 워스트 케이스의 조건 하에서도 고속으로 안정되게 동작할 수 있는 효과가 있다.

Claims (20)

  1. 재생증폭수단을 구비하는 메모리 소자의 비트라인 감지 증폭기에 있어서, 제 1 비트라인(BL)의 데이터를 반전출력하는 제 1 인버터; 제 2 비트라인(/BL)의 데이터를 반전출력하는 제 2 인버터; 외부 컬럼 디코더의 출력신호(GYi)에 따라 상기 제 1 및 제 2 인버터의 출력단과 예정된 데이터 버스간을 각각 절체하는 제 1 및 제 2 스위칭수단; 오프셋 보상신호(CMP)에 따라서 상기 제 1 및 제 2 인버터의 입/출력단간을 각각 절체하는 제 3 및 제 4 스위칭수단; 및 상기 외부 컬럼 디코더의 출력신호(GYi)를 포함하는 내부신호에 따라 상기 오프셋 보상신호(CMP)를 발생시키는 오프셋 보상신호(CMP) 발생수단을 구비하는 것을 특징으로 하는 비트라인 감지 증폭기.
  2. 제 1 항에 있어서, 풀업 구동신호(PD)를 발생시키는 풀업 구동신호(PD) 발생수단; 풀다운 제어신호(GZi)를 발생시키는 풀다운 제어신호(GZi)를 발생수단을 더 구비하며; 상기 제 1 및 제 2 인버터는 각각 풀업 및 풀다운 트랜지스터를 구비하되, 상기 풀업트랜지스터의 소스단이 상기 풀업 구동신호(PD)를 인가받으며, 상기 풀다운 트랜지스터의 소스단이 상기 풀다운 제어신호(GZi)에 따라 접지단과 연결되도록 구성된 것을 특징으로 하는 비트라인 감지 증폭기.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 오프셋 보상신호(CMP) 발생수단은 라이트시 데이터 버스로부터 상기 제 1 비트라인(BL), 제 2 비트라인(/ BL)으로 데이터가 전달될 수 있도록 오프셋 보상신호(CMP)를 활성화 하도록 구성되는 것을 특징으로 하는 비트라인 감지 증폭기.
  4. 제3항에 있어서, 상기 풀다운 제어신호(GZi)를 발생수단은 라이트시 풀다운 제어신호(GZi)를 비활성화 하고, 상기 풀업 구동신호(PD) 발생수단은 라이트시 풀업 구동신호(PD)를 플로팅 시키도록 구성되는 것을 특징으로 하는 비트라인 감지 증폭기.
  5. 제 3 항에 있어서, 상기 오프셋 보상신호(CMP)발생수단은 외부 라스신호(RAS)가 로우로 활성화되면 일정시간 지연후에 오프셋 보상신호(CMP)를 하이로 출력한 후, 일정시간 지연후에 상기 오프셋 보상신호(CMP)를 다시 로우로 천이시켜 출력하도록 구성되는 것을 특징으로 하는 비트라인 감지 증폭기.
  6. 제 5 항에 있어서, 상기 오프셋 보상신호(CMP) 발생수단은 외부 라스신호(RAS)를 일정시간 지연시키는 제 1 지연기와, 상기 제 1 지연기 출력의 반전값을 일정시간 지연시키는 제 2 지연기와, 상기 제 1 및 제 2 지연기 각각의 출력을 입력받아 AND 연산해서 오프셋 보상신호(CMP)로 출력하는 제 1 AND 게이트를 구비하는 것을 특징으로 하는 비트라인 감지 증폭기.
  7. 제 4 항에 있어서, 상기 풀다운 제어신호(GZi)를 발생수단은 상기 제 1 및 제 2 인버터 중 데이터 버스에 연결된 감지 증폭기의 인버터만 동작시키도록 풀다운 제어신호(GZi)를 발생하도록 구성되는 것을 특징으로 하는 비트라인 감지 증폭기.
  8. 제 7항에 있어서, 상기 풀다운 제어신호(GZi)를 발생수단은 리드시 외부 컬럼 디코더에 의하여 선택되거나, 오프셋 보상시 풀다운 제어신호(GZi)를 '하이'로 발생시키도록 구성되는 것을 특징으로 하는 비트라인 감지 증폭기.
  9. 제 4 항에 있어서, 상기 풀업 구동신호(PD) 발생수단은 프리차지시 Vk(= 주전원(VCC) - 상기 제 1 및 제 2 인버터에 각각 구비된 풀업트랜지스터의 문턱전압 VT))를 풀업 구동신호(PD)로 출력하며, 오프셋 보상과 감지시 주전원 (VCC)을 풀업 구동신호(PD)로 출력하도록 구성되는 것을 특징으로 하는 비트라인 감지 증폭기.
  10. 제 9 항에 있어서, 상기 풀업 구동신호(PD) 발생수단은 오프셋 보상신호(CMP)가 하이로 활성화되면 Vk를 상기 풀업 구동신호(PD) 로 출력하고, 메모리 소자의 내부신호인 프리차지 제어신호(PC)가 하이에서 로우로 천이하면 주전원(VCC)을 상기 풀업 구동신호(PD)로 출력한 후, 일정시간동안 주전원(VCC)을 풀업 구동신호(PD)로 유지한 다음에는 접지전위를 풀업 구동신호(PD)로 출력하도록 구성되는 것을 특징으로 하는 비트라인 감지 증폭기.
  11. 제 10항에 있어서, 상기 풀업 구동신호(PD) 발생수단은 상기 오프셋 보상신호(CMP)와 프리차지 제어신호(PC)를 입력받는 NAND 게이트와, 상기 프리차지 제어신호(PC)의 반전값을 일정시간 지연시키는 제 4 지연기와, 상기 제 4 지연기의 출력과 상기 프리차지 제어신호(PC)를 입력받는 OR 게이트와, 상기 NAND 게이트 및 OR 게이트 각각의 출력을 입력받는 제 2 AND 게이트와, 상기 NAND 게이트의 출력에 따라 Vk를 풀업 구동신호(PD)로 출력하도록 구성된 제 1 트랜지스와, 상기 OR 게이트의 출력에 따라 주전원(VCC)을 풀업 구동신호(PD)로 출력하도록 구성된 제 2 트랜지스터와, 상기 제 2 AND 게이트의 출력에 따라 접지전위를 풀업구동신호(PD)로 출력하도록 구성된 제 3 트랜지스터를 구비하는 것을 특징으로 하는 비트라인 감지 증폭기.
  12. 제 11항에 있어서, 상기 프리차지 제어신호(PC)에 따라 상기 제 1 비트라인(BL) 및 제 이 비트라인(/BL)을 프리차지하는 프리차지수단을 더 구비하는 것을 특징으로 하는 비트라인 감지 증폭기.
  13. 제 12항에 있어서, 상기 프리차지수단은 상기 프리차지 제어신호(PC)에 따라 상기 제 1 비트라인(BL)과 제 2 비트라인(/BL)간을 절체하는 제 5 스위칭수단을 구비하는 것을 특징으로 하는 비트라인 감지 증폭기.
  14. 제 13항에 있어서, 상기 프리차지수단은 하프 구동전압 인가단; 상기 프리차지 제어신호(PC)에 따라 상기 제 1 비트라인(BL)과 하프 구동전압 인가단 사이를 절체하는 제 6 스위칭수단; 및 상기 프리차지 제어신호(PC)에 따라 상기 제 2 비트라인(/BL)과 하프 구동전압 인가단 사이를 절체하는 제 7 스위칭수단을 더 구비하는 것을 특징으로 하는 비트라인 감지 증폭기.
  15. 재생증폭수단을 구비하는 메모리 소자의 비트라인 감지 증폭기에 있어서, 제 1 비트라인(BL)으로부터 입력되는 데이터를 반전출력하는 제 1 인버터; 제 2 비트라인(/BL)으로부터 입력되는 데이터를 반전출력하는 제 2 인버터; 외부 컬럼 디코더의 출력신호(GYi)에 따라 상기 제 1 및 제 2 인버터의 출력단과 예정된 데이터 버스간을 각각 절체하는 제 1 및 제 2 스위칭수단; 및 외부 오프셋 보상신호(CMP)에 따라 상기 제 1 및 제 2 인버터의 입/출력단 간을 각각 절체하는 제 3 및 제 4 스위칭수단을 구비하는 것을 특징으로 하는 비트라인 감지 증폭기.
  16. 비트라인 제 1 비트라인(BL) 및 제 2 비트라인(/BL)으로부터 입력되는 데이터를 반전출력하는 제 1 및 제 2 인버터; 및 오프셋 보상신호(CMP)에 따라 상기 제 1 및 제 2 인버터의 입/출력단 간을 절체하는 제 1 및 제 2 스위칭수단을 구비하는 비트라인 감지 증폭기의 제어방법에 있어서, 상기 비트라인을 프리차지하도록 하는 단계; 상기 제 1 및 제 2 인버터 각각의 입력단과 출력단을 연결하도록 상기 제 1 및 제 2 스위칭 수단을 절체하도록 하여 오프셋을 보상하는 단계; 및 워드라인의 활성화에 의해 셀과 연결된 비트라인의 전압만 변하게 하여, 상기 제 1 및 제 2 인버터 중 하나는 증폭동작을 하고, 다른 하나는 오프셋 보상후의 입출력 전압을 그대로 유지하도록 하는 단계를 포함하는 것을 특징으로 하는 비트라인 감지 증폭기의 제어방법.
  17. 제 16항에 있어서, 상기 제 1 및 제 2 인버터의 풀업구동전압은 프리차지시 주전원(VCC)-상기 제 1 및 제 2 인버터에 구비되는 풀업 트랜지스터의 문턱전압(VT)이 되도록 제어되는 것을 특징으로 하는 비트라인 감지 증폭기의 제어방법.
  18. 제 17 항에 있어서, 상기 제 1 및 제 2 인버터의 풀업구동전압은 오프셋 보상과 감지동작시 주전원이 되도록 제어되는 것을 특징으로 하는 비트라인 감지 증폭기의 제어방법.
  19. 제 16 항에 있어서, 상기 제 1 및 제 2 인버터는 라이트 동작시 인액티브되도록 제어되는 것을 특징으로 하는 비트라인 감지 증폭기의 제어방법.
  20. 제 17 항에 있어서, 상기 오프셋 보상신호(CMP)는 상기 데이터 버스로부터 상기 비트라인으로 데이터가 전달될 수 있도록 발생되는 것을 특징으로 하는 비트라인 감지 증폭기의 제어방법.
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