KR20000062905A - 반도체 기억 장치 및 그 제어 방법 - Google Patents

반도체 기억 장치 및 그 제어 방법 Download PDF

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Abstract

센스 증폭기의 입력의 전위를 약 1/2 전원 전위(VCC/2)로 저하시켜 센스 증폭기의 동작 속도를 높일 수 있는 반도체 기억 장치가 개시된다. 일 실시예에 따르면, 반도체 기억 장치(100)는 한 쌍의 디지트선(104 및 106), 저장된 데이터를 디지트선(104 및 106) 상에 인가할 수 있는 메모리 셀(108), 디지트선(104 및 106) 상의 메모리 셀의 데이터를 판독할 수 있는 센스 증폭기(112), 및 센스 증폭기의 입력(112-a 및 112-b)과 디지트선(104 및 106) 사이에 접속된 스위칭 장치(120-a 및 120-b)를 포함할 수 있다. 디지트선(104 및 106)은 고 전위로 프리차지될 수 있다. 그 다음, 메모리 셀의 데이터가 디지트선(104 및 106) 상에 인가될 수 있다. 센스 증폭기(112)의 활성화 이전에, 스위칭 장치(120-a 및 120-b)는 디지트선의 전위를, 센스 증폭기(112)에 의한 센싱을 보다 잘 수행하는 레벨로 저하시킬 수 있다. 이러한 방법으로, 센스 증폭기(112)에 의한 판독 동작이 종래의 방법보다 고속화될 수 있다.

Description

반도체 기억 장치 및 그 제어 방법{SEMICONDUCTOR MEMORY DEVICE AND CONTROL METHOD THEREOF}
본 발명은 반도체 기억 장치에 관한 것으로, 특히 다이내믹 센스 증폭기를 구비한 반도체 기억 장치 및 이 장치를 제어하는 방법에 관한 것이다.
현재, 널리 사용되는 고속 기억 장치는 SRAM(static random access memory)을 포함한다. 전형적으로, SRAM은 데이터 신호를 적어도 하나의 데이터선에 인가하는 메모리 셀을 포함한다. 이러한 신호는 전위가 매우 적게 변동하는 것이 전형적이다.
메모리 셀의 미약한 데이터 신호를 검출하는 통상적인 방법들 중 하나는 다이내믹 센스 증폭기를 사용하는 것이다. 다이내믹 센스 증폭기는 다이내믹 타이밍 신호에 따라 제어되는 센스 증폭기를 포함할 수 있다.
여러 소자 중, 디지트(digit)선은 기억 장치보다 상대적으로 높은 전위로 프리차지(precharge)될 수 있다. 단지 일례로서, 디지트선은 높은 전원 전압 레벨(VCC)에 또는 VCC 레벨에 극히 근접하게 프리차지될 수 있다. 특히, 기억 장치는 2가지 상보적인 비트선을 VCC 레벨로 프리차지시킬 수 있다. 그 후에, 데이터 신호는 한 비트선을 약간 낮은 레벨로 구동시키는 반면, 다른 비트선을 본질적으로 높은 레벨로 유지시킬 수 있다.
기억 장치의 특정한 예가 도 6 및 도 7에 도시되어 있다. 기억 장치는 p채널 금속 산화 반도체(PMOS) 프리차지 트랜지스터(600 및 602) 및 PMOS 이퀄라이즈 트랜지스터(604)를 포함하는 프리차지 이퀄라이즈 회로를 포함할 수 있다. 이러한 회로는 이퀄라이즈 신호 EQ에 따라 상보적인 비트선들(606 및 608)을 프리차지시키고 이퀄라이즈시킬 수 있다. 워드선(610)은 메모리 셀(612)을 상보적인 디지트선들(606 및 608)에 접속시켜, 데이터 신호를 상보적인 디지트선들(606 및 608)에 인가시킬 수 있다. 워드선(610)은 워드선 신호 Word를 수신할 수 있다.
상보적인 디지트선들(606 및 608)은 PMOS 전송 게이트 트랜지스터들(616 및 618)을 포함하는 전송 게이트 회로에 의해 센스 증폭기(614)에 접속될 수 있다. 전송 게이트 트랜지스터들(616 및 618)은 선택 신호 Yj에 의해 공통으로 활성화될 수 있다.
센스 증폭기(614)는 교차 연결 인버터부(614-a 및 614-b)를 포함할 수 있다. 센스 증폭기의 제1 입력 노드(614-c)는 인버터부(614-a)의 출력 및 인버터부(614-b)의 입력에 접속될 수 있다. 유사하게, 센스 증폭기의 제2 입력 노드(614-d)는 인버터부(614-b)의 출력 및 인버터부(614-a)의 입력에 접속될 수 있다.
센스 증폭기(614)는 n채널 MOS(NMOS) 전원 트랜지스터(620)에 의해 다이내믹하게 활성화될 수 있다. NMOS 전원 트랜지스터(620)는 센스 인에이블 신호 SE1에 의해 활성화될 수 있다.
도 7은 도 6의 회로의 판독 동작을 예시하는 타이밍도를 도시한다. 시간 T1 이전에, 이퀄라이즈 신호 EQ는 활성(low)인 반면, 워드선 신호 Word는 비활성(low)이다.
시간 T1에서, 워드선 신호 Word는 활성인 반면, 이퀄라이즈 신호 EQ는 비활성이다. 결과적으로, 프리차지 이퀄라이즈 회로(600, 602, 및 604)는 디스에이블되는 한편, 메모리 셀(612)은 디지트선 쌍(606 및 608)에 접속된다. 또한, 시간 T1에서, 선택 신호 Yj가 활성화되어, 전송 게이트 트랜지스터들(616 및 618)을 턴 온시키고, 디지트선 쌍(606 및 608)을 센스 증폭기의 입력(614-c 및 614-d)에 접속시킨다. 이러한 방식에 의하면, 메모리 셀의 데이터 신호는 디지트선 쌍(606 및 608)에 생성되어 센스 증폭기(614)에 공급될 수 있다. 메모리 셀의 데이터 신호는 디지트선들(606 및 608) 양단에 약간의 전압 차를 발생시킬 수 있다.
시간 T2에서, 센스 증폭기의 신호 SE1은 활성이다 (하이로 구동됨). SE1 신호가 활성이 되면, 센스 증폭기(614)가 활성화된다. 이는 결과적으로 디지트선을 저 전원 전압으로 차동 하강시킬 수 있다.
시간 T3에서, 디지트 선의 전위는 센스 증폭기(614)에 의해 소정의 값으로 증폭된다.
도 6 및 도 7에 도시된 바와 같은 장치의 단점은 센스 증폭기(614)의 반응에 있다. 인버터부(614-a 및 614-b)의 임계 전압으로 인하여, 디지트선들(606 및 608)이 높은 레벨로 프리차지된 경우에, 센스 전압 레벨을 취할 수 있는 시간은 전체적인 데이터 센싱 시간을 상당히 증가시킬 수 있다.
고속 반도체 장치의 센스 시간을 개선하는 것이 바람직하다. 특히, 인버터부를 구비한 센스 증폭기 및 고 전위로 프리차지된 하나 이상의 디지트선을 포함하는 반도체 장치의 센싱 속도를 향상시키는 것이 바람직하다.
본 발명의 일 실시예에 따른 기억 장치는, 한 쌍의 디지트선, 상기 한 쌍의 디지트선에 데이터 신호를 인가하는 메모리 셀, 및 상기 메모리 셀로부터 데이터를 판독할 수 있는 센스 증폭기를 포함할 수 있다. 메모리 장치는 센스 증폭기의 적어도 하나의 입력을 소정의 전위에 접속시켜 센싱된 논리 레벨에 대하여 입력을 중간 전위에 두는 스위치 회로를 더 포함할 수 있다.
본 실시예의 한 특성에 따르면, 디지트선들은 제1 전원 전위로 프리차지될 수 있고, 스위치 회로는 제1 전원 전위와 다른 제2 전원 전위로의 접속을 제공할 수 있다. 중간 전위는 제1 전원 전위와 제2 전원 전위 사이에 있을 수 있다. 제1 전원 전위는 고 전원 전압일 수 있다. 제2 전원 전위는 저 전원 전압일 수 있다.
본 실시예의 다른 특성에 따르면, 스위치 회로는 센스 증폭기에 앞서 활성화되어, 디지트선을 보다 고속의 센싱을 허용할 수 있는 전위에 이르게 할 수 있다.
본 실시예의 또 다른 특성에 따르면, 스위치 회로는 타이밍 신호에 따라 활성화될 수 있다. 타이밍 신호는 소정의 기간 동안의 펄스일 수 있다.
본 실시예의 또 다른 특성에 따르면, 스위치 회로는 NMOS 트랜지스터를 포함할 수 있다.
본 실시예의 또 다른 특성에 따르면, 스위치 회로는 PMOS 트랜지스터를 포함할 수 있다.
본 실시예의 또 다른 특성에 따르면, 스위치 회로는 바이폴라 트랜지스터를 포함할 수 있다.
본 실시예의 또 다른 특성에 따르면, 반도체 기억 장치를 제어하는 방법은 반도체 장치에 한 쌍의 디지트선, 디지트선에 데이터 신호를 공급하는 메모리 셀, 메모리 셀로부터 데이터를 판독하는 센스 증폭기, 및 센스 증폭기의 입력에 접속된 스위치 회로를 제공하는 단계를 포함할 수 있다.
상기 방법은 메모리 셀을 선택하는 단계를 포함할 수 있다. 그 후, 디지트선은 제1 소정의 전위에 이르게 되고, 전원 전압의 약 1/2일 때 제1 소정의 전위로부터 벗어날 수 있다.
상기 제어 방법 실시예의 한 특성에 따르면, 센스 증폭기는 디지트선들이 전원 전압의 약 1/2이 된 후에 메모리 셀로부터 데이터 신호를 래치할 수 있다.
도 1은 제1 실시예의 회로도.
도 2는 제1 실시예의 동작을 예시하는 타이밍도.
도 3은 여러 실시예에 포함될 수 있는 메모리 셀의 회로도.
도 4는 제2 실시예의 회로 블럭도.
도 5는 제2 실시예의 동작을 예시하는 타이밍도.
도 6은 종래의 메모리 장치의 회로도.
도 7은 도 6의 종래의 메모리 장치의 동작을 예시하는 타이밍도.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 반도체 기억 장치
102-a, 102-b : 프리차지 트랜지스터
102-c : 이퀄라이즈 트랜지스터
104, 106 : 디지트선
110 : 워드선
112 : 센스 증폭기
112-a, 112-b : 교차 연결 인버터부
112-c : 센스 증폭기의 제1 입력 노드
112-d : 센스 증폭기의 제2 입력 노드
114, 116 : 전송 게이트 트랜지스터
118 : 전원 장치
120-a, 120-b : 스위칭 장치
122-a, 122-b : 출력 신호선
이제부터 다수의 도면들을 참조하여 본 발명에 따른 반도체 기억 장치의 여러 실시예들을 설명할 것이다. 실시예들에 따른 반도체 기억 장치는 고속 SRAM 등을 포함할 수 있다. 이러한 반도체 기억 장치는 다이내믹 센스 증폭기에 접속될 수 있는 한 쌍의 디지트선을 포함할 수 있다. 디지트선은 초기에 제1 전위에 설정되어 있을 수 있다. 제1 전위는 전원 전위이거나 전원 전위에 가까운 값일 수 있다.
센스 동작에 있어서, 디지트선의 전위는 센스 증폭기의 활성화 이전에 데이터값을 신속하게 센싱하는 데 보다 도움이 되는 "센스"전위로 설정될 수 있다. 이러한 동작으로는, 디지트선 및/또는 센스 증폭기의 입력을 소정의 전위에 접속시키는 것을 포함할 수 있다. 일례로서, 고 전원 전압이 VCC이면, 센스 전위는 약 VCC/2일 수 있다. 물론, VCC/2의 값은 센스 전위의 일례로서 나타나는 것일 뿐, 특정 센스 증폭기 회로의 반응에 따라 다른 값이 사용될 수 있다. 센스 증폭기의 입력 및/또는 디지트선 쌍이 센스 전위에 있으면, 보다 고속의 센싱 동작이 나타날 수 있다.
센스 증폭기의 입력을 센스 전위에 인가시킬 수 있는 한 가지 방법은 트랜지스터를 사용하는 것이다. 단지 일례로서, 스위치 트랜지스터는 센스 증폭기의 입력과 소정의 전위 사이에 접속될 수 있다. 이러한 스위치 트랜지스터는 펄스 제어 신호에 의해 활성화될 수 있다. 보다 자세히는, 디지트선이 고 전원 레벨(VCC)로 프리차지될 수 있고, n채널 스위치 트랜지스터는 펄스 제어 신호에 따라 센스 증폭기의 입력을 저 전원 레벨(GND)에 접속시킬 수 있다. 물론, 트랜지스터는 센스 증폭기 및/또는 디지트선을 센스 전위로 조정하기 위한 구조의 일례로서 나타낸 것일 뿐이다.
이제, 도 1을 참조하면, 이 회로도는 제1 실시예에 따른 반도체 기억 장치를 도시한다. 반도체 기억 장치는 일반적인 기준 참조 부호 100으로 표시되고, 프리차지 트랜지스터(102-a 및 102-b) 및 이퀄라이즈 트랜지스터(102-c)를 구비하는 프리차지 이퀄라이즈 회로를 포함하는 것으로 도시되어 있다. 도 1의 특정예에 있어서, 디지트선(104 및 106)은 고 VCC 전위로 프리차지될 수 있고, 프리차지 및 이퀄라이즈 트랜지스터들(102-a 내지 102-c)은 p채널 절연 게이트 전계 효과 트랜지스터(IGFET)가 될 수 있다.
프리차지 트랜지스터(102-a 및 102-b)는 고 전원 VCC와 디지트선(104 및 106) 사이에 접속된 소스-드레인 경로를 가질 수 있다. 이퀄라이즈 트랜지스터(102-c)는 디지트선들(104 및 106) 사이에 소스-드레인 경로를 가질 수 있다. 프리차지 및 이퀄라이즈 트랜지스터들(102-a 내지 102-c)의 게이트들은 프리차지 및 이퀄라이즈 신호(EQ)에 공통으로 접속될 수 있다.
메모리 셀(108)은 디지트선 쌍(104 및 106)에 접속되어 워드선(110) 상의 워드선 신호 Word에 의해 선택될 수 있다. 워드선 신호 Word가 활성인 경우, 메모리 셀(108)은 디지트선 쌍(104 및 106)에 데이터 신호를 인가할 수 있다.
디지트선 쌍(104 및 106)은 전송 게이트 트랜지스터(114 및 116)를 포함할 수 있는 전송 회로에 의해 센스 증폭기(112)에 접속될 수 있다. 전송 게이트 트랜지스터(114 및 116)는 선택 신호 Yj에 의해 공통으로 활성화될 수 있다. 도 1의 특정 장치에 있어서, 전송 게이트 트랜지스터는 디지트선 쌍(104 및 106)과 센스 증폭기(112) 사이에 연결된 소스-드레인 경로를 갖는 p채널 IGFET이다. 선택 신호 Yj는 메모리 어레이에서 하나 이상의 특정 열을 선택한 "Y-선택"신호일 수 있다.
어떤 장치에서는, 전송 회로가 전송 게이트 트랜지스터들(114 및 116)과 센스 증폭기(112) 사이에 위치한 또 다른 세트의 전송 게이트 트랜지스터들(도시되지 않음)을 포함할 수 있다. 이러한 장치는 센스 증폭기(112)에 의해 제공된 완전히 증폭된 논리 레벨이 디지트선(104 및 106)으로 역전송되는 것을 방지하는 데 사용될 수 있다. 이러한 소자들은 보다 단순한 도시를 위해 도 1에는 생략되어 있다.
센스 증폭기(112)는 교차 연결 인버터부(112-a 및 112-b)를 포함할 수 있다. 인버터부(112-a)는 센스 증폭기의 제1 입력 노드(112-c)에 접속된 출력 및 센스 증폭기의 제2 입력 노드(112-d)에 접속된 입력을 가질 수 있다. 역으로, 인버터부(112-b)는 센스 증폭기의 제2 입력 노드(112-d)에 접속된 출력 및 센스 증폭기의 제1 입력 노드(112-c)에 접속된 입력을 가질 수 있다.
센스 증폭기(112)는 전원 장치(118)에 따라 활성화될 수 있다. 전원 장치(118)는 센스 증폭기(11)와 센스 전원 전위 사이의 전류 경로를 인에이블할 수 있다. 도 1의 특정 장치에 있어서, 전원 장치(118)는 센스 증폭기(112)와 저 전원(GND) 사이의 전류 경로를 인에이블하는 n채널 IGFET이다. 또한, 전원 장치(118)는 센스 인에이블 신호 SE1에 의해 인에이블된다. 전원 장치(118)는 인버터부(112-a 및 112-b)의 n채널 IGFET의 소스들에 접속된 드레인 및 저 전원(GND)에 접속된 소스를 가질 수 있다.
제1 실시예(100)에는 스위칭 장치(120-a 및 120-b)를 더 포함하는 것으로 도시되어 있다. 스위칭 장치(120-a 및 120-b)는, 센스 증폭기의 입력(112-c 및 112-d) 및/또는 디지트선 쌍(114 및 116)의 전위를, 보다 고속의 센스 시간을 허용할 수 있는 센스 전위로 조정할 수 있다. 일 특정 장치에 있어서, 스위칭 장치(120-a 및 120-b)는 센스 증폭기의 입력들(112-c 및 112-d) 사이에 저 임피던스 경로 및 조정 전위를 제공할 수 있다. 보다 자세히는, 스위칭 장치(120-a 및 120-b)는 저 전원(GND)에 저 임피던스 경로를 제공할 수 있는 n채널 IGFET를 포함할 수 있다. 스위칭 장치(120-a 및 120-b)는 센스 인에이블 펄스 SE0에 의해 공통으로 제어된다.
도 1의 장치에 있어서, 센스 증폭기의 입력 노드(112-c 및 112-d)는 증폭된 출력 신호를 출력 신호선(122-a 및 122-d)에 제공할 수 있다. 출력 신호는 SAT 및 SAB로서 도 1에 도시되어 있다. 따라서, 도 1에는, 스위칭 장치(120-a 및 120-b)가 출력 신호선(122-a 및 122-b)에 접속되어 있는 것이 도시되어 있다. 특히, 스위칭 장치(120-a 및 120-b)는 출력 신호선(122-a 및 122-b)과 저 전원(GND) 사이에 소스-드레인 경로를 갖는다.
제1 실시예로서 한 장치를 설명하였고, 이제 도 2를 참조하여 제1 실시예의 동작을 설명할 것이다. 도 2는 판독 동작에서의 여러 신호 및 노드들의 반응을 도시하는 타이밍도이다. 도 2는 워드선과 이퀄라이즈 신호의 반응을 도시하는 "Word/EQ"파형, 선택 신호의 반응을 도시하는 "Yj"파형, 센스 증폭기의 입력(112-a/112-b)의 반응을 도시하는 "112-a/112-b"파형, 센스 증폭기의 인에이블 펄스의 반응을 도시하는 "SE0"파형, 및 센스 증폭기의 인에이블 신호의 반응을 도시하는 "SE1"을 포함한다.
시간 T1 이전에, EQ 및 Word 신호는 로우이다. 결과적으로, 워드선(110)은 비활성이고, 프리차지 이퀄라이즈 회로(102-a 내지 102-c)는 활성이다. 프리차지 이퀄라이즈 회로(102-a 내지 102-c)가 활성인 경우, 디지트선(104 및 106)은 고 전원 레벨 VCC에 있다. Yj 신호가 하이이고, 전송 게이트 트랜지스터(114 및 116)를 턴 오프하므로, 디지트선(104 및 106)으로부터 센스 증폭기(112)를 분리한다.
또한, 시간 T1에서, SE0 신호가 로우이므로, 스위칭 장치(120-a 및 120-b)는 오프인 상태이다. 유사하게, SE1 신호가 로우이므로, 센스 증폭기(112)가 저 전원(GND)으로부터 분리된다. 이는, 결과적으로 센스 증폭기의 입력(112-c 및 112-d)이 하이가 되게 할 수 있다. 또한, 센스 증폭기 입력(112-c 및 112-d)도 센스 증폭기의 입력(112-c 및 112-d) 및/또는 출력 신호선(122-a 및 122-b)에 접속된 프리차지 회로에 의해 하이로 프리차지될 수 있다는 점을 주목해야 한다.
시간 T1에서, 판독 동작이 시작될 수 있다. Word 및 EQ 신호들이 하이로 천이될 수 있어서, 워드선 신호 Word를 활성화시키고 EQ 신호를 비활성화시킨다. EQ 가 비활성화되면, 프리차지 이퀄라이즈 회로(102-a 내지 102-c)가 턴 오프될 수 있어서, 디지트선(104 및 106)을 프리차지 전위 VCC로부터 분리시키게 된다. 워드선 신호 Word가 활성화되면, 메모리 셀(118)이 디지트선(104 및 106)에 접속될 수 있어서, 그 위에 비교적 적은 전압 차를 발생시키게 된다. 도 2의 특정예에 있어서, 전압 차가 약 30㎷로서 도시되어 있다.
이와 동시에, 선택 신호 Yj는 활성화되어, 디지트선(104 및 106)을 센스 증폭기의 입력(112-c 및 112-d)에 접속시킨다. 결과적으로, 시간 T1에서, 전압 차는 센스 증폭기의 입력(112-c 및 112-d)에 나타나게 된다.
시간 T2에 있어서, 센스 증폭기의 인에이블 펄스 SE0가 하이로 천이되어, 스위칭 장치(120-a 및 120-b)를 턴 온한다. 결과적으로, 센스 증폭기의 입력(112-c 및 112-d)이 그라운드(GND) 전위 쪽으로 떨어진다. 그러나, 스위칭 장치들(120-a 및 120-b)이 동일하게 형성되고/형성되거나 동일한 임피던스를 제공할 수 있기 때문에, 센스 증폭기의 입력(112-c 및 112-d)에 전압 차가 적은 값으로 유지될 수 있다.
도 2의 장치에 있어서, SE0 펄스는 시간 T2에서 시작하고, 시간 T2'에서 종료한다. 일 특정 방법에 따르면, 센스 증폭기의 입력(112-c 및 112-d)을 특정 센스 전위에 도달시키도록, 펄스 폭 T2-T2' 및 스위칭 장치(120-a 및 120-b)의 게이트 폭을 설정할 수 있다. 도 2에서는, 이 레벨이 약 VCC/2이다. 특히, 이상적으로는, VCC/2 레벨은 작은 전압 차의 중간점일 것이다.
물론, 센스 전위가 특정 센스 증폭기 구성에 대해서 최적인 것을 이해하여야 한다. 다른 센스 전위에 대해서는, 스위치 장치(120-a 및 120-b)의 크기 및/또는 SE0 펄스의 기간이 그에 따라서 조정될 수 있다.
펄스의 종료(시간 T2')가 센스 증폭기의 활성(시간 T3) 이전 또는 동시에 발생하는 것이 바람직하다.
시간 T3에서, 센스 증폭기의 입력(112-c 및 112-d)은 소정의 센스 전위 정도 (도 2의 실시예의 경우에는 VCC/2)로 떨어지고, 소정의 전압 차 (도 2의 실시예의 경우에는 30㎷)를 가질 수 있다. 센스 증폭기의 선택 신호 SE1가 하이로 천이하면, 센스 증폭기(11)를 활성화시킨다. 활성화된 경우, 센스 증폭기(112)는 소폭의 전압 차를 증폭시킬 수 있다.
시간 T4에서, 센스 증폭기(112)는 전압 차를 본질적으로 완전히 증폭하여, 결과적으로 센스 증폭기의 입력들(112-c 및 112-d) 간의 전압 차를 크게 한다.
도 2의 타이밍도와 도 7의 종래의 경우를 비교할 수 있다. 두 반응이 초기에는 동일하지만, 도 2의 반응은 도 7의 종래의 방법보다는 빠르게, 완전히 증폭된 데이터 상태에 이르게 할 수 있다. 보다 자세히는, 도 2의 반응과 종래의 반응에 있어서, 디지트선들이 소정의 시간 동안 차동 전압을 가질 것이다. 그러나, 도 7의 종래의 경우에, 디지트선들은 센스 증폭기가 활성화될 때까지 VCC 레벨 정도로 유지된다. 그 후, 디지트선이 VCC/2 레벨로 떨어지고, 증폭된다. 이와 달리, 도 2의 반응의 경우, 디지트선들은 센스 증폭기가 활성화되기 전에 VCC/2 쪽으로 떨어질 수 있다. 결과적으로, 센스 증폭기가 활성화되면, 단시간에 증폭된 신호를 제공할 수 있다. 이는 보다 고속의 판독 시간을 유도해 낸다.
도 3은 여러 실시예들에 사용될 수 있는 메모리 셀의 일례를 제공한다. 메모리 셀(300)은 도 1의 워드선(110)에 대응할 수 있는 워드선(300) 및 도 1의 디지트선 쌍(104 및 106)에 대응할 수 있는 디지트선(304 및 306)에 접속될 수 있다. 메모리 셀(300)은 교차 연결 n채널 IGFET(308-a 및 308-b) 및 풀 업 저항기(310-a 및 310-b)를 더 포함할 수 있다. 메모리 셀(300)에 저장된 데이터값은 패스 트랜지스터(312-a 및 312-b)에 의해 디지트선(304 및 306)에 인가될 수 있다. 패스 트랜지스터(312-a 및 312-b)는 워드선(302) 상의 워드선 신호 Word에 의해 공통으로 활성화될 수 있다.
이제 도 4를 참조하면, 제2 실시예는 회로도로 설명한다. 제2 실시예(400)는 제1 실시예(100)와 동일한 일반적인 구성 요소 중 일부를 포함할 수 있다. 이러한 범위에서, 유사한 구성 요소는 동일한 참조 번호를 사용하여 참조하는데, 첫번째 숫자는 "1"대신에 "4"를 사용한다.
제2 실시예(400)는, 스위칭 장치(424-a 및 424-b)가 p채널 IGFET를 포함할 수 있다는 점에서 제1 실시예(100)와 다를 수 있다. p채널 트랜지스터는 센스 증폭기의 입력(412-a 및 412-b)의 전위가 과도하게 강하되는 것을 방지하는 데 유리할 수 있다. 특히, 센스 증폭기의 입력의 전위는 저 전원(GND) 상의 p채널 임계 전압 레벨까지 축적될 수 있다.
도 5는 제2 실시예(400)의 판독 동작 시 여러 신호 및 노드의 반응을 도시하는 타이밍도이다. 도 5의 반응은 도 2와 동일한 파형을 포함한다. 그러나, 제2 실시예가 p채널 IGFET인 스위칭 장치(424-a 및 424-b)를 포함하기 때문에, 센스 인에이블 펄스 SE0는 로우-투-하이(low-to-high) 펄스가 아니라 하이-투-로우 펄스(high-to-row)이다.
제1 및 제2 실시예는 n채널 및 p채널 IGFET 스위칭 장치를 설명하였지만, 센스 증폭기 입력 및/또는 디지트선에서의 전위를 변경하도록 다른 장치를 이용할 수 있다는 것을 이해하여야 한다.
또한, 본 발명은 반도체 기억 장치를 위한 제어 방법으로서 개념화될 수 있다. 보다 자세히는, 디지트선, 선택될 때 디지트선 상에 데이터 신호를 인가하는 메모리 셀, 디지트선에 연결된 센스 증폭기, 및 디지트선과 센스 증폭기 사이에 연결된 스위치 회로를 포함하는 반도체 기억 장치에 대한 제어 방법이다.
제어 방법은 여러 단계를 포함할 수 있다. 제1 단계로, 메모리 셀이 선택되어, 스위치 회로가 턴 온될 수 있다. 제2 단계로, 스위치 회로의 활성으로 디지트선을 소정의 전위 쪽으로 끌어 올린다. 단지 일례로서, 스위치 회로는 디지트선을 저전원 전위 쪽으에 도달시킬 수 있다. 제3 단계로, 디지트선 전위의 변화가 중단될 수 있다. 단지 일례로서, 스위치 회로가 비활성이 될 수 있다. 제4 단계로, 이러한 결과의 디지트선 전위는 최적의 센스 전위일 수 있다. 단지 일례로서, 디지트선은 고 전원 전위 VCC에서 VCC/2의 센스 전위로 도달될 수 있다.
제어 방법은 추가 단계를 포함할 수 있다. 제5 단계로서, 센스 증폭기는 디지트선 상의 전위를 증폭시킬 수 있다. 예를 들면, 센스 증폭기는 디지트선과 또 다른 상보적인 디지트선 간의 전압 차를 증폭시킬 수 있다.
따라서, 상술한 여러 실시예에 따르면, 반도체 기억 장치의 속도가 증가될 수 있다. 특히, 고속의 반도체 기억 장치의 판독 시간이 개선될 수 있다.
고 전원 전위(VCC)와 저 전원 전위(GND)에 여러 기준값이 있더라도, 이러한 전원 전위들이 외부 전원 전압과 반드시 동일할 필요는 없다는 것을 주의해야 한다. 단지 일례로서, 반도체 기억 장치는 외부 전원 전압보다 낮거나 높은 하나 이상의 내부 전원 전압을 발생시킬 수 있다.
또한, 여러 실시예들에서 스위치 회로들에 의해 하이로 프리차지되고 로우에 이르게 되는 디지트선들을 설명하였지만, 대체 가능한 장치들은 스위치 회로들에 의해 로우 레벨로 프리차지되고 하이에 이르게 되는 디지트선들을 포함할 수 있다는 것을 주의해야 한다.
또한, 실시예들에서 상보적인 데이터 출력을 제공하는 메모리 셀을 설명하였지만, "단일한"측면의 실시예들도 포함될 수 있다. 단지 일례로서, 대체 실시예는 센스 증폭기의 입력에 접속된 단일의 디지트선에 접속된 메모리 셀을 포함할 수 있다. 스위치 회로는 센스 증폭기에 입력되는 기준 전위 뿐만 아니라 센스 증폭기의 입력의 전위를 변경하는 데 사용될 수 있다.
따라서, 본 명세서에서 여러 특정 실시예들을 상세히 설명하였지만, 본 발명은 본 발명의 사상 및 범위를 벗어나지 않으면서도 다양한 변경, 치환, 및 개조가 가능하다는 것을 이해하여야 한다. 따라서, 본 발명은 첨부된 특허 청구 범위에 의해서만 제한되도록 의도되었다.
본 발명에 따르면, 센스 증폭기 입력 전위를 약 1/2 전원 전위(VCC/2)로 저하시켜 센스 증폭기의 동작 속도를 높일 수 있는 반도체 기억 장치 및 그 제어 방법이 제공된다.

Claims (20)

  1. 반도체 장치에 있어서,
    적어도 하나의 디지트선;
    상기 디지트선에 접속된 적어도 하나의 메모리 셀;
    센스 증폭기의 제1 입력이 상기 디지트선에 연결되어, 상기 메모리 셀로부터 데이터 신호를 증폭시키는 센스 증폭기; 및
    상기 센스 증폭기의 제1 입력에 접속되어, 상기 메모리 셀이 상기 디지트선 상에 데이터를 인가한 이후와, 상기 센스 증폭기의 활성화 이전에, 제1 전위에 저 임피던스 경로를 제공하는 적어도 하나의 스위치 회로
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 적어도 하나의 스위치 회로는 저 임피던스 경로를 저 전원 노드에 제공하는 스위치 트랜지스터를 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 스위치 트랜지스터는 n채널 절연 게이트 전계 효과 트랜지스터(IGFET)를 포함하는 반도체 장치.
  4. 제2항에 있어서,
    상기 스위치 트랜지스터는 p채널 IGFET를 포함하는 반도체 장치.
  5. 제2항에 있어서,
    상기 스위치 트랜지스터는 바이폴라 트랜지스터를 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 스위치 회로는 소정의 기간을 갖는 펄스 신호에 의해 인에이블되는 반도체 장치.
  7. 제1항에 있어서,
    상기 적어도 하나의 디지트선은 상기 메모리 셀과 상기 센스 증폭기의 제1 및 제2 입력에 연결된 디지트선 쌍을 포함하고;
    상기 스위치 회로는, 상기 메모리 셀이 적어도 하나의 디지트선 상에 데이터를 인가한 이후와, 상기 센스 증폭기의 활성화 이전에, 소정의 기간 동안 상기 센스 증폭기의 제1 및 제2 입력을 소정의 전위에 접속시키는 한 쌍의 스위치 트랜지스터를 포함하는 반도체 장치.
  8. 반도체 기억 장치 제어 방법에 있어서,
    적어도 하나의 디지트선을 프리차지 전위에 인가하는 단계;
    메모리 셀의 데이터를 상기 디지트선 상에 인가하는 단계; 및
    상기 적어도 하나의 디지트선을 상기 프리차지 전위와 상기 제1 전위 사이에 있는 센스 전위에 인가시키기 위해, 소정의 기간 동안 상기 디지트선을 제1 전위에 연결시키는 단계
    를 포함하는 방법.
  9. 제8항에 있어서,
    상기 적어도 하나의 디지트선을 상기 프리차지 전위에 인가하는 상기 단계는 상기 디지트선을 고 전원 전위에 인가하는 단계를 포함하는 방법.
  10. 제8항에 있어서,
    상기 디지트선을 상기 제1 전위에 연결하는 상기 단계는 제1 전원 전위에 접속된 스위치 회로를 활성화하는 단계를 포함하며, 상기 센스 전위는 상기 제1 전원 전위와 제2 전원 전위 사이의 중간값 근방인 방법.
  11. 제8항에 있어서,
    상기 디지트선 상의 데이터를 증폭시키는 단계
    를 더 포함하는 방법.
  12. 제11항에 있어서,
    상기 디지트선 상의 데이터를 증폭시키는 단계 이전에, 상기 디지트선을 상기 제1 전위로부터 분리시키는 단계
    를 더 포함하는 방법.
  13. 제8항에 있어서,
    상기 적어도 하나의 디지트선을 상기 프리차지 전위에 인가하는 상기 단계는 디지트선 쌍을 상기 프리차지 전위에 인가하는 단계를 포함하고;
    상기 메모리 셀의 데이터를 상기 디지트선 상에 인가하는 상기 단계는 상기 디지트선 쌍 상에 차동 전압을 발생시키는 단계를 포함하며;
    상기 디지트선을 상기 제1 전위에 연결시키는 상기 단계는, 상기 디지트선 쌍을 상기 센스 전위 근방에 인가시키기 위해, 상기 디지트선 쌍을 소정의 기간 동안 상기 제1 전위에 연결하는 단계
    를 포함하는 방법.
  14. 반도체 장치에 있어서,
    복수의 디지트선 쌍;
    상기 디지트선 쌍들에 연결된 복수의 메모리 셀;
    상기 디지트선 쌍들에 연결되며, 한 쌍의 입력을 각각 포함하는 복수의 센스 증폭기;
    상기 센스 증폭기의 입력들과 제1 전위 사이에 연결되어, 상기 센스 증폭기의 입력들을 상기 제1 전위와 다른 전위로 조정하는 스위치 회로
    를 포함하는 반도체 장치.
  15. 제14항에 있어서,
    상기 스위치 회로는 상기 센스 증폭기의 입력들을 소정의 시간 동안 상기 제1 전위에 연결하는 반도체 장치.
  16. 제14항에 있어서,
    상기 스위치 회로는 상기 메모리 셀의 데이터가 상기 디지트선 쌍들 상에 인가된 후에 상기 센스 증폭기의 입력들을 상기 제1 전위에 연결하는 반도체 장치.
  17. 제16항에 있어서,
    상기 스위치 회로는 상기 센스 증폭기들이 상기 디지트선 쌍들 상에 상기 메모리의 셀 데이터를 증폭시키기 전에 상기 센스 증폭기의 입력들을 상기 제1 전위에 연결하는 반도체 장치.
  18. 제14항에 있어서,
    상기 스위치 회로는 절연 게이트 전계 효과 트랜지스터를 포함하는 반도체 장치.
  19. 제14항에 있어서,
    상기 스위치 회로는 바이폴라 트랜지스터를 포함하는 반도체 장치.
  20. 제14항에 있어서,
    상기 복수의 디지트선 쌍은 제2 전위로 프리차지되고;
    상기 스위치 회로는 상기 센스 증폭기의 입력들을 상기 제1 전위와 상기 제2 전위 사이의 1/2 근방의 전위로 조정하는 반도체 장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITRM20010531A1 (it) * 2001-08-31 2003-02-28 Micron Technology Inc Dispositivo rilevatore a bassa potenza e alta tensione per memorie ditipo flash.
JP4646106B2 (ja) * 2004-05-25 2011-03-09 株式会社日立製作所 半導体集積回路装置
US9013940B2 (en) * 2013-02-28 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Sense amplifier
KR20160069147A (ko) * 2014-12-08 2016-06-16 에스케이하이닉스 주식회사 데이터 감지 증폭기 및 이를 포함하는 메모리 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS613390A (ja) * 1984-06-15 1986-01-09 Hitachi Ltd 記憶装置
US4961168A (en) * 1987-02-24 1990-10-02 Texas Instruments Incorporated Bipolar-CMOS static random access memory device with bit line bias control
JPH0814989B2 (ja) 1989-05-09 1996-02-14 日本電気株式会社 内部同期型スタティックｒａｍ
JP2980797B2 (ja) * 1993-12-03 1999-11-22 シャープ株式会社 Ｍｏｓ型スタティックメモリ装置
US5835427A (en) * 1993-12-22 1998-11-10 Stmicroelectronics, Inc. Stress test mode
JPH087573A (ja) 1994-06-14 1996-01-12 Mitsubishi Electric Corp 半導体記憶装置と、そのデータの読出および書込方法

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