JPH07326192A

JPH07326192A - 半導体記憶装置

Info

Publication number: JPH07326192A
Application number: JP6119074A
Authority: JP
Inventors: Katsumi Abe; 克巳阿部
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1994-05-31
Filing date: 1994-05-31
Publication date: 1995-12-12
Also published as: KR950034793A; TW276360B; US5757707A; KR100207970B1

Abstract

(57)【要約】【目的】この発明はイコライズ時間を短縮できる半導体
記憶装置を提供しようとするものである。【構成】カラムデ−タ線対と、このカラムデ−タ線対を
ビット線対、増幅線対とに容量分割するφｔゲ−ト(18)
とを具備する。そして、増幅線対に、この増幅線対をイ
コライズするための増幅線対イコライザ(26)を設けたこ
とを特徴としている。この構成であると、増幅線対のイ
コライズを、ビット線対イコライズと独立して行え、増
幅線対を素早くイコライズできるようになり、カラムデ
−タ線対のイコライズ時間が短縮される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に係
わり、特に列デ−タ線電位の初期化（イコライジング）
を、高速に行える半導体記憶装置に関する。

【０００２】

【従来の技術】以下、ＤＲＡＭを例に挙げて従来の技
術、およびその問題点について説明する。図１１は、従
来のＤＲＡＭの構成図である。

【０００３】図１１には、メモリセルアレイと入／出力
線（ＤＱ線）対とを互いに接続するカラムデ−タ線対が
示され、特にそのカラムデ−タ線対に付加される回路が
示されている。

【０００４】図１１に示すように、メモリセルアレイ１
０からＤＱ線対１２までカラムデ−タ線対が設けられて
いる。従来のＤＲＡＭにおけるカラムデ−タ線対には、
アレイ１０側から順次、ビット線対イコライザ１４、リ
ストア回路１６、高抵抗部（φｔゲ−ト）１８、センス
回路２０、およびカラムゲ−ト（ＤＱゲ−ト）２２がそ
れぞれ付加されている。

【０００５】尚、この明細書においては、その理解を助
けるために、カラムデ−タ線対のうち、φｔゲ−ト１８
を境にして、アレイ１０側をビット線対ＢＬ、ＢＢＬ
（先頭のＢは反転信号を示す）と定義し、また、φｔゲ
−ト１８からＤＱゲ−ト２２までを、セルデ−タ増幅線
対ＢＬＣ、ＢＢＬＣ（先頭のＢは反転信号を示す）と定
義し、互いに区別して説明する。

【０００６】次に、図１１に示すＤＲＡＭの動作につい
て説明する。従来より、ＤＲＡＭの動作サイクルは、ア
クティブ期間とプリチャ−ジ期間とに、大別される。

【０００７】プリチャ−ジ期間においては、全てのワ−
ド線ＷＬの電位はＧＮＤレベルとされる。また、ビット
線ＢＬ、その反転信号ビット線ＢＢＬ、リストア回路１
６を活性化させるための信号ＳＡＰ、センス回路２０を
活性化させるための信号ＢＳＡＮの各電位はそれぞれ、
ＶＢＬレベルとされる。電位ＶＢＬの典型的な値は、外
部電源電圧ＶＣＣの２分の１（Half-VCC）である。

【０００８】このように、プリチャ−ジ期間中、ビット
線ＢＬおよびＢＢＬの電位はそれぞれＶＢＬレベルとさ
れ、ビット線対間には電位差はなく、初期化（イコライ
ズ）されている。このため、リストア回路１６、センス
回路２０はともに非動作状態である。

【０００９】ＤＲＡＭの動作が、上記プリチャ−ジ期間
からアクティブ期間に移行すると、外部より入力された
アドレス信号を取り込み、そのアドレスに応じて、ワ−
ド線ＷＬ０〜ＷＬｎのうち、いずれか一本の電位が高レ
ベルとなる。ワ−ド線の電位が高レベルとなると、メモ
リセル２４のうち、そのワ−ド線に接続された転送ゲ−
トを持つものが導通状態となり、セルの記憶ノ−ドに蓄
えられていたデ−タがビット線ＢＬに読み出される。読
み出されたデ−タは、φｔゲ−ト１８を介して増幅線Ｂ
ＬＣに伝わり、そして、センス回路２０に到達する。

【００１０】この後、信号ＢＳＡＮの電位がＶＢＬレベ
ルからＧＮＤレベルまで遷移する。これにより、センス
回路２０を構成するＮチャネル型ＭＯＳトランジスタＮ
１，Ｎ２それぞれのソ−スに電源電位が供給され、セン
ス回路２０が活性化する。センス回路２０が活性化する
ことで、読み出されたデ−タが伝えられている増幅線対
ＢＬＣ、ＢＢＬＣで差動増幅が始まる。この説明では、
増幅線ＢＬＣの電位が、反転信号増幅線ＢＢＬＣの電位
よりも高いと仮定する。この場合、電位が低い反転信号
増幅線ＢＢＬＣから正の電荷がトランジスタＮ２の電流
通路を介して、ＧＮＤレベルに引き抜かれる。

【００１１】ここで、φｔゲ−トの作用について説明す
る。φｔゲ−トが挿入されている位置は、センス回路２
０とメモリセルアレイ１０との間である。φｔゲ−ト１
８は、その導通抵抗によって、ビット線対ＢＬ，ＢＢＬ
と、増幅線対ＢＬＣ，ＢＢＬＣとを、容量的に分割する
機能を持っている。

【００１２】ビット線対ＢＬ，ＢＢＬの配線容量と、増
幅線対ＢＬＣ，ＢＢＬＣの配線容量とを互いに比較して
みると、増幅線対ＢＬＣ，ＢＢＬＣの方が格段に小さ
い。このため、差動増幅が開始されると、増幅線対ＢＬ
Ｃ，ＢＢＬＣの電荷の引き抜きの方が、ビット線対Ｂ
Ｌ，ＢＢＬのそれよりも先に始まるようになる。従っ
て、増幅線対ＢＬＣ，ＢＢＬＣの方が、ビット線対Ｂ
Ｌ，ＢＢＬよりも先に電位差がつく。

【００１３】このように、φｔゲ−ト１８を、リストア
回路１６とセンス回路２９との間に設けることで、その
導通抵抗によって、セルデ−タの初期センス時に、特有
の現象が生ずる。この特有な現象によって生ずる電位差
によって、リストア回路１６とセンス回路２０とで構成
されるセンスアンプの電流駆動能力は上り、大きな電荷
量、即ち大きい配線容量を有したビット線対ＢＬ、ＢＢ
Ｌをも駆動することができる。

【００１４】また、ほぼ同時に、信号ＳＡＰの電位がＶ
ＢＬレベルからＶＣＣレベルに遷移する。これにより、
リストア回路１６を構成するＰチャネル型ＭＯＳトラン
ジスタＰ１，Ｐ２それぞれのソ−スに電源電位が供給さ
れ、リストア回路１６が活性化する。リストア回路１６
が活性化することで、ビット線対ＢＬ、ＢＢＬで差動増
幅が始まる。リストア回路１６は、電位がＧＮＤレベル
ではないビット線ＢＬに、トランジスタＰ１の電流通路
を介して、正の電荷を供給し、その電位をＶＣＣレベル
まで引き上げる。

【００１５】ビット線対ＢＬ，ＢＢＬが差動増幅された
時点で、メモリセル２４から読み出されたデ−タが、電
位ＶＣＣ、またはＧＮＤレベルまで増幅されたことにな
り、同時にメモリセル２４にとっても、ワ−ド線ＷＬが
高レベルのままなので、リフレッシュされたデ−タが再
書き込みされることになる。

【００１６】この後、外部より取り込まれた列アドレス
信号によって、指定されたカラム選択線ＣＳＬの電位が
ＧＮＤレベルからＶＣＣレベルまで遷移する。そして、
指定されたカラムに属する増幅線対ＢＬＣ，ＢＢＬＣが
ＤＱゲ−ト２２を介してＤＱ線対１２に接続される。そ
して、増幅されたセルデ−タがＤＱ線対１２に伝えら
れ、ＤＱ線対１２から図示せぬＤＱバッファに送られ、
ここで再度増幅された後、さらにＩ／Ｏバッファに送ら
れ、ここで最終的に増幅されてから記憶装置外部へと出
力される。なお、セルデ−タがＤＱバッファへ送られた
後、カラム選択線はＧＮＤレベルに戻り、増幅線対ＢＬ
Ｃ，ＢＢＬＣを、ＤＱ線対１２から電気的に遮断する。

【００１７】以上のようにφｔゲ−ト１８が設けられた
ＤＲＡＭにおいては、その特有な初期センス動作によ
り、たとえ配線容量の大きいビット線であっても高速に
駆動され、プリチャ−ジ期間からアクティブ期間への移
行時間が短縮される。このために、デ−タアクセスを高
速化できる、という利点を有している。

【００１８】ところで、近年のＤＲＡＭは、デ−タアク
セスの高速化はもちろんのこと、サイクルタイムの短縮
に伴って、アクティブ期間からプリチャ−ジ期間への移
行時間、即ちイコライズ時間も、ますます短いものが要
求されるようになってきている。

【００１９】しかし、その一方では、外部電源電圧ＶＣ
Ｃが５Ｖから３．３Ｖに低電圧化されるなど、ＤＲＡＭ
のイコライズ時間の短縮という技術にとっては、厳しい
方向に向かいつつある。例えば外部電源電圧ＶＣＣが
３．３ＶのＤＲＡＭであると、ビット線対イコライザ１
４を構成するトランジスタのソ−ス〜ドレイン間電圧も
３．３Ｖとされる。このため、これらトランジスタの駆
動能力が低下してしまう。トランジスタの駆動能力が低
下すると、ビット線対のイコライズに要する時間が延び
る。この結果、イコライズ時間が長くなってしまい、サ
イクルタイムの短縮化が妨げられている。これが、技術
的な現状である。

【００２０】また、ビット線対間のイコライズを完全に
行わないと、ＤＲＡＭの動作に悪い影響を与える。例え
ばメモリセル２４からビット線に読み出されるデ−タ、
即ちビット線対ＢＬ、ＢＢＬ間の電位差は、メモリセル
２４のキャパシタ容量と、ビット線自体が持つ配線容量
との比によって決定される。通常、１００ｍＶ前後の微
小量の信号である。例えばビット線対間のイコライズが
不十分でビット線対間に電位差が残っていた場合、この
ような微少量の信号では、ビット線の電位を、セルデ−
タ通りの電位とすることができない可能性がある。この
場合には、デ−タの“ハイ”、“ロウ”が逆転されて、
デ−タが読み出されてしまう。また、こればかりでな
く、この読み出された、間違ったデ−タがメモリセルに
再書き込みされてしまうことにもなり、正しいセルデ−
タが破壊される可能性が出てくる。

【００２１】また、ビット線対間の電位差を差動増幅す
る時には、その特有の現象によって、有効な効果が得ら
れていたφｔゲ−トも、アクティブ期間からプリチャ−
ジ期間に移行させる時、増幅線のイコライズを遅らせて
しまうことも、近時、判明してきた。

【００２２】以下、φｔゲ−トによる増幅線イコライズ
の遅延現象について説明する。図１２は、ＤＲＡＭにお
ける、アクティブ期間からプリチャ−ジ期間に移る時の
タイミングチャ−トである。

【００２３】図１２に示すように、ＤＲＡＭがアクティ
ブ期間からプリチャ−ジ期間に入ると、それまで、ＶＣ
Ｃレベルであったワ−ド線ＷＬの電位が、ＧＮＤレベル
となる。続いて、ビット線対イコライザ１４を活性化さ
せるための信号ＥＱＬの電位が、ＧＮＤレベルからＶＣ
Ｃレベルとなる。これと同時に、信号ＳＡＰの電位がＶ
ＣＣレベルからＶＢＬレベルへ、並びに信号ＢＳＡＮが
ＧＮＤレベルからＶＢＬレベルへとそれぞれ、遷移す
る。信号ＳＡＰ、および信号ＢＳＡＮがともにＶＢＬレ
ベルとなると、リストア回路１６，センス回路２０がそ
れぞれ非活性状態になる。また、信号ＥＱＬがＶＣＣと
なると、イコライザ１４が活性化し、ビット線対間Ｂ
Ｌ、ＢＢＬＣを短絡させる。これにより、ビット線ＢＬ
および反転信号ビット線ＢＢＬの電位はそれぞれ、ＶＢ
Ｌレベルに収束していく。

【００２４】一方、増幅線ＢＬＣおよび反転信号増幅線
ＢＢＬＣの電位はそれぞれ、φｔゲ−ト１８を介して、
ビット線ＢＬ、反転信号ビット線ＢＢＬの電位が供給さ
れてからイコライズが開始され、やがて、ＶＢＬレベル
に収束していく。

【００２５】以上が、典型的なビット線対のイコライズ
動作の流れである。ここで、Ｎチャネル型ＭＯＳトラン
ジスタには、一般に“しきい値落ち”と呼ばれる現象が
あることを考慮する必要がある。

【００２６】この“しきい値落ち”のために、図１２に
示すように、増幅線ＢＬＣの電位は、アクティブ期間中
からＶＣＣレベルにはなっていない。増幅線ＢＬＣの電
位は、アクティブ期間中から電位ＶＣＣからφｔゲ−ト
のしきい値電圧（トランジスタＮ３のしきい値電圧）Ｖ
ｔｈ低下した値である。即ち、増幅線ＢＬＣの電位は
“ＶＣＣ−Ｖｔｈ”である。増幅線ＢＬＣのイコライズ
も、そのしきい値落ちした電位から始まる。

【００２７】ところで、φｔゲ−ト１８は、ビット線が
持つ配線容量をその導通抵抗によって分断し、デ−タセ
ンスを高速に行う目的のために設けられているものであ
る。このため、φｔゲ−ト１８を構成する、Ｎチャネル
型ＭＯＳトランジスタＮ３、Ｎ４はそれぞれ、ある程
度、高い導通抵抗を有するように設計されている。さら
に、トランジスタＮ３、Ｎ４は、双方向スイッチ（パス
トランジスタ）として用いられているため、ソ−ス電位
とバックゲ−ト電位とが異なってしまっている。即ち、
バックゲ−トバイアス効果がかかりやすい状態である。
これとともに、パタ−ン的に、メモリセルアレイに隣接
する部分、即ちトランジスタが密集されて配置される部
分に設けられることになるため、そのゲ−ト幅も大きく
できず、小さいものとなっている。このゲ−ト幅の小さ
さも、バックゲ−トバイアス効果を助長する。即ち、ト
ランジスタＮ３、Ｎ４はそれぞれ、構造的にしきい値電
圧が高くなっている。

【００２８】ＤＲＡＭの動作は、典型的に、信号ＥＱＬ
の電位がＶＣＣレベルになることで、イコライズの期間
に入るが、特に増幅線ＢＬＣでは、その電位が降下しだ
すまで、時間を要する。つまり、信号ＥＱＬの電位がＶ
ＣＣレベルになった時点、即ち、ビット線ＢＬの電位
が、まだＶＣＣレベルである時には、トランジスタＮ３
は、そのゲ−ト電位がＶＣＣレベルであったとしても、
遮断している。このトランジスタＮ３が導通するための
条件は、ビット線ＢＬの電位が降下して増幅線ＢＬＣの
電位よりも低くなり、かつビット線ＢＬの電位とゲ−ト
電位との電位差がしきい値電圧Ｖｔｈを越えることであ
る。

【００２９】しかし、上記のようにしきい値電圧Ｖｔｈ
が高いために、ビット線ＢＬの電位が、プリチャ−ジ電
位ＶＢＬにかなり接近してからでないと、トランジスタ
Ｎ３は、上記の条件を満たせず、導通しない。このよう
なトランジスタＮ３の導通の遅れが、増幅線対のイコラ
イズを遅らせる第１の原因である。

【００３０】さらに、第２の原因もある。増幅線ＢＬＣ
は、トランジスタＮ３が導通するまで、電気的にフロ−
ティングの状態となっている。増幅線ＢＬＣが電気的に
フロ−ティングであることは、図１２に示すように、増
幅線ＢＬＣの電位が一時的に上昇する、という現象を発
生させる。これは、図１３に示すように、センス回路２
０を構成するトランジスタＮ２が、そのゲ−トとソ−ス
との間に、オ−バ−ラップ容量Ｃｏｌを潜在的に持って
いることが原因である。イコライズの期間となると、ト
ランジスタＮ２のソ−ス電位がＧＮＤレベルからＶＢＬ
レベルへと遷移するが、この時、トランジスタＮ２のソ
−スと、トランジスタＮ２のゲ−トに接続された増幅線
ＢＬＣとが、上記容量Ｃｏｌにより容量結合を起こす。
電気的にフロ−ティングの状態である増幅線ＢＬＣの電
位は、この容量結合により、持ち上げられてしまう。

【００３１】

【発明が解決しようとする課題】以上のように、ビット
線対を差動増幅させる時には、その特有の現象によっ
て、有効な効果が得られていたφｔゲ−トも、ビット線
対をイコライズさせる時、即ちアクティブ期間からプリ
チャ−ジ期間に戻す時、増幅線対のイコライズを遅らせ
てしまう。

【００３２】即ち、φｔゲ−トのしきい値電圧が構造的
に高くなっているため、ビット線ＢＬの電位によってφ
ｔゲ−トを導通させるためには、かなりの時間を要す
る。さらに、φｔゲ−トが遮断している間、増幅線ＢＬ
Ｃは、電気的にフロ−ティングの状態であるため、信号
ＢＳＡＮの電位をＧＮＤレベルからＶＢＬレベルに遷移
させた時、センス回路中のトランジスタにより容量結合
を起こし、増幅線ＢＬＣの電位が上昇する。

【００３３】これら２つの現象を原因として、従来のＤ
ＲＡＭでは、増幅線対ＢＬＣ、ＢＢＬＣのイコライズが
遅れ、イコライズ時間の短縮が困難となっていた。この
発明は、上記の点に鑑みて為されたもので、その目的
は、イコライズ時間を短縮できる半導体記憶装置を提供
することにある。

【００３４】

【課題を解決するための手段】上記目的を達成するため
に、この発明では、第１のビット線と、この第１のビッ
ト線と対をなす第２のビット線と、第１のビット線に電
流通路の一端が接続された第１の高抵抗素子と、第２の
ビット線に電流通路の一端が接続された第２の高抵抗素
子と、第１の高抵抗素子の電流通路の他端に一端が接続
された第１のセルデ−タ増幅線と、第２の高抵抗素子の
電流通路の他端に一端が接続され、前記第１のセルデ−
タ増幅線と対をなす第２のセルデ−タ増幅線とを具備す
る。そして、第１のセルデ−タ増幅線および第２のセル
デ−タ増幅線それぞれの電位を、初期化するためのセル
デ−タ増幅線初期化手段を、さらに設けたことを特徴と
している。

【００３５】また、他の態様では、カラムデ−タ線対
と、このカラムデ−タ線対を、メモリセル側とカラムゲ
−ト側とでそれぞれ容量分割するための分割手段とを具
備し、前記容量分割されたカラムデ−タ線対のカラムゲ
−ト側のイコライズ完了に要する時間を、前記カラムデ
−タ線対のメモリセル側のイコライズ完了に要する時間
より、短くなるように構成したことを特徴としている。

【００３６】

【作用】上記構成の半導体記憶装置では、第１のセルデ
−タ増幅線および第２のセルデ−タ増幅線それぞれの電
位を初期化するためのセルデ−タ増幅線初期化手段を、
さらに設けたことで、ビット線対の初期化と関係なく、
増幅線対の初期化を単独で行えるようになる。このた
め、容量結合による増幅線の電位上昇などの不具合が解
消され、増幅線の電位を、高速にプリチャ−ジ電位に収
束させることができる。従って、イコライズ時間を短縮
できる。

【００３７】また、他の態様の半導体記憶装置では、増
幅線対のイコライズ完了に要する時間を、ビット線対の
イコライズ完了に要する時間よりも短くしたことで、ビ
ット線対の電位のプリチャ−ジ電位へ収束していく速度
が、例えば増幅線対の電位がプリチャ−ジ電位となった
時点から急速に高まるようになる。これは、ビット線の
電位が、増幅線のプリチャ−ジ電位に引かれるためであ
る。このような観点から、他の態様の半導体記憶装置で
あっても、イコライズ時間を短縮できる。

【００３８】

【実施例】以下、この発明を実施例により説明する。
尚、この説明において、全図にわたり、共通の部分につ
いては、共通の参照符号を付し、重複する説明は避ける
ことにする。

【００３９】図１は、この発明の第１の実施例に係るＤ
ＲＡＭの構成図である。図１に示すように、第１の実施
例に係るＤＲＡＭは、メモリセルアレイ１０と入／出力
線（以下、ＤＱ線と称す）対１２とを互いに接続するカ
ラムデ−タ線を有している。カラムデ−タ線対には、ア
レイ側から順次、ビット線対間に現れる電位差をイコラ
イズするためのビット線対イコライザ１４、ビット線対
間に現れる電位差を差動増幅するためのリストア回路１
６、カラムデ−タ線対を、ビット線対とセルデ−タ増幅
線対とに容量的に分割する機能を含む高抵抗部（以下、
φｔゲ−トと称す）１８、セルデ−タ増幅線対間に現れ
る電位差を差動増幅するためのセンス回路２０、セルデ
−タ増幅線対間に現れる電位差をイコライズする機能を
含む回路部２６（以下、増幅線対イコライザと称す）、
記憶装置外部から入力されるアドレス信号に基いて選択
されたカラムをＤＱ線対１２に電気的に接続するための
カラムゲ−ト（ＤＱゲ−トとも呼ばれる）２２がそれぞ
れ付加されている。

【００４０】次に、各回路部の回路構成について説明す
る。図１に示すように、メモリセルアレイ１０内には、
複数のメモリセル２４が設けられている。一つのメモリ
セル２４は、行選択線（以下、ワ−ド線と称す）の電位
に基いてオン、オフする１つのＭＯＳトランジスタＴＧ
（以下、セル転送ゲ−トと称す）と、デ−タを蓄えるた
めの一つのキャパシタＣとから構成されている。

【００４１】セル転送ゲ−トＴＧの一つは、ゲ−ト端
子、ドレイン端子、ソ−ス端子をそれぞれ有する。ゲ−
ト端子は、ワ−ド線ＷＬ（ＷＬ０〜ＷＬｎ）の一つに接
続され、ドレイン端子は、ビット線ＢＬ（ＢＬ，ＢＢ
Ｌ）の一つに接続されている。また、ソ−ス端子は、キ
ャパシタＣの一方の端子（以下、記憶ノ−ドと称す）に
接続されている。キャパシタＣの他方の端子は、プレ−
ト電位ＶＰＬが供給される固定電位端子に接続されてい
る。

【００４２】また、一つのビット線ＢＬは、同一のメモ
リセルアレイ内に設けられている他のビット線の一つ、
即ちビット線ＢＢＬと互いに対をなす。ビット線ＢＢＬ
には、ビット線ＢＬに流れる信号が反転した信号が流れ
る。

【００４３】ビット線対イコライザ１４は、３つのＮチ
ャネル型トランジスタＮ５、Ｎ６およびＮ７を含む。ト
ランジスタＮ５は、その電流通路の一端がビット線ＢＬ
に接続され、他端が他方のビット線ＢＢＬに接続され、
２本のビット線ＢＬ、ＢＢＬをそれぞれ、ソ−スまたは
ドレインとしている。

【００４４】また、トランジスタＮ６は、そのドレイン
端子がビット線ＢＬに接続され、そのソ−ス端子がプリ
チャ−ジ電位ＶＢＬが供給される配線に接続されてい
る。同様に、トランジスタＮ７は、そのドレイン端子が
他方のビット線ＢＢＬに接続され、そのソ−ス端子がプ
リチャ−ジ電位ＶＢＬが供給される配線に接続されてい
る。これら３つのトランジスタＮ５、Ｎ６およびＮ７の
ゲ−ト端子は互いに共通に結合され、この共通ノ−ドに
は、ＤＲＡＭのプリチャ−ジ期間にハイレベルとなるプ
リチャ−ジ信号ＥＱＬが供給される。

【００４５】リストア回路１６は、２つのＰチャンネル
トランジスタＰ１、Ｐ２を含む。トランジスタＰ１は、
そのドレイン端子がビット線ＢＬに接続され、そのゲ−
ト端子が他方のビット線ＢＢＬに接続され、そのソ−ス
端子が信号ＳＡＰが供給され配線に接続している。ここ
で、信号ＳＡＰは、リストア回路１６を活性化させるた
め信号である。同様にトランジスタＰ２は、そのドレイ
ン端子が他方のビット線ＢＢＬに接続され、ゲ−ト端子
が一方のビット線ＢＬに接続され、そのソ−ス端子が信
号ＳＡＰが供給される配線に接続されている。

【００４６】φｔゲ−ト１８は、２つのＮチャネル型ト
ランジスタＮ３、Ｎ４を含む。トランジスタＮ３は、そ
の電流通路の一端がビット線ＢＬに接続され、その他端
がセルデ−タ増幅線ＢＬＣに接続されている。同様に、
トランジスタＮ４は、その電流通路の一端が他方のビッ
ト線ＢＢＬに接続され、その他端が他方のセルデ−タ増
幅線ＢＢＬＣに接続されている。これら２つのトランジ
スタＮ３、Ｎ４のゲ−ト端子はそれぞれ、電位ＶＣＣが
供給される配線に接続されている。

【００４７】センス回路２０は、２つのＮチャネル型ト
ランジスタＮ１、Ｎ２を含む。トランジスタＮ１は、そ
のドレイン端子が増幅線ＢＬＣに接続され、そのゲ−ト
端子が他方の増幅線ＢＢＬＣに接続され、そのソ−ス端
子が信号ＢＳＡＮが供給される配線に接続されている。
ここで、信号ＢＳＡＮは、センス回路２０を活性化させ
るため信号である。同様にトランジスタＰ２は、そのド
レイン端子が他方の増幅線ＢＢＬＣに接続され、ゲ−ト
端子が増幅線ＢＬＣに接続され、そのソ−ス端子が信号
ＢＳＡＮが供給される配線に接続されている。

【００４８】増幅線対イコライザ２６は、１つのＮチャ
ネル型トランジスタＮ８を含む。トランジスタＮ８は、
その電流通路の一端が増幅線ＢＬＣに接続され、他端が
他方の増幅線ＢＢＬＣに接続され、２本の増幅線ＢＬ
Ｃ、ＢＢＬＣをそれぞれ、ソ−スまたはドレインとして
いる。トランジスタＮ８のゲ−ト端子には、ＤＲＡＭの
プリチャ−ジ期間にハイレベルとなるプリチャ−ジ信号
ＥＱＬが供給される。

【００４９】カラムゲ−ト２２は、２つのＮチャネル型
トランジスタＮ９、Ｎ１０を含む。トランジスタＮ９
は、その電流通路の一端が増幅線ＢＬＣに接続され、そ
の他端がＤＱ線に接続されている。同様に、トランジス
タＮ１０は、その電流通路の一端が他方の増幅線ＢＢＬ
Ｃに接続され、その他端が他方のＢＤＱ線に接続されて
いる。これら２つのトランジスタＮ９、Ｎ１０のゲ−ト
端子はそれぞれ、カラム選択信号ＣＳＬが供給される配
線（列選択線）に接続されている。ここで、信号ＣＳＬ
は、記憶装置の外部から入力される複数のアドレス信号
から、その装置内部で複数のカラムアドレス信号を生成
し、これら複数のカラムアドレス信号をデコ−ドするこ
とで得ている。カラムゲ−ト２２は、ここに供給される
カラム選択信号ＣＳＬが、ＧＮＤレベルからＶＣＣレベ
ルとなることで、増幅線対ＢＬＣ、ＢＢＬＣをＤＱ線対
１２に電気的に接続する。

【００５０】この時、列選択線の電位がＶＣＣレベルに
なるタイミングは、その動作上、極めて重要である。な
ぜなら、このタイミングを早め過ぎると、ビット線電位
が十分増幅される前にＤＱ線と接続されることになり、
接続時のノイズなどによってデ−タが反転する可能性が
高い。しかし、このタイミングを早めることは、デ−タ
の読み出し時間を短縮することになるので、可能なかぎ
り、早めたい。このため、カラムゲ−ト２２は、初期セ
ンスが早く行われる増幅線対ＢＬＣ、ＢＢＬＣに設ける
ことが好ましい。

【００５１】次に、図１に示すＤＲＡＭの動作について
説明する。図２は、図１に示すＤＲＡＭの動作サイクル
を説明するための図である。図２に示すように、図１に
示すＤＲＡＭも、典型的なＤＲＡＭと同様、その動作サ
イクルは、カラムデ−タ線ＣＤＬとＢＣＤＬとの間に電
位差を発生させているアクティブ期間と、カラムデ−タ
線ＣＤＬの電位とＢＣＤＬの電位とが互いにプリチャ−
ジ電位ＶＢＬにされているプリチャ−ジ期間とに大別さ
れる。

【００５２】まず、プリチャ−ジ期間からアクティブ期
間に移行する際の動作について説明する。図１に示すＤ
ＲＡＭでは、リストア回路１６とセンス回路２０との間
に、φｔゲ−ト１８が設けられている。また、アクティ
ブ期間中においては、信号ＥＱＬがＧＮＤレベルであ
り、増幅線対イコライザ２６はオフしている。このため
に、図１１に示したＤＲＡＭと同様な動作を行う。従っ
て、初期センス時、増幅線対ＢＬＣ、ＢＢＬＣの方に、
ビット線対ＢＬ、ＢＢＬよりも先に電位差が発生する。
このような初期センス動作によって、リストア回路１６
とセンス回路２０とで構成されるセンスアンプの電流駆
動能力が上り、プリチャ−ジ期間からアクティブ期間へ
の移行時間Ｔｓ（図２参照）を短縮できる。この短縮効
果は、主として、デ−タアクセスの高速化に貢献する。
尚、図２では、アクティブ期間とプリチャ−ジ期間とを
概略的に区別するために、カラムデ−タ線ＣＤＬおよび
ＢＣＤＬの電位を例にとり、図示している。

【００５３】次に、アクティブ期間からプリチャ−ジ期
間に移行する際の動作について説明する。図３は、図１
に示すＤＲＡＭがアクティブ期間からプリチャ−ジ期間
に移行する時の動作波形図である。

【００５４】図３に示すように、ＤＲＡＭがアクティブ
期間からプリチャ−ジ期間に移行すると、それまで、Ｖ
ＣＣレベルであったワ−ド線ＷＬの電位が、ＧＮＤレベ
ルとなる。続いて、ビット線対イコライザ１４、増幅線
対イコライザ２６を活性化させるための信号ＥＱＬの電
位が、ＧＮＤレベルからＶＣＣレベルとなる。これと同
時に、信号ＳＡＰの電位がＶＣＣレベルからＶＢＬレベ
ルへ、並びに信号ＢＳＡＮがＧＮＤレベルからＶＢＬレ
ベルへとそれぞれ、遷移する。信号ＳＡＰ、および信号
ＢＳＡＮがともにＶＢＬレベルとなると、リストア回路
１６，センス回路２０がそれぞれ非活性状態になる。ま
た、信号ＥＱＬがＶＣＣとなると、イコライザ１４、２
６が活性化し、ビット線対間ＢＬ、ＢＢＬＣを短絡させ
る。これにより、ビット線ＢＬ、ＢＢＬ双方の電位はＶ
ＢＬレベルに収束する。同時に、増幅線ＢＬＣ、ＢＢＬ
Ｃ双方の電位はそれぞれ、高電位側増幅線の電位上昇も
発生することなく、増幅線対間電位差の半分、即ち（Ｖ
ＣＣ−Ｖｔｈ）／２の電位に収束していく。

【００５５】以上が、この実施例に係るＤＲＡＭのイコ
ライズ動作の概略的な流れである。ここで、この実施例
に係るＤＲＡＭでは、図４に示すように、ビット線対Ｂ
Ｌ、ＢＢＬと増幅線対ＢＬＣ、ＢＢＬＣとが、φｔゲ−
ト１８によって、容量的に分割されている。図４には、
ビット線ＢＬの配線容量が容量Ｃ_BL、ビット線ＢＢＬの
配線容量が容量Ｃ_BBL 、増幅線ＢＬＣの配線容量が容量
Ｃ_BLC 、並びに増幅線ＢＢＬＣの配線容量が容量Ｃ_BBLC
がそれぞれ示されている。容量Ｃ_BLC 、容量Ｃ_BBLCはと
もに、容量Ｃ_BL、容量Ｃ_BBL よりも小さい。このため、
イコライザ１４、２６が同時に動作を開始したとする
と、配線容量の小さい増幅線対ＢＬＣ、ＢＢＬＣの方が
ビット線対ＢＬ、ＢＢＬよりも、図３に示すように、先
にイコライズが完了するようになる。増幅線ＢＬＣ、Ｂ
ＢＬＣ双方の電位は、イコライズが完了した時点では、
（ＶＣＣ−Ｖｔｈ）／２の電位である。しかし、増幅線
ＢＬＣ、ＢＢＬＣ双方の電位は、上記電位に到達した
後、ビット線ＢＬ、ＢＢＬの電位ＶＢＬに引かれるよう
になり、上昇しだす。このため、ビット線ＢＬ、ＢＢＬ
の電位がＶＢＬレベルになる時点では、増幅線ＢＬＣ、
ＢＢＬＣ双方の電位もＶＢＬレベルまで上昇するように
なる。このようにして、ビット線対ＢＬ、ＢＢＬＣと、
増幅線対ＢＬＣ、ＢＢＬＣはともに同電位となり、カラ
ムデ−タ線対の電位が互いにプリチャ−ジ電位ＶＢＬと
なる。

【００５６】図５は、図１１に示したＤＲＡＭの動作と
図１に示したＤＲＡＭの動作とを、互いに比較して示し
た図で、（ａ）図は図１１に示したＤＲＡＭの場合、
（ｂ）図は図１に示したＤＲＡＭの場合である。

【００５７】図５に示すように、図１に示したＤＲＡＭ
では、特にアクティブ期間からプリチャ−ジ期間への移
行時間（イコライズ時間）Ｔｅが短縮される。よって、
高速な動作が可能である。

【００５８】しかも、上記イコライズの高速化は、増幅
線対ＢＣＬ、ＢＢＣＬを独自にイコライズするために、
φｔゲ−ト１８を構成するトランジスタＮ３、Ｎ４のし
きい値電圧に左右されない。即ち、トランジスタＮ３、
Ｎ４のしきい値電圧が高くても、イコライズの開始から
完了までの時間は変化しない。このため、イコライザ２
６を付加したことで新しく加わる素子パタ−ン分の増加
を、トランジスタＮ３、Ｎ４のゲ−ト幅を絞り込み、φ
ｔゲ−ト１８の素子パタ−ンを小さくすることで、最小
限とすることも可能である。

【００５９】さらには、増幅線対ＢＬＣ、ＢＢＬＣの配
線容量が小さいので、トランジスタＮ８に、さほどの電
流駆動能力が要求されない。このために、トランジスタ
Ｎ８のゲ−ト幅を絞り込むことも可能で、イコライザ２
６の素子パタ−ンを小さくすることもできる。例えばイ
コライザ２６が含むトランジスタＮ８のゲ−ト幅は、イ
コライザ１４が含むトランジスタＮ５のゲ−ト幅より、
小さくする。

【００６０】このようにトランジスタＮ８のゲ−ト幅を
無用に大きくせず、増幅線対ＢＬＣ、ＢＢＬＣの配線容
量に見合った電流駆動能力が得られるゲ−ト幅とするこ
とでも、新しく加わる素子パタ−ン分の増加を、最小限
に抑えることができる。

【００６１】次に、この発明の第２の実施例に係るＤＲ
ＡＭについて説明する。図６は、この発明の第２の実施
例に係るＤＲＡＭの構成図である。図６に示すように、
第２の実施例に係るＤＲＡＭは、増幅線対イコライザ２
６´を、ビット線対イコライザ１４と同様に、プリチャ
−ジ信号ＥＱＬにより導通された後、増幅線対に対し、
プリチャ−ジ電位ＶＢＬを供給できるように構成したも
のである。

【００６２】増幅線対イコライザ２６´は、３つのＮチ
ャネル型トランジスタＮ８、Ｎ１１およびＮ１２を含
む。トランジスタＮ８は、図１に示されたトランジスタ
Ｎ８と同様な接続状態を持つ。トランジスタＮ１０は、
そのドレイン端子が増幅線ＢＬＣに接続され、そのソ−
ス端子がプリチャ−ジ電位ＶＢＬが供給される配線に接
続されている。同様に、トランジスタＮ１２は、そのド
レイン端子が他方の増幅線ＢＢＬＣに接続され、そのソ
−ス端子がプリチャ−ジ電位ＶＢＬが供給される配線に
接続されている。

【００６３】これら３つのトランジスタＮ８、Ｎ１１お
よびＮ１２のゲ−ト端子は互いに共通に結合され、この
共通ノ−ドには、ＤＲＡＭのプリチャ−ジ期間にハイレ
ベルとなるプリチャ−ジ信号ＥＱＬが供給されるように
している。

【００６４】図７は、図６に示すＤＲＡＭがアクティブ
期間からプリチャ−ジ期間に移行する時の動作波形図で
ある。図７に示すように、増幅線ＢＬＣ、ＢＢＬＣ双方
の電位は、イコライザ２６´から電位ＶＢＬの供給を受
けるため、増幅線対のイコライズが完了した時点で、Ｖ
ＢＬレベルとなる。

【００６５】この第２の実施例に係るＤＲＡＭでは、第
１の実施例に係るＤＲＡＭと同様に、イコライズ時間Ｔ
ｅを短縮できる効果が得られる他、次のような効果を得
ることができる。

【００６６】第１の実施例に係るＤＲＡＭでは、増幅線
対ＢＬＣ、ＢＢＬＣの電位をプリチャ−ジ電位ＶＢＬと
するために、φｔゲ−ト１８を介してビット線対イコラ
イザ１４から電位ＶＢＬの供給を受けている。この点、
第２の実施例に係るＤＲＡＭでは、増幅線対イコライザ
２６´自体が、増幅線対ＢＬＣ、ＢＢＬＣに電位ＶＢＬ
を供給できるために、ビット線対イコライザ１４から電
位ＶＢＬが供給されなくても、増幅線対ＢＬＣ、ＢＢＬ
Ｃの電位をプリチャ−ジ電位ＶＢＬにできる。このた
め、φｔゲ−ト１８を、プリチャ−ジ期間中に制御する
ことが可能となる。例えばφｔゲ−ト１８のゲ−ト端子
に、常時、電位ＶＣＣを供給するのではなく、プリチャ
−ジ期間中に、ＧＮＤレベルの電位を供給することで、
φｔゲ−ト１８をオフさせることが可能となる。このた
め、回路設計の自由度が増す。

【００６７】現在、ＤＲＡＭは、システム的に、多種多
様なものに細分化されるが、回路設計の自由度が増すこ
とは、多種多様に細分化されたＤＲＡＭにおいて、この
発明を応用できるＤＲＡＭの範囲が広がることにつなが
る。

【００６８】尚、イコライザ２６´が含むトランジスタ
Ｎ１１、Ｎ１２についても、トランジスタＮ８と同様
に、さほどの電流駆動能力が要求されない。このため
に、トランジスタＮ１１、Ｎ１２のゲ−ト幅を、増幅線
対の配線容量に見合った電流駆動能力が得られる程度に
設定することで、素子パタ−ン分の増加を、最小限に抑
えることができる。例えばイコライザ２６´が含むトラ
ンジスタＮ１１、Ｎ１２のゲ−ト幅はそれぞれ、イコラ
イザ１４が含むトランジスタＮ６、Ｎ７のゲ−ト幅よ
り、小さくて良い。

【００６９】次に、この発明の第３の実施例に係るＤＲ
ＡＭについて説明する。図８は、この発明の第３の実施
例に係るＤＲＡＭの構成図である。第３の実施例に係る
ＤＲＡＭは、図８に示すように、第２の実施例に係るＤ
ＲＡＭにより説明した増幅線対イコライザ２６´を用い
ることで、この発明を、所謂シェア−ドセンスアンプ方
式ＤＲＡＭに応用した時の具体例である。

【００７０】シェア−ドセンスアンプ方式ＤＲＡＭは、
概略的に複数のメモリセルアレイで、１つのセンスアン
プを共通に使用し、回路数の削減を達成しようとするも
のである。

【００７１】シェア−ドセンスアンプ方式ＤＲＡＭで
は、１つのセンスアンプを共通使用するために、第１の
メモリセルアレイと共通センスアンプとの間、並びに他
の第２のメモリセルアレイと共通のセンスアンプとの間
それぞれに、接続スイッチが設けられる。これらの接続
スイッチは、デ−タの読み出し、書き込み時には、同時
にオンすることがないように制御され、例えば交互に第
１、第２のメモリセルアレイのいずれか一方のみを、共
通のセンスアンプに電気的に接続させる。

【００７２】この発明の実施例に係るＤＲＡＭではφｔ
ゲ−ト１８を有している。このφｔゲ−ト１８を利用し
て、メモリセルアレイをセンスアンプから電気的に切り
離す時、そのゲ−トにＧＮＤレベルの電位を供給するな
どして、オン／オフ制御できるようにする。即ち、φｔ
ゲ−ト１８へ、メモリセルアレイ選択信号を供給するこ
とで、シェア−ドセンスアンプ方式ＤＲＡＭに必要な接
続スイッチが得られる。

【００７３】図８に示すように、この実施例では、第１
のメモリセルアレイ１０Ａに付属する周辺回路、および
第２のメモリセルアレイ１０Ｂに付属する周辺回路のう
ち、センス回路２０、増幅線対イコライザ２６´、およ
びカラムゲ−ト２２を、共通に用い、共通回路２８とし
ている。

【００７４】さらに共通回路２８内には、アレイ１０Ａ
およびアレイ１０Ｂで共通に使用される増幅線対ＢＬ
Ｃ、ＢＢＬＣが含まれている。共通増幅線対ＢＬＣ、Ｂ
ＢＬＣの一端は、第１のφｔゲ−ト１８Ａを介して第１
のビット線対ＢＬＡ、ＢＢＬＡに接続される、また、そ
の他端は、第２のφｔゲ−ト１８Ｂを介して第１のビッ
ト線対ＢＬＢ、ＢＢＬＢに接続される。第１のφｔゲ−
ト１８Ａにはアレイ選択信号φｔＡが供給され、また、
第２のφｔゲ−ト１８Ｂにはアレイ選択信号φｔＢが供
給される。φｔゲ−ト１８Ａ、１８Ｂはそれぞれ、少な
くともデ−タの読み出し、書き込み時には、同時にオン
しないように信号φｔＡ、φｔＢによって制御される。
ＤＱ線対１２は、カラムゲ−ト２２を介して、共通増幅
線対ＢＬＣ、ＢＢＬＣに接続されている。

【００７５】尚、ビット線対イコライザ１４Ａ、１４
Ｂ、リストア回路１６Ａ、１６Ｂ、センス回路２０それ
ぞれの回路構成については、図１に示したＤＲＡＭと同
様の構成である。

【００７６】このように、この発明は、シェア−ドセン
スアンプ方式ＤＲＡＭにも応用が可能である。また、こ
の実施例に係るＤＲＡＭでは、アレイ１０Ａおよびアレ
イ１０Ｂで共通とされた増幅線対ＢＬＣ、ＢＢＬＣを、
独自にイコライズし、かつ独自にプリチャ−ジ電位とす
ることができるイコライザ２６´を有するため、次のよ
うな、効果を得ることができる。

【００７７】例えば第３の実施例に係るＤＲＡＭから、
イコライザ２６´を除去したＤＲＡＭを仮定する。この
場合、共通増幅線対ＢＬＣ、ＢＢＬＣをイコライズする
ためには、φｔゲ−ト１８Ａおよびφｔゲ−ト１８Ｂの
いずれか一方を導通させ、ビット線対イコライザ１４Ａ
あるいは１４Ｂのいずれかを用いて、共通増幅線ＢＬＣ
とＢＢＬＣとを短絡させなければならない。このため、
プリチャ−ジ期間中、φｔゲ−ト１８Ａおよび１８Ｂの
いずれかを導通させておく必要がある。このような制御
方式であると、アクティブ期間に移行させる際、φｔゲ
−ト１８Ａと１８Ｂとの間で、オン／オフの切り替えを
行う必要性がでてくる。例えばプリチャ−ジ期間中φｔ
ゲ−ト１８Ａを導通させておき、これに続くアクティブ
期間では、アレイ１０Ｂを選択したためにφｔゲ−ト１
８Ａをオフさせ、φｔゲ−ト１８Ｂを導通させる場合な
どである。このようなφｔゲ−ト１８Ａと１８Ｂとの間
でのオン／オフの切り替えは、プリチャ−ジ期間からア
クティブ期間への移行という限られた時間内で行う必要
があるので、時間的な余裕がなく、制御が難しい。

【００７８】この点、第３の実施例に係るＤＲＡＭで
は、φｔゲ−ト１８Ａ、１８Ｂがともにオフさせた状態
で、共通増幅線対ＢＬＣ、ＢＢＬＣをイコライズするこ
とができる。このため、上記のような切り替え制御は必
要とせず、選択すべきアレイ側のφｔゲ−ト１８を導通
させるだけで済む。従って、上記の制御方式よりは、φ
ｔゲ−トの制御が簡単となり、時間的な余裕も生ずる。

【００７９】また、φｔゲ−ト１８Ａ、１８Ｂをプリチ
ャ−ジ期間中にともにオフさせることで、共通増幅線対
ＢＬＣ、ＢＢＬＣを、第１のビット線対ＢＬＡ、ＢＢＬ
Ａ、並びに第２のビット線対ＢＬＢ、ＢＢＬＢから電気
的に切り離すことができる。このため、アレイ選択前
に、デ−タが、第１のビット線対ＢＬＡ、ＢＢＬＡ、あ
るいは第２のビット線対ＢＬＢ、ＢＢＬＢまで出てきて
しまったとしても、共通増幅線対ＢＬＣ、ＢＢＬＣに伝
わることはない。このため、回路動作マ−ジンも向上す
る。

【００８０】また、この点を利用し、デ−タの読み出し
を高速化するために、アレイ選択前に、あらかじめデ−
タを、第１のビット線対ＢＬＡ、ＢＢＬＡおよび第２の
ビット線対ＢＬＢ、ＢＢＬＢまでそれぞれ読み出してお
く、などの回路設計も可能である。

【００８１】次に、この発明の第４の実施例に係るＤＲ
ＡＭについて説明する。図９は、この発明の第４の実施
例に係るＤＲＡＭの構成図である。図９に示すように、
増幅線対イコライザ２６´を、センス回路２０とφｔゲ
−ト１８との間に設けるようにしても良い。また、図９
に示すＤＲＡＭにおいて、増幅線対イコライザ２６´
を、図１に示したような増幅線対ＢＬＣ、ＢＢＬＣ間を
短絡させるだけのイコライザ２６に変えても良い。

【００８２】上記第１〜第４の実施例に係るＤＲＡＭで
あると、増幅線対ＢＬＣ、ＢＢＬＣをイコライズするた
めのイコライザを設けることで、アクティブ期間からプ
リチャ−ジ期間に移行する時間（イコライズ時間）Ｔｅ
を短縮することができる。よって、動作の高速化が可能
である。また、今後、さらに進展すると考えられるサイ
クルタイムの短縮、という技術にも貢献できる。

【００８３】また、第１の実施例に係るＤＲＡＭである
と、トランジスタを１つ付加するだけで良いので、素子
数の増加を最小限とできる。さらに素子パタ−ン分の増
加についても、トランジスタＮ３、Ｎ４のゲ−ト幅や、
トランジスタＮ８のゲ−ト幅を絞り込み、φｔゲ−ト１
８、並びにイコライザ２６の素子パタ−ンをそれぞれ小
さくすることで、最小限にできる。

【００８４】また、第２、第３の実施例に係るＤＲＡＭ
であると、増幅線対イコライザが、プリチャ−ジ電位Ｖ
ＢＬを供給できるために、増幅線対ＢＬＣ、ＢＢＬＣの
最終的なイコライズレベルを、ビット線対イコライザに
頼る必要が無くなる。この結果、プリチャ−ジ期間中に
φｔゲ−トをオフさせておくなどの技術が可能となり、
回路設計の自由度が増す。特にプリチャ−ジ期間中にφ
ｔゲ−トをオフさせ、ビット線対ＢＬ、ＢＢＬと増幅線
対ＢＬＣ、ＢＢＬＣとを、電気的に切り離しておくこと
で回路動作マ−ジンの拡大など、有用な効果を得ること
ができる。

【００８５】さらに、第１〜第４の実施例に係るＤＲＡ
Ｍであると、増幅線対イコライザ２６を設けたことで、
ビット線対ＢＬ、ＢＢＬよりも、先に増幅線対ＢＬＣ、
ＢＢＬＣがイコライズレベルに到達するという特徴的な
動作を行う。この特徴的な動作によって、次のような効
果も得られるようになってきた。

【００８６】図１０は、この発明に係るＤＲＡＭにおけ
るアクティブ期間からプリチャ−ジ期間へ移行する時の
カラムデ−タ線対の電位変化を示す図である。図１０に
示すように、この発明に係るＤＲＡＭでは、ビット線対
ＢＬ、ＢＢＬよりも、先に増幅線対ＢＬＣ、ＢＢＬＣが
プリチャ−ジ電位ＶＢＬに到達する。これによって、ビ
ット線対ＢＬ、ＢＢＬのプリチャ−ジ電位ＶＢＬへの収
束していく速度が高まる。

【００８７】図１０に示す時刻ｔ１は、イコライズが開
始される時刻であり、ビット線対ＢＬ、ＢＢＬおよび増
幅線対ＢＬＣ、ＢＢＬＣの電位はそれぞれ、同時に電位
ＶＢＬに向けて収束しだす。この後、時刻ｔ２におい
て、増幅線対ＢＬＣ、ＢＢＬＣが電位ＶＢＬに到達す
る。この時刻ｔ２あたりから、ビット線対ＢＬ、ＢＢＬ
の電位ＶＢＬへの収束速度が顕著に高まる。この原因と
しては、ビット線対ＢＬ、ＢＢＬの電位が、増幅線対Ｂ
ＬＣ、ＢＢＬＣの電位と容量結合し、電位ＶＢＬに引か
れていくこと、並びにφｔゲ−トを導通させたままの時
には、これを介して、ビット線対ＢＬ、ＢＢＬに電位Ｖ
ＢＬが供給されること、が考えられる。

【００８８】尚、図１０には、破線Ｉが示されている
が、このＩ線は、上記の作用を考慮しなかった場合に推
測されるビット線対ＢＬ、ＢＢＬの電位変化を示すもの
である。このＩ線と実際の電位変化を示す線とを比較す
ると明確なように、実際の電位変化の方が、電位ＶＢＬ
に到達するまでΔｔだけ早まる。

【００８９】従って、ビット線対ＢＬ、ＢＢＬよりも先
に、増幅線対ＢＬＣ、ＢＢＬＣの電位を電位ＶＢＬとす
ることでも、イコライズ時間を短縮することができる。
また、この発明は、次のような変形も可能である。

【００９０】φｔゲ−ト１８を、トランジスタに変え、
他の高抵抗素子、例えばシリコン基板中に形成された不
純物拡散層抵抗や、シリコン基板上に形成されたポリシ
リコン膜などによる抵抗部材としても良い。このように
しても、カラムデ−タ線対を、メモリセル側のビット線
対、並びにカラムゲ−ト側のセルデ−タ増幅線対それぞ
れに容量分割することができる。

【００９１】

【発明の効果】以上説明したように、この発明によれ
ば、イコライズ時間を短縮できる半導体記憶装置を提供
できる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施例に係るＤＲＡＭ
の構成図。

【図２】図２はこの発明の第１の実施例に係るＤＲＡＭ
の動作サイクルを説明するための図。

【図３】図３はこの発明の第１の実施例に係るＤＲＡＭ
の動作波形図。

【図４】図４はこの発明の第１の実施例に係るＤＲＡＭ
の配線容量を説明するための図。

【図５】図５はこの発明の第１の実施例に係るＤＲＡＭ
の動作タイミングと従来のＤＲＡＭの動作タイミングと
を比較するための図で、（ａ）図は従来のＤＲＡＭの動
作タイミングを示す図、（ｂ）図は第１の実施例に係る
ＤＲＡＭの動作タイミングを示す図。

【図６】図６はこの発明の第２の実施例に係るＤＲＡＭ
の構成図。

【図７】図７はこの発明の第２の実施例に係るＤＲＡＭ
の動作波形図。

【図８】図８はこの発明の第３の実施例に係るＤＲＡＭ
の構成図。

【図９】図９はこの発明の第４の実施例に係るＤＲＡＭ
の主要部分の構成図。

【図１０】図10はこの発明に係るＤＲＡＭにおけるカラ
ムデ−タ線対の電位変化を示す図。

【図１１】図11は従来のＤＲＡＭの構成図。

【図１２】図12は従来のＤＲＡＭの動作波形図。

【図１３】図13は図11に示すトランジスタＮ２の断面
図。

【符号の説明】

１０，１０Ａ，１０Ｂ…メモリセルアレイ、１２…入／
出力線（ＤＱ線）対、１４…ビット線対イコライザ、１
６…リストア回路、１８，１８Ａ，１８Ｂ…φｔゲ−
ト、２０…センス回路、２２…カラムゲ−ト、２４…メ
モリセル、２６…増幅線対イコライザ。

Claims

【特許請求の範囲】

【請求項１】第１のメモリセルが接続された第１のビ
ット線と、前記第１のメモリセルとは異なる第２のメモリセルが接
続され、前記第１のビット線と対をなす第２のビット線
と、前記第１のビット線に電流通路の一端が接続された第１
の高抵抗素子と、前記第２のビット線に電流通路の一端が接続された第２
の高抵抗素子と、前記第１の高抵抗素子の電流通路の他端に一端が接続さ
れた第１のセルデ−タ増幅線と、前記第２の高抵抗素子の電流通路の他端に一端が接続さ
れ、前記第１のセルデ−タ増幅線と対をなす第２のセル
デ−タ増幅線と、前記第１のセルデ−タ増幅線の他端に電気的に結合され
た第１のセルデ−タ入出力線と、前記第２のセルデ−タ増幅線の他端に電気的に結合さ
れ、前記第２のセルデ−タ入出力線と対をなす第２のセ
ルデ−タ入出力線とを具備し、前記第１のセルデ−タ増幅線および前記第２のセルデ−
タ増幅線それぞれの電位を初期化するためのセルデ−タ
増幅線初期化手段をさらに具備することを特徴とする半
導体記憶装置。
【請求項２】前記初期化手段に加え、さらに前記第１
のビット線および前記第２のビット線それぞれの電位状
態を初期化するためのビット線初期化手段を具備するこ
とを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】前記第１、第２の高抵抗素子の抵抗体
は、絶縁ゲ−ト型ＦＥＴのソ−ス〜ドレイン間抵抗、半
導体基板中に形成された拡散層抵抗、および半導体基板
上に形成された抵抗部材のいずれか一つから選ばれるこ
とを特徴とする請求項１あるいは請求項２いずれか一項
に記載の半導体記憶装置。
【請求項４】前記第１、第２の高抵抗素子は絶縁ゲ−
ト型ＦＥＴであり、デ−タの読み出し動作および書き込
み動作中、前記絶縁ゲ−ト型ＦＥＴの電流通路の一端〜
他端間が導通されることを特徴とする請求項１あるいは
請求項２いずれか一項に記載の半導体記憶装置。
【請求項５】前記セルデ−タ増幅線初期化手段は、セ
ルデ−タ増幅線対のプリチャ−ジ期間中、少なくとも１
度は、前記第１、第２のセルデ−タ増幅線どうしを短絡
させることを特徴とする請求項１乃至請求項４いずれか
一項に記載の半導体記憶装置。
【請求項６】前記セルデ−タ増幅線初期化手段は、少
なくとも一つの絶縁ゲ−ト型ＦＥＴからなり、この少な
くとも一つの絶縁ゲ−ト型ＦＥＴは、その電流通路の一
端が前記第１のセルデ−タ増幅線に接続され、その電流
通路の他端が前記第２のセルデ−タ増幅線に接続され、
プリチャ−ジ期間中、そのゲ−トに少なくとも１度は、
前記ＦＥＴを導通させるための信号が供給されることを
特徴とする請求項５に記載の半導体記憶装置。
【請求項７】カラムデ−タ線対と、このカラムデ−タ線対を、メモリセル側のビット線対、
並びにカラムゲ−ト側のセルデ−タ増幅線対それぞれに
容量分割するための分割手段とを具備し、前記容量分割された増幅線対のイコライズ完了に要する
時間を、前記ビット線対のイコライズ完了に要する時間
より、短くなるように構成したことを特徴とする半導体
記憶装置。
【請求項８】カラムデ−タ線対と、このカラムデ−タ線対を、メモリセル側のビット線対、
並びにカラムゲ−ト側のセルデ−タ増幅線対それぞれに
容量分割するための分割手段と、前記セルデ−タ増幅線対をイコライズするためのイコラ
イズ回路とを具備することを特徴とする半導体記憶装
置。
【請求項９】第１のメモリセルアレイと、第２のメモリセルアレイと、一端を、前記第１のメモリセルアレイのメモリセルに接
続した第１のビット線対と、一端を、前記第２のメモリセルアレイのメモリセルに接
続した第２のビット線対と、前記第１のビット線対の他端に接続された第１の接続ス
イッチと、前記第２のビット線対の他端に接続された第２の接続ス
イッチと、前記第１の接続スイッチと前記第２の接続スイッチとを
互いに接続するセルデ−タ増幅線対と、前記セルデ−タ増幅線対に、電流通路の一端を接続した
カラム選択スイッチと、前記セルデ−タ増幅線対をイ
コライズするためのイコライズ回路とを具備することを
特徴とする半導体記憶装置。
【請求項１０】前記第１、第２の接続スイッチを、少
なくともセルデ−タ増幅線対のイコライズ時間中ともに
オフさせておくように構成したことを特徴とする請求項
９に記載の半導体記憶装置。