JP2876830B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2876830B2
JP2876830B2 JP3183110A JP18311091A JP2876830B2 JP 2876830 B2 JP2876830 B2 JP 2876830B2 JP 3183110 A JP3183110 A JP 3183110A JP 18311091 A JP18311091 A JP 18311091A JP 2876830 B2 JP2876830 B2 JP 2876830B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にビット線対を選択するカラムスイッチ回路に関す
る。
【０００２】
【従来の技術】従来の半導体記憶装置は図７と図９に示
す。図７に示す半導体記憶装置は、複数のビット線対Ｂ
Ｌ0／ＢＬ0(オーハ゛ーライン)〜ＢＬ1／ＢＬ1(オーハ゛ーライン)を選択
的にデータ線ＤＬ，ＤＬ(オーハ゛ーライン)に接続するカラムス
イッチ２３を備えており、カラムスイッチ２３はＮＭＯ
ＳトランジスタＭ1，Ｍ4とＭ1，Ｍ4とは逆相のゲート入
力となるＰＭＯＳトランジスタＭ2，Ｍ3からなるトラン
スファーゲートで構成されている。
【０００３】一方、図９のカラムスイッチ３３はビット
線対ＢＬ0〜ＢＬ1(オーハ゛ーライン)をＮＭＯＳトランジスタＭ
5，Ｍ6の入力とし、Ｍ5，Ｍ6と直列に挿入されたＮＭＯ
ＳトランジスタＭ7のゲートを列アドレスデータ回路３
８に接続する差動増幅回路で構成されている。
【０００４】まず、図７に示した従来例の動作を図８を
参照して説明する。アドレス信号の変化を検出してパル
ス信号を発生するアドレス遷移検出回路２６からワード
線を活性化するパルス信号ＸＥと、センスアンプ回路２
５を活性化するパルス信号ＳＥと、プリチャージ回路２
２を活性化するパルス信号Ｐが所定のタイミング（ｔ
1，ｔ2）で出力される。行アドレスデコーダ回路２７は
アドレス信号Ａ0〜Ａnをデコードし、選択されたワード
線Ｗ0はパルス信号ＸＥが低レベル状態では低レベル状
態を保ち、パルス信号ＸＥが高レベル状態となったとき
にだけワード線Ｗ0は高レベル状態に移行する。なお、
ビット線ＢＬ，ＢＬ(オーハ゛ーライン)及びデータ線ＤＬ，ＤＬ
(オーハ゛ーライン)はパルス信号Ｐにより予めプリチャージが行
われる。つまり、ワード線Ｗ0が低レベルの間にプリチ
ャージ回路２２のプリチャージ用トランジスタはオン状
態となり、全ビット線対とデータ線はプリチャージされ
る。逆にワード線Ｗ0が高レベルの時、プリチャージ用
トランジスタはオフ状態となり、ビット線対ＢＬ0，Ｂ
Ｌ0(オーハ゛ーライン)とデータ線ＤＬ0，ＤＬ0(オーハ゛ーライン)には
電荷が供給されない状態となる。
【０００５】このようにワード線Ｗ0が高レベル状態と
なり、プリチャージ回路２２がオフ状態となって、選択
されたメモリセル２１のデータがビット線ＢＬ0〜ＢＬ1
(オーハ゛ーライン)に出力される。もし、メモリセル２１が高レ
ベルのデータを保持しているとメモリセル２１に接続さ
れたビット線は高レベルのままであり、逆に低レベルの
データの読み出されるビット線は低レベルになる。
【０００６】その後、ワード線Ｗ0が高レベルから低レ
ベルに変わったところでビット線の低レベルは再び高レ
ベルにプリチャージされる（ｔ3）。
【０００７】一方、列デコーダ回路２８によりカラムス
イッチ選択信号Ｓ0が低レベルから高レベルに変わる
と、トランジスタＭ1，Ｍ2，Ｍ3，Ｍ4がオン状態とな
り、ビット線ＢＬ0，ＢＬ0(オーハ゛ーライン)の状態がそのまま
データ線ＤＬ0，ＤＬ0(オーハ゛ーライン)に伝達され、センスア
ンプ回路２５に入力される。センスアンプ回路２５で増
幅されたデータはデータラッチ／出力バッファ回路２９
から外部に出力される。
【０００８】次に、図９に示された従来例の動作を図１
０を参照して説明する。この例も図７に示した従来例と
同様に、行アドレスデコーダ回路３７がワード線Ｗ0を
選択して、プリチャージ回路３２をオフ状態にして、メ
モリセル３１のデータがビット線ＢＬ0〜ＢＬ0(オーハ゛ーライ
ン)、ＢＬ1〜ＢＬ1(オーハ゛ーライン)に出力される。一方、列デ
コーダ回路３８によりすでにカラムスイッチ選択信号Ｓ
0は低レベルから高レベルに変わっており、カラムスイ
ッチ回路３３のＮＭＯＳトランジスタＭ7はオン状態と
なっている。この例のカラムスイッチ回路３３はビット
線ＢＬ0〜ＢＬ1(オーハ゛ーライン)をＮＭＯＳトランジスタＭ
5，Ｍ6のゲート入力としており、ＮＭＯＳトランジスタ
Ｍ5，Ｍ6のソースを共通接点とし、該接点接地との間に
列アドレスデコーダ回路３８により選択される信号Ｓを
ゲート入力とするＮＭＯＳトランジスタＭ7が接続され
ている。このカラムスイッチ回路３３はＮＭＯＳトラン
ジスタＭ7がオン状態、つまり選択状態の時、ＮＭＯＳ
トランジスタＭ5，Ｍ6のゲート電位、つまりビット線Ｂ
Ｌ，ＢＬ(オーハ゛ーライン)の電位差を増幅してデータ線ＤＬ，
ＤＬ(オーハ゛ーライン)に出力する。ワード線Ｗが低レベルの間
に、ビット線ＢＬ0〜ＢＬ1(オーハ゛ーライン)は高レベルにプリ
チャージされるので、カラムスイッチ選択信号Ｓ0が高
レベルの間中、ＮＭＯＳトランジスタＭ5，Ｍ6，Ｍ7は
オン状態となり、データ線ＤＬ，ＤＬ(オーハ゛ーライン)のプリ
チャージ回路３４がオン状態であれば、電流は電源レベ
ルから、ＮＭＯＳトランジスタＭ5またはＭ6とＮＭＯＳ
トランジスタＭ7を通って接地へ常に流れている。
【０００９】図９に示す従来例でも、センスアンプ回路
３５で増幅されたデータはデータバス線ＤＢに出力さ
れ、次にデータラッチ／出力バッファ３９を通ってデー
タ端子ＤOUTに出力される。
【００１０】
【発明が解決しようとする課題】以上説明してきた従来
のカラムスイッチ回路２３，３３のうち、トランスファ
ーゲート方式の例（図７）では、カラムスイッチ回路２
３のトランジスタＭ1〜Ｍ4を常にオン状態にしていて
も、プリチャージ回路２２とワード線Ｗからパルス信号
ＸＥ，Ｐで制御されているので、電流はワード線Ｗが高
レベルになっている時だけプリチャージ回路２２から流
れ、消費電流は比較的少ないもののレイアウト上で次の
ような問題点があった。すなわちＰＭＯＳトランジスタ
Ｍ2，Ｍ3とＮＭＯＳトランジスタＭ1，Ｍ4を配置する時
にラッチアップ現象を防止するために、これらトランジ
スタの分離幅を十分に取る必要があり、さらにＰＭＯＳ
トランジスタＭ2，Ｍ3のデザインルール、例えばチャネ
ル長、Ｐ+拡散層分離間隔等は、Ｐ+のアクセプタとして
使うボロンの拡散係数がＮＭＯＳトランジスタの場合の
ドナーとしてのヒ素よりも大きいので、ＮＭＯＳトラン
ジスタのデザインルールより大きく、トランジスタサイ
ズが大きくなりがちであった。その結果、メモリセル幅
と同一幅でカラムスイッチ２３を配置することは非常に
難しかった。
【００１１】一方、図９に示されている従来例では、カ
ラムスイッチ回路３３はＮＭＯＳトランジスタだけで構
成されているので上述のレイアウト上問題は少ないが、
電流がプリチャージ回路３４からＮＭＯＳトランジスタ
Ｍ5，Ｍ6，Ｍ7がオン状態である限り接地へ流れ込み、
消費電流が増加するという問題点がある。しかも、ワー
ド線Ｗが非選択状態でも、カラムスイッチ３３がオン状
態であれば、電流が流れてしまう。従来カラムアドレス
選択信号はサイクルタイムと同サイクルで変化していた
ので、サイクルタイムが長いほどカラムスイッチを通っ
て流れる電流が大きくなる。更に、ビット構成が大きく
なると、同時にオン状態となるカラムスイッチ３３の数
がビット構成と同じだけ増えるので、（カラムスイッチ
一台に流れる電流）×（ビット数分）だけ電流をカラム
スイッチ回路で消費することになる。
【００１２】
【課題を解決するための手段】本願第１発明の要旨は、
行列状に配置されデータビットをそれぞれ記憶する複数
のメモリセルと、メモリセルの複数の行にそれぞれ接続
され、選択的に活性化される複数のワード線と、アドレ
ス遷移後のデータアクセスサイクル中に第１制御パルス
信号と第２制御パルス信号を出力するアドレス遷移検出
回路と、第１制御パルス信号に応答して行アドレスに対
応するワード線をデータアクセスサイクル中の第１期間
の間、選択的に活性化するアドレスデコーダと、データ
回路に接続されたデータ線対と、メモリセルの複数の列
にそれぞれ接続され、選択されたワード線に接続された
メモリセルに記憶されているデータビットに対応する電
圧差がそれぞれ形成される複数のビット線対と、上記第
２制御パルス信号に応答して上記データアクセスサイク
ル中の上記第１期間と異なる第２期間の間データ線対を
プリチャージするプリチャージ回路と、上記データ線対
と上記複数のビット線対との間にそれぞれ接続され選択
信号に応答して選択されたビット線対上の電圧差に対応
する電圧差を上記データ線対上に発生させる複数の列ス
イッチ回路と、列アドレスに対応する列スイッチ回路に
上記選択信号を供給する列アドレスデコーダとを備えた
半導体記憶装置において、上記複数の列スイッチ回路の
各々は、上記データ線対を構成するデータ線と共通ノー
ドとの間に接続され対応するビット線対を構成するビッ
ト線でゲート制御される第１トランジスタ及び第２トラ
ンジスタと、上記共通ノードと固定電圧源との間に接続
され、活性化パルス信号でゲート制御された第３トラン
ジスタとを有し、上記アドレス遷移検出回路は制御信号
として更に第３制御パルス信号を上記列アドレスデコー
ダ回路に供給し、上記列アドレスデコーダは上記第３制
御パルス信号に応答して上記第１期間中の第３期間の間
上記活性化パルス信号を上記列アドレスに対応する列ス
イッチ回路の第３トランジスタに供給することである。
【００１３】本願第２発明の要旨は、上記複数の列スイ
ッチ回路はそれぞれの第３トランジスタと上記固定電圧
源との間に接続された第４トランジスタをそれぞれ有し
ており、上記第３制御パルス信号は上記列アドレスデコ
ーダ回路に代わりに上記第４トランジスタのゲートに供
給され、上記列アドレスデコーダ回路は選択された列ア
ドレスに応答して上記選択信号を形成することである。
【００１４】
【００１５】
【発明の作用】上記構成に係る半導体記憶装置では、メ
モリセルからデータがビット線対に読みだされると、ビ
ット線対上に電圧差が生じる。列アドレスビットで指定
されたカラムスイッチはカラム選択信号で活性化され、
データ線の一方を放電し、ビット線対上の電圧差をデー
タ線対に転送する。この時、アドレス遷移検出回路から
供給される制御パルス信号が活性レベルにある間のみカ
ラムスイッチはオンし、その他の期間はオフに留まる。
【００１６】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１実施例に係る半導体記憶
装置の回路図であり、図２は第１実施例の列アドレスデ
コーダ７の回路図、図３は第１実施例のタイミング図、
図１１はプリチャージ回路の回路図である。
【００１７】図１において、行列状のメモリセル１はワ
ード線Ｗとビット線対ＢＬに接続されており、ワード線
Ｗは行アドレスでデコーダー７で選択される。ビット線
対ＢＬはカラムスイッチ回路３を介してデータ線ＤＬ(オ
ーハ゛ーライン)に接続され、データ線ＤＬ，Ｄ(オーハ゛ーライン)はセ
ンスアンプ回路５とデータラッチ／出力バッファ回路９
を介してデータ端子ＤOUTに至る。ビット線対ＢＬとデ
ータ線ＤＬ，ＤＬ(オーハ゛ーライン)はプリチャージ回路２，４
でプリチャージされ、アドレス遷移検出回路６は制御用
パルス信号ＸＥ，ＳＥ，Ｐを発生する。
【００１８】列アドレスデコーダ回路８はインバータＩ
1〜Ｉ6とナンドゲートＮＡ1〜ＮＡ4で構成されている。
【００１９】次に第１実施例の動作を説明する。アドレ
ス入力信号Ａ０〜Ａｎによって行アドレスと列アドレス
が各々行アドレスデコーダ回路７と列アドレスデコーダ
回路８に供給される。前記アドレス信号の変化は、アド
レス遷移検出回路６で検出され、パルス信号を順次発生
させる。まず、時刻ｔ１１にワード線を活性化するパル
ス信号ＸＥと列アドレス選択信号を活性化するパルス信
号ＹＥが発生し、次に、時刻ｔ１２にプリチャージ回路
を非活性化するパルス信号Ｐとセンスアンプ回路５を活
性化するパルス信号ＳＥが発生する。
【００２０】行アドレスデコーダ回路７で選択されたワ
ード線Ｗ0，Ｗ1がパルス信号化ＸＥに応答して選択され
る。しかしながら、ビット線対ＢＬ、データ線ＤＬ，Ｄ
Ｌ(オーハ゛ーライン)はワード線Ｗが低レベルの間にプリチャー
ジされており、高レベルに移行するとパルス信号Ｐによ
ってプリチャージ回路２，４はオフ状態となる。ワード
線Ｗ0，Ｗ1が高レベルになると、メモリセル１からデー
タがビット線ＢＬ0，ＢＬ(オーハ゛ーライン)，ＢＬ1，ＢＬ(オーハ
゛ーライン)に出力され、メモリセル１のデータは高レベルの
ノード側のビット線を高レベル状態のままにし、低レベ
ルノード側のビット線を高レベルから低レベルに移行さ
せる。ワード線Ｗ0，Ｗ1が低レベルに再び変化したとこ
ろでビット線対ＢＬは再び高レベルになる。
【００２１】一方、列アドレスデコーダ回路８で選択さ
れた信号Ｂ0 はパルス信号ＹＥと共にナンドゲートＮＡ
3 に供給され、パルス信号化されたカラムスイッチ選択
信号Ｓ0が出力される。このカラムスイッチ選択信号Ｓ0
で選択されるＮＭＯＳトランジスタＭ10は、選択信号Ｓ
0 が高レベルの間だけオン状態となり、カラムスイッチ
３を活性化する。このカラムスイッチ３はビット線対Ｂ
Ｌをゲート入力とするＮＭＯＳトランジスタＭ8，Ｍ9を
有しており、これらのソース接点Ｎ1 は共通で、このソ
ースＮ1 と接地との間にＮＭＯＳトランジスタＭ10が配
置されている。したがって、ＮＭＯＳトランジスタＭ8
のドレインはデータ線ＤＬに、ＮＭＯＳトランジスタＭ
9 のドレインはデータ線ＤＬ(オーハ゛ーライン)に接続される構
成となっている。
【００２２】今、ワード線Ｗ0により選択されたメモリ
セル１からビット線ＢＬ0に高レベルが、ビット線ＢＬ0
(オーハ゛ーライン)に低レベルがそれぞれ出力され、ビット線Ｂ
Ｌ0とＢＬ0(オーハ゛ーライン)の電位と接点Ｎ1の電位差によ
り、ＮＭＯＳＭ10がオン状態となるので、データ線ＤＬ
0，ＤＬ0(オーハ゛ーライン)に電位差が生じる。この電位差はＢ
Ｌ0−Ｎ1＞ＢＬ0(オーハ゛ーライン)−Ｎ1であれば、ＤＬ0＜Ｄ
Ｌ0(オーハ゛ーライン)となり、ＢＬ0−Ｎ1＜ＢＬ0(オーハ゛ーライン)−
Ｎ1であればＤＬ0＞ＤＬ0(オーハ゛ーライン)になる。
【００２３】この例では、カラムスイッチ３がＮＭＯＳ
トランジスタだけで構成されているので、カラムスイッ
チ３が占有する面積を小さくすることができ、またカラ
ムスイッチ信号Ｓ0をパルス信号化しているので、カラ
ムスイッチで消費される電流が前記パルス信号の高レベ
ル状態の時間だけ流れる。したがって、消費電流の削減
になる。特に読み出しサイクルが長くなっても、カラム
スイッチ３がパルス信号で制御され、そのパルス幅がサ
イクル時間に依存しないので消費電流は一定となる。
【００２４】次に本発明の第２実施例について図面を参
照して説明する。図４は本発明の第２実施例を示す回路
図であり、図５に第２実施例の列アドレスデコーダ１８
の回路図を示し、図６は第２実施例のタイミング波形図
である。
【００２５】この例では、ビット線対ＢＬ上にメモリセ
ル１１からデータを出力する動作は第１実施例と同様で
ある。カラムスイッチ回路１３はビット線対ＢＬを入力
とし、ソースＮ2を共通とするＮＭＯＳトランジスタＭ1
1，Ｍ12と、接地間に設けられたＮＭＯＳトランジスタ
Ｍ13，Ｍ14とを備えている。ＮＭＯＳトランジスタＭ13
のゲート入力はカラムスイッチ活性化パルス信号ＹＥで
あり、ＮＭＯＳトランジスタＭ14のゲート入力はカラム
アドレス選択信号Ｓである。またＮＭＯＳトランジスタ
Ｍ11のドレインはデータ線ＤＬに、ＮＭＯＳトランジス
タＭ12のドレインはデータ線ＤＬ(オーハ゛ーライン)に接続され
ている。
【００２６】列アドレス入力が列アドレスデコーダ回路
１８でデコードされ、カラムアドレス選択信号Ｓが一本
選択される。一方、アドレス遷移検出回路１６によって
パルス信号ＹＥがＮＭＯＳトランジスタＭ13のゲート入
力される。ＮＭＯＳトランジスタＭ13とＭ14が共にオン
状態となったとき、カラムスイッチ１３は活性化され、
選択されたビット線ＢＬ，ＢＬ(オーハ゛ーライン)の電位がデー
タ線ＤＬ，ＤＬ(オーハ゛ーライン)に伝達される。この例におい
ても、カラムスイッチ回路１３はカラムアドレス信号Ｓ
によってＮＭＯＳトランジスタＭ14がオン状態であって
も、パルス信号ＹＥが高レベルの間だけしか活性化され
ないので、カラムスイッチ１３で消費される電流は従来
例に比べて減少する。しかも、サイクル時間が長くなっ
てもカラムスイッチ１３で消費される電流は第１実施例
と同様に一定である。
【００２７】この例においては、カラムスイッチ活性化
信号ＹＥはカラムスイッチ１３に直接入力されているの
で、列アドレスデコーダ回路１８のトランジスタ数を第
１実施例より少なくすることができる。
【００２８】
【発明の効果】以上説明したように、本発明はカラムス
イッチの選択信号をアドレス遷移検出回路出力のパルス
信号で制御しているので、カラムスイッチ回路で消費す
る電流をビット構成を増やしたり、サイクル時間を長く
しても少なく一定に抑制できるという効果がある。
【００２９】例えば、図９に示した従来例では、カラム
スイッチ１台当り３ミリアンペアの電流を消費してお
り、８ビット構成では、カラムスイッチ８台が同時に活
性化されるので３×８＝２４ミリアンペアの電流を消費
していた。一方、本発明では、例えば読み出しサイクル
時間１５０ナノ秒のうち、パルス信号ＹＥが活性化され
る期間を３０ナノ秒とすると、２４×３０／１５０＝
４．８ミリアンペアとなり、著しく電流削減が達成でき
る。
【図面の簡単な説明】
【図１】第１実施例の回路図である。
【図２】第１実施例の列アドレスデコーダ回路の回路図
である。
【図３】第１実施例のタイミングチャートである。
【図４】第２実施例の回路図である。
【図５】第２実施例の列アドレスデコーダ回路を示す回
路図である。
【図６】第２実施例のタイミングチャートである。
【図７】従来例の回路図である。
【図８】従来例のタイミングチャートである。
【図９】他の従来例の回路図である。
【図１０】他の従来例のタイミングチャートである。
【図１１】プリチャージ回路の回路図である。
【符号の説明】
１，１１，２１，３１ メモリセル ２，１２，２２，３２ ビット線プリチャージ回路 ３，１３，２３，３３ カラムスイッチ回路 ４，１４，２４，３４ データ線プリチャージ回路 ５，１５，２５，３５ センスアンプ回路 ６，１６，２６，３６ アドレス遷移検出回路 ７，１７，２７，３７ 行アドレスデコーダ回路 ８，１８，２８，３８ 列アドレスデコーダ回路 Ｍ2，Ｍ3，Ｍ91，Ｍ92，Ｍ93 ＰＭＯＳトランジスタ Ｍ1，Ｍ4〜Ｍ14 ＮＭＯＳトランジスタ Ｗ ワード線 ＢＬ ビット線対 ＤＬ，ＤＬ(オーハ゛ーライン) データ線 Ｓ カラムスイッチ選択信号 ＸＥ ワード線活性化パルス信号 ＳＥ センスアンプ回路活性化パルス信号 Ｐ プリチャージ回路活性化パルス信号 ＹＥ カラムスイッチ回路活性化パルス信号 Ａ アドレス入力信号 Ｂ カラムアドレスデコード信号 Ｎ1，Ｎ2 接点 ９，１９，２９，３９ データラッチ／出力バッファ回
路 ＤＢ データバス線 ＤOUT データ出力端子

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】行列状に配置されデータビットをそれぞれ
    記憶する複数のメモリセルと、 メモリセルの複数の行にそれぞれ接続され、選択的に活
    性化される複数のワード線と、 アドレス遷移後のデータアクセスサイクル中に第１制御
    パルス信号と第２制御パルス信号を出力するアドレス遷
    移検出回路と、 第１制御パルス信号に応答して行アドレスに対応するワ
    ード線をデータアクセスサイクル中の第１期間の間、選
    択的に活性化するアドレスデコーダと、 データ回路に接続されたデータ線対と、 メモリセルの複数の列にそれぞれ接続され、選択された
    ワード線に接続されたメモリセルに記憶されているデー
    タビットに対応する電圧差がそれぞれ形成される複数の
    ビット線対と、 上記第２制御パルス信号に応答して上記データアクセス
    サイクル中の上記第１期間と異なる第２期間の間データ
    線対をプリチャージするプリチャージ回路と、 上記データ線対と上記複数のビット線対との間にそれぞ
    れ接続され選択信号に応答して選択されたビット線対上
    の電圧差に対応する電圧差を上記データ線対上に発生さ
    せる複数の列スイッチ回路と、 列アドレスに対応する列スイッチ回路に上記選択信号を
    供給する列アドレスデコーダとを備えた半導体記憶装置
    において、 上記複数の列スイッチ回路の各々は、上記データ線対を
    構成するデータ線と共通ノードとの間に接続され対応す
    るビット線対を構成するビット線でゲート制御される第
    １トランジスタ及び第２トランジスタと、上記共通ノー
    ドと固定電圧源との間に接続され、活性化パルス信号で
    ゲート制御された第３トランジスタとを有し、 上記アドレス遷移検出回路は制御信号として更に第３制
    御パルス信号を上記列アドレスデコーダ回路に供給し、 上記列アドレスデコーダは上記第３制御パルス信号に応
    答して上記第１期間中の第３期間の間、上記活性化パル
    ス信号を上記列アドレスに対応する列スイッチ 回路の第
    ３トランジスタに供給すること を特徴とする半導体記憶
    装置。
  2. 【請求項２】 上記複数の列スイッチ回路はそれぞれの
    第３トランジスタと上記固定電圧源との間に接続された
    第４トランジスタをそれぞれ有しており、上記第３制御
    パルス信号は上記列アドレスデコーダ回路に代わりに上
    記第４トランジスタのゲートに供給され、上記列アドレ
    スデコーダ回路は選択された列アドレスに応答して上記
    選択信号を形成する請求項１記載の半導体記憶装置。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3011570B2 (ja) * 1993-04-30 2000-02-21 株式会社東芝 半導体メモリ
JP2875476B2 (ja) * 1993-12-06 1999-03-31 松下電器産業株式会社 半導体メモリ装置
US5438548A (en) * 1993-12-10 1995-08-01 Texas Instruments Incorporated Synchronous memory with reduced power access mode
JPH07220487A (ja) * 1994-01-27 1995-08-18 Toshiba Corp 不揮発性メモリ回路
US5493532A (en) * 1994-05-31 1996-02-20 Sgs-Thomson Microelectronics, Inc. Integrated circuit memory with disabled edge transition pulse generation during special test mode
JPH07326192A (ja) * 1994-05-31 1995-12-12 Toshiba Micro Comput Eng Corp 半導体記憶装置
US5566434A (en) * 1994-06-15 1996-10-22 Jps Automotive Products Corporation Air bag for use in a motor vehicle and method of producing same
JP3257938B2 (ja) * 1995-11-20 2002-02-18 株式会社日立製作所 半導体集積回路装置
JP3225813B2 (ja) * 1995-11-20 2001-11-05 富士通株式会社 半導体記憶装置
JPH09265791A (ja) * 1996-03-28 1997-10-07 Nec Corp 半導体記憶装置
KR100218307B1 (ko) * 1996-07-01 1999-09-01 구본준 반도체 메모리소자의 칼럼디코딩회로
US5767737A (en) * 1996-08-09 1998-06-16 Mosel Vitelic Methods and apparatus for charging a sense amplifier
US5768200A (en) * 1996-12-03 1998-06-16 Mosel Vitelic Corporation Charging a sense amplifier
US5828610A (en) * 1997-03-31 1998-10-27 Seiko Epson Corporation Low power memory including selective precharge circuit
KR100253297B1 (ko) * 1997-06-11 2000-04-15 김영환 메모리 소자의 어드레스 천이 검출회로
JP3984331B2 (ja) * 1997-08-01 2007-10-03 松下電器産業株式会社 差動伝送方法及び差動伝送回路
US6072738A (en) * 1998-03-09 2000-06-06 Lsi Logic Corporation Cycle time reduction using an early precharge
US6236603B1 (en) * 2000-01-21 2001-05-22 Advanced Micro Devices, Inc. High speed charging of core cell drain lines in a memory device
JP4492897B2 (ja) * 2000-06-15 2010-06-30 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4458699B2 (ja) * 2001-03-06 2010-04-28 株式会社東芝 半導体集積回路
US6788591B1 (en) * 2003-08-26 2004-09-07 International Business Machines Corporation System and method for direct write to dynamic random access memory (DRAM) using PFET bit-switch
JP4851189B2 (ja) * 2006-01-11 2012-01-11 エルピーダメモリ株式会社 半導体記憶装置及びそのテスト方法
US8773924B2 (en) * 2012-12-05 2014-07-08 Lsi Corporation Read assist scheme for reducing read access time in a memory
JP2015032327A (ja) * 2013-07-31 2015-02-16 ルネサスエレクトロニクス株式会社 半導体装置、及びデータ読み出し方法
US10431269B2 (en) * 2015-02-04 2019-10-01 Altera Corporation Methods and apparatus for reducing power consumption in memory circuitry by controlling precharge duration

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS598192A (ja) * 1982-07-07 1984-01-17 Toshiba Corp 半導体記憶装置
US4719602A (en) * 1985-02-07 1988-01-12 Visic, Inc. Memory with improved column access
US4636991A (en) * 1985-08-16 1987-01-13 Motorola, Inc. Summation of address transition signals
JPS6286599A (ja) * 1985-10-09 1987-04-21 Nec Corp 半導体記憶装置
US4712197A (en) * 1986-01-28 1987-12-08 Motorola, Inc. High speed equalization in a memory
JPH0770214B2 (ja) * 1986-11-14 1995-07-31 三菱電機株式会社 半導体記憶装置
US4922461A (en) * 1988-03-30 1990-05-01 Kabushiki Kaisha Toshiba Static random access memory with address transition detector
JPH01251496A (ja) * 1988-03-31 1989-10-06 Toshiba Corp スタティック型ランダムアクセスメモリ
JPH0814989B2 (ja) * 1989-05-09 1996-02-14 日本電気株式会社 内部同期型スタティックｒａｍ
EP0419852A3 (en) * 1989-09-22 1992-08-05 Texas Instruments Incorporated A memory with selective address transition detection for cache operation

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Publication number Publication date
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KR960000890B1 (ko) 1996-01-13
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DE69216695D1 (de) 1997-02-27
DE69216695T2 (de) 1997-08-07
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