JPS6286599A

JPS6286599A - 半導体記憶装置

Info

Publication number: JPS6286599A
Application number: JP60226122A
Authority: JP
Inventors: Shingo Aizaki; 相崎　伸吾
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-10-09
Filing date: 1985-10-09
Publication date: 1987-04-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉この発明は半導体記憶装置、特に、差動増幅器の出力変
化に基づいて内部クロック信号を発生させ、該内部クロ
ック信号で出力信号の同期を行う半導体記憶装置に関す
る。

〈従来の技術〉従来、外部クロック信号を必要としない非同期式の半導
体記憶装置として、アドレス信号の変化を検知して各種
内部回路の制御信号の基礎となる内部クロック信号を発
生させる内部同期式スタティックメモリ回路が提案され
ている。この内部同期式スタティックメモリ回路は、ブ
イジフト線やバス線に設けられたバランサ回路を内部ク
ロック信号で制御してディジット、１やバス線を完全に
バランスさせた後に読み出し動作を行うことができるた
め高速化が可能であり、また、差動増幅器や出力制御回
路を内部クロック信号で制御してアドレス信号変化後読
み出し動作開始１での一定期間に流れる電流を削減でき
るため消費電力の低減が可能である。したがって、近年
においては、この種の内部同期式スタティックメモリ回
路が非同期式の半導体記憶装置の主流となっている。

このような内部同期式スタティックメモリ回路として、
従来、例えば第３図から第６図に示すようなものが提案
されている。第３図は全体構成図、第４図（ａ）〜第４
図（ｅ）、第５図お工び第６図は部分回路図である。第
３図において、（３１０）、　（３２０）。

（３３０）および（３４０）は入力バッファ回路であり
、これら人力バッファ回路（３１０）、（３２０）。

（３３０）、（３４０）に４それぞれ、アドレス信号（
Ａｉ）　（ｉ　＝０．　　ｌ　、　−、ｎ　）、チップ
セレクト信号（Ｃ８）、書き込みデータ信号（ＤＩＮ）
およびライトイネーブル信号（ＷＥ）が入力している。

人力バッファ回路（３１０）は、第４図（ａ）に拝承す
る工うに、３つのＮｏ几素子（３１１）、１つのＮＡＮ
Ｄ素子（３１２）、４つのＮＯＴ素子（３１３）および
１つの遅延素子（３１４）”、（有している。この人カ
バソファ回路（３１０）は、アドレス信号（Ａｉ）お工
び入力バッファ回路（３２０）から出力されるチップセ
レクトバッファ信号（ＣＳ’　）を基にアドレス信号（
Ａ１）に対し同相のアドレスバッファ信号（Ａｉ’）お
よび逆相のアドレスバッファ信号（Ａ＋’）をＸアドレ
スデコーダ（３６０）およびＹアドレスデコーダ（３７
０）へそれぞれ出力し、またアドレス８号（Ａｉ　）の
ハイレベルカラロウレベルまたはロウレベルからハイレ
ベルへの変化を検知して一定期間ハイレベルを維持する
パルス状のアドレス信号変化検知信号（φｉ）を発生し
、該信号（φ査）を基本内部クロック信号発生回路（３
５０）へ出力する。入カパッフア回路（３２０）は、第
４図（ｂ）に示すように、１つのＮＯ几素子（３２１）
、５つのＮＯＴ素子（３２３）および遅延素子（３２４
）を有し、入力するチップセレクト信号（ＣＳ）を基に
チップセレクトバッファ信号（Ｃ８’）およびチップセ
レクト信号変化検知信号（φａＳ）を出力する。

チップセレクトバッファ信号ＣＣ８’）ｕ、各人力バッ
ファ回路（３１０）（３３０）（３４０）へ出力されて
各人カバッ７ア回路（３１０）　（３３０）　（３４０
）の入力信号の伝達を制御し、また、Ｘアドレスデコー
ダ（３６０）およびＹアドレスデコーダ（３７０）へ出
力され、さらに、出力制御回路（３９０）へ出力すれる
。チップセレクト信号変化検知信号（φＣＳ）は、チッ
プセレクト信号（ａＳ）がハイレベルからロウレベルに
変化する時に一定期間ハイレペルを維持するパルス状の
信号であり、基本内部クロック信号発生回路（３５０）
へ出力される。人力バッファ回路（３３０）は、第４図
（Ｃ）に示すように、１つのＮＯル素子（３３１）、２
つのＮＡＮＤ素子（３３２）、５つのＮＵＴ素子（３３
３）および４つの電界効果形トランジスタ（以下、Ｆ’
ＥＴと記す）（３３５）を有している。この人力バッフ
ァ回路（３３０）は、書き込みデータ信号（ＤＩＮ）と
テップセレクトバッファ信号（ｃ　ｓ’　）を基にして
、書き込みデータ信号（ＤＩＮ）と同相の信号を書き込
みバス線（ＷＢ）に、また、書き込みデータ信号（１）
ＩＮ）と逆相の信号を書き込みバス線（ＷＢ）に出力す
る。

ただし、人力バッファ回路（３３０）は、入力バッファ
回路（３４０）から入力するライトイネーブルバッファ
信号（ＷＥ’　）がハイレベルの場合すなわち読み出し
状態では書き込みバス線（ＷＢ）（ＷＢ）を共にハイイ
ンピーダンス状態に保持する。入力バッファ回路（３４
０）は、第４図（ｄ）に示すようにＮｏ几素子（３４１
）とＮＯＴ素子（３４３）を有し、ライトイネーブル信
号（ＷＥ）およびチップセレクトバッファ信号（ｃｓ’
）に基づいてライトイネーブルバッファ信号（ＷＥ’　
）を前記入力バッファ回路（３３０）と出力制御回路（
３９０）とへ出力する。

Ｘアドレスレコーダ（３６０）は、入力するアドレス信
号（Ａ屋）の組み合せにより一義的に定まるｊ番目のワ
ード線選択信号（Ｘｊ）をメモリセルマトリックス回路
（３８０）へ出力し、また、入力するチ多プセレクトバ
ッ７ア信号（ｃｓ’）がハイレベルの時すなわちメモリ
回路が非選択状態にある持金てのワード線を非選択にす
る。同様に、Ｙアドレスレコーダ（３７０）は、アドレ
ス信号（Ａｉ　）の組み合せにより決定されるに番目の
ディジットｄ選択信号（Ｙｈ）を出力し、また、入力す
るチップセレクトバッファ信号（ｃｓ’　）がハイレベ
ルであれば全てのデイツク１１を非選択にする。基本内
部クロック発生回路（３５０）は、第４図（ｅ）に示す
ようにＮＯ几素子（３５１）を有し、アドレス信号変化
検知信号（φＩ）およびチップセレクト信号変化検知信
号（φａｓ）をＮＯ几演算して得られる内部クロック信
号（φム）をメモリセルマトリックス回路（３８０）お
よび出力制御部（３９０）へ出力する。

メモリセルマトリックス回路（３８０）は、第５図に示
すように、ワード線（Ｘ）２よび対を成すディジット線
（ＤＧ）（ｉ）Ｇ）にそれぞれ結線された複数の記憶セ
ル（３８１）を有し、これら記憶セル（３８１）が行列
状に配列されている。ディジット線（ＤＧン（１）Ｇ）
は、プリチャージ回路（３８２）を介して電源に接続さ
れ、また、差動増幅器（３８３）を介して書き込みバス
線（ＶＶＢ）（ＷＢ）および読み出しバス線（ＤＢ）（
１）に接続されている。プリチャージ回路（３８２）は
、５つのＦＥＴを有し、内部クロック信号（φ人）に応
答してディジットａ（ＤＧ）（ＤＧ）を電源に接続する
とともに各ディジット線（ＤＧ）（ＤＧ）間の電圧を均
衝させる。差動増幅器（３８３）は、６つのＦＥＴを有
し、内部クロック信号（φ＾）に応答して各ディジット
線（ＤＧ）（ＤＧ）間の電圧差を増幅して読み出しバス
線（ＤＢ）（ＤＢ）に出力するとともに、ディクツ１１
選択信号（Ｙ）Ｋ応答シテ各ティジットｆａ（ＤＧ）　
（ＤＧ　）を書き込みバス線（ＷＢ）（ＷＢ）に導通す
る。読み出しバス１ｎｉ（ＤＢ）　（ＤＢ　）は、電源
との間にプリチャージ回路（３８４）が設けられ、また
、出力制御部（３９０）に接続されている。このプリチ
ャージ回路（３８４）も、内部クロック信号（φム）に
応答して各読み出しバスｍ（ＤＢ）（１３Ｂ）を電源に
導通ずるＦＥＴと、各読み出しバス線（ＤＢ）（ＤＢ）
間の電圧を均衝させるためのＦＥＴと、を有している。

なお、以下、第５図については、添字（ｏ）（ｋ）（ｊ
　）を付して各構成部分を特定する。

出力制御部（３９０）は、第６図に示す工うに、出力制
御信号発生回路（３９１）、出力制御回路（３９２）お
よび出力回路（３９３）を有している。

出力制御信号発生回路（３９１）は、遅延素子（３９１
ａ）、ＮＡＮＤ素子（３９１ｂ）、ＮＯ几素子（３９１
Ｃ）およびＮＯＴ素子（３９１ｄ）’ｉ有し、内部クロ
ック信号（φム）、チップセレクトバッファ信号（Ｇ′
）および書き込みバッファ信号（ＷＥ’）に基づき出力
制御信号（φＢ）を出力制御回路（３９２）へ出力する
。この出力制御信号（φＢ）は、内部クロック信号（φ
＾）と同相で、かつ、この内部クロック信号（φム）よ
り大きなロウレベルの期間を有している。なお、出力制
御信号（φＢ）は、チップセレクト信号（Ｃ８）がハイ
レベル、またはライトイネーブル（ｉｔ（ＷＥ）がロウ
レベルの時、ロソレベルを維持するものとする。出力制
御回路（３９２）は、Ｆ’ＥＴお工びＮＯＴ素子を有し
、読み出しバス線（ＤＢ）（ＤＢ、ｌの信号を出力制御
信号（φＢ）に応答して出力ノード（Ｎｓ　）　（Ｎｔ
）に出力する。出力回路（３９３ンは、ゲートが出力ノ
ードＣＮｔ）ＣＮｚ）に接続されて互いに逆相の信号が
入力する２つのＦＥＴｔ−電源と接地電位との間で直列
に接続して成り、このＦＥＴ間の電圧を信号として出力
する。

次に、このような内部同期式スタティックメモリ回路の
読み出し動作を、第７図（ａ）を参照して、論理”０”
の読み出しについて説明する。

まず、チップセレクト信号（ＣＳ）がロウレベルである
選択時において、アドレス信号（Ａ＋）が反転するとア
ドレスバク７ア信号（Ａｉ　”）　（Ａ　＋″）　　も
反転し、第７図（ａ）に示すように、選択状態に対応し
たワード線選択信号（Ｘｏ）およびディジットＭ＆選択
信号（Ｙｏ）がハイレベルからロウレベルへ変化して非
選択状態へ移行するとともに、パルス状のアドレス信号
変化検知信号（φ１）が出力されるため該信号（φｉ）
のパルス幅に対応して内部クロック信号（φＡ）が一定
期間ロウレベルに変化する。

この結果、ディジット線（Ｄｏｏ、ｏｏｔのプリチャー
ジ回路（３８２）および読み出しバスＮ（ＤＢ）（ＤＢ
）のプリチャージ回路（３８４）が動作し、各ディジッ
ト線（ＤＧ）（ＤＧ）お工び読み出しバス線（ＤＢ）（
ＤＢ）は電源電位（Ｖｃｃ）までグリチャージされる。

このプリジャージ動作の完了後に内部クロック信号（φ
Ａ）がロウレベルからハイレベルへｆｆｉ化−ｊると、
アドレス信号（Ａ１）の変化を検出して選択されたワー
ド線選択信号（Ｘ、）およびディジノト線選択信号（Ｙ
ｋ）がロウレベルからハイレベルへ変化するため、該信
号（Ｘｒ）（Ｙｋ）の交錯する記憶セル（３８１ｊｋ）
が選択される。そして、この記憶セル（３８１３ｋ）に
保持されていたデータ（論理”０“）は、ディジット線
（ＤＧｋ）（Ｌ）Ｇｋ）　　に現われ、該ディジット線
（１）Ｇｉ　）　（ＤＧ＋ｃ　）の差Ｍｌ瑠幅器（３８
３ｋ）によジ増幅されて読み出しバス板（ＤＢ）（ＤＢ
）へ出力される。

読み出しバス線（ＤＢ）（ＤＢ）に出力されたデータは
、出力制御部（３９０）に入力し、出力制御信号（φＢ
）に応答して制御される。ここで、出力制御信号（φＢ
）はアドレス信号（Ａｉ　）の反転時に内部クロック信
号（φＡ）に同期してハイレベルからロウレベルへ変化
するため、アドレス信号（Ａｉ　）の反転後において、
出力制御回路（３９２）は出力ノード（Ｎ、）が電源電
位（ＶＣＣ）までプリチャージされて出力ノード（Ｎ２
）が接地電位まで低下され、出力回路（３９３）Ｕ各Ｆ
ＥＴがＯＦＦ状態を保持している。したがって、この後
、読み出しバス線（ＤＪ（１）Ｂ）にデータが出力され
て読み出しバス線（ＤＢ）（ＤＢ）の電位差が出力制御
回路（３９２）の各ＦＥＴを動作させるのに充分な値を
超え、また、出力制御信号（φＢ）が出力制御信号発生
回路（３９１）の遅延素子（３９１ａ　）により設定さ
れた遅延時間に従ってロウレベルからハイレベルへ変化
すると、出力制御回路（３９２）がデータ（論理”Ｏ“
）の読み出し動作を開始する。すなわち、出力制御回路
（３９２）の出力ノード（Ｎ、）がロウレベルからハイ
レベルに変化して出力回路（３９３）の接地側ＦＥＴが
ＯＮ状態へ移行し、出力回路（３９３）の出力ノード（
Ｄｏｕｔ）に論理″ｏ”が出力される。

なお、第７図（ａ）および後述する第７図（ｂ）におい
て、（Ｎ、）は出力制御回路（３９２）のＮＯＴ素子の
入力側ノードの電位を表す。

〈発明が解決し二うとする問題点〉このような内部同期式スタティックメモリ回路は、メモ
リセルマトリックス回路（３８０）の集積度が高いため
、メモリセルマトリックス回路（３８０）を構成する各
ＦＥＴを一様に形成することが因雉で定格能力を充足し
ない記憶セル（３８１）が混在することがあった。そし
て、このような欠陥のある記憶セル（３８１）が選択さ
れると、ディジット線（ＤＧ）（１）Ｇ）に伝達される
情報量も少く、読み出しバスｄ（Ｌ）Ｂ）（ＤＢ）の電
位差が出力制御回路（３９２）の各ＦＥＴを動作させる
のに充分な値（以下、便宜上、動作値と称す）となるま
でに相当の期間を要する。この結果、第７図（ｂ）に示
すように、読今出しバスａ（ＤＢ）ＣＤＢ）の電位差が
動作値を超える前に出力制御信号（φＢ）がロウレベル
からハイレベルに変化し、出力制御回路（３９２）が活
性化して出力回路（３９３）の出力ノード（Ｌ）ｏｕｔ
）の出力信号が乱れるという問題点があった。すなわち
、読み出しバス＃！（ＤＢ）（ＤＢ）の電位差が動作値
を超える前に出力制御信号（φＢ）がハイレベルに変化
した場合、出力制御回路（３９２）はノード（Ｎｔ）（
Ｎｔ）の電位がプリチャージレベルである電源電位（Ｖ
ｃｃ）から等しく低下した後に読み出しデータ（論理“
Ｏ“）に従ってノード（Ｎ、）がハイレベルに変化して
ノード（Ｎｔ）がロウレベルに変化するが、このノード
（Ｎ、）の電源電位（Ｖｃｃ）からの電位低下が出力回
路（３９３）の電源側ＦＥＴ（ｐチャンネル型ＭＯＳト
ランジスタンのスレッシヲルド電位を超えると該ＦＥＴ
が一時的にＯＮ状態へ移行して論理”Ｉ″の読み出し状
態となるため、出力゛ノード（Ｄｏｕｔ）の出力信号が
乱れる。

一方、このような問題点の対策として、従来、意図的に
出力制御信号（φＢ）の立ち上がり時刻を遅らせて読み
出しバス線（ＤＢ）（ＤＢ）に出力される読み出しデー
タと出力制御信号（φＢ）との順序を保つことが行なわ
れているが、欠陥のある記憶セル（３８１）を有さない
正常なメモリ回路にあっては、出力制御信号（φＢ）の
立ち上がり時刻を遅らせることが読み出し速度を低下さ
せ、高速化を阻む１つの制約となるという問題点があっ
念。

く問題点を解決するための手段〉この発明は、上記問題点に鑑みなされたもので、少なく
ともアドレス信号の変化および出力制御回路へ入力する
信号の変化を検知して出力される制御信号に基づき出力
制御回路を制御する半導体記憶装置を提供し、記憶セル
の欠陥の有無にかかわらず出力制御回路へ入力する信号
と制御信号とを同期させ、読み出し速度を低下させるこ
と無く出力信号の安定化を図るものである。

〈実施例〉以下、この発明の実施例を図面に基づいて説明する０第１図および第２図はこの発明にかかる牛導体記憶装置
の一実施例を示し、第１図が電気回路図、第２図がタイ
ミングチャートである。なお、前述した従来のものと同
一の構成部分には、同一の符号を付して説明を省略する
。

第１図には出力制御部（３９０）を表し、出力制御回路
（３９２）に接続される読み出しバス線（１）Ｂ）（Ｄ
Ｂ）には読み出しバス線信号変化検知回路（１４０）が
設けられている。読み出しバス線信号変化検知回路（１
４０）は、２つのＮＯＴ素子（１４１ａ）（１４１ｂ）
とＮＯＲ素子（１４２）とを有し、各読み出しバス線（
ＤＢ）（ｆ）Ｂ）の逆相信号である検知ノード（Ｎ４）
（Ｎｌ）の電位をＮＯＲ演算して得られる読み出しパス
緑変化検知信号（φＤＢ）を出力制御信号発生回路（３
９１）に出力する。これらのＮＯＴ素子（１４１ａ）（
１４１ｂ）およびＮＯＲ素子（１４２）は、読み出しバ
ス線（Ｄｆ３）（Ｄｉｓ）の電位差が出力制御回路（３
９２）の各ＦＥＴを安定に動作できる値（動作値）を超
えた後にバス緑変化検知信号（φＤＢ）が立ち下がるよ
う成流能力が調整されている。

出力制御信号発生回路（３９１）は、２つのＮＯＴ素子
（１５１）（１５２）とＮＯＲ素子（１５３）とを有し
ている。この出力制御信号発生回路（３９１Ｊは、内部
クロック信号（φ人〕の逆相信号、盗き込みバッファ信
号（ＷＥ’　）の逆相信号、チップセレクトバッファ信
号（Ｏ８’）お工び前述の読み出しパス線変化検知回路
（１４０）から人力するパス融変化検知信号（φＤＢ）
をＮＯＲ演算して制御信号（φＢ）を発生し、この制御
信号（φＢ）を出力制御回路（３９２）へ出力する。

次に、この実施例の動作を、前述した従来レリと同様に
論理＠０１の読み出しについて、第２図のタイミングチ
ャートを参照して説明する。

まず、アドレス信号（Ａｉ　）がロウレベルからバイン
ベルあるいはハイレベルからロウレベルへ変化すると（
便宜上、第２図に（１）および（１１）で表す）、前述
のように、内部クロック信号（φム）が発生され（時刻
ｔｉ）、該内部クロック信号（φム）がロウレベルの期
間に読み出しバス線（ＤＢ）（ＤＢ）が電源電位までプ
リチャージされる。そして、アドレス信号（Ａｉ　）の
組み合せで決定された所定のワード線選択信号（Ｘｉ　
）およびディジット線選択信号（Ｙｋ）が出力され、内
部クロック信号（φ人）がロウレベルからハイレベルへ
変化すると（時刻ｈ）、選択された記憶セル（３８１３
ｖ）のデータ（論理”０“）が読み出しバス線（ＤＢ）
（ＤＢ）へ出力される。

一方、内部クロック信号（φ人）がハイレベルからロウ
レベルへ変化すると同時（時刻１＋）に、出力制御回路
（３９２）へ出力される制御信号（φＢ）もハイレベル
からロウレベルへ変化する。そして、読み出しバス線（
ＤＢ）（ＤＢ）のプリチャージが開始されて一方の読み
出しバス線（ＤＢ）がロウレベルからハイレベルへ変化
すると（時刻ｉｙ）、読み出しバス線変化検知回路（１
４０）は一方のＮＯＴ素子（１４１ｂ）の出力である検
知ノード（Ｎ、）もハイレベルからロウレベルへ変化し
てＮＯＲ素子（１４２）が出力するパス緑変化検知信号
（φｏｎ）もハイレベルへ変化する。この後、内部クロ
ック信号（φＡ）がハイレベルへ変化して記憶セル（３
８１４ｈ）のデータ（論理“Ｏ“）が読み出しバス線（
ＤＢ）（ＤＢ）へ出力されると（時刻ｔａ）、一方の読
み出しバス線（ＤＢ）がロウレベルに移行する。そして
、この読み出しバスｍ（ＤＢ）が所定の屯位筐で低下す
ると（時刻１＋）、検知ノード（Ｎ４）がノ・イレベル
へ変化し、Ｎ０ｆＬ素子（１４２）が出力するパス緑変
化検知信号（φＤＢ）もロウレベルへ変化する。

同時に、出力制御回路（３９２）へ入力する制御信号（
φＢ）もハイレベルに変化するため、出力制御回路（３
９２）が活性化して出力回路（３９３）のＦＥＴのベー
スに入力するノード（Ｎ２）の電位をハイレベルに変化
させ、出力ノード（Ｄｏｕｔ）に論理”Ｏ”を出力する
。この時、制御信号（φＢ）は、読み出しバス線（ＤＢ
）（ＤＢ）の電位差に同期しているため、読み出しバス
線（ＤＢ）（ＤＢ）の電位差が動作値を超える前にハイ
レベルへ移行することは無い。したがって、欠陥のある
記憶セル（３８１）がデータが出力された場合でも、出
力信号が乱れることは無く安定した出力信号を得られる
。

この工うに、この内部同期式スタティックメモリ回路に
おいては、読み出しバス線（ＤＢ）（ＤＢ）の電位差に
基づいて出力信号を制御するため、欠陥のある記憶セル
（３８１）のデータを出力する場合でも出力信号が乱れ
ることは無くなり安定した出力信号を得ることができ、
また、欠陥のある記憶セル（３８１）を補償するための
遅れ時間を一律に設定する必要が無くなり読み出し速度
を高速化できる。

なお、上述し実施例では、１ビツト系のメモリ回路を例
示するが、この発明が多ビツト系のメモリ回路にも適用
できることは言うまでも無い。

〈発明の効果〉以上説明してきたよりに、この発明にかかる半導体記憶
装置によれば、出力制御回路へ入力する読み出しバス線
の電圧に基づいて出力制御回路の制御信号の出力時刻を
調整するため、記憶セルの情報量に応じて最適な時刻に
出力制御回路を活性化することができる。この結果；欠
陥のある記憶セルのデータを読み出す場合にあっても出
力信号が乱れることが無くなジ、さらに、欠陥のある記
憶セルを考慮した遅れ時間を一律に設定して正常な記憶
セルのデータの読み出しを低速化させるようなことも無
くなる。

【図面の簡単な説明】

第１図および第２図はこの発明にかかる半導体記憶装置
の一実施例を示し、第１図が要部回路図、第２図がタイ
ミングチャートである。第３図から第７図は従来の半導
体記憶装置を示し、第３図が全体構成図、第４図（ａ）
、第４図（ｂ）、第４図（Ｃ）、第４図（ｄ）、第４図
（ｅ）、第５図および第６図が構成部分それぞれの回路
図、第７図（ａ）お工び第７図（ｂ）がタイミングチャ
ートである０１４０・・・・・・読み出しバス線変化検知回路（信号
変化検矧回路）、３８１・・・・・・記憶セル、３８３
・・・・・・差動増幅器、３９１・・・・・・出力制御
信号発生回路、３９２・・・・・・出力制御回路、　Ａ
Ｈ・・・・・・アドレス信号、φＢ・・・・・・制御信
号、φＤｆｌ・・・・・・バス腺変化検知信号、ＤＢ、
ＤＢ・・・・・・読み出しビット線。代理人　弁理士　　内　原　　　晋単　ｆ　口７ノ　　“ｔ２　　ｔａｔ４妾３　凹Ｌ　　　　　　　＋ｊ−−１ゝ・３５０第５　図３θＯＩＡ／Ｂ　　　　ＷＢ瑯６　面熟７　図置方Ｉ’Ｖ）電圧〔Ｖ］吟開

Claims

【特許請求の範囲】

アドレス信号により選択された記憶セルの信号を増幅す
る差動増幅器と、前記アドレス信号の変化を検知して制
御信号を出力する制御信号発生回路と、該制御信号発生
回路が出力する制御信号に基づいて前記差動増幅器によ
り増幅された信号の出力を制御する出力制御回路と、を
備えた半導体記憶装置において、前記差動増幅器から前
記出力制御回路へ入力する信号の変化を検知する信号変
化検知回路を設け、前記制御信号発生回路が、少なくと
も前記アドレス信号の変化および信号変化検知回路の出
力信号に基づいて前記制御信号を出力することを特徴と
する半導体記憶装置。