JPH056672A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH056672A
JPH056672A JP3183110A JP18311091A JPH056672A JP H056672 A JPH056672 A JP H056672A JP 3183110 A JP3183110 A JP 3183110A JP 18311091 A JP18311091 A JP 18311091A JP H056672 A JPH056672 A JP H056672A
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Abstract

(57)【要約】 【目的】 本発明の目的はカラムスイッチ回路の消費電
力を減少させることである。 【構成】 ビット線対ＢＬはプリチャージ回路２でプリ
チャージされる。その後、ワード線Ｗ0〜Ｗ1が選択され
ると、メモリセル１はデータビットをビット線対ＢＬに
供給し、ビット線対ＢＬ上に電位差が生じる。列アドレ
スデコーダ回路８がカラム選択信号Ｓ0〜Ｓ1を選択的に
活性レベルに移行させ、カラムスイッチ３のうちの１つ
がビット線対上の電位差に応じてデータ線上に電位差を
発生させる。このデータ線対の駆動は、アドレス遷移検
出回路６が制御パルスを発生している間のみなされるの
で消費電力は減少する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にビット線対を選択するカラムスイッチ回路に関す
る。
【０００２】
【従来の技術】従来の半導体記憶装置は図７と図９に示
す。図７に示す半導体記憶装置は、複数のビット線対Ｂ
Ｌ0／ＢＬ0(オーハ゛ーライン)〜ＢＬ1／ＢＬ1(オーハ゛ーライン)を選択
的にデータ線ＤＬ，ＤＬ(オーハ゛ーライン)に接続するカラムス
イッチ２３を備えており、カラムスイッチ２３はＮＭＯ
ＳトランジスタＭ1，Ｍ4とＭ1，Ｍ4とは逆相のゲート入
力となるＰＭＯＳトランジスタＭ2，Ｍ3からなるトラン
スファーゲートで構成されている。
【０００３】一方、図９のカラムスイッチ３３はビット
線対ＢＬ0〜ＢＬ1(オーハ゛ーライン)をＮＭＯＳトランジスタＭ
5，Ｍ6の入力とし、Ｍ5，Ｍ6と直列に挿入されたＮＭＯ
ＳトランジスタＭ7のゲートを列アドレスデータ回路３
８に接続する差動増幅回路で構成されている。
【０００４】まず、図７に示した従来例の動作を図８を
参照して説明する。アドレス信号の変化を検出してパル
ス信号を発生するアドレス遷移検出回路２６からワード
線を活性化するパルス信号ＸＥと、センスアンプ回路２
５を活性化するパルス信号ＳＥと、プリチャージ回路２
２を活性化するパルス信号Ｐが所定のタイミング（ｔ
1，ｔ2）で出力される。行アドレスデコーダ回路２７は
アドレス信号Ａ0〜Ａnをデコードし、選択されたワード
線Ｗ0はパルス信号ＸＥが低レベル状態では低レベル状
態を保ち、パルス信号ＸＥが高レベル状態となったとき
にだけワード線Ｗ0は高レベル状態に移行する。なお、
ビット線ＢＬ，ＢＬ(オーハ゛ーライン)及びデータ線ＤＬ，ＤＬ
(オーハ゛ーライン)はパルス信号Ｐにより予めプリチャージが行
われる。つまり、ワード線Ｗ0が低レベルの間にプリチ
ャージ回路２２のプリチャージ用トランジスタはオン状
態となり、全ビット線対とデータ線はプリチャージされ
る。逆にワード線Ｗ0が高レベルの時、プリチャージ用
トランジスタはオフ状態となり、ビット線対ＢＬ0，Ｂ
Ｌ0(オーハ゛ーライン)とデータ線ＤＬ0，ＤＬ0(オーハ゛ーライン)には
電荷が供給されない状態となる。
【０００５】このようにワード線Ｗ0が高レベル状態と
なり、プリチャージ回路２２がオフ状態となって、選択
されたメモリセル２１のデータがビット線ＢＬ0〜ＢＬ1
(オーハ゛ーライン)に出力される。もし、メモリセル２１が高レ
ベルのデータを保持しているとメモリセル２１に接続さ
れたビット線は高レベルのままであり、逆に低レベルの
データの読み出されるビット線は低レベルになる。
【０００６】その後、ワード線Ｗ0が高レベルから低レ
ベルに変わったところでビット線の低レベルは再び高レ
ベルにプリチャージされる（ｔ3）。
【０００７】一方、列デコーダ回路２８によりカラムス
イッチ選択信号Ｓ0が低レベルから高レベルに変わる
と、トランジスタＭ1，Ｍ2，Ｍ3，Ｍ4がオン状態とな
り、ビット線ＢＬ0，ＢＬ0(オーハ゛ーライン)の状態がそのまま
データ線ＤＬ0，ＤＬ0(オーハ゛ーライン)に伝達され、センスア
ンプ回路２５に入力される。センスアンプ回路２５で増
幅されたデータはデータラッチ／出力バッファ回路２９
から外部に出力される。
【０００８】次に、図９に示された従来例の動作を図１
０を参照して説明する。この例も図７に示した従来例と
同様に、行アドレスデコーダ回路３７がワード線Ｗ0を
選択して、プリチャージ回路３２をオフ状態にして、メ
モリセル３１のデータがビット線ＢＬ0〜ＢＬ0(オーハ゛ーライ
ン)、ＢＬ1〜ＢＬ1(オーハ゛ーライン)に出力される。一方、列デ
コーダ回路３８によりすでにカラムスイッチ選択信号Ｓ
0は低レベルから高レベルに変わっており、カラムスイ
ッチ回路３３のＮＭＯＳトランジスタＭ7はオン状態と
なっている。この例のカラムスイッチ回路３３はビット
線ＢＬ0〜ＢＬ1(オーハ゛ーライン)をＮＭＯＳトランジスタＭ
5，Ｍ6のゲート入力としており、ＮＭＯＳトランジスタ
Ｍ5，Ｍ6のソースを共通接点とし、該接点接地との間に
列アドレスデコーダ回路３８により選択される信号Ｓを
ゲート入力とするＮＭＯＳトランジスタＭ7が接続され
ている。このカラムスイッチ回路３３はＮＭＯＳトラン
ジスタＭ7がオン状態、つまり選択状態の時、ＮＭＯＳ
トランジスタＭ5，Ｍ6のゲート電位、つまりビット線Ｂ
Ｌ，ＢＬ(オーハ゛ーライン)の電位差を増幅してデータ線ＤＬ，
ＤＬ(オーハ゛ーライン)に出力する。ワード線Ｗが低レベルの間
に、ビット線ＢＬ0〜ＢＬ1(オーハ゛ーライン)は高レベルにプリ
チャージされるので、カラムスイッチ選択信号Ｓ0が高
レベルの間中、ＮＭＯＳトランジスタＭ5，Ｍ6，Ｍ7は
オン状態となり、データ線ＤＬ，ＤＬ(オーハ゛ーライン)のプリ
チャージ回路３４がオン状態であれば、電流は電源レベ
ルから、ＮＭＯＳトランジスタＭ5またはＭ6とＮＭＯＳ
トランジスタＭ7を通って接地へ常に流れている。
【０００９】図９に示す従来例でも、センスアンプ回路
３５で増幅されたデータはデータバス線ＤＢに出力さ
れ、次にデータラッチ／出力バッファ３９を通ってデー
タ端子ＤOUTに出力される。
【００１０】
【発明が解決しようとする課題】以上説明してきた従来
のカラムスイッチ回路２３，３３のうち、トランスファ
ーゲート方式の例（図７）では、カラムスイッチ回路２
３のトランジスタＭ1〜Ｍ4を常にオン状態にしていて
も、プリチャージ回路２２とワード線Ｗからパルス信号
ＸＥ，Ｐで制御されているので、電流はワード線Ｗが高
レベルになっている時だけプリチャージ回路２２から流
れ、消費電流は比較的少ないもののレイアウト上で次の
ような問題点があった。すなわちＰＭＯＳトランジスタ
Ｍ2，Ｍ3とＮＭＯＳトランジスタＭ1，Ｍ4を配置する時
にラッチアップ現象を防止するために、これらトランジ
スタの分離幅を十分に取る必要があり、さらにＰＭＯＳ
トランジスタＭ2，Ｍ3のデザインルール、例えばチャネ
ル長、Ｐ+拡散層分離間隔等は、Ｐ+のアクセプタとして
使うボロンの拡散係数がＮＭＯＳトランジスタの場合の
ドナーとしてのヒ素よりも大きいので、ＮＭＯＳトラン
ジスタのデザインルールより大きく、トランジスタサイ
ズが大きくなりがちであった。その結果、メモリセル幅
と同一幅でカラムスイッチ２３を配置することは非常に
難しかった。
【００１１】一方、図９に示されている従来例では、カ
ラムスイッチ回路３３はＮＭＯＳトランジスタだけで構
成されているので上述のレイアウト上問題は少ないが、
電流がプリチャージ回路３４からＮＭＯＳトランジスタ
Ｍ5，Ｍ6，Ｍ7がオン状態である限り接地へ流れ込み、
消費電流が増加するという問題点がある。しかも、ワー
ド線Ｗが非選択状態でも、カラムスイッチ３３がオン状
態であれば、電流が流れてしまう。従来カラムアドレス
選択信号はサイクルタイムと同サイクルで変化していた
ので、サイクルタイムが長いほどカラムスイッチを通っ
て流れる電流が大きくなる。更に、ビット構成が大きく
なると、同時にオン状態となるカラムスイッチ３３の数
がビット構成と同じだけ増えるので、（カラムスイッチ
一台に流れる電流）×（ビット数分）だけ電流をカラム
スイッチ回路で消費することになる。
【００１２】
【課題を解決するための手段】本願第１発明の要旨は行
列状に配置されたメモリセルと、メモリセルの複数行に
それぞれ接続された複数のビット線対と、データ線対
と、複数のビット線対とデータ線対との間に設けられた
複数のカラムスイッチを有し対応するビット線対上の電
位差に応答してデータ線対の一方のデータ線を放電する
カラムスイッチ回路と、データ線対を充電するプリチャ
ージ回路とを備えた半導体記憶装置において、上記カラ
ムスイッチ回路は列アドレスデコード信号とアドレス遷
移検出回路の出力パルス信号とに基づき複数のカラムス
イッチを選択的に活性化することである。
【００１３】本願第２発明の要旨は行列状に配置された
メモリセルと、メモリセルの複数行にそれぞれ接続され
た複数のビット線対と、データ線対と、複数のビット線
対とデータ線対との間に設けられた複数のカラムスイッ
チを有し対応するビット線対上の電位差に応答してデー
タ線対の一方のデータ線を放電するカラムスイッチ回路
と、データ線対を充電するプリチャージ回路と、カラム
選択信号を形成し複数のカラムスイッチを選択的に制御
する列アドレスデコーダ回路と、アドレス信号の変化を
検出し制御パルス信号を順次発生するアドレス遷移検出
回路とを備えた半導体記憶装置において、上記列アドレ
スデコーダ回路は列アドレスビットのデコード信号と上
記制御パルス信号のうちの所定の制御パルス信号とに基
づき上記カラム選択信号を形成することである。
【００１４】本願第３発明の要旨は行列状に配置された
メモリセルと、メモリセルの複数行にそれぞれ接続され
た複数のビット線対と、データ線対と、複数のビット線
対とデータ線対との間に設けられた複数のカラムスイッ
チを有し対応するビット線対上の電位差に応答してデー
タ線対の一方のデータ線を放電するカラムスイッチ回路
と、データ線対を充電するプリチャージ回路と、カラム
選択信号を形成し複数のカラムスイッチを選択的に制御
する列アドレスデコーダ回路と、アドレス信号の変化を
検出し制御パルス信号を順次発生するアドレス遷移検出
回路とを備えた半導体記憶装置において、上記複数のカ
ラムスイッチの各々はデータ線対と共通ノードとの間に
並列接続され対応するビット線対のビット線でそれぞれ
ゲート制御される第１，第２トランジスタと、共通ノー
ドと放電線との間に直列接続された第３，第４トランジ
スタとを有し、第３，第４トランジスタの一方は列アド
レスビットをデコードしたカラム選択信号でゲート制御
され、第３，第４トランジスタの他方は制御パルス信号
のうちの所定の制御パルス信号でゲート制御されること
である。
【００１５】
【発明の作用】上記構成に係る半導体記憶装置では、メ
モリセルからデータがビット線対に読みだされると、ビ
ット線対上に電圧差が生じる。列アドレスビットで指定
されたカラムスイッチはカラム選択信号で活性化され、
データ線の一方を放電し、ビット線対上の電圧差をデー
タ線対に転送する。この時、アドレス遷移検出回路から
供給される制御パルス信号が活性レベルにある間のみカ
ラムスイッチはオンし、その他の期間はオフに留まる。
【００１６】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１実施例に係る半導体記憶
装置の回路図であり、図２は第１実施例の列アドレスデ
コーダ７の回路図、図３は第１実施例のタイミング図、
図１１はプリチャージ回路の回路図である。
【００１７】図１において、行列状のメモリセル１はワ
ード線Ｗとビット線対ＢＬに接続されており、ワード線
Ｗは行アドレスでデコーダー７で選択される。ビット線
対ＢＬはカラムスイッチ回路３を介してデータ線ＤＬ(オ
ーハ゛ーライン)に接続され、データ線ＤＬ，Ｄ(オーハ゛ーライン)はセ
ンスアンプ回路５とデータラッチ／出力バッファ回路９
を介してデータ端子ＤOUTに至る。ビット線対ＢＬとデ
ータ線ＤＬ，ＤＬ(オーハ゛ーライン)はプリチャージ回路２，４
でプリチャージされ、アドレス遷移検出回路６は制御用
パルス信号ＸＥ，ＳＥ，Ｐを発生する。
【００１８】列アドレスデコーダ回路８はインバータＩ
1〜Ｉ6とナンドゲートＮＡ1〜ＮＡ4で構成されている。
【００１９】次に第１実施例の動作を説明する。アドレ
ス入力信号Ａ0〜Ａnによって行アドレスと列アドレスが
各々行アドレスデコーダ回路７と列アドレスデコーダ回
路８に供給される。前記アドレス信号の変化は、アドレ
ス遷移検出回路６で検出され、パルス信号を順次発生さ
せる。まず、時刻ｔ11にワード線を活性化するパルス信
号ＸＥと列アドレス選択信号を活性化するパルス信号Ｙ
Ｅが発生し、次に、時刻ｔ12にプリチャージ回路を活性
化するパルス信号Ｐとセンスアンプ回路５を活性化する
パルス信号ＳＥが発生する。
【００２０】行アドレスデコーダ回路７で選択されたワ
ード線Ｗ0，Ｗ1がパルス信号化ＸＥに応答して選択され
る。しかしながら、ビット線対ＢＬ、データ線ＤＬ，Ｄ
Ｌ(オーハ゛ーライン)はワード線Ｗが低レベルの間にプリチャー
ジされており、高レベルに移行するとパルス信号Ｐによ
ってプリチャージ回路２，４はオフ状態となる。ワード
線Ｗ0，Ｗ1が高レベルになると、メモリセル１からデー
タがビット線ＢＬ0，ＢＬ(オーハ゛ーライン)，ＢＬ1，ＢＬ(オーハ
゛ーライン)に出力され、メモリセル１のデータは高レベルの
ノード側のビット線を高レベル状態のままにし、低レベ
ルノード側のビット線を高レベルから低レベルに移行さ
せる。ワード線Ｗ0，Ｗ1が低レベルに再び変化したとこ
ろでビット線対ＢＬは再び高レベルになる。
【００２１】一方、列アドレスデコーダ回路８で選択さ
れた信号Ｂ0 はパルス信号ＹＥと共にナンドゲートＮＡ
3 に供給され、パルス信号化されたカラムスイッチ選択
信号Ｓ0が出力される。このカラムスイッチ選択信号Ｓ0
で選択されるＮＭＯＳトランジスタＭ10は、選択信号Ｓ
0 が高レベルの間だけオン状態となり、カラムスイッチ
３を活性化する。このカラムスイッチ３はビット線対Ｂ
Ｌをゲート入力とするＮＭＯＳトランジスタＭ8，Ｍ9を
有しており、これらのソース接点Ｎ1 は共通で、このソ
ースＮ1 と接地との間にＮＭＯＳトランジスタＭ10が配
置されている。したがって、ＮＭＯＳトランジスタＭ8
のドレインはデータ線ＤＬに、ＮＭＯＳトランジスタＭ
9 のドレインはデータ線ＤＬ(オーハ゛ーライン)に接続される構
成となっている。
【００２２】今、ワード線Ｗ0により選択されたメモリ
セル１からビット線ＢＬ0に高レベルが、ビット線ＢＬ0
(オーハ゛ーライン)に低レベルがそれぞれ出力され、ビット線Ｂ
Ｌ0とＢＬ0(オーハ゛ーライン)の電位と接点Ｎ1の電位差によ
り、ＮＭＯＳＭ10がオン状態となるので、データ線ＤＬ
0，ＤＬ0(オーハ゛ーライン)に電位差が生じる。この電位差はＢ
Ｌ0−Ｎ1＞ＢＬ0(オーハ゛ーライン)−Ｎ1であれば、ＤＬ0＜Ｄ
Ｌ0(オーハ゛ーライン)となり、ＢＬ0−Ｎ1＜ＢＬ0(オーハ゛ーライン)−
Ｎ1であればＤＬ0＞ＤＬ0(オーハ゛ーライン)になる。
【００２３】この例では、カラムスイッチ３がＮＭＯＳ
トランジスタだけで構成されているので、カラムスイッ
チ３が占有する面積を小さくすることができ、またカラ
ムスイッチ信号Ｓ0をパルス信号化しているので、カラ
ムスイッチで消費される電流が前記パルス信号の高レベ
ル状態の時間だけ流れる。したがって、消費電流の削減
になる。特に読み出しサイクルが長くなっても、カラム
スイッチ３がパルス信号で制御され、そのパルス幅がサ
イクル時間に依存しないので消費電流は一定となる。
【００２４】次に本発明の第２実施例について図面を参
照して説明する。図４は本発明の第２実施例を示す回路
図であり、図５に第２実施例の列アドレスデコーダ１８
の回路図を示し、図６は第２実施例のタイミング波形図
である。
【００２５】この例では、ビット線対ＢＬ上にメモリセ
ル１１からデータを出力する動作は第１実施例と同様で
ある。カラムスイッチ回路１３はビット線対ＢＬを入力
とし、ソースＮ2を共通とするＮＭＯＳトランジスタＭ1
1，Ｍ12と、接地間に設けられたＮＭＯＳトランジスタ
Ｍ13，Ｍ14とを備えている。ＮＭＯＳトランジスタＭ13
のゲート入力はカラムスイッチ活性化パルス信号ＹＥで
あり、ＮＭＯＳトランジスタＭ14のゲート入力はカラム
アドレス選択信号Ｓである。またＮＭＯＳトランジスタ
Ｍ11のドレインはデータ線ＤＬに、ＮＭＯＳトランジス
タＭ12のドレインはデータ線ＤＬ(オーハ゛ーライン)に接続され
ている。
【００２６】列アドレス入力が列アドレスデコーダ回路
１８でデコードされ、カラムアドレス選択信号Ｓが一本
選択される。一方、アドレス遷移検出回路１６によって
パルス信号ＹＥがＮＭＯＳトランジスタＭ13のゲート入
力される。ＮＭＯＳトランジスタＭ13とＭ14が共にオン
状態となったとき、カラムスイッチ１３は活性化され、
選択されたビット線ＢＬ，ＢＬ(オーハ゛ーライン)の電位がデー
タ線ＤＬ，ＤＬ(オーハ゛ーライン)に伝達される。この例におい
ても、カラムスイッチ回路１３はカラムアドレス信号Ｓ
によってＮＭＯＳトランジスタＭ14がオン状態であって
も、パルス信号ＹＥが高レベルの間だけしか活性化され
ないので、カラムスイッチ１３で消費される電流は従来
例に比べて減少する。しかも、サイクル時間が長くなっ
てもカラムスイッチ１３で消費される電流は第１実施例
と同様に一定である。
【００２７】この例においては、カラムスイッチ活性化
信号ＹＥはカラムスイッチ１３に直接入力されているの
で、列アドレスデコーダ回路１８のトランジスタ数を第
１実施例より少なくすることができる。
【００２８】
【発明の効果】以上説明したように、本発明はカラムス
イッチの選択信号をアドレス遷移検出回路出力のパルス
信号で制御しているので、カラムスイッチ回路で消費す
る電流をビット構成を増やしたり、サイクル時間を長く
しても少なく一定に抑制できるという効果がある。
【００２９】例えば、図９に示した従来例では、カラム
スイッチ１台当り３ミリアンペアの電流を消費してお
り、８ビット構成では、カラムスイッチ８台が同時に活
性化されるので３×８＝２４ミリアンペアの電流を消費
していた。一方、本発明では、例えば読み出しサイクル
時間１５０ナノ秒のうち、パルス信号ＹＥが活性化され
る期間を３０ナノ秒とすると、２４×３０／１５０＝
４．８ミリアンペアとなり、著しく電流削減が達成でき
る。
【図面の簡単な説明】
【図１】第１実施例の回路図である。
【図２】第１実施例の列アドレスデコーダ回路の回路図
である。
【図３】第１実施例のタイミングチャートである。
【図４】第２実施例の回路図である。
【図５】第２実施例の列アドレスデコーダ回路を示す回
路図である。
【図６】第２実施例のタイミングチャートである。
【図７】従来例の回路図である。
【図８】従来例のタイミングチャートである。
【図９】他の従来例の回路図である。
【図１０】他の従来例のタイミングチャートである。
【図１１】プリチャージ回路の回路図である。
【符号の説明】
１，１１，２１，３１ メモリセル ２，１２，２２，３２ ビット線プリチャージ回路 ３，１３，２３，３３ カラムスイッチ回路 ４，１４，２４，３４ データ線プリチャージ回路 ５，１５，２５，３５ センスアンプ回路 ６，１６，２６，３６ アドレス遷移検出回路 ７，１７，２７，３７ 行アドレスデコーダ回路 ８，１８，２８，３８ 列アドレスデコーダ回路 Ｍ2，Ｍ3，Ｍ91，Ｍ92，Ｍ93 ＰＭＯＳトランジスタ Ｍ1，Ｍ4〜Ｍ14 ＮＭＯＳトランジスタ Ｗ ワード線 ＢＬ ビット線対 ＤＬ，ＤＬ(オーハ゛ーライン) データ線 Ｓ カラムスイッチ選択信号 ＸＥ ワード線活性化パルス信号 ＳＥ センスアンプ回路活性化パルス信号 Ｐ プリチャージ回路活性化パルス信号 ＹＥ カラムスイッチ回路活性化パルス信号 Ａ アドレス入力信号 Ｂ カラムアドレスデコード信号 Ｎ1，Ｎ2 接点 ９，１９，２９，３９ データラッチ／出力バッファ回
路 ＤＢ データバス線 ＤOUT データ出力端子

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配置されたメモリセルと、メモ
    リセルの複数行にそれぞれ接続された複数のビット線対
    と、データ線対と、複数のビット線対とデータ線対との
    間に設けられた複数のカラムスイッチを有し対応するビ
    ット線対上の電位差に応答してデータ線対の一方のデー
    タ線を放電するカラムスイッチ回路と、データ線対を充
    電するプリチャージ回路とを備えた半導体記憶装置にお
    いて、上記カラムスイッチ回路は列アドレスデコード信
    号とアドレス遷移検出回路の出力パルス信号とに基づき
    複数のカラムスイッチを選択的に活性化することを特徴
    とする半導体記憶装置。
  2. 【請求項２】 行列状に配置されたメモリセルと、メモ
    リセルの複数行にそれぞれ接続された複数のビット線対
    と、データ線対と、複数のビット線対とデータ線対との
    間に設けられた複数のカラムスイッチを有し対応するビ
    ット線対上の電位差に応答してデータ線対の一方のデー
    タ線を放電するカラムスイッチ回路と、データ線対を充
    電するプリチャージ回路と、カラム選択信号を形成し複
    数のカラムスイッチを選択的に制御する列アドレスデコ
    ーダ回路と、アドレス信号の変化を検出し制御パルス信
    号を順次発生するアドレス遷移検出回路とを備えた半導
    体記憶装置において、上記列アドレスデコーダ回路は列
    アドレスビットのデコード信号と上記制御パルス信号の
    うちの所定の制御パルス信号とに基づき上記カラム選択
    信号を形成することを特徴とする半導体記憶装置。
  3. 【請求項３】 行列状に配置されたメモリセルと、メモ
    リセルの複数行にそれぞれ接続された複数のビット線対
    と、データ線対と、複数のビット線対とデータ線対との
    間に設けられた複数のカラムスイッチを有し対応するビ
    ット線対上の電位差に応答してデータ線対の一方のデー
    タ線を放電するカラムスイッチ回路と、データ線対を充
    電するプリチャージ回路と、カラム選択信号を形成し複
    数のカラムスイッチを選択的に制御する列アドレスデコ
    ーダ回路と、アドレス信号の変化を検出し制御パルス信
    号を順次発生するアドレス遷移検出回路とを備えた半導
    体記憶装置において、上記複数のカラムスイッチの各々
    はデータ線対と共通ノードとの間に並列接続され対応す
    るビット線対のビット線でそれぞれゲート制御される第
    １，第２トランジスタと、共通ノードと放電線との間に
    直列接続された第３，第４トランジスタとを有し、第
    ３，第４トランジスタの一方は列アドレスビットをデコ
    ードしたカラム選択信号でゲート制御され、第３，第４
    トランジスタの他方は制御パルス信号のうちの所定の制
    御パルス信号でゲート制御されることを特徴とする半導
    体記憶装置。
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